JP5783241B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、ヘテロ接合バイポーラトランジスタ（以下、「ＨＢＴ（Hetero-junction Bipolar Transistor）」と称する）を有する半導体装置に適用して有効な技術に関するものであり、さらにはそれを用いた無線通信機器に関するものである。

エミッタとベースに異なった半導体材料（例えばＡｌＧａＡｓ／ＧａＡｓ、ＩｎＧａＰ／ＧａＡｓなど）を用いたＨＢＴは、そのエミッタ・ベース接合の障壁により、ホールのエミッタへの漏れを抑えられるので電流増幅率を低下させずにコレクタ電流を増加することが可能であるとともに、ベース層を薄膜化することで、電子の走行時間が短くなりトランジスタの応答速度の増大、すなわち高周波動作が可能になる。

このため、ＨＢＴは大電流・高周波動作といった高周波電力増幅器（ＲＦ（Radio Frequency）パワーアンプ）に適した特徴を備えているが、熱ばらつきや局所的な温度上昇によってトランジスタに大きなベース電流が流れてコレクタ電流が増大し、エミッタ・コレクタ接合が破壊するという不良が発生するおそれがある。にもかかわらず無線通信機器（例えば携帯電話など）の小型化への要求は高まる一方である。このため、ＨＢＴが形成される半導体装置の熱抵抗の増加を抑えつつ、その半導体チップを縮小する必要に迫られている。

特開２００１−２３７３１９号公報（特許文献１）には、１つの半導体チップ上にマトリクス状に並べて配置された複数のトランジスタからなる増幅回路を備えた半導体集積回路のレイアウトに関する記載がある。そのレイアウトは、トランジスタの発熱を抑制するために、同一列の所定数のトランジスタを１つのグループにするとともに、そのグループを複数構成し、各グループ内ではトランジスタが等間隔で配置されている。この場合において各グループの間隔が、グループ内の各トランジスタの間隔よりも広くしている。

特開２００１−２３７３１９号公報

本発明者らは、高周波電力増幅器モジュール用の半導体装置を開発している。図３０〜図３２は、本発明者らが検討した増幅回路を備えた半導体装置であって、複数の単位トランジスタにより構成された増幅回路の回路図である。図３３は、図３２で示した回路をデバイスレイアウトした半導体装置の概略平面図である。図３４は、図３３のｘ方向へ見た半導体装置の概略断面図であり、その半導体装置を動作させた時の温度分布の説明図である。

図３０に示すような回路構成の場合、個々の単位トランジスタ（Ｑ’ｎ；ｎは自然数）の特性ばらつき、および配置に起因する熱的環境の差により、ある特定の単位トランジスタのコレクタ電流が増加する。この特定の単位トランジスタでは、コレクタ電流の増加による発熱・接合温度の上昇のために、さらにコレクタ電流が増加するという正のフィードバックが起こる。このため、この特定の単位トランジスタで電流集中が起こり、熱暴走へと至ると考えられる。

図３１に示すような回路構成の場合、個々の単位トランジスタのベースに個別にベースバラスト抵抗（ＲＢ’ｎ；ｎは自然数）を挿入することにより、発熱・接合温度上昇による電流増加を抑制する方向となるが、個々の単位トランジスタのベース電位（Ｐ’ｎ；ｎは自然数）が独立となっておらず、個々の単位トランジスタのベースはそれぞれ同電位となるため、単位トランジスタのベース電圧の減少幅が少なく電流集中を防止することができないと考えられる。

図３２に示すような回路構成の場合、個々の単位トランジスタのベース−ＲＦ入力間に容量（Ｃｉｎ’ｎ；ｎは自然数）を挿入することにより、個々の単位トランジスタのベース電位は独立となり、ある特定の単位トランジスタへ電流集中が生じそうになると、ベースバラスト抵抗によりベース電位が降下し、コレクタ電流の増加を抑制し、熱暴走を抑制する。さらに、図示しないが、増幅回路の出力側に並列に保護回路を接続することにより、静電気等過剰な電圧が各単位トランジスタに印加された場合、単位トランジスタを破壊から防止することができる。したがって、高周波電力増幅器モジュール用には、半導体装置の熱暴走を抑制することができる図３２に示すような回路を有する半導体装置が適していると考えられる。例えば、図３３に示すように、図３２に示す回路をデバイスレイアウトすることができる。符号Ｑ’、ＲＢ’、Ｃｉｎ’、１０２ａはそれぞれ単位トランジスタ、ベースバラスト抵抗、容量、保護素子である。また、符号１０３、１０４Ｓ、１１４は形成領域、基板、突出領域である。また、符号１０５、１０６、１０７ＥＬは高周波信号配線、ＤＣ信号配線、エミッタ配線である。なお、エミッタ配線１０７ＥＬは透視された状態で示されている。また、符号１１１、１１２はパッド、バイアホールである。

しかしながら、ＧａＡｓからなる基板上に形成したＨＢＴを単位トランジスタとする半導体装置の場合、ＨＢＴの発熱量が大きく、ＧａＡｓの熱伝導度が小さいため、半導体装置の熱抵抗低減は重要である。その一方で高周波電力増幅器モジュール用半導体装置への要求として、小型化しなければならない。

図３３に示すようなマトリクス状に３６個の単位トランジスタＱ’を並べて配置するレイアウトの半導体装置の場合、その半導体装置を動作させると、図３４に示すように、ｘ方向に見た基板１０４Ｓの内側の温度が、外側に比べて高くなるため、その内側に配置された単位トランジスタＱ’が素子破壊強度や素子寿命を律則してしまう。このため、内側部分の温度上昇を緩和するためには、内側部分の単位トランジスタ間の間隔を広くしてレイアウト領域を大きくすることが考えられる。しかし、レイアウト領域を大きくすると、半導体装置の小型化の妨げとなる場合が多い。

また、図３３に示すようなレイアウトの半導体装置では、保護回路を構成する保護素子１０２ａを配置するために、略矩形状の形成領域１０３において突出領域１１４を設け、そこに保護素子１０２ａを配置している。このような突出領域１１４を設けるレイアウトでは、半導体装置の小型化の妨げとなる場合が多い。

本発明の目的は、半導体装置の熱抵抗を低減すること、および半導体装置を小型化することができる技術を提供することにある。

また、本発明の他の目的は、低熱抵抗化および小型化された半導体装置を用いた無線通信機器を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、複数の単位トランジスタを有する半導体装置であって、前記半導体装置は、前記単位トランジスタを第１の個数有する複数の第１トランジスタ形成領域と、前記単位トランジスタを第２の個数有する第２トランジスタ形成領域とを有し、前記第２トランジスタ形成領域は、前記第１トランジスタ形成領域の間に配置され、前記第１の個数は、前記第２の個数よりも多い。

また、本発明による無線通信機器は、電力増幅器を含む無線通信機器であって、前記電力増幅器は、複数の単位トランジスタを有する半導体装置からなり、前記半導体装置が、前記単位トランジスタを第１の個数有する複数の第１トランジスタ形成領域と、前記単位トランジスタを第２の個数有する第２トランジスタ形成領域とを有し、前記第２トランジスタ形成領域は、前記第１トランジスタ形成領域の間に配置され、前記第１の個数は、前記第２の個数よりも多い。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の熱抵抗を低減すること、および小型化できる技術を提供することができる。

低熱抵抗化および小型化された半導体装置を用いた無線通信機器を提供することができる。

本発明の実施の形態１で示す半導体装置に形成される出力回路および保護回路の回路図である。 図１に示す保護回路の回路図である。 実施の形態１で示す半導体装置の要部概略平面図である。 図３に示す半導体装置の拡大概略平面図である。 図３のＤ１−Ｄ１線における半導体装置の概略断面図である。 発明者らが検討した半導体装置の一例の要部概略平面図である。 図３および図６に示す半導体装置の動作時の説明図である。 実施の形態１で示す半導体装置の製造工程中における要部概略断面図である。 図８に続く半導体装置の製造工程中における要部概略断面図である。 図９に続く半導体装置の製造工程中における要部概略断面図である。 図１０に続く半導体装置の製造工程中における要部概略断面図である。 図１１に続く半導体装置の製造工程中における要部概略断面図である。 図１２に続く半導体装置の製造工程中における要部概略断面図である。 本発明の実施の形態２で示す半導体装置の要部概略平面図である。 図１４のＤ２−Ｄ２線における半導体装置の要部概略断面図である。 本発明の実施の形態３で示す半導体装置に形成される出力回路の回路図である。 実施の形態３で示すＨＢＴの概略平面図である。 図１７のＤ３−Ｄ３線におけるＨＢＴの概略断面図である。 実施の形態３で示す半導体装置の要部概略平面図である。 図１９に示す半導体装置の変形例の要部概略平面図である。 図１９のＤ４−Ｄ４線における容量の概略断面図である。 図２１に示す容量の変形例の概略断面図である。 本発明の実施の形態４で示す半導体装置の要部概略平面図である。 図２３に示す半導体装置の変形例の要部概略平面図である。 本発明の実施の形態５で示す無線通信機器の回路図である。 図２５に示す高周波電力増幅器モジュールの回路図である。 図２６に示す高周波電力増幅器モジュールの概略平面図である。 図２６に示す高周波増幅器モジュール用の半導体装置のブロック図である。 図２７のＤ５−Ｄ５線における高周波モジュールの概略断面図である。 本発明者らが検討した増幅回路の回路図である。 本発明者らが検討した増幅回路の回路図である。 本発明者らが検討した増幅回路の回路図である。 図３２に示す増幅回路をデバイスレイアウトした半導体装置の要部概略平面図である。 図３３に示す半導体装置の動作時の説明図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態１で示す半導体装置を図１〜図１３により説明する。まず、本実施の形態で示す半導体装置の増幅回路および保護回路について図１〜図２により説明する。図１は、本実施の形態で示す半導体装置の増幅回路１および保護回路２の回路図である。図２は、図１に示した保護回路２の回路図である。

図１に示すように、単位トランジスタＱと付加素子とからなる複数の単位セル１ａが並列接続されて増幅回路が構成されている。この単位トランジスタＱは、例えばヘテロ接合バイポーラトランジスタ（以下、「ＨＢＴ（Hetero-junction Bipolar Transistor）」と称する）であり、付加素子は、ベースバラスト抵抗ＲＢと、ベース抵抗Ｒｂと、容量Ｃｉｎである。

複数の単位トランジスタＱは、各々のコレクタ同士、エミッタ同士、付加回路のベース抵抗Ｒｂおよび容量Ｃｉｎを介してベース同士が互いに結合されて並列に接続されている。よって、増幅回路１は、その入力側のベースに共通のＲＦ信号が端子Ｔ１により入力されて、あたかも１つのトランジスタとして動作するように構成されている。

また単位トランジスタＱには、そのベースと端子Ｔ１との間にベース抵抗Ｒｂおよび容量Ｃｉｎが接続され、ベース抵抗Ｒｂと容量Ｃｉｎとを接続する接続ノードＮ１と、ＤＣ信号用の端子Ｔ２との間にベースバラスト抵抗ＲＢが接続されている。一方、増幅回路１の出力側では、各単位トランジスタＱのコレクタが端子Ｔ３に共通に接続され、エミッタが端子Ｔ４に共通に接続されている。

したがって増幅回路１は、端子Ｔ１からのＲＦ信号が容量Ｃｉｎを介して単位トランジスタＱのベースに入力されるとともに、ベース抵抗Ｒｂと容量Ｃｉｎとの接続ノードＮ１にベースバラスト抵抗ＲＢを介してＤＣ信号を与えるようにした回路構成となっている。なお、ベースバラスト抵抗ＲＢを介してＤＣ信号を与えるようにしているため、ベース電位の熱変動による単位トランジスタＱの熱暴走（温度変動による誤動作）を防止できるとともに、容量Ｃｉｎを介してＲＦ信号を単位トランジスタＱのベースに入力させることによりベースバラスト抵抗ＲＢを大きくしても高周波領域でのゲイン低下を少なくすることができるという利点がある。また、ベース抵抗Ｒｂを省略することも可能であるが、この抵抗があることによってベース電位が発振してしまうのを防止することができる。

一方、端子Ｔ３側の接続ノードＮ２と、端子Ｔ４側の接続ノードＮ３との間には、保護回路２が接続されている。すなわち、図１に示す増幅回路１の出力側に保護回路２が接続されている。図２に示すように、保護回路２は、接続ノードＮ２と接続ノードＮ３との間に、例えば４個のｎｐｎ型のバイポーラトランジスタからなる保護素子２ａを有している。この４個の保護素子２ａは、その各々のコレクタが互いに電気的に接続されてダーリントン接続されている。なお、ダーリントン接続数を増やすことによって保護回路２の最後段のバイポーラトランジスタ（図２では４段目のバイポーラトランジスタ）のコレクタ−エミッタ間に大きな電圧が印加され、最後段のバイポーラトランジスタがブレイクダウンしてしまう場合があるので、ダーリントン接続数はそのようなブレイクダウンが生じないようにも設定される。

負荷時において保護回路２を流れる電流は、図２中の矢印で示すように、１段目のバイポーラトランジスタのベースからコレクタに流れ、コレクタの共通配線を通じて、４段目のバイポーラトランジスタのコレクタからエミッタに流れる。保護回路２の保護素子２ａの数（ダーリントン接続の接続数）は、基本的には図１の増幅回路１の端子Ｔ３と端子Ｔ４との間に印加されることが許容される電圧、すなわち増幅回路１の耐圧に応じて設定されている。なお、本実施の形態１では、４段の保護素子２ａを例示したが、増幅回路１の耐圧が高くなった場合には、保護回路２の保護素子２ａも、例えば５段、７段等のように、より高い任意の段数に設定すれば良い。

次に、本実施の形態で示す半導体装置の要部のデバイスレイアウトについて図３〜図５により説明する。図３は、本実施の形態で示す半導体装置の要部概略平面図である。図４は、図３の単位セル１ａを拡大した概略平面図である。図５は、図３のＤ１−Ｄ１線における半導体装置の概略断面図である。なお、図１で示した増幅回路１および保護回路２は基板４Ｓの所定の領域（以下、「形成領域」と称する）３にレイアウトされている。

図３に示すように、基板４Ｓの形成領域３には、例えば３６個の単位セル１ａと、保護素子２ａ（図３では保護素子２ａをブロックで図示）と、高周波信号配線５と、ＤＣ信号配線６と、コレクタ配線７ＣＬと、エミッタ配線７ＥＬと、パッドＢＰと、６個のバイアホール１２とが形成されている。この形成領域３には、ｘ方向に等間隔（寸法Ｌ）で列をなして配置された複数の単位セル１ａを有する領域（以下、「トランジスタ形成領域」と称する）３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆが、ｙ方向に複数並んで設けられている。すなわち、形成領域３では、単位セル１ａがマトリクス状に配置されている。

コレクタ配線７ＣＬは、図３右側の形成領域３でｙ方向に沿って配置され、パッドＢＰと接続されているとともに、ｘ方向に沿っても配置されている。また、高周波信号配線５は、図３左側でｙ方向に沿って配置されるとともに、ｘ方向に沿っても配置されている。同様に、ＤＣ信号配線６は、図３左側でｙ方向に沿って配置されるとともに、ｘ方向に沿っても配置されている。

図４に示すように、単位セル１ａは、単位トランジスタＱならびにその付加素子であるベースバラスト抵抗ＲＢ、容量Ｃｉｎおよびベース抵抗Ｒｂを有する。単位トランジスタＱのエミッタ電極７Ｅは、エミッタ配線７ＥＬ（図中は透視されている）と電気的に接続されており、ベース電極７Ｂはベース抵抗Ｒｂと電気的に接続されており、コレクタ電極７Ｃは、コレクタ配線７ＣＬと電気的に接続されている。また、高周波信号配線５は、容量Ｃｉｎと電気的に接続されており、ＤＣ信号配線６が、ベースバラスト抵抗ＲＢと電気的に接続されている。

図５には、単位トランジスタＱおよびバイアホール（Via Hole）１２の断面構造が示されている。基板４Ｓ上には、ｎ型のサブコレクタ層８Ｃ１、ｎ型のコレクタ層８Ｃ２、ｐ型のベース層８Ｂ、ｎ型のエミッタ層８Ｅ、コンタクト層９の順で各層が形成されている。このコンタクト層９上にはエミッタ電極７Ｅが形成され、ベース層８Ｂ上にはベース電極７Ｂが形成され、ｎ型のサブコレクタ層８Ｃ１上にはコレクタ電極７Ｃが形成される。また、バイアホール１２は、絶縁膜１０に形成されたホール部１２ａと、基板４Ｓの厚さ方向に沿ってその主面と裏面との間を貫通するホール部１２ｂとを有している。ホール部１２ａ、１２ｂは、平面略矩形状に形成されており、互いに平面的に重なる位置に形成されている。ホール部１２ａにはエミッタ配線７ＥＬの一部が埋め込まれている一方、ホール部１２ｂには基板４Ｓの裏面に形成された共通の裏面電極１３の一部が埋め込まれており、基板４Ｓ主面側のエミッタ配線７ＥＬと、基板４Ｓ裏面側の裏面電極１３とは、バイアホール１２を通じて接触し互いに電気的に接続されている。このように単位トランジスタＱに隣接してバイアホール１２を配置することで、単位トランジスタＱからの発熱をバイアホール１２により放散することができる。

図３に示すように、形成領域３には主として単位トランジスタＱを含む単位セル１ａが配置され、他には保護素子２ａまたはバイアホール１２などが配置されている。さらに詳説すると、形成領域３内において外側（図３上側）のトランジスタ形成領域３ａ、３ｂでは、７個の単位セル１ａが、１個のバイアホール１２とともにｘ方向に配置されている。すなわち、このトランジスタ形成領域３ａ、３ｂでは、単位トランジスタＱ（単位セル１ａ）がバイアホール１２を挟んで、左右それぞれ４個、３個ずつ等間隔で配置されている。このようにバイアホール１２を複数の単位トランジスタＱの略中心の位置に配置することにより、半導体装置の動作時においてトランジスタ形成領域３ａ、３ｂの温度が中心に籠もることを防止できるので、半導体装置の熱抵抗を低下させることができる。なお、バイアホール１２が配置されている領域に単位セル１ａを配置することもできるが、単位セル１ａを構成する単位トランジスタＱが動作して発生する熱を放散し易くするために、本実施の形態に示すように、複数の単位トランジスタＱの略中心の位置にバイアホール１２を配置することが好ましい。

同様に、形成領域３内において外側（図３下側）のトランジスタ形成領域３ｅ、３ｆでは、７個の単位セル１ａと１個のバイアホール１２が列をなして配置されている。このトランジスタ形成領域３ｅ、３ｆでは、単位セル１ａがバイアホール１２を挟んで左右それぞれ等間隔で４個および３個配置されている。

一方、形成領域３内において内側のトランジスタ形成領域３ｃ、３ｄ、すなわちトランジスタ形成領域３ａ、３ｂとトランジスタ形成領域３ｅ、３ｆとの間のトランジスタ形成領域３ｃ、３ｄのそれぞれには、４個の単位セル１ａと、例えば１個のバイアホール１２と、例えば２個の保護素子２ａ（１つのブロックで示す）とが列をなして配置されている。このトランジスタ形成領域３ｃ、３ｄでは、単位セル１ａがバイアホール１２を挟んで左右対称となるように、それぞれ等間隔で２個配置されるとともに、トランジスタ形成領域３ｃ、３ｄの一端側に保護素子２ａが配置されている。すなわち単位セル１ａおよびバイアホール１２を図３左側に配置したことで、単位セル１ａまたはバイアホール１２が配置されていない領域（以下、「空き領域」と称する）１４ができ、この空き領域１４に保護素子２ａが配置されている。なお、本実施の形態では、空き領域１４に単位トランジスタＱを保護するための保護素子２ａを配置したが、容量素子などの受動素子が配置されても良い。

ここで、本発明を適用した場合の効果について図３、図６〜図７により説明する。図６は、発明者らが検討した半導体装置の一例の要部概略平面図であって図１に示した回路をレイアウトした状態を示している。図７は、本発明を適用した場合と、適用しない場合との効果を比較するための説明図であり、図３および図６における半導体装置の動作時における基板４Ｓの温度分布の観念ならびに基板４Ｓの概略断面を示している。なお、本発明者らが検討した半導体装置（図６参照）と、本実施の形態で示す半導体装置（図３参照）とは、配置される単位トランジスタＱなどの数、および、形成領域３の面積においてはほぼ同じであるが、デバイスレイアウトの点のみ異なる。

図６に示すように、基板４Ｓの形成領域３には、３６個の単位セル１ａと、保護素子２ａと、高周波信号配線５と、ＤＣ信号配線６と、コレクタ配線７ＣＬと、エミッタ配線７ＥＬと、パッドＢＰと、６個のバイアホール１２とが形成されている。この形成領域３には、ｘ方向に等間隔（寸法Ｌ）で配置された複数の単位セル１ａを有するトランジスタ形成領域３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆが、ｙ方向に配置されている。すなわち形成領域３では、単位セル１ａがマトリクス状に配置されている。

一方、保護素子２ａを配置するために、平面形状が略矩形状の形成領域３から、突出した領域１４ａ（以下、「突出領域」と称する）が設けられ、その突出領域１４ａに保護素子２ａが配置されている。

このように発明者らが検討した半導体装置のデバイスレイアウト（図６参照）ではトランジスタ形成領域３ａ〜３ｆに配置される単位トランジスタＱの数がそれぞれ同数（６個）であるが、本発明を適用した半導体装置のデバイスレイアウト（図３参照）では形成領域３の内側のトランジスタ形成領域３ｃ、３ｄに配置される単位トランジスタＱの数（７個）が外側のトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆに配置される単位トランジスタＱの数（３個）より少ない。

したがって、図７に示すように、本発明者らが検討した半導体装置を動作させた場合の温度分布Ｃ２は、内側のトランジスタ形成領域３ｃ、３ｄ付近のピーク温度が最も高くなるものと考えられる。しかし、本実施の形態で示す半導体装置を動作させた場合の温度分布Ｃ１は、トランジスタ形成領域３ａ〜３ｆの温度がほぼ均等になるものと考えられる。したがって、形成領域３の内側に配置する単位トランジスタＱの数を減らすことにより、半導体装置の動作時において、形成領域３の内側部分の温度上昇を抑制することができる。すなわち本発明者が検討した半導体装置を構成する半導体装置および本実施の形態で示す半導体装置の形成領域３をほぼ同一面積とし、それら半導体装置を動作させた場合、本実施の形態で示す半導体装置では、発明者が検討した半導体装置よりも発熱を低くすることができる。さらには半導体装置の熱抵抗を低減することができる。

また、高周波電力増幅器モジュールにおいては、高出力を得るために大きな電力が消費されるが、図６に示したようなデバイスレイアウトの半導体装置を用いると、熱ばらつきや局所的な温度上昇によりトランジスタに大きなベース電流が流れ、それに伴いコレクタ電流が増大し、エミッタ・コレクタ間の接合が破壊するという不良が発生するおそれは高いものとなる。しかし、図３に示したようなデバイスレイアウトの半導体装置を適用することにより、単位トランジスタＱの劣化や破壊を回避できる。

また、図３に示すように、形成領域３の内側のトランジスタ形成領域３ｃ、３ｄでは、バイアホール１２を含む単位セル１ａを図３左側に配置し、形成領域３の一端側（図３右側）に形成された空き領域１４に、保護回路２用の保護素子２ａをまとめて配置することができる。すなわち、内側に配列するトランジスタ形成領域３ｃ、３ｄの単位セル１ａ数を、外側に配置する単位セル１ａ数より少なくすることで生じた空き領域１４には、保護素子などを配置することができる。

また、図６に示したように、突出領域１４ａに保護素子２ａを配置した場合に比べ、図３に示したように、空き領域１４に保護素子２ａを配置することができるので、レイアウトの面積効率が良い。また形成領域３がまとまり良い形状（矩形状）になるので、増幅回路以外の例えば制御回路などの回路を配置し易くできる。

次に、本実施の形態で示す半導体装置の製造方法を図８〜図１３により説明する。なお、図８〜図１３は、本実施の形態で示す半導体装置の要部概略断面図である。

図８は、例えば平面略円形状のウエハ４Ｗを構成する基板４Ｓの増幅回路用の形成領域ＱＡ１および保護回路用の形成領域ＱＡ２の要部概略断面図を示している。基板４Ｓは、例えば半絶縁性のガリウムヒ素（ＧａＡｓ）等のような化合物からなり、その厚さは、例えば８０μｍ程度である。まず、ウエハ４Ｗの主面（デバイス形成面）上に、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはガスソースＭＢＥ（Molecular Beam Epitaxy）法等により、ｎ型のサブコレクタ層８Ｃ１、ｎ型のコレクタ層８Ｃ２、ｐ型のベース層８Ｂ、ｎ型のエミッタ層８Ｅおよびコンタクト層９を有するヘテロ接合バイポーラトランジスタ結晶を下層から順に形成する。サブコレクタ層８Ｃ１は、例えばガリウムヒ素等のような化合物半導体に、例えばシリコン（Ｓｉ）等のような不純物が、例えば５×１０^１８／ｃｍ^３程度含有されてなり、その厚さは、例えば６００ｎｍ程度である。上記コレクタ層８Ｃ２は、例えばガリウムヒ素等のような化合物半導体に、例えばシリコン等のような不純物が、例えば１０^１６／ｃｍ^３程度含有されてなり、その厚さは、例えば８００ｎｍ程度である。上記ベース層８Ｂは、例えばガリウムヒ素等のような化合物半導体に、例えばカーボン等のような不純物が、例えば１×１０^１９〜１×１０^２０／ｃｍ^３程度含有されてなり、その厚さは、例えば５０ｎｍ程度である。エミッタ層８Ｅは、例えばインジウムガリウムリン（ＩｎＧａＰ）とその上に形成されたガリウムヒ素との積層結晶層に、例えばシリコン（Ｓｉ）等のような不純物が、例えば３×１０^１７／ｃｍ^３程度含有されてなり、その総厚は、例えば２３０ｎｍ程度である。また、コンタクト層９は、例えばインジウムガリウムヒ素（ＩｎＧａＡｓ）等のような化合物半導体からなり、その厚さは、例えば３００ｎｍ程度である。

続いて、ウエハ４Ｗの主面上に、例えばタングステンシリサイド（ＷＳｉ_ｘ）等のようなシリサイド層をコンタクト層９に接触するようにＣＶＤ（Chemical Vapor Deposition）法またはスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、図９に示すように、増幅回路用のエミッタ電極７Ｅおよび保護回路用のエミッタ電極７ＰＥを同工程時に形成する。この場合、ノンアロイオーミック接触を形成するので、熱処理工程は不要である。続いて、そのエミッタ電極７Ｅ、７ＰＥをマスクとして化学エッチングを用いてエミッタ層８Ｅをエッチングすることにより、増幅回路および保護回路用のベース層８Ｅを同工程時に形成する。

同様に、図１０に示すように、ベースメサ構造を形成する。その後、ウエハ４Ｗの主面上に、増幅回路用のベース電極７Ｂおよび保護回路用のベース電極７ＰＢをベース層８Ｂに接触するようにリフトオフ法によって同工程時に形成し、さらに、熱処理によりベース電極７Ｂ、７ＰＢのベース層８Ｂに対するオーミック接触化を図る。ベース電極７Ｂ、７ＰＢは、例えば白金（Ｐｔ）／チタン（Ｔｉ）／金（Ａｕ）系合金層からなる。

続いて、図１１に示すように、コレクタ層８Ｃ２の一部をエッチング除去してサブコレクタ層８Ｃ１の一部を露出させた後、その露出されたサブコレクタ層８Ｃ１に接触するように増幅回路用のコレクタ電極７Ｃをリフトオフ法等により形成する。コレクタ電極７Ｃは、例えば金ゲルマニウム（ＡｕＧｅ）／ニッケル（Ｎｉ）／金（Ａｕ）系合金層からなる。

続いて、図１２に示すように、コレクタ層８Ｃ２およびサブコレクタ層８Ｃ１の一部をフォトリソグラフィ技術および化学エッチング技術によりエッチング除去することによりコレクタメサ構造を形成する。これにより、増幅回路用の形成領域ＱＡ１と、保護回路用の形成領域ＱＡ２とは分離される。そして、保護回路用の形成領域ＱＡ２では、コレクタ領域が共有されるように、すなわち、２つの保護素子２ａのコレクタ同士が電気的に接続されるように、サブコレクタ層８Ｃ１、コレクタ層８Ｃ２を残す。このようにして増幅回路１の単位トランジスタＱおよび保護回路２の保護素子２ａをウエハ４Ｗ主面に形成する。本実施の形態では、単位トランジスタＱと保護素子２ａとを同じプロセスで同時に形成することができる。このため、工程を簡略化することができるので、半導体装置の製造時間を短縮でき、また、製造コストを低減できる。

続いて、図１３に示すように、ウエハ４Ｗの主面上に、例えば酸化シリコン（ＳｉＯ_ｘ）等からなる絶縁膜１０をＣＶＤ法によって堆積した後、その絶縁膜１０にエミッタ電極７Ｅ、７ＰＥ、ベース電極７Ｂ、７ＰＢおよびコレクタ電極７Ｃに達するコンタクトホール１５ｅ、１５ｐｅ、１５ｂ、１５ｐｂ、１５ｃを、フォトレジスト工程、ドライエッチング工程および化学エッチング工程を経て形成する。続いて、ウエハ４Ｗの主面上に、例えばモリブデン（Ｍｏ）、金（Ａｕ）およびモリブデンを蒸着法またはスパッタリング法等によって下層から順に堆積した後、これをフォトレジスト工程、ドライエッチング工程を用いてパターニングすることにより、コレクタ配線７ＣＬ、エミッタ配線７ＥＬ、ベース配線７ＢＬ、配線７ＥＢＬを形成する。ここでは、単層の配線層を例示しているが、絶縁層および配線層を重ねることにより多層配線構造とすることも可能であり、同様な工程によって必要な回路パターンを形成できる。

また、図１３に示すように、保護素子２ａは、基板４Ｓ上には、ｎ型のサブコレクタ層８Ｃ１、ｎ型のコレクタ層８Ｃ２、ｐ型のベース層８Ｂ、ｎ型のエミッタ層８Ｅ、コンタクト層９の順で各層が形成されている。このコンタクト層９上にはエミッタ電極７ＰＥが形成され、ベース層８Ｂ上にはベース電極７ＰＢが形成される。また、各保護素子２ａのコレクタ同士がサブコレクタ層８Ｃ１、コレクタ層８Ｃ２を共有することで電気的に接続されている。また、保護素子２ａと単位トランジスタＱとは、絶縁膜１０により互いに絶縁された状態で配置されている。

なお、本実施の形態においては、ベース層８Ｂにガリウムヒ素、エミッタ層８Ｅにインジウムガリウムリン（ＩｎＧａＰ）を用いたＩｎＧａＰ／ＧａＡｓのＨＢＴを例示したが、これに限定されるものではなく種々変更可能であり、例えばベース層８Ｂにガリウムヒ素、エミッタ層８Ｅにアルミニウムガリウムヒ素（ＡｌＧａＡｓ）を用いたＡｌＧａＡｓ／ＧａＡｓのＨＢＴ、ベース層８Ｂにインジウムガリウムヒ素、エミッタ層８Ｅにインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）を用いたＩｎＡｌＡｓ／ＩｎＧａＡｓのＨＢＴ、ベース層８Ｂにシリコンゲルマニウム（ＳｉＧｅ）、エミッタ層８Ｅにシリコンを用いたＳｉＧｅ／ＳｉのＨＢＴの場合にも適用することもできる。また、本実施の形態においては、基板にＧａＡｓ基板を適用した場合について説明したが、ＩｎＰ系基板、ＳｉＧｅ基板、Ｓｉ基板、ＳＯＩ（Silicon On Insulator）基板を適用することもできる。

（実施の形態２）
本実施の形態２で示す半導体装置について図１４および図１５により説明する。なお、前記実施の形態１ではＨＢＴを用いた場合について説明したが、本実施の形態ではＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いた場合について説明する。

図１４は、本実施の形態で示す半導体装置の要部概略平面図である。図１５は、図１４のＤ２−Ｄ２線における半導体装置の要部概略平面図である。

図１４に示すように、基板４Ｓの形成領域３には、ＭＯＳトランジスタＱａ、Ｑｂと、パッドＢＰと、これらを電気的に接続する配線パターン１６とがレイアウトされている。この形成領域３には、ＭＯＳトランジスタＱａを有するトランジスタ形成領域３ａ、３ｆおよびＭＯＳトランジスタＱｂを有するトランジスタ形成領域３ｂ、３ｃ、３ｄ、３ｅが、ｙ方向に複数並んで設けられている。

このＭＯＳトランジスタＱａは、その平面形状がｘ方向の寸法Ｘａ、ｙ方向の寸法Ｙで形成されている。この場合、寸法ＸａがＭＯＳトランジスタＱａのゲート幅となり、さらに寸法Ｘａ×寸法Ｙの領域内では、図１５に示すようなゲート７Ｇ、ソース７Ｓ、ドレイン７Ｄを有する単位トランジスタＱがｙ方向にストライプ状に等間隔で複数形成されることとなる。なお、図１５中の符号８ＤＳ、１０ａ、１３は、拡散層、絶縁膜、裏面電極である。

同様に、ＭＯＳトランジスタＱｂは、その平面形状がｘ方向の寸法Ｘｂ、ｙ方向の寸法Ｙの平面形状で形成されている。この場合、寸法ＸｂがＭＯＳトランジスタのゲート幅となり、さらに寸法Ｘｂ×寸法Ｙの領域内では、図１５で示した単位トランジスタＱがｙ方向にストライプ状に等間隔で複数形成されることとなる。

ここで寸法Ｘａ＞寸法Ｘｂとした場合、ＭＯＳトランジスタＱｂの活性領域の面積は、ＭＯＳトランジスタＱａの活性領域の面積より小さいことになる。すなわち形成領域３内の内側の領域、例えばトランジスタ形成領域３ｃに配置されたトランジスタの活性領域の面積が、形成領域３内の外側の領域、例えばトランジスタ形成領域３ａに配置されたトランジスタの活性領域の面積より小さいこととなる。したがって、形成領域３の内側部分の温度上昇を抑制することができる。

本実施の形態で示す半導体装置のデバイスレイアウトでは、その形成領域３の内側に配置されるＭＯＳトランジスタＱｂの活性領域の面積が、外側に配置されるＭＯＳトランジスタＱａの活性領域の面積より小さいため、半導体装置を動作させたときに、トランジスタ形成領域３ａ〜３ｆの温度がほぼ均等に近づくものと考えられる。したがって、半導体装置の熱抵抗を低減することができる。

（実施の形態３）
本実施の形態３で示す半導体装置を図１６〜図２４により説明する。まず、本実施の形態で示す半導体装置の増幅回路について図１６により説明する。図１６は、本実施の形態で示す増幅回路１の回路図である。

図１６に示すように、複数の単位トランジスタＱが並列接続されて増幅回路１が構成されている。複数の単位トランジスタＱは、各々のコレクタ同士、エミッタ同士、ベース同士が互いに結合されて並列に接続されている。よって、増幅回路は、その入力側のベースに共通のＲＦ信号が端子Ｔ１により入力されて、あたかも１つのトランジスタとして動作するように構成されている。一方、増幅回路１の出力側では、各単位トランジスタＱのコレクタが端子Ｔ３に共通に接続され、エミッタが端子Ｔ４に共通に接続されている。また、複数の単位トランジスタＱのエミッタには、それぞれエミッタバラスト抵抗ＲＥが挿入されている。

図１６に示すような増幅回路１の場合、ある特定の単位トランジスタＱへ電流集中が生じそうになると、エミッタバラスト抵抗ＲＥによりコレクタ・エミッタ間の電圧が降下し、コレクタ電流を抑制し、熱暴走を抑制することができる。

また、前記実施の形態１において図１で示した増幅回路１と比較した場合、前記実施の形態１では各単位トランジスタＱのベース・端子Ｔ１間に容量Ｃｉｎを挿入していたが、本実施の形態では１つに取り纏めて１つの容量Ｃｉｎを端子Ｔ１と単位トランジスタＱとの間に挿入している。また、前記実施の形態１では各単位トランジスタＱの端子Ｔ３・端子Ｔ４間に保護回路２を挿入していたが、本実施の形態ではそのような保護回路は挿入していない。このように本実施の形態で示す増幅回路１において容量Ｃｉｎを１つに取り纏めること、および保護回路を挿入しないことができるのは、単位トランジスタＱとして適用するＨＢＴの構造の違いによる。

本実施の形態におけるＨＢＴについて図１７および図１８により説明する。図１７に、本実施の形態におけるＨＢＴの概略平面図、更に、図１７におけるＤ３−Ｄ３線に沿った断面図を図１８に示す。エミッタ面積は１０８μｍ^２である。なお、本実施の形態で示すＨＢＴは、前記実施の形態１で説明したＨＢＴのエミッタ層、ＧａＡｓ層、バラスト抵抗層の他の主要構成部は、一般的なものを用いて十分である。また、本実施の形態で示すＨＢＴの製造方法は、前記実施の形態１で示したＨＢＴの製造方法とほぼ同様である。

半絶縁性ＧａＡｓからなる基板４Ｓに、ｎ型ＧａＡｓサブコレクタ層（Ｓｉ濃度５×１０^１８ｃｍ^−３、膜厚０．６μｍ）８Ｃ１が形成される。このサブコレクタ層８Ｃ１の上部に、ｎ型ＧａＡｓコレクタ層（Ｓｉ濃度１×１０^１６ｃｍ^−３、膜厚１．０μｍ）８Ｃ２、ｐ型ＧａＡｓベース層（Ｃ濃度４×１０^１９ｃｍ^−３、膜厚１５０ｎｍ）８Ｂ、ｎ型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３×１０^１７ｃｍ^−３、膜厚３０ｎｍ）８Ｅの各層が形成される。エミッタ層８Ｅを介して、ベース電極７Ｂが配置される。

他方、エミッタ層８Ｅには、ｎ型ＧａＡｓ半導体層（Ｓｉ濃度３×１０^１７ｃｍ^−３、膜厚９０ｎｍ）９ａ、ｎ型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度１×１０^１７ｃｍ^−３、膜厚１２０ｎｍ）９ｂ、ｎ型ＧａＡｓコンタクト層（Ｓｉ濃度１×１０^１９ｃｍ^−３、膜厚５０ｎｍ）９ｃ、ｎ型ＩｎＧａＡｓコンタクト層（ＩｎＡｓモル比０．５、Ｓｉ濃度１×１０^１９ｃｍ^−３、膜厚５０ｎｍ）９ｄが更に設けられる。

ここで、エミッタバラスト抵抗層９ｂは、例えばｎ型ＡｌＧａＡｓ層からなるバラスト抵抗層９ｂ／ｎ型ＧａＡｓ層からなる半導体層９ａ／ｎ型ＩｎＧａＰ層からなるエミッタ層８Ｅの構造において、ｎ型ＧａＡｓ層からなる半導体層９ａより比抵抗の高い半導体層である。なお、エミッタバラスト抵抗層９ｂは図１６に示すエミッタバラスト抵抗ＲＥに対応する。

そして、コンタクト層９ｄ上には、エミッタ電極７Ｅが設けられる。他方、サブコレクタ層８Ｃ１上で、前記コレクタ層８Ｃ２の両側部に対向して、コレクタ電極７Ｃが形成される。図１７に見られるように、平面的構成は、コレクタ領域がエミッタ領域を囲う形態となっている。

前記コレクタ電極７Ｃ、ベース電極７Ｂ、エミッタ電極７Ｅの具体例を示すならば、各々ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成るコレクタ電極７Ｃ、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成るベース電極７Ｂ、ＷＳｉ（Ｓｉモル比０．３、膜厚０．３μｍ）エミッタ電極７Ｅである。更に、図１７における符号７ＣＬ、７ＢＬ、７ＥＬはそれぞれコレクタ配線、ベース配線、エミッタ配線であり、符号ＢＰはＨＢＴ外部との電気的接続のためのパッドであり、更に、符号１１はアイソレーション溝である。

本実施の形態で示したＡｌＧａＡｓエミッタバラスト層９ｂを有するＨＢＴ２０個をコレクタ電流密度４０ｋＡ／ｃｍ^２、接合温度２１０℃の条件にて通電試験３００時間実施した所、劣化したＨＢＴは無く良好な通電に対する信頼性が確認できた。なお、他の構造は同一にし、ＡｌＧａＡｓエミッタバラスト抵抗層の無いＨＢＴ（例えば前記実施の形態１の図５に示すようなＨＢＴ）に同様の試験を行ったところ、良好な通電に対する信頼性が確認できなかった。

したがって、前記実施の形態１では図１に示したように各ＨＢＴ（単位トランジスタＱ）に容量Ｃｉｎを接続していたが、本実施の形態で示すようにＡｌＧａＡｓエミッタバラスト抵抗層９ｂを有する構造を適用することにより、エミッタに形成された抵抗成分が任意のＨＢＴへの電流集中を抑制し、ベース電位を独立としなくても不均一動作がし難い構造となった。このため、図１６に示すように、容量Ｃｉｎを１つに纏めた構造とすることができ、さらには増幅回路の出力側に保護回路を設けなくともよくなった。

次に、本実施の形態で示す半導体装置のデバイスレイアウトについて図１９〜図２２により説明する。図１９は、図１６で示した増幅回路を有する半導体装置の要部概略平面図である。図２０は、図１９の変形例となる半導体装置の要部概略平面図である。図２１は、図１９のＤ４−Ｄ４線における入力容量の概略断面図である。図２２は、図２１の変形例となる容量の概略断面図である。

図１９に示すように、形成領域３内で単位トランジスタＱが並列に接続されている。この形成領域３内には、高周波信号配線５に接続されるとともに、ベース配線７ＢＬを取り纏めるベース配線７ＢＬａに接続される容量Ｃｉｎが１つのみ配置されたレイアウトとなっている。このようなレイアウトとすることができるのは、上述したように、エミッタバラスト抵抗層９ｂを備えたＨＢＴを単位トランジスタＱに適用したからである。図１９に示すように、容量Ｃｉｎが１つのみ接続されたデバイスレイアウトであっても、単位トランジスタＱの不均一動作が抑圧される。すなわち、エミッタバラスト抵抗層９ｂを備えたＨＢＴの適用により、エミッタバラスト抵抗の無いＨＢＴに対して、不均一動作による破壊および熱暴走に対する耐性が向上したことから、各単位トランジスタに容量素子を挿入しなくとも、高周波信号配線５に容量Ｃｉｎを１つに纏めることができる。

また、図２０に示すように、ベース配線７ＢＬａ上に容量Ｃｉｎを配置するレイアウトとしても良い。図２０では、４つの単位トランジスタＱに対して１つの容量Ｃｉｎが配置されており、個々の容量Ｃｉｎの下部電極が電気的に独立となるため、図１６で示した回路のように、形成領域３内で容量１つに纏めることとはならないが、ベース配線７ＢＬａ上に容量Ｃｉｎを配置することで形成領域３を図１９の形成領域３に比べて小さくすることができる。

図２１に示すように、容量Ｃｉｎは、例えば金（Ａｕ）からなる電極（下部電極）１７ａと、例えば窒化膜または酸化膜からなる容量膜１８ａと、例えばＡｕからなる電極（上部電極）１７ｂとを有してなる一層構造をしている。この容量Ｃｉｎは、例えば２００μｍ角以上の大面積となる場合、周辺の応力の影響から容量膜１８ａにクラックが発生する可能性があるため、図２１に示す容量膜１８ａは複数に分割されている。なお、分割された容量膜１８ａ間には、例えば酸化膜からなる層間絶縁膜１９ａが形成されている。

また、本実施の形態では、ベース配線７ＢＬａと、容量Ｃｉｎの電極１７ａとが同層で形成されて共通しているとともに、ベースバイアス用のパッドと電気的に接続される。また、高周波信号配線５と、容量Ｃｉｎの電極１７ｂとが同層で形成されて共通している。このように、容量Ｃｉｎの電極１７ａ、１７ｂをベース配線７ＢＬ、高周波信号配線５と共通にすることにより、形成領域３の面積を低減することができる。

また、図２２に示すように容量Ｃｉｎは、例えば２層のスタック構造であってもよい。この容量Ｃｉｎは、例えばＡｕからなる電極１７ａと、例えば窒化膜または酸化膜からなる容量膜１８ａと、例えばＡｕからなる電極１７ｂと、例えば窒化膜または酸化膜からなる容量膜１８ｂと、例えばＡｕからなる電極１７ｃとを有している。なお、符号１９ａは、層間絶縁膜であり、符号１９ｂは、電極１７ａと電極１７ｂのコンタクト、または、電極１７ｂと電極１７ｃのコンタクトである。

（実施の形態４）
本実施の形態４で示す半導体装置について図２３および図２４により説明する。本実施の形態では、前記実施の形態３で示したエミッタバラスト抵抗層を有するＨＢＴを用いて、前記実施の形態１で説明した形成領域内において内側のトランジスタ形成領域のトランジスタ数が、外側のトランジスタ形成領域のトランジスタ数より少ないデバイスレイアウトについて説明する。図２３は、本実施の形態で示す半導体装置の一例の要部概略平面図である。図２４は、本実施の形態で示す半導体装置の他の一例の要部概略平面図である。

図２３に示すように、基板４Ｓの形成領域３には、３６個の単位トランジスタＱと、容量Ｃｉｎと、高周波信号配線５と、ＤＣ信号配線６と、コレクタ配線７ＣＬと、パッドＢＰと、３個のバイアホール１２とが形成されている。この形成領域３には、ｘ方向に等間隔（寸法Ｌ）で列をなして配置された複数の単位トランジスタＱを有するトランジスタ形成領域３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆが、ｙ方向に複数並んで設けられている。

この形成領域３のトランジスタ形成領域３ａ、３ｂでは、１個のバイアホール１２とともに、各トランジスタ形成領域にそれぞれ７個の単位トランジスタＱが、ｘ方向に配置されている。このバイアホール１２は、トランジスタ形成領域３ａ、３ｂの一端（図２３右側）に配置されている。前記実施の形態１では、トランジスタの発熱によるトランジスタ形成領域の最高温度を下げるために、複数の単位トランジスタの略中央にバイアホールを形成して熱を放散しているが、本実施の形態では、単位トランジスタＱに、前記実施の形態３で示したエミッタバラスト抵抗層を有するＨＢＴを適用しているため、バイアホール１２をトランジスタ形成領域３ａ、３ｂの一端に配置することができる。

一方、形成領域３の内側の領域、すなわちトランジスタ形成領域３ａ、３ｂとトランジスタ形成領域３ｅ、３ｆとに挟まれた領域のトランジスタ形成領域３ｃ、３ｄでは、トランジスタ形成領域３ｃ、３ｄの一端に１個のバイアホール１２とともに、各領域にそれぞれ４個の単位トランジスタＱがｘ方向に配置されている。

本実施の形態では、形成領域３に、一列に等間隔で配置された単位トランジスタＱを含むトランジスタ形成領域３ａ〜３ｆが複数配置され、形成領域３の内側のトランジスタ形成領域３ｃ、３ｄに配置されたトランジスタの数（それぞれ４個）が、形成領域３内の外側のトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆに配置されたトランジスタの数（それぞれ７個）より少ないこととなる。これにより、形成領域３の内側に配置するトランジスタ数を減らすことにより、形成領域３の内側部分の温度上昇を抑制することができる。

また、前記実施の形態３で示したエミッタバラスト抵抗層を有するＨＢＴを単位トランジスタＱに用いたことにより、前記実施の形態１で示したように各単位トランジスタのベースに容量を接続する必要がなく、さらに保護回路を接続する必要がないため、形成領域３を小さくすることができる。

また、前記実施の形態３で示したエミッタバラスト抵抗を有するＨＢＴを単位トランジスタに適用することで、図２４に示すようなデバイスレイアウトを構成することもできる。すなわち、図２３においてはバイアホール１２をトランジスタ形成領域３ａ〜３ｆの一端（図２３右側）に配置したが、トランジスタ形成領域３ａ〜３ｆの他端（図２４左側）に配置することもできる。

（実施の形態５）
本実施の形態５で示す無線通信機器について図２５〜図２９により説明する。本実施の形態５では、前記実施の形態で示した単位トランジスタとしてＨＢＴを用いた半導体装置を備えた無線通信機器について説明する。

図２５は、例えばＭＭＩＣなどの半導体装置を備えた高周波電力増幅器モジュール２１を用いた無線通信機器２０の回路図である。図２６は、図２５における高周波電力増幅器モジュール２１の回路図である。図２７は、図２６における高周波電力増幅器モジュール２１の概略平面図である。図２８は、図２６における高周波電力増幅器モジュール２１用のＭＭＩＣのブロック図である。図２９は、図２７のＤ５−Ｄ５線における高周波電力増幅器モジュール２１の概略断面図である。なお、高周波電力増幅器モジュール２１は、その使用周波数が約５００ＭＨｚ以上であり、例えば使用周波数が約８００ＭＨｚ〜９００ＭＨｚのＧＳＭ（登録商標）（Global System for Mobile Communication）方式、使用周波数が約１．８ＧＨｚ〜１．９ＧＨｚのＤＣＳ（Digital Cellular System）方式、またはそれら２方式の両方に対応する。

図２５に示すように、符号２２は信号電波の送受信用のアンテナ、符号２３はフロントエンド・モジュール、符号２４は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりするベースバンド回路、符号２５は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、符号２６ａ、２６ｂは受信信号からノイズや妨害波を除去するフィルタである。フィルタ２６ａはＧＳＭ用、フィルタ２６ｂはＤＣＳ用である。ベースバンド回路２４は、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュール２３は、インピーダンス整合回路２７ａ、２７ｂ、ロウパスフィルタ２８ａ、２８ｂ、スイッチ回路２９ａ、２９ｂ、容量Ｃｃ、Ｃｄおよび分波器３０を有している。

図２６には、例えばＧＳＭ帯とＤＣＳ帯との２つの周波数帯を使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能な高周波電力増幅器モジュール２１が例示されている。このため、この高周波電力増幅器モジュール２１は、電波の周波数がＤＣＳ帯の送信信号ＤＣＳを取り扱う増幅回路３１ｂと、電波の周波数がＧＳＭ帯の送信信号ＧＳＭを取り扱う増幅回路３１ａとを有している。また、ＧＳＭ帯とＤＣＳ帯との２つの周波数帯の各々でＧＭＳＫ変調方式とＥＤＧＥ変調方式との両通信方式を使用可能なように、切換スイッチ３２が設けられている。切換スイッチ３２は、動作電圧制御回路３４で生成される電源電圧の代わりに、ベースバンド回路または変復調用回路から供給される出力レベル制御電圧Ｖａｐｃを増幅回路３１ａ、３１ｂに入力させるためのスイッチである。この切換スイッチ３２の切り換えは、ベースバンド回路から供給されるモード信号ＭＯＤＥによって制御される。また、ＧＳＭ帯の信号を送信する際の初期バイアス電圧とＤＣＳ帯の信号を送信する際の初期バイアス電圧とを切り換える抵抗Ｒ５、Ｒ６と切換スイッチ３３とが設けられている。この切換スイッチ３３の切り換えは、ＧＳＭ帯とＤＣＳ帯とのバンド切換信号ＢＡＮＤによって制御される。さらに、増幅回路３１ａ、３１ｂのそれぞれの出力端子は、容量素子Ｃａ、Ｃｂを介して高周波電力増幅器モジュール２１の出力用の端子Ｔ７、Ｔ８と接続されている。この接続経路は、配線基板上の導体パターンによるマイクロストリップ線路３５ａ、３５ｂにより形成される。このマイクロストリップ線路３５ａ、３５ｂの途中には、誘電体層を挟んで対向するように導体層が設けられることでカプラ３６ａ、３６ｂが形成されている。このうち、カプラ３６ｂはＤＣＳ帯のＥＤＧＥ変調モードで使用され、カプラ３６ａはＧＳＭ帯のＥＤＧＥ変調モードで使用される。

動作電圧制御回路３４は、増幅回路３１ａ、３１ｂで共通になっている。電源スイッチ回路３７は、この共通の動作電圧制御回路３４のオン、オフを制御するための回路である。入力用の端子Ｔ９には、電源スイッチ回路３７の動作を制御する信号が入力される。電源端子Ｔ１０には、電源スイッチ回路３７を介して動作電圧制御回路３４に供給される動作電圧Ｖｒｅｇが印加される。動作電圧制御回路３４への動作電圧Ｖｒｅｇの供給が電源スイッチ回路３７により遮断されると動作電圧制御回路３４の動作が停止されるようになっている。また、このような状態においても外部から直接供給される電圧で増幅回路部ＡＭＰ１〜ＡＭＰ３が動作可能なように、入力用の端子Ｔ１１が設けられている。なお、符号３４ａは電源制御回路、符号３４ｂはバイアス電圧生成回路３４ｂ、符号Ｖｒａｍｐは電源制御回路３４ａへの入力電圧、符号Ｔ１２は電源回路に接続された端子を示し、Ｖｄｄはその電源回路から供給される電源電圧を示している。

図２７に示すように、配線基板４０の主面には、複数の半導体チップ４１ａ〜４１ｃと複数のチップ部品４２とが搭載されているとともに、配線パターン４０ｂが形成されている。各半導体チップ４１ａ〜４１ｃの主面上のパッド４４は、ボンディングワイヤ４３を通じて配線基板４０の主面の配線パターン４０ｂと電気的に接続されている。なお、半導体チップ４１ｂは例えばＭＭＩＣであり、図２８に示すように、高周波電力増幅器モジュール２１の一部を構成し、ドライバ段増幅器４５ａ、パワー段増幅器４５ｂ、制御回路４５ｃを１チップに集積したものである。

図２９に示すように、半導体チップ４１ｂおよび４１ｃの裏面電極は、配線パターン４０ｂを介して複数のバイアホール４０ｃ２内の導体膜と電気的かつ熱的に接続されている。このバイアホール４０ｃ２は、配線基板４０のチップ搭載用の配線パターン４０ｂから配線基板４０裏面の基準電位供給用の配線パターン４０ｂに達するまで延在し、半導体チップ４１ｃの裏面電極と配線基板４０裏面の基準電位供給用の配線パターン４０ｂとを電気的かつ熱的に接続している。これにより、半導体チップ４１ｃの動作時に生じた熱は、半導体チップ４１ｃの裏面から主としてバイアホール４０ｃ２を通じて配線基板４０の裏面の基準電位供給用配線パターン４０ｂに放散されるようになっている。なお、バイアホール４０ｃ２内の導体膜は、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。

チップ部品４２には、整合回路や電源スイッチ回路等を形成するための容量素子、抵抗、インダクターが形成されている。チップ部品４２は接合材により配線基板４０の主面の配線パターン４０ｂに接合され電気的に接続されている。

この高周波電力増幅器モジュール２１は、上記配線基板４０裏面の基準電位供給用の配線パターン４０ｂおよびパッドパターン４０ｂｐを例えばマザーボードの主面に向けた状態でマザーボード上に搭載されることとなる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。

１ 増幅回路
１ａ 単位セル
２ 保護回路
２ａ 保護素子
３ 形成領域
３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ トランジスタ形成領域
４Ｓ 基板
４Ｗ ウエハ
５ 高周波信号配線
６ ＤＣ信号配線
７Ｂ ベース電極
７ＢＬ ベース配線
７ＢＬａ ベース配線
７Ｃ コレクタ電極
７ＣＬ コレクタ配線
７Ｄ ドレイン電極
７Ｅ エミッタ電極
７ＥＬ エミッタ配線
７Ｇ ゲート電極
７ＰＢ ベース電極
７ＰＥ エミッタ電極
７Ｓ ソース電極
８Ｂ ベース層
８Ｃ１ サブコレクタ層
８Ｃ２ コレクタ層
８ＤＳ 拡散層
８Ｅ エミッタ層
９ コンタクト層
９ａ 半導体層
９ｂ エミッタバラスト抵抗層
９ｃ コンタクト層
９ｄ コンタクト層
１０、１０ａ 絶縁膜
１１ アイソレーション溝
１２ バイアホール
１２ａ、１２ｂ ホール部
１３ 裏面電極
１４ 空き領域
１４ａ 突出領域
１５ｂ、１５ｃ、１５ｅ、１５ｐｂ、１５ｐｅ コンタクトホール
１６ 配線パターン
１７ａ、１７ｂ、１７ｃ 電極
１８ａ、１８ｂ 容量膜
１９ａ 層間絶縁膜
１９ｂ コンタクト
２０ 無線通信機器
２１ 高周波電力増幅器モジュール
２２ アンテナ
２３ フロントエンド・モジュール
２４ ベースバンド回路
２５ 変復調用回路
２６ａ、２６ｂ フィルタ
２７ａ、２７ｂ インピーダンス整合回路
２８ａ、２８ｂ ロウパスフィルタ
２９ａ、２９ｂ スイッチ回路
３０ 分波器
３１ａ、３１ｂ 増幅回路
３２ 切換スイッチ
３３ 切換スイッチ
３４ 動作電圧制御回路
３５ａ、３５ｂ マイクロストリップ線路
３６ａ、３６ｂ カプラ
３７ 電源スイッチ回路
４０ 配線基板
４０ａ 絶縁体板
４０ｂ 配線パターン
４０ｂｐ パッドパターン
４０ｃ２ バイアホール
４１ａ、４１ｂ、４１ｃ 半導体チップ
４２ チップ部品
４３ ボンディングワイヤ
４４ パッド
４５ａ ドライバ段増幅器
４５ｂ パワー段増幅器
４５ｃ 制御回路
１０２ａ 保護素子
１０３ 形成領域
１０４Ｓ 基板
１０５ 高周波信号配線
１０６ ＤＣ信号配線
１０７ＥＬ エミッタ配線
１１１ パッド
１１２ バイアホール
１１４ 突出領域
ＡＭＰ１、ＡＭＰ２、ＡＭＰ３ 増幅回路部
ＢＡＮＤ バンド信号
ＢＰ パッド
Ｃａ、Ｃｂ、Ｃｃ、Ｃｄ 容量
Ｃｉｎ’ 容量
ＣＮＴ１、ＣＮＴ２ 切換信号
ＤＣＳ 送信信号
ＧＳＭ 送信信号
Ｌ 寸法
ＭＯＤＥ モード信号
Ｎ１、Ｎ２、Ｎ３ 接続ノード
Ｑ 単位トランジスタ
Ｑ’ 単位トランジスタ
ＱＡ１、ＱＡ２ 形成領域
Ｑａ、Ｑｂ ＭＯＳトランジスタ
Ｒ５、Ｒ６ 抵抗
Ｒｂ ベース抵抗
ＲＢ ベースバラスト抵抗
ＲＢ’ ベースバラスト抵抗
ＲＥ エミッタバラスト抵抗
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ７、Ｔ８、Ｔ９、Ｔ１０、Ｔ１１、Ｔ１２ 端子
Ｘａ、Ｘｂ 寸法
Ｙ 寸法

Claims (6)

1. ブロック単位で配置された複数の単位化合物バイポーラトランジスタを有する半導体装置であって、
   前記単位化合物バイポーラトランジスタは、
   基板と、
   前記基板の主面上に形成されたコレクタ層と、
   前記コレクタ層上に形成されたベース層と、
   前記ベース層上に形成されたエミッタ層と、
   前記コレクタ層と電気的に接続されたコレクタ電極と、
   前記ベース層と電気的に接続されたベース電極と、
   前記エミッタ層上に形成され、前記エミッタ層と電気的に接続されたエミッタメサ層と、
   前記エミッタメサ層と電気的に接続されたエミッタ電極とを有し、
   前記エミッタメサ層が、前記エミッタ層と電気的に接続された半導体層と、前記半導体層と電気的に接続された半導体バラスト抵抗層とを有し、
   前記半導体層と前記半導体バラスト抵抗層は、前記エミッタ層と前記エミッタ電極の間に配置され、
   前記半導体層は、前記エミッタ層と前記半導体バラスト抵抗層の間に配置され、
   前記半導体層は、前記半導体バラスト抵抗層よりも比抵抗が低く、
   前記複数の単位化合物バイポーラトランジスタの前記コレクタ電極、前記ベース電極、前記エミッタ電極は、それぞれ電気的に接続され、
   前記複数の単位化合物バイポーラトランジスタのそれぞれの前記ベース電極は、寄生抵抗を含むベース配線によって互いに接続され、
   前記ブロック単位内の複数の単位化合物バイポーラトランジスタのそれぞれの前記ベース電極に対して共通に電気的に接続されるように入力容量素子が設けられ、
   前記半導体装置には、前記ベース配線に含まれる前記寄生抵抗とは異なるベースバラスト抵抗は存在せず、
   前記ブロック単位ごとに設けられた前記入力容量素子は、互いに並列接続され、
   前記入力容量素子は、上部電極と下部電極とを有し、
   前記入力容量素子の前記下部電極は、前記ブロック単位内の前記ベース配線を兼ねる半導体装置。
2. 前記入力容量素子は、容量絶縁膜を有し、
   前記容量絶縁膜は、複数に分割され、
   複数に分割された前記容量絶縁膜の間には、層間絶縁膜が形成され、
   前記容量絶縁膜の材料と前記層間絶縁膜の材料とは異なる請求項１記載の半導体装置。
3. 前記容量絶縁膜は、窒化膜から形成され、
   前記層間絶縁膜は、酸化膜から形成されている請求項２記載の半導体装置。
4. 前記上部電極および前記下部電極は、Ａｕを主成分とした金属からなる請求項２記載の半導体装置。
5. 前記入力容量素子は、入力信号配線と電気的に接続されており、
   前記上部電極と前記入力信号配線は、同層で形成されている請求項１記載の半導体装置。
6. 複数の単位化合物バイポーラトランジスタを有する半導体装置であって、
   前記単位化合物バイポーラトランジスタは、
   基板と、
   前記基板の主面上に形成されたコレクタ層と、
   前記コレクタ層上に形成されたベース層と、
   前記ベース層上に形成されたエミッタ層と、
   前記コレクタ層と電気的に接続されたコレクタ電極と、
   前記ベース層と電気的に接続されたベース電極と、
   前記エミッタ層上に形成され、前記エミッタ層と電気的に接続されたエミッタメサ層と、
   前記エミッタメサ層と電気的に接続されたエミッタ電極とを有し、
   前記エミッタメサ層が、前記エミッタ層と電気的に接続された半導体層と、前記半導体層と電気的に接続された半導体バラスト抵抗層とを有し、
   前記半導体層と前記半導体バラスト抵抗層は、前記エミッタ層と前記エミッタ電極の間に配置され、
   前記半導体層は、前記エミッタ層と前記半導体バラスト抵抗層の間に配置され、
   前記半導体層は、前記半導体バラスト抵抗層よりも比抵抗が低く、
   前記複数の単位化合物バイポーラトランジスタの前記コレクタ電極、前記ベース電極、前記エミッタ電極は、それぞれ電気的に接続され、
   前記複数の単位化合物バイポーラトランジスタのそれぞれの前記ベース電極は、寄生抵抗を含むベース配線によって互いに接続され、
   前記複数の単位化合物バイポーラトランジスタのそれぞれの前記ベース電極に対して共通に電気的に接続されるように、前記ベース配線に入力容量素子が接続され、
   前記半導体装置には、前記ベース配線に含まれる前記寄生抵抗とは異なるベースバラスト抵抗は存在せず、
   前記半導体装置は、
   前記単位化合物バイポーラトランジスタを第１の個数有する複数の第１トランジスタ形成領域と、
   前記単位化合物バイポーラトランジスタを第２の個数有する第２トランジスタ形成領域とを有し、
   前記第２トランジスタ形成領域は、前記複数の第１トランジスタ形成領域の間に配置され、
   前記第１の個数は、前記第２の個数よりも多く、
   前記入力容量素子の少なくともその一部分が、前記複数の第１トランジスタ形成領域の間に配置されている半導体装置。

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