JP5755443B2 - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 53
- 230000010355 oscillation Effects 0.000 claims description 78
- 238000006243 chemical reaction Methods 0.000 claims description 38
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 32
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 15
- 101100328521 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cnt6 gene Proteins 0.000 description 8
- 230000010354 integration Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000009966 trimming Methods 0.000 description 7
- 101710170231 Antimicrobial peptide 2 Proteins 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- BWSIKGOGLDNQBZ-LURJTMIESA-N (2s)-2-(methoxymethyl)pyrrolidin-1-amine Chemical compound COC[C@@H]1CCCN1N BWSIKGOGLDNQBZ-LURJTMIESA-N 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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- H03K3/0231—Astable circuits
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
- H03L1/02—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only
- H03L1/022—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only by indirect stabilisation, i.e. by generating an electrical correction signal which is a function of the temperature
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Description
本発明は、回路動作に用いられるクロック信号を発生させるクロック発振回路を有する半導体装置に有効な技術に関するものである。 The present invention relates to a technique effective for a semiconductor device having a clock oscillation circuit for generating a clock signal used for circuit operation.
汎用のマイクロコンピュータなどの半導体装置においては、機器の小型化やコスト低減などのため外付け部品の削減が求められており、ＣＰＵ(Central Processing Unit)や周辺機能ブロックなどの内部モジュールへ供給するクロック信号を生成するクロック発振回路に、水晶発振子等の外付け部品を用いない、いわゆるオンチップオシレータを内蔵しているものがある。 Semiconductor devices such as general-purpose microcomputers are required to reduce the number of external components in order to reduce the size and cost of the equipment. Clocks supplied to internal modules such as CPU (Central Processing Unit) and peripheral function blocks Some clock oscillation circuits that generate signals incorporate a so-called on-chip oscillator that does not use external components such as a crystal oscillator.
オンチップオシレータの重要な特性に周波数精度がある。周波数精度とは、電源変動や温度変動に対する周波数の変動量である。オンチップオシレータは、この周波数精度が低いため、外付け発振子の代替部品としては用途が限定されてしまう。 An important characteristic of on-chip oscillators is frequency accuracy. Frequency accuracy is the amount of frequency fluctuation with respect to power supply fluctuations and temperature fluctuations. Since the on-chip oscillator has low frequency accuracy, its use is limited as a substitute part for the external oscillator.
そこで、用途を拡大するために、オンチップオシレータの周波数の高精度化が必要となる。また、周波数精度とともに広い発振周波数範囲をカバーすることでその適応範囲を更に広げることができる。周波数の設定は、ユーザで使用用途に合わせて設定変更することを許可しているのが汎用マイコンにおいて一般的である。 Therefore, in order to expand applications, it is necessary to increase the frequency accuracy of the on-chip oscillator. In addition, the adaptive range can be further expanded by covering a wide oscillation frequency range with frequency accuracy. In general, a general-purpose microcomputer allows the user to change the frequency setting according to the intended use.
高い周波数精度を要求されるオンチップオシレータは、周波数精度向上のため、たとえば、温度トリミングを実施している。温度トリミングを実施することで回路がもつ温度依存性と使用しているデバイスの温度依存性をキャンセルするよう制御信号を設定する。 On-chip oscillators that require high frequency accuracy perform, for example, temperature trimming to improve frequency accuracy. The control signal is set so as to cancel the temperature dependency of the circuit and the temperature dependency of the device being used by performing the temperature trimming.
２点の温度でトリミングを実施することにより１次の温度係数をキャンセルすることができる。３点の温度でトリミングを実施した場合は、１次の温度係数に加えて、２次の温度係数もキャンセルすることが可能となる。 By performing trimming at two temperatures, the primary temperature coefficient can be canceled. When trimming is performed at three temperatures, the secondary temperature coefficient can be canceled in addition to the primary temperature coefficient.
この種のクロック発振回路としては、たとえば、電流制御発振器、分周器、周期比較回路、積分器、および電圧−電流変換回路を直列接続し、終段の電圧−電流変換回路の出力電流を初段の電流制御発振器の入力側に帰還し、電流制御発振器の出力を発振出力とすることにより、発振周波数の安定化、および発振精度の向上を図るものが知られている（特許文献１参照）。 As this type of clock oscillation circuit, for example, a current control oscillator, a frequency divider, a period comparison circuit, an integrator, and a voltage-current conversion circuit are connected in series, and the output current of the final-stage voltage-current conversion circuit is the first stage. It is known that the oscillation frequency is stabilized and the oscillation accuracy is improved by feeding back to the input side of the current control oscillator and using the output of the current control oscillator as the oscillation output (see Patent Document 1).
また、複数の電圧を高精度に生成する電圧発生回路としては、たとえば、参照電圧発生回路と、差動増幅器と、ＰチャンネルＭＯＳ(Metal Oxide Semiconductor)トランジスタと、スイッチングトランジスタと、出力ノードと、第１〜第３の抵抗列とを備え、第３の抵抗列は、前記差動増幅器の他方の入力端子とグランドとの間に配置され、ＰチャンネルＭＯＳトランジスタのドレインと出力ノードとの間に配置された第１の抵抗列の抵抗値と出力ノードと差動増幅器の他方の入力端子との間に配置された第２の抵抗列との抵抗値が異なる値で選択制御された場合であっても、第１の抵抗列の抵抗値と第２の抵抗列の抵抗値との和が一定となるように選択制御するものが知られている（特許文献２参照）。 As a voltage generation circuit that generates a plurality of voltages with high accuracy, for example, a reference voltage generation circuit, a differential amplifier, a P-channel MOS (Metal Oxide Semiconductor) transistor, a switching transistor, an output node, 1 to a third resistor string, and the third resistor string is disposed between the other input terminal of the differential amplifier and the ground, and is disposed between the drain of the P-channel MOS transistor and the output node. The resistance value of the first resistor string and the resistance value of the second resistor string arranged between the output node and the other input terminal of the differential amplifier are selected and controlled with different values. In addition, there is known one that performs selective control so that the sum of the resistance value of the first resistor string and the resistance value of the second resistor string is constant (see Patent Document 2).
ところが、上記のようなオンチップオシレータにおけるクロック生成技術では、次のような問題点があることが本発明者により見出された。 However, the present inventors have found that there are the following problems in the clock generation technique in the on-chip oscillator as described above.
オンチップオシレータを用いたクロック発振回路は、たとえば、参照電圧発生回路、電圧電流変換回路、制御回路、周波数電圧変換回路、および電圧制御発振回路を有する。周波数電圧変換回路、電圧制御発振回路、制御回路でフィードバックループを構成する。 A clock oscillation circuit using an on-chip oscillator has, for example, a reference voltage generation circuit, a voltage / current conversion circuit, a control circuit, a frequency / voltage conversion circuit, and a voltage control oscillation circuit. A feedback loop is formed by the frequency voltage conversion circuit, the voltage controlled oscillation circuit, and the control circuit.
参照電圧発生回路は、参照電圧ＶＲＥＦＩ，ＶＲＥＦＣをそれぞれ生成し、電流発生回路と発振回路へ出力する。電圧電流変換回路は、参照電圧に基づき、ほぼ一定の電流を出力する。 The reference voltage generation circuit generates reference voltages VREFI and VREFC, respectively, and outputs them to the current generation circuit and the oscillation circuit. The voltage-current conversion circuit outputs a substantially constant current based on the reference voltage.
ここでは、電源電圧、温度依存性が小さい電流Ｉｒｅｆを生成する。周波数電圧変換回路は、電流発生回路が生成した電流Ｉｒｅｆ、容量と制御回路が生成した制御信号に基づいて、電圧ＶＳＩＧを生成する。 Here, a current Iref having small power supply voltage and temperature dependency is generated. The frequency voltage conversion circuit generates the voltage VSIG based on the current Iref generated by the current generation circuit, the capacitance, and the control signal generated by the control circuit.
制御回路は、電圧制御発振回路が生成したクロック信号に基づいて制御信号を生成する。周波数電圧変換回路は、電流発生回路が生成した電流、容量と制御回路が電圧制御発振回路から出力されるクロック信号から生成された制御信号に基づいて、電圧を生成する。発振回路は積分回路を有する。 The control circuit generates a control signal based on the clock signal generated by the voltage controlled oscillation circuit. The frequency voltage conversion circuit generates a voltage based on the current and capacity generated by the current generation circuit and the control signal generated from the clock signal output from the voltage control oscillation circuit by the control circuit. The oscillation circuit has an integration circuit.
積分回路は、参照電圧発生回路が生成した参照電圧ＶＲＥＦＣと周波数電圧変換回路から出力される電圧ＶＳＩＧとが等しくなるよう電圧制御発振回路の制御電圧を変え、クロック周期を所望の周波数に調整する。 The integration circuit adjusts the clock cycle to a desired frequency by changing the control voltage of the voltage controlled oscillation circuit so that the reference voltage VREFC generated by the reference voltage generation circuit is equal to the voltage VSIG output from the frequency voltage conversion circuit.
このクロック発振回路の発振周波数ＦＣＫＯＵＴは、 The oscillation frequency FCKOUT of this clock oscillation circuit is
で表せる。 It can be expressed as
本方式は、参照電圧ＶＲＥＦＩ／参照電圧ＶＲＥＦＣの比を温度トリミングすることにより、抵抗と容量の温度依存性をキャンセルすることで、発振周波数ＦＣＫＯＵＴは、温度に対して一定の発振周波数を得る。 In this method, the oscillation frequency FCKOUT obtains a constant oscillation frequency with respect to the temperature by canceling the temperature dependence of the resistance and the capacitance by performing the temperature trimming of the ratio of the reference voltage VREFI / reference voltage VREFC.
周波数の絶対値は、周波数電圧変換回路の容量Ｃや、電圧電流変換回路の抵抗Ｒを切り替えることで実現する。一般に、容量は、周波数を大きく調整（粗調整）するために利用され、抵抗は周波数絶対値の微調整をするために利用されている。 The absolute value of the frequency is realized by switching the capacitance C of the frequency / voltage conversion circuit and the resistance R of the voltage / current conversion circuit. In general, the capacitance is used to largely adjust (coarse adjustment) the frequency, and the resistor is used to finely adjust the absolute value of the frequency.
ユーザに周波数設定を任意に許可するためには、容量値や抵抗値の設定を変化させて周波数切り替えできるようにする必要がある。 In order to arbitrarily allow the user to set the frequency, it is necessary to change the setting of the capacitance value and the resistance value so that the frequency can be switched.
しかしながら、容量値を変化させる技術では、容量値の小さな容量を数多く配置する場合面積効率が低く、クロック発振回路のレイアウト面積の面積拡大につながってしまうため周波数調整の分解能の細分化、周波数範囲の拡大を実現する素子としては適切でない。よって、設計者は抵抗値を変化させることにより、周波数調整の分解能の細分化と発振周波数精度を変えることなく、広い範囲の周波数調整を実現する必要が生じた。 However, in the technology that changes the capacitance value, the area efficiency is low when a large number of capacitors with a small capacitance value are arranged, leading to an increase in the area of the layout area of the clock oscillation circuit. It is not suitable as an element that realizes enlargement. Therefore, the designer needs to realize a wide range of frequency adjustments by changing the resistance value without changing the resolution resolution resolution and the oscillation frequency accuracy.
さらに、汎用マイクロコンピュータに例示される半導体装置は、低消費電力化が必須であるため、たとえば、約１．３５Ｖという低い動作電圧にて実現する必要があり、技術課題の難易度をあげている。 Furthermore, since a semiconductor device exemplified by a general-purpose microcomputer must have low power consumption, it must be realized at a low operating voltage of, for example, about 1.35 V, which raises the difficulty of technical problems. .
本発明の目的は、広範囲に、かつ高分解能にクロック信号の周波数を可変することのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of varying the frequency of a clock signal over a wide range and with high resolution.
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明は、クロック信号を出力するクロック発振回路と、該クロック信号に基づいて生成される動作周波数信号に応じて動作する内部回路とを備え、該クロック発振回路は、基準電流を供給するトランジスタと、正入力部、負入力部および出力部とを持つオペアンプと、該トランジスタのドレインと第１のノードとの間に接続された第１の抵抗切り替え部と、第１のノードと基準電圧が与えられる基準電圧線との間に接続された第２の抵抗切り替え部とを含む電流電圧変換回路を有し、第１の抵抗切り替え部は、第１の抵抗を含み、直列に複数の抵抗が接続され、一方端が第１のノードに接続された第１の抵抗部と、ドレインに接続された第１と第２のスイッチを含む第１の経路切り替え部とが設けられ、第１の経路切り替え部は、基準電流を第１のスイッチを介して第１の抵抗および第２の抵抗切り替え部へ流す、もしくは基準電流を第２のスイッチを介して第２の抵抗切り替え部へ流し、第１の抵抗には電流を流さない、かのいずれかに制御信号により切り替え、オペアンプは、負入力部に参照電圧が入力され、正入力部に第１の抵抗部の他方端が接続され、出力部にトランジスタのゲートが接続されたものである。 The present invention includes a clock oscillation circuit that outputs a clock signal, and an internal circuit that operates according to an operating frequency signal generated based on the clock signal, the clock oscillation circuit including a transistor that supplies a reference current, An operational amplifier having a positive input portion, a negative input portion, and an output portion, a first resistance switching portion connected between the drain of the transistor and the first node, and a reference voltage applied to the first node And a second resistance switching unit connected between the reference voltage line, the first resistance switching unit includes a first resistor, and a plurality of resistors are connected in series. A first resistance unit having one end connected to the first node, and a first path switching unit including first and second switches connected to the drain, the first path switching Is the reference current A reference current is supplied to the second resistance switching unit via the second switch, and a current is supplied to the first resistance through the first switch and the second resistance switching unit. The operational amplifier is switched by one of the control signals, the reference voltage is input to the negative input section, the other end of the first resistor section is connected to the positive input section, and the gate of the transistor is connected to the output section. It is a thing.
また、本発明は、第２の抵抗切り替え部が、第２の抵抗を含み、直列に複数の抵抗が接続された第２の抵抗部と、制御信号により制御される第３のスイッチを含む第２の経路切り替え部とが設けられ、第３のスイッチが第２の抵抗に並列に接続されているものである。 In the present invention, the second resistance switching unit includes a second resistor, a second resistor having a plurality of resistors connected in series, and a third switch controlled by a control signal. And a third switch is connected in parallel to the second resistor.
さらに、本発明は、第１のスイッチ及び第２のスイッチが、ＰチャネルＭＯＳのトランジスタであり、第３のスイッチが、ＮチャネルＭＯＳのトランジスタよりなるものである。 Furthermore, in the present invention, the first switch and the second switch are P-channel MOS transistors, and the third switch is an N-channel MOS transistor.
また、本発明は、第１のスイッチ及び第２のスイッチが、第２の抵抗部より、第１の抵抗部の近くに配置し、第３のスイッチが、第１の抵抗部より、第２の抵抗部の近くに配置し、第１および第２のスイッチと、第３のスイッチをそれぞれに分離して配置するものである。 In the present invention, the first switch and the second switch are disposed closer to the first resistor than the second resistor, and the third switch is disposed closer to the second resistor than the first resistor. The first and second switches and the third switch are arranged separately from each other.
さらに、本発明は、第１の抵抗部および第２の抵抗部が、メタル配線抵抗よりなるものである。 Furthermore, according to the present invention, the first resistance portion and the second resistance portion are made of metal wiring resistance.
また、本発明は、第１の抵抗部が第１の経路切り替え部の上層に、第２の抵抗部が第２の経路切り替え部の上層に配置されているものである。 Further, according to the present invention, the first resistance unit is disposed in an upper layer of the first path switching unit, and the second resistance unit is disposed in an upper layer of the second path switching unit.
さらに、本発明は、第１の抵抗部および第２の抵抗部が、ポリシリコン抵抗よりなるものである。 Furthermore, according to the present invention, the first resistor portion and the second resistor portion are made of polysilicon resistors.
また、本発明は、第２の抵抗部を構成する抵抗の抵抗値より、第１の抵抗の抵抗値が大きいものである。 In the present invention, the resistance value of the first resistor is larger than the resistance value of the resistor constituting the second resistor portion.
さらに、第２の抵抗部を構成する直列に接続された複数の抵抗が、基準電圧線に接続される抵抗から順に各々２倍の抵抗値であり、第１の抵抗部を構成する抵抗の少なくとも１つは、第２の抵抗部を構成する抵抗の内、最も大きい抵抗の２倍の抵抗値よりなるものである。 Further, the plurality of resistors connected in series constituting the second resistor portion each have a resistance value twice as large as the resistors connected to the reference voltage line, and at least of the resistors constituting the first resistor portion. One is composed of a resistance value that is twice as large as the largest resistance among the resistors constituting the second resistance portion.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
（１）周波数切り替え分解能を細分化し、広範囲で高精度なクロック信号を生成することができる。 (1) The frequency switching resolution can be subdivided to generate a highly accurate clock signal over a wide range.
（２）上記（１）により、半導体装置の信頼性を向上させることができる。 (2) According to the above (1), the reliability of the semiconductor device can be improved.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
《実施の形態の概要》
本発明の実施の形態による半導体装置（半導体装置８）は、図１に示すようにクロック信号を出力するクロック発振回路と、クロック信号に基づいて生成される動作周波数に応じて動作する内部回路（図７の９，１０等）と含んで構成される。
<< Summary of Embodiment >>
A semiconductor device (semiconductor device 8) according to an embodiment of the present invention includes a clock oscillation circuit that outputs a clock signal as shown in FIG. 9 and 10 in FIG. 7).
また、クロック発振回路は、電圧を電流に変換する電圧電流変換回路３を備える。
The clock oscillation circuit also includes a voltage /
電圧電流変換回路３は、基準電流（電流Ｉｒｅｆ）を供給するトランジスタ（トランジスタＴ１）と、制御信号に基づいて、該トランジスタから出力される基準電流の経路を切り替える第１の抵抗切り替え部と第２の抵抗切り替え部と、基準電流を供給するトランジスタを制御するオペアンプ（オペアンプＡＭＰ１）とを有する。
The voltage-
第１の抵抗切り替え部は、第１の経路切り替え部（トランジスタＴ２〜Ｔ５）と第１の抵抗部（Ｒ１０〜Ｒ１３）とを含む。 The first resistance switching unit includes a first path switching unit (transistors T2 to T5) and a first resistance unit (R10 to R13).
第１の抵抗部は、一方端と他方端を有し、複数の抵抗（Ｒ１０からＲ１３）が直列に接続されている。複数の抵抗には、第１の抵抗Ｒ１３が含まれる。 The first resistance portion has one end and the other end, and a plurality of resistors (R10 to R13) are connected in series. The plurality of resistors include a first resistor R13.
第１の経路切り替え部は、第１のスイッチであるトランジスタＴ２と第２のスイッチであるトランジスタＴ３を含み、トランジスタＴ１のドレインに接続されている。 The first path switching unit includes a transistor T2 that is a first switch and a transistor T3 that is a second switch, and is connected to the drain of the transistor T1.
また、ノードＡＮで、第１の経路切り換え部と第１の抵抗部の他方端とが接続される。 At the node AN, the first path switching unit and the other end of the first resistance unit are connected.
第１の経路切り替え部は、基準電流をトランジスタＴ２を介して第１の抵抗および第２の抵抗切り替え部へ流す、もしくは、基準電流をトランジスタＴ３を介して第２の抵抗切り替え部へ流す、かのいずれかに制御信号により切り替える。 The first path switching unit allows the reference current to flow to the first resistor and the second resistance switching unit via the transistor T2, or allows the reference current to flow to the second resistance switching unit via the transistor T3. Switch to either of these by a control signal.
基準電流をトランジスタＴ３を介して第２の抵抗切り替え部へ流す場合は、第１の抵抗には基準電流が流れないことになる。 When the reference current is supplied to the second resistance switching unit via the transistor T3, the reference current does not flow through the first resistor.
図２を例に説明すれば、トランジスタＴ２，抵抗Ｒ１３，Ｒ１２，Ｒ１１，Ｒ１０、第２の抵抗切り替え部の経路で電流を流すか、トランジスタＴ３，抵抗Ｒ１２，Ｒ１１，Ｒ１０、第２の抵抗切り替え部の経路で電流を流すかを制御信号で切り替える。 For example, referring to FIG. 2, a current is passed through the path of the transistor T2, resistors R13, R12, R11, R10, and the second resistance switching unit, or the transistor T3, resistors R12, R11, R10, and the second resistor switching. The control signal is used to switch the current through the part path.
オペアンプＡＭＰ１は、負入力部に温度特性を有した参照電圧（参照電圧ＶＲＥＦＩ）が入力され、正入力部にノードＡＮが接続され、出力部に基準電流を供給するトランジスタのゲートが接続される。 In the operational amplifier AMP1, a reference voltage (reference voltage VREFI) having temperature characteristics is input to a negative input portion, a node AN is connected to a positive input portion, and a gate of a transistor that supplies a reference current is connected to an output portion.
第２の抵抗切り替え部は、第１のノードと基準電圧が供給される基準電圧線との間に接続される。 The second resistance switching unit is connected between the first node and a reference voltage line to which a reference voltage is supplied.
第１のノードには、第１の抵抗部の一方端が接続されている。 One end of the first resistance unit is connected to the first node.
第２の抵抗切り替え部は、第２の経路切り替え部（トランジスタＴ６〜Ｔ１１）と第２の抵抗部（抵抗Ｒ４〜Ｒ９）を含む。 The second resistance switching unit includes a second path switching unit (transistors T6 to T11) and a second resistance unit (resistances R4 to R9).
第２の経路切り換え部は、第２の抵抗部に含まれる第２の抵抗（Ｒ４）に並列接続された第３のスイッチ（Ｔ６）を含み、該第３のスイッチは、制御信号に基づいてオン／オフし、第２の抵抗に電流を流すかパスさせるかを切り替える構成からなる。 The second path switching unit includes a third switch (T6) connected in parallel to the second resistor (R4) included in the second resistor unit, and the third switch is based on the control signal. It is configured to switch on / off and switch between current flowing or passing through the second resistor.
図１は、本発明の一実施の形態によるクロック発振回路における構成の一例を示すブロック図、図２は、図１のクロック発振回路に設けられた電圧電流変換回路における詳しい構成の一例を示す説明図、図３は、本発明者が検討したクロック発振回路に設けられた電圧電流変換回路における構成の一例を示した説明図、図４は、図２における抵抗のレイアウトの一例を示す説明図、図５は、図３の抵抗のレイアウトの一例を示す説明図、図６は、図５における断面構造を模式的に示した説明図、図７は、図１のクロック発振回路を搭載した半導体装置の一例を示すブロック図、図８は、図１のクロック発振回路を搭載した半導体メモリの一例を示すブロック図である。 FIG. 1 is a block diagram showing an example of a configuration of a clock oscillation circuit according to an embodiment of the present invention, and FIG. 2 is an explanation showing an example of a detailed configuration of a voltage-current conversion circuit provided in the clock oscillation circuit of FIG. FIG. 3 is an explanatory diagram showing an example of a configuration of a voltage-current conversion circuit provided in the clock oscillation circuit examined by the present inventor, and FIG. 4 is an explanatory diagram showing an example of a layout of resistors in FIG. 5 is an explanatory diagram showing an example of the resistor layout of FIG. 3, FIG. 6 is an explanatory diagram schematically showing a cross-sectional structure in FIG. 5, and FIG. 7 is a semiconductor device on which the clock oscillation circuit of FIG. 1 is mounted. FIG. 8 is a block diagram showing an example of a semiconductor memory on which the clock oscillation circuit of FIG. 1 is mounted.
クロック発振回路１は、クロック信号を生成し、半導体装置の内部モジュールに供給する。クロック発振回路１は、図１に示すように、参照電圧発生回路２、電圧電流変換回路３、制御回路４、周波数電圧変換回路５、積分回路６、および電圧制御発振回路（VCO：Voltage Controlled Oscillator）７から構成されており、これらの回路でフィードバックループを構成するクロック生成回路である。
The
参照電圧発生回路２は、抵抗Ｒ１〜Ｒ３、バイポーラ素子からなるトランジスタＱ１から構成されている。電圧電流変換回路３は、オペアンプＡＭＰ１、ＰチャネルＭＯＳからなるトランジスタＴ１，Ｔ２、ならびに抵抗Ｒｓｕｍから構成されている。
The reference
周波数電圧変換回路５は、スイッチＳＷ１〜ＳＷ３、および静電容量素子Ｃ１からなり、積分回路６は、オペアンプＡＭＰ２、ならびに静電容量素子Ｃ２から構成されている。
The frequency
参照電圧発生回路２は、たとえば、バンドギャップリファレンス回路などにより生成された正の１次の温度依存性をもつ電流Ｉｐｔａｔから、温度特性を有した参照電圧ＶＲＥＦＩ、および電源、温度依存性の小さい参照電圧ＶＲＥＦＣをそれぞれ生成する。
The reference
抵抗Ｒ１の一方の接続部には、バンドギャップリファレンス回路などが生成した電流Ｉｐｔａｔが供給されるように接続されている。この抵抗Ｒ１で発生した電圧が参照電圧ＶＲＥＦＩであり、電圧電流変換回路３に出力される。
One connection portion of the resistor R1 is connected so that a current Iptat generated by a band gap reference circuit or the like is supplied. The voltage generated at the resistor R1 is the reference voltage VREFI and is output to the voltage-
抵抗Ｒ１の他方の接続部には、トランジスタＱ１のコレクタとベース、および抵抗Ｒ３の一方の接続部がそれぞれ接続されている。トランジスタＱ１のエミッタには、抵抗Ｒ２の一方の接続部が接続されており、該抵抗Ｒ２の他方の接続部、および抵抗Ｒ３の他方の接続部には、基準電圧線ＶＳＳがそれぞれ接続されている。抵抗Ｒ３で発生した電圧が参照電圧ＶＲＥＦＣとして積分回路６に出力されている。
The other connection portion of the resistor R1 is connected to the collector and base of the transistor Q1 and one connection portion of the resistor R3. One connection portion of the resistor R2 is connected to the emitter of the transistor Q1, and a reference voltage line VSS is connected to the other connection portion of the resistor R2 and the other connection portion of the resistor R3. . The voltage generated at the resistor R3 is output to the integrating
また、電圧電流変換回路３は、電源電圧、温度依存性の小さい電流Ｉｒｅｆを生成する。この電流Ｉｒｅｆは、オペアンプＡＭＰ１によるボルテージフォロア回路で、温度依存性を有した抵抗Ｒｓｕｍに参照電圧ＶＲＥＦＩをかけて生成する。このとき、抵抗Ｒｓｕｍの温度依存性をキャンセルするよう、参照電圧発生回路２において、参照電圧ＶＲＥＦＩに温度特性をもたせている。
Further, the voltage-
オペアンプＡＭＰ１の負（−）入力部には、参照電圧ＶＲＥＦＩが入力されるように接続されており、該オペアンプＡＭＰ１の出力部には、トランジスタＴ１，Ｔ２のゲートがそれぞれ接続されている。 The operational amplifier AMP1 is connected to the negative (−) input section so that the reference voltage VREFI is input, and the output section of the operational amplifier AMP1 is connected to the gates of the transistors T1 and T2.
これらトランジスタＴ１，Ｔ２のソースには、電源電圧ＶＤＤが供給されるように接続されており、トランジスタＴ１のドレインには、オペアンプＡＭＰ１の正（＋）入力部、ならびに抵抗Ｒｓｕｍの一方の接続部がそれぞれ接続されている。 The sources of the transistors T1 and T2 are connected so that the power supply voltage VDD is supplied. The drain of the transistor T1 has a positive (+) input portion of the operational amplifier AMP1 and one connection portion of the resistor Rsum. Each is connected.
抵抗Ｒｓｕｍの他方の接続部には、基準電圧線ＶＳＳが接続されている。そして、トランジスタＴ２の他方の接続部から電流Ｉｃｏｎｓｔが出力され、トランジスタＴ２のドレインから周波数電圧変換回路５のスイッチＳＷ１に電圧ＶＮＤＤが供給される。
A reference voltage line VSS is connected to the other connection portion of the resistor Rsum. The current Iconst is output from the other connection portion of the transistor T2, and the voltage VNDD is supplied from the drain of the transistor T2 to the switch SW1 of the frequency
周波数電圧変換回路５は、電圧電流変換回路３から出力される電流Ｉｃｏｎｓｔ、静電容量素子Ｃ１の容量と電圧制御発振回路７から出力されるクロック信号ＣＫＯＵＴから、制御回路４において生成された制御信号ＺＣＨＲに基づいて、電圧ＶＳＩＧを生成する。この制御信号ＺＣＨＲは、クロック信号ＣＫＯＵＴの周期と同じパルス幅をもつ信号である。
The frequency
この周波数電圧変換回路５において、スイッチＳＷ１の一方の接続部には、電圧ＶＮＤＤが供給されるように接続されており、該スイッチＳＷ１の他方の接続部には、スイッチＳＷ２の一方の接続部、スイッチＳＷ３の一方の接続部、ならびに静電容量素子Ｃ１の一方の接続部がそれぞれ接続されている。また、スイッチＳＷ２の他方の接続部と静電容量素子Ｃ１の他方の接続部には、基準電圧線ＶＳＳが接続されている。
In this frequency
スイッチＳＷ１は、制御回路４から出力される制御信号ＺＣＨＲに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ２は、制御回路４から出力される制御信号ＤＩＳＣに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ３は、同じく制御回路４から出力される制御信号ＳＡＭＰに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御される。 The switch SW1 is ON / OFF (conducting / non-conducting) based on the control signal ZCHR output from the control circuit 4, and the switch SW2 is ON based on the control signal DISC output from the control circuit 4. / OFF (conduction / non-conduction) is controlled, and the switch SW3 is controlled to be ON / OFF (conduction / non-conduction) based on the control signal SAMP output from the control circuit 4 in the same manner.
積分回路６は、たとえば、並列型スイッチドキャパシタ積分回路からなり、電圧ＶＳＩＧをサンプリングする。この積分回路６は、電源、温度依存性の小さい参照電圧ＶＲＥＦＣと周波数電圧変換回路５から出力される電圧ＶＳＩＧが等しくなるように制御電圧ＶＣＮＴを生成する。
The
オペアンプＡＭＰ２の負（−）入力部、および静電容量素子Ｃ２の一方の接続部には、スイッチＳＷ３の他方の接続部から出力される電圧ＶＳＩＧが入力されるように接続されている。 The negative (−) input portion of the operational amplifier AMP2 and one connection portion of the capacitance element C2 are connected so that the voltage VSIG output from the other connection portion of the switch SW3 is input.
オペアンプＡＭＰ２の正（＋）入力部には、参照電圧ＶＲＥＦＣが入力されるように接続されており、該オペアンプＡＭＰ２の出力部には、静電容量素子Ｃ２の他方の接続部が接続されており、制御電圧ＶＣＮＴとして、電圧制御発振回路７へ出力されている。
The reference (VREFC) input is connected to the positive (+) input part of the operational amplifier AMP2, and the other connection part of the capacitive element C2 is connected to the output part of the operational amplifier AMP2. The control voltage VCNT is output to the voltage controlled
電圧制御発振回路７は、入力された制御電圧ＶＣＮＴに基づいて、クロック信号ＣＫＯＵＴが所望の周波数となるように調整して出力する。また、電圧制御発振回路７が生成したクロック信号ＣＫＯＵＴは、制御回路４にも入力されるように接続されている。
Based on the input control voltage VCNT, the voltage controlled
図２は、電圧電流変換回路３におけるオペアンプＡＭＰ１、トランジスタＴ１、および抵抗Ｒｓｕｍの構成をより詳しく示した説明図である。
FIG. 2 is an explanatory diagram showing the configuration of the operational amplifier AMP1, the transistor T1, and the resistor Rsum in more detail in the voltage-
トランジスタＴ１のソースには、電源電圧ＶＤＤが接続されており、該トランジスタのドレインには、トランジスタＴ２〜Ｔ５のソースがそれぞれ接続されている。トランジスタＴ２〜Ｔ５のゲートには、デコーダＤＥＣの出力部がそれぞれ接続されている。 The power supply voltage VDD is connected to the source of the transistor T1, and the sources of the transistors T2 to T5 are connected to the drain of the transistor T1, respectively. The output parts of the decoder DEC are connected to the gates of the transistors T2 to T5, respectively.
デコーダＤＥＣは、制御信号ＣＮＴ６，ＣＮＴ７をデコードし、そのデコード結果をトランジスタＴ２〜Ｔ５に出力し、トランジスタＴ２〜Ｔ５のうち、いずれか１つのトランジスタをＯＮさせる。 The decoder DEC decodes the control signals CNT6 and CNT7, outputs the decoding result to the transistors T2 to T5, and turns on any one of the transistors T2 to T5.
また、トランジスタＴ２のドレインと基準電圧線ＶＳＳとの間には、抵抗Ｒｓｕｍが接続されている。抵抗Ｒｓｕｍは、抵抗Ｒ４〜Ｒ１３からなり、これら抵抗Ｒ４〜Ｒ１３が、基準電圧線ＶＳＳからトランジスタＴ２のドレインにかけて直列接続された構成からなる。 A resistor Rsum is connected between the drain of the transistor T2 and the reference voltage line VSS. The resistor Rsum is composed of resistors R4 to R13, and these resistors R4 to R13 are connected in series from the reference voltage line VSS to the drain of the transistor T2.
トランジスタＴ３のドレインには、抵抗Ｒ１３と抵抗Ｒ１２との接続部が接続されており、トランジスタＴ４のドレインには、抵抗Ｒ１２と抵抗Ｒ１１との接続部が接続されている。トランジスタＴ５のドレインには、抵抗Ｒ１１と抵抗Ｒ１０との接続部が接続されている。 A connection portion between the resistors R13 and R12 is connected to the drain of the transistor T3, and a connection portion between the resistors R12 and R11 is connected to the drain of the transistor T4. A connection portion between the resistor R11 and the resistor R10 is connected to the drain of the transistor T5.
抵抗Ｒｓｕｍにおいて、抵抗Ｒ５は、抵抗Ｒ４（抵抗値Ｒ）の２倍の抵抗値（抵抗値２Ｒ）となっており、抵抗Ｒ６は、抵抗Ｒ５（抵抗値２Ｒ）の２倍の抵抗値（抵抗値４Ｒ）となっている。同様に、抵抗Ｒ７は、抵抗Ｒ６（抵抗値４Ｒ）の２倍の抵抗値（抵抗値８Ｒ）となっており、抵抗Ｒ８は、抵抗Ｒ７（抵抗値８Ｒ）の２倍の抵抗値（抵抗値１６Ｒ）となっている。
In the resistor Rsum, the resistor R5 has a resistance value (
抵抗Ｒ９は、抵抗Ｒ８（抵抗値１６Ｒ）の２倍の抵抗値（抵抗値３２Ｒ）となっている。また、抵抗Ｒ１１〜Ｒ１３は、抵抗Ｒ９（抵抗値３２Ｒ）の２倍の抵抗値（抵抗値６４Ｒ）にそれぞれ設定されており、抵抗Ｒ１０は、抵抗値ＸＲに設定されている。ここで、Ｘは、任意の整数からなり、電流Ｉｒｅｆの可変範囲に応じて変化する。
The resistor R9 has a resistance value (
抵抗Ｒ４〜抵抗Ｒ１０には、トランジスタＴ６〜Ｔ１１がそれぞれ並列に接続されている。これらトランジスタＴ６〜Ｔ１１は、ＮチャネルＭＯＳからなる。トランジスタＴ６〜Ｔ１１のゲートには、制御信号ＣＮＴ０〜ＣＮＴ５がそれぞれ接続されている。トランジスタＴ６〜Ｔ１１は、入力された制御信号ＣＮＴ０〜ＣＮＴ５基づいて、ＯＮ（導通）／ＯＦＦ（非導通）動作を行う。 Transistors T6 to T11 are connected in parallel to the resistors R4 to R10, respectively. These transistors T6 to T11 are made of an N-channel MOS. Control signals CNT0 to CNT5 are connected to the gates of the transistors T6 to T11, respectively. The transistors T6 to T11 perform ON (conducting) / OFF (nonconducting) operations based on the input control signals CNT0 to CNT5.
オペアンプＡＭＰ１の出力部には、トランジスタＴ１のゲートが接続されており、該オペアンプＡＭＰ１の負（−）入力部には、参照電圧ＶＲＥＦＩが入力されるように接続されている。また、オペアンプＡＭＰ１の正（＋）入力部は、トランジスタＴ２のドレインと抵抗Ｒ１３との接続部に接続されている。 The gate of the transistor T1 is connected to the output section of the operational amplifier AMP1, and the negative (−) input section of the operational amplifier AMP1 is connected to receive the reference voltage VREFI. The positive (+) input portion of the operational amplifier AMP1 is connected to the connection portion between the drain of the transistor T2 and the resistor R13.
抵抗Ｒｓｕｍの合成抵抗値は、次式によって求められる。 The combined resistance value of the resistor Rsum is obtained by the following equation.
上式では、制御信号ＣＮＴ７〜ＣＮＴ０と合成抵抗値との関係を示しており、たとえば、最も大きな合成抵抗値とする際には、すべての抵抗Ｒ４〜Ｒ１３に電流をパスさせる構成とすればよいので、ＣＮＴ７〜ＣＮＴ０に’１’を代入して算出する。 The above equation shows the relationship between the control signals CNT7 to CNT0 and the combined resistance value. For example, when setting the largest combined resistance value, the current may be passed through all the resistors R4 to R13. Therefore, it is calculated by substituting “1” into CNT7 to CNT0.
なお、実際は、抵抗Ｒ４〜Ｒ９を有効とする際には、トランジスタＴ６〜Ｔ１１を制御する制御信号ＣＮＴ５〜ＣＮＴ０は、Ｌｏレベルの制御信号がそれぞれ出力される。 Actually, when the resistors R4 to R9 are enabled, the control signals CNT5 to CNT0 for controlling the transistors T6 to T11 are outputted as Lo level control signals, respectively.
ここで、本発明者が検討したクロック発振回路に設けられた電圧電流変換回路５０における構成の一例について図３を用いて説明する。図３においても、図２と同様に電流Ｉｃｏｎｓｔを生成するトランジスタは省略する。
Here, an example of the configuration of the voltage-
一般に、電圧電流変換回路５０は、抵抗とＭＯＳトランジスタとを並列接続した可変ラダー抵抗部とボルテージフォロア回路から構成され、オペアンプＡＭＰ５０、ＰチャネルＭＯＳのトランジスタＴ５０、ＮチャネルＭＯＳのトランジスタＴ５１〜Ｔ５８、および抵抗Ｒｓからなる。抵抗Ｒｓは、抵抗Ｒ５０〜Ｒ５８から構成されている。
In general, the voltage-
トランジスタＴ５０のソースには、電源電圧ＶＤＤが接続されており、該トランジスタＴ５０のゲートには、オペアンプＡＭＰ５０の出力部が接続されている。このオペアンプＡＭＰ５０の負（−）入力部には、参照電圧ＶＲＥＦＩが入力されるように接続されている。トランジスタＴ５０のドレインには、オペアンプＡＭＰ５０の正（＋）入力部が接続されている。 The power supply voltage VDD is connected to the source of the transistor T50, and the output part of the operational amplifier AMP50 is connected to the gate of the transistor T50. A reference voltage VREFI is connected to the negative (−) input portion of the operational amplifier AMP50. The positive (+) input portion of the operational amplifier AMP50 is connected to the drain of the transistor T50.
また、トランジスタＴ５０のドレインとオペアンプＡＭＰ５０の正（＋）側入力端子との接続部と基準電圧線ＶＳＳとの間には、基準電圧線ＶＳＳからトランジスタＴ５０のドレインにかけて抵抗Ｒ５０〜Ｒ５８が直列接続されている。 Resistors R50 to R58 are connected in series between the reference voltage line VSS and the drain of the transistor T50 between the connection between the drain of the transistor T50 and the positive (+) input terminal of the operational amplifier AMP50 and the reference voltage line VSS. ing.
抵抗Ｒ５０〜抵抗Ｒ５７には、トランジスタＴ５１〜Ｔ５８がそれぞれ並列に接続されている。トランジスタＴ５１〜Ｔ５８のゲートには、制御信号ＣＮＴ０〜ＣＮＴ７がそれぞれ入力されるように接続されている。トランジスタＴ５１〜Ｔ５８は、制御信号ＣＮＴ０〜ＣＮＴ７に基づいて、ＯＮ（導通）／ＯＦＦ（非導通）動作を行う。 Transistors T51 to T58 are connected in parallel to the resistors R50 to R57, respectively. Control signals CNT0 to CNT7 are connected to the gates of the transistors T51 to T58, respectively. The transistors T51 to T58 perform an ON (conducting) / OFF (non-conducting) operation based on the control signals CNT0 to CNT7.
抵抗Ｒ５１は、抵抗Ｒ５０（抵抗値Ｒ）の２倍の抵抗値（抵抗値２Ｒ）となっており、抵抗Ｒ５２は、抵抗Ｒ５１（抵抗値２Ｒ）の２倍の抵抗値（抵抗値４Ｒ）となっている。同様に、抵抗Ｒ５３は、抵抗Ｒ５２（抵抗値４Ｒ）の２倍の抵抗値（抵抗値８Ｒ）となっており、抵抗Ｒ５４は、抵抗Ｒ５３（抵抗値８Ｒ）の２倍の抵抗値（抵抗値１６Ｒ）となっている。
The resistor R51 has a resistance value (
抵抗Ｒ５５は、抵抗Ｒ５４（抵抗値１６Ｒ）の２倍の抵抗値（抵抗値３２Ｒ）となっており、抵抗Ｒ５６は、抵抗Ｒ５５（抵抗値３２Ｒ）の２倍の抵抗値（抵抗値６４Ｒ）となっている。
The resistor R55 has a resistance value (
また、抵抗Ｒ５７は、抵抗Ｒ５６（抵抗値６４Ｒ）の２倍の抵抗値（抵抗値１２８Ｒ）となっており、抵抗Ｒ５８は、生成される電流Ｉｒｅｆが最大となるように任意の抵抗値（抵抗値ＸＲ）が設定されている。
The resistor R57 has a resistance value (
抵抗Ｒｓの合成抵抗値は、次式によって求められる。 The combined resistance value of the resistor Rs is obtained by the following equation.
式３では、式２と同様に、制御信号ＣＮＴ７〜ＣＮＴ０と合成抵抗値との関係を示しており、たとえば、最も大きな合成抵抗値とする際には、すべての抵抗Ｒ５８〜Ｒ５０に電流をパスさせる構成とすればよいので、ＣＮＴ７〜ＣＮＴ０に’１’を代入して算出する。
In
式２、および式３からわかるように、抵抗Ｒｓｕｍ（図２）と抵抗Ｒｓ（図３）の合成抵抗値の可変範囲は同じである。
As can be seen from
図３に示した回路トポロジーは、一般的であり、アナログ回路において多々使用されている。オンチップオシレータでは、抵抗Ｒ５０〜Ｒ５８に並列接続されたトランジスタＴ５１〜Ｔ５８を制御信号ＣＮＴ０〜ＣＮＴ７によってＯＮ／ＯＦＦ制御することにより抵抗値（抵抗Ｒｓ）を可変し、発振周波数の切り替えを実現している。 The circuit topology shown in FIG. 3 is common and is often used in analog circuits. In the on-chip oscillator, the transistors T51 to T58 connected in parallel to the resistors R50 to R58 are ON / OFF controlled by the control signals CNT0 to CNT7, thereby changing the resistance value (resistor Rs) and switching the oscillation frequency. Yes.
このとき、トランジスタＴ５０のオン抵抗は、オンチップオシレータの周波数精度に影響ないよう抵抗に対して十分に小さく設計する必要がある。回路の基準は、電源電圧依存性を除去するため、基準電圧線ＶＳＳ（グランド）を基準としている。 At this time, the on-resistance of the transistor T50 needs to be designed to be sufficiently smaller than the resistance so as not to affect the frequency accuracy of the on-chip oscillator. The reference of the circuit is based on the reference voltage line VSS (ground) in order to remove the power supply voltage dependency.
使用するトランジスタは、基板がグランド給電であるＮチャネルＭＯＳトランジスタを使うのがよい。オンチップオシレータにおいて、広い発振周波数を実現するためには、抵抗値を大きく可変できるように設計する必要がある。 The transistor to be used is preferably an N-channel MOS transistor whose substrate is ground-fed. In an on-chip oscillator, in order to realize a wide oscillation frequency, it is necessary to design the resistance value to be variable.
しかしながら、図３に示すような回路構成では、以下に述べるような課題がある。 However, the circuit configuration as shown in FIG. 3 has the following problems.
前述したとおり、周波数精度におけるＭＯＳトランジスタのオン抵抗の影響を十分に小さくするためには、トランジスタのゲート幅を大きくするか、もしくはオン抵抗の影響を小さくするため単位抵抗を大きくすることが必要である。 As described above, in order to sufficiently reduce the influence of the on-resistance of the MOS transistor on the frequency accuracy, it is necessary to increase the gate width of the transistor or to increase the unit resistance in order to reduce the influence of the on-resistance. is there.
また、直列接続する抵抗の数を増やし、可変範囲を広くすると抵抗の上位部分に並列接続されたトランジスタ（たとえば、トランジスタＴ５８，Ｔ５７）は、低電圧条件下では十分なゲート−ソース間電圧がバイアスされず、加えて、基板がグランドレベルで給電されているため基板効果により、しきい値電圧が高くなってしまい、並列接続されたトランジスタのオン抵抗値は無視できない大きさとなってしまう。 In addition, when the number of resistors connected in series is increased and the variable range is widened, transistors (eg, transistors T58 and T57) connected in parallel to the upper portion of the resistor are biased with a sufficient gate-source voltage under low voltage conditions. In addition, since the substrate is powered at the ground level, the threshold voltage increases due to the substrate effect, and the on-resistance value of the transistors connected in parallel becomes a magnitude that cannot be ignored.
その結果、生成する電流、その電流で動作、生成される発振周波数に温度依存性を発生させてしまうことが判明した。しかしながら、トランジスタのゲート幅を大きくした場合、トランジスタのオン抵抗の影響を低減することが可能となるが、高温時に発生するリーク電流により、発振周波数に温度依存性が発生してしまうことも判明した。 As a result, it has been found that temperature dependency is generated in the generated current, the operation with the current, and the generated oscillation frequency. However, when the gate width of the transistor is increased, it becomes possible to reduce the influence of the on-resistance of the transistor, but it has also been found that the oscillation frequency becomes temperature dependent due to leakage current generated at high temperature. .
また、トランジスタサイズを大きくすることは、直接的に面積増加につながるためサイズによる解決は難しく、本発明者は、図２に示す回路構成とすることにより、後者のオン抵抗の影響なき単位抵抗値とし、抵抗値の切り替え技術を工夫することによりこの技術課題を解決した。 Further, increasing the transistor size directly leads to an increase in area, so that it is difficult to solve by size. The present inventor has made the unit resistance value without influence of the latter on-resistance by adopting the circuit configuration shown in FIG. This technical problem was solved by devising a resistance value switching technique.
次に、本実施の形態による電圧電流変換回路３の作用について説明する。
Next, the operation of the voltage /
図２に示す回路構成において、回路ノードｆｂｃｋは、オペアンプＡＭＰ１の正（＋）入力部に入力されており、該オペアンプＡＭＰ１の負（−）入力部に参照電圧ＶＲＥＦＩが入力されている。 In the circuit configuration shown in FIG. 2, the circuit node fbck is input to the positive (+) input portion of the operational amplifier AMP1, and the reference voltage VREFI is input to the negative (−) input portion of the operational amplifier AMP1.
オペアンプＡＭＰ１は、正（＋）入力部と負（−）入力部が等しい電圧となるようフィードバックがかかり、回路ノードｆｂｃｋは、参照電圧ＶＲＥＦＩに等しい電圧となる。 The operational amplifier AMP1 is fed back so that the positive (+) input unit and the negative (−) input unit have the same voltage, and the circuit node fbck has a voltage equal to the reference voltage VREFI.
よって、この回路が生成する電流Ｉｒｅｆは、 Therefore, the current Iref generated by this circuit is
となる。 It becomes.
上位ビットの制御信号ＣＮＴ７，ＣＮＴ６によって動作するトランジスタＴ２〜Ｔ５（図３のＴ５７，Ｔ５８に相当するトランジスタ）は、抵抗に並列接続する構成から、電流パスをＰチャネルＭＯＳで選択する構成に変更している。 The transistors T2 to T5 (transistors corresponding to T57 and T58 in FIG. 3) operated by the control signals CNT7 and CNT6 of the upper bits are changed from a configuration in which they are connected in parallel to a resistor to a configuration in which a current path is selected by a P-channel MOS. ing.
デコーダＤＥＣは、入力された制御信号ＣＮＴ７，ＣＮＴ６をデコードし、トランジスタＴ２〜Ｔ５のいずれか１つをオンさせる。たとえば、制御信号ＣＮＴ７，ＣＮＴ６がいずれもＨｉ信号の場合、デコーダＤＥＣは、トランジスタＴ２をオンさせる信号を出力し、これにより、すべての抵抗Ｒ１３〜Ｒ１１に電流をパスさせる構成となる。 The decoder DEC decodes the input control signals CNT7 and CNT6 and turns on one of the transistors T2 to T5. For example, when the control signals CNT7 and CNT6 are both Hi signals, the decoder DEC outputs a signal for turning on the transistor T2, thereby passing current through all the resistors R13 to R11.
また、制御信号ＣＮＴ７がＨｉ信号で、制御信号ＣＮＴ６がＬｏ信号の場合、デコーダＤＥＣは、トランジスタＴ３をオンさせる信号を出力し、これにより、抵抗Ｒ１３を介さず、抵抗Ｒ１２，Ｒ１１に電流をパスさせる構成となる。 Also, when the control signal CNT7 is a Hi signal and the control signal CNT6 is a Lo signal, the decoder DEC outputs a signal for turning on the transistor T3, thereby passing a current through the resistors R12 and R11 without passing through the resistor R13. It becomes the composition to make.
制御信号ＣＮＴ７がＬｏ信号で、制御信号ＣＮＴ６がＨｉ信号の場合、デコーダＤＥＣは、トランジスタＴ４をオンさせる信号を出力し、抵抗Ｒ１３、Ｒ１２を介さず、抵抗Ｒ１１に電流をパスさせる構成とし、制御信号ＣＮＴ７，ＣＮＴ６がいずれもＬｏ信号の場合、デコーダＤＥＣは、トランジスタＴ５をオンさせる信号を出力し、抵抗Ｒ１３〜Ｒ１１に電流をパスさせない構成とする。 When the control signal CNT7 is the Lo signal and the control signal CNT6 is the Hi signal, the decoder DEC outputs a signal for turning on the transistor T4, and passes the current to the resistor R11 without passing through the resistors R13 and R12. When the signals CNT7 and CNT6 are both Lo signals, the decoder DEC outputs a signal for turning on the transistor T5 and does not pass current through the resistors R13 to R11.
また、トランジスタＴ６〜Ｔ１１は、制御信号ＣＮＴ０〜ＣＮＴ５に基づいて、ＯＮ（導通）／ＯＦＦ（非導通）し、抵抗Ｒ４〜Ｒ９に電流をパスさせる否かを設定する。たとえば、抵抗Ｒ４〜Ｒ９において、たとえば、抵抗Ｒ９，Ｒ８に電流をパスさせる場合には、トランジスタＴ１１，Ｔ１０をそれぞれオンさせるように制御信号ＣＮＴ５，ＣＮＴ４をそれぞれ出力（Ｈｉ信号）する。 Further, the transistors T6 to T11 are turned ON (conductive) / OFF (non-conductive) based on the control signals CNT0 to CNT5, and set whether or not to pass current to the resistors R4 to R9. For example, in the resistors R4 to R9, for example, when current is passed through the resistors R9 and R8, the control signals CNT5 and CNT4 are output (Hi signals) so as to turn on the transistors T11 and T10, respectively.
また、制御信号ＣＮＴ５〜ＣＮＴ０がすべてＨｉ信号の場合には、トランジスタＴ６〜Ｔ１１がＯＮとなり、抵抗Ｒ９〜Ｒ４には、電流がパスしない構成となる。 Further, when all of the control signals CNT5 to CNT0 are Hi signals, the transistors T6 to T11 are turned on, and no current passes through the resistors R9 to R4.
トランジスタＴ２〜Ｔ５を電源電圧ＶＤＤと並列接続した図２の回路構成では、回路ノードｆｂｃｋが、参照電圧ＶＲＥＦＩと同電位となるようフィードバック制御がかかるため、トランジスタＴ２〜Ｔ５のソース―ドレイン電圧の変動が抑えられるため、ＯＮ抵抗を大幅に低減することができる。 In the circuit configuration of FIG. 2 in which the transistors T2 to T5 are connected in parallel with the power supply voltage VDD, feedback control is applied so that the circuit node fbck has the same potential as the reference voltage VREFI. Therefore, fluctuations in the source-drain voltage of the transistors T2 to T5 Therefore, the ON resistance can be greatly reduced.
それにより、温度依存性、電源依存性を無視することができ、周波数精度の悪化を防止することができる。 Thereby, temperature dependency and power supply dependency can be ignored, and deterioration of frequency accuracy can be prevented.
また、トランジスタＴ２〜Ｔ５のＯＮ抵抗が低減することにより、図３の説明で述べたトランジスタのゲート幅の拡大などが不要となり、リーク電流の低減、および面積増の抑制を行うことができる。 Further, since the ON resistances of the transistors T2 to T5 are reduced, it is not necessary to increase the gate width of the transistor described in the description of FIG. 3, and leakage current can be reduced and area increase can be suppressed.
その結果、制御信号ＣＮＴ５〜ＣＮＴ０によって動作制御されるトランジスタＴ６〜Ｔ１１のトランジスタサイズを大きくすることが可能となり、単位抵抗を図３に対して小さく設定することができ、これにより周波数切り替え分解能の細分化が可能となり、周波数精度をより改善することができる。 As a result, the transistor sizes of the transistors T6 to T11 whose operations are controlled by the control signals CNT5 to CNT0 can be increased, and the unit resistance can be set smaller than that in FIG. 3, thereby subdividing the frequency switching resolution. The frequency accuracy can be further improved.
また、図３の回路構成では、たとえば、トランジスタＴ５８がＯＦＦで、トランジスタＴ５７〜Ｔ５１がＯＮの状態から、トランジスタＴ５８がＯＮし、トランジスタＴ５７〜Ｔ５１がＯＦＦに遷移した状態などのトランジスタのＯＮ抵抗が大きく変化することになるが、図２の回路構成では、トランジスタＴ２〜Ｔ５のオン抵抗の影響がなくなったことにより、ＯＮ抵抗の大幅な変化がなくなり、周波数調整の分解能を大きくすることができる。制御信号の上位ビットは大きな抵抗値の抵抗の接続を切り替え、制御信号の下位ビットは上位ビットの制御信号により接続を切替えられる抵抗の抵抗値より小さな抵抗値の抵抗の接続を切替えるため、制御信号の上位ビットをデコードすることで周波数精度を向上させることができる。 Further, in the circuit configuration of FIG. 3, for example, the transistor T58 is turned off and the transistors T57 to T51 are turned on, the transistor T58 is turned on, and the transistors T57 to T51 are turned off. In the circuit configuration of FIG. 2, since the influence of the ON resistances of the transistors T2 to T5 is eliminated, the ON resistance is not significantly changed and the frequency adjustment resolution can be increased. The upper bit of the control signal switches the connection of the resistor having a larger resistance value, and the lower bit of the control signal switches the connection of the resistor having a smaller resistance value than the resistance value of the resistor whose connection is switched by the control signal of the upper bit. The frequency accuracy can be improved by decoding the higher-order bits.
なお、図２では、８ビットの制御信号ＣＮＴ７〜ＣＮＴ０のうち、上位２ビットの制御信号ＣＮＴ７，ＣＮＴ６をデコードし、トランジスタＴ２〜Ｔ５によって抵抗Ｒ１３〜Ｒ１１を切り替える構成としたが、デコードされる制御信号のビット数はこれに限定されるものではなく、抵抗の数、およびトランジスタの数などによって変更可能である。但し、デコードされる制御信号のビット数を増やすにつれデコードされた制御信号が増える。 In FIG. 2, among the 8-bit control signals CNT7 to CNT0, the upper 2 bits of the control signals CNT7 and CNT6 are decoded and the resistors R13 to R11 are switched by the transistors T2 to T5. The number of bits of the signal is not limited to this, and can be changed depending on the number of resistors, the number of transistors, and the like. However, the number of decoded control signals increases as the number of bits of the decoded control signal increases.
これは、デコードされた制御信号のうちいずれか１つの制御信号しか選択されないためである。このため、上述の構成では、抵抗およびトランジスタの数が膨大に増える。よってビット数は少ない方が適切であり、この実施の形態では２ビットとした。 This is because only one of the decoded control signals is selected. For this reason, in the above-described configuration, the number of resistors and transistors increases enormously. Therefore, it is appropriate that the number of bits is small. In this embodiment, 2 bits are used.
このため、制御信号の全ビットをデコードして構成するのではなく、デコードされる上位ビットの制御信号とデコードしない下位ビットの制御信号のとの両方を用いることで、面積を減らすことができる。また、直列に接続されている抵抗Ｒ４〜Ｒ９の接続順序を入れ替えることも可能である。 For this reason, the area can be reduced by using both the control signal of the upper bit to be decoded and the control signal of the lower bit not to be decoded instead of decoding and configuring all the bits of the control signal. It is also possible to change the connection order of the resistors R4 to R9 connected in series.
図４は、図２における抵抗Ｒ４〜Ｒ１３のレイアウトの一例を示す説明図である。 FIG. 4 is an explanatory diagram showing an example of the layout of the resistors R4 to R13 in FIG.
オンチップオシレータであるクロック発振回路１は、周波数の高精度化が重要であるため、抵抗素子として、たとえば、メタル抵抗素子Ｒｄが使用されている。これは、メタル抵抗の２次の温度依存性が小さいことによる。
In the
メタル抵抗素子Ｒｄは、たとえば、チタンナイトライド抵抗やタンタルナイトライド抵抗などからなり、該メタル抵抗素子Ｒｄの抵抗値は、たとえば、８Ｒとする。また、メタル抵抗素子は、メタル素材の抵抗であることからアクティブデバイスの上層に形成されている。 The metal resistance element Rd is made of, for example, titanium nitride resistance or tantalum nitride resistance, and the resistance value of the metal resistance element Rd is, for example, 8R. Further, since the metal resistance element is a resistance of a metal material, it is formed in an upper layer of the active device.
抵抗Ｒ１３は、図４の左側に上方から下方にかけて形成されている。この抵抗Ｒ１３は、８本のメタル抵抗素子Ｒｄを、スルーホールＴＨと配線Ｈを介して、直列接続した構成からなる。尚、図４にはスルーホールＴＨおよび配線Ｈの一部を代表して記号を示しているが、同様のパターンは同一の要素を示すものである。抵抗Ｒ１３の右側には、抵抗Ｒ１２が形成されており、該抵抗Ｒ１２の右側には、抵抗Ｒ１１が形成されている。抵抗Ｒ１２，Ｒ１１においても、それぞれ８本のメタル抵抗素子Ｒｄを直列に接続した構成からなる。 The resistor R13 is formed on the left side of FIG. 4 from above to below. The resistor R13 has a configuration in which eight metal resistor elements Rd are connected in series via a through hole TH and a wiring H. In FIG. 4, symbols are shown representatively of the through holes TH and a part of the wiring H, but similar patterns indicate the same elements. A resistor R12 is formed on the right side of the resistor R13, and a resistor R11 is formed on the right side of the resistor R12. Each of the resistors R12 and R11 has a configuration in which eight metal resistor elements Rd are connected in series.
抵抗Ｒ１１の右側には、抵抗Ｒ１０が形成されている。抵抗Ｒ１０は、たとえば、抵抗値を２５６Ｒとしており、３２本のメタル抵抗素子Ｒｄを直列接続した構成からなる。抵抗Ｒ１０の右側には、抵抗Ｒ９が形成されている。抵抗Ｒ９は、４本のメタル抵抗素子Ｒｄを直列に接続した構成からなる。 A resistor R10 is formed on the right side of the resistor R11. The resistor R10 has a configuration in which, for example, the resistance value is 256R, and 32 metal resistance elements Rd are connected in series. A resistor R9 is formed on the right side of the resistor R10. The resistor R9 has a configuration in which four metal resistance elements Rd are connected in series.
抵抗Ｒ９の右側上半分の領域には、抵抗Ｒ８が形成されており、抵抗Ｒ８の右側には、抵抗Ｒ７が形成されている。抵抗Ｒ７の右側には、抵抗Ｒ６が形成されており、該抵抗Ｒ６の右側には、抵抗Ｒ５が形成されている。また、抵抗Ｒ９の右側下半分の領域には、ダミー抵抗Ｒｄａを挟んで、抵抗Ｒ４が形成されている。 A resistor R8 is formed in the upper right half region of the resistor R9, and a resistor R7 is formed on the right side of the resistor R8. A resistor R6 is formed on the right side of the resistor R7, and a resistor R5 is formed on the right side of the resistor R6. A resistor R4 is formed in the lower right half region of the resistor R9 with the dummy resistor Rda interposed therebetween.
抵抗Ｒ８は、２本のメタル抵抗素子Ｒｄを直列接続した構成からなり、抵抗Ｒ７は、１本のメタル抵抗素子Ｒｄを直列に接続した構成からなる。また、抵抗Ｒ６は、２本のメタル抵抗素子Ｒｄを並列接続した構成からなり、抵抗Ｒ５は、４本のメタル抵抗素子Ｒｄを並列接続した構成からなる。抵抗Ｒ４は、８本のメタル抵抗素子Ｒｄを並列接続した構成からなる。 The resistor R8 has a configuration in which two metal resistance elements Rd are connected in series, and the resistor R7 has a configuration in which one metal resistance element Rd is connected in series. The resistor R6 has a configuration in which two metal resistance elements Rd are connected in parallel, and the resistor R5 has a configuration in which four metal resistance elements Rd are connected in parallel. The resistor R4 has a configuration in which eight metal resistor elements Rd are connected in parallel.
図４における抵抗Ｒ１３の上側には、トランジスタＴ２〜Ｔ５が形成されているトランジスタエリアＴＡ１がレイアウトされており、抵抗Ｒ５の上側には、トランジスタＴ６〜Ｔ１１が形成されているトランジスタエリアＴＡ２がレイアウトされている。 In FIG. 4, a transistor area TA1 in which transistors T2 to T5 are formed is laid out above the resistor R13, and a transistor area TA2 in which transistors T6 to T11 are formed is laid out above the resistor R5. ing.
トランジスタエリアＴＡ１のトランジスタＴ４のドレイン（図４の左側の回路図参照）は、配線層に形成された配線Ｈ１（図４の左側の回路図参照）を介して抵抗Ｒ１２と抵抗Ｒ１１との接続部に接続されている。 The drain of the transistor T4 in the transistor area TA1 (see the circuit diagram on the left side in FIG. 4) is a connection part between the resistor R12 and the resistor R11 via the wiring H1 (see the circuit diagram on the left side in FIG. 4) formed in the wiring layer. It is connected to the.
トランジスタＴ５のドレイン（図４の左側の回路図参照）は、配線層に形成された配線Ｈ２（図４の左側の回路図参照）を介して抵抗Ｒ１１と抵抗Ｒ１０との接続部に接続されている。 The drain of the transistor T5 (see the circuit diagram on the left side in FIG. 4) is connected to the connection portion between the resistor R11 and the resistor R10 via the wiring H2 (see the circuit diagram on the left side in FIG. 4) formed in the wiring layer. Yes.
また、トランジスタエリアＴＡ２のトランジスタＴ６とトランジスタＴ７との接続部は、配線層に形成された配線Ｈ３（図４の左側の回路図参照）を介して抵抗Ｒ４と抵抗Ｒ５との接続部に接続されている。 In addition, a connection portion between the transistor T6 and the transistor T7 in the transistor area TA2 is connected to a connection portion between the resistor R4 and the resistor R5 via a wiring H3 (see the circuit diagram on the left side of FIG. 4) formed in the wiring layer. ing.
トランジスタエリアＴＡ２のトランジスタＴ８とトランジスタＴ９との接続部は、配線層に形成された配線Ｈ４（図４の左側の回路図参照）を介して抵抗Ｒ６と抵抗Ｒ７との接続部に接続されており、トランジスタエリアＴＡ２のトランジスタＴ９、およびトランジスタＴ１０の接続部は、配線層に形成された配線Ｈ５（図４の左側の回路図参照）を介して抵抗Ｒ８と抵抗Ｒ７との接続部に接続されている。 A connection portion between the transistor T8 and the transistor T9 in the transistor area TA2 is connected to a connection portion between the resistor R6 and the resistor R7 via a wiring H4 (see the circuit diagram on the left side of FIG. 4) formed in the wiring layer. The connecting portion of the transistor T9 and the transistor T10 in the transistor area TA2 is connected to the connecting portion of the resistor R8 and the resistor R7 via the wiring H5 (see the circuit diagram on the left side of FIG. 4) formed in the wiring layer. Yes.
さらに、トランジスタエリアＴＡ２のトランジスタＴ１０とトランジスタＴ１１との接続は、配線層に形成された配線Ｈ６（図４の左側の回路図参照）を介して抵抗Ｒ９と抵抗Ｒ８との接続部に接続されている。 Further, the connection between the transistor T10 and the transistor T11 in the transistor area TA2 is connected to the connection portion between the resistor R9 and the resistor R8 via the wiring H6 (see the circuit diagram on the left side of FIG. 4) formed in the wiring layer. Yes.
トランジスタエリアＴＡ２のトランジスタＴ１１のドレインは、配線層に形成された配線Ｈ７（図４の左側の回路図参照）を介して抵抗Ｒ９と抵抗Ｒ１０との接続部に接続されている。 The drain of the transistor T11 in the transistor area TA2 is connected to a connection portion between the resistor R9 and the resistor R10 via a wiring H7 (see the circuit diagram on the left side of FIG. 4) formed in the wiring layer.
この場合、トランジスタＴ２〜Ｔ５とトランジスタＴ６〜Ｔ１１とを接続する必要がないため、トランジスタＴ２〜Ｔ５が形成されるトランジスタエリアＴＡ１と、トランジスタＴ６〜Ｔ１１が形成されるトランジスタエリアＴＡ２とをそれぞれ分離して配置することが可能となる。 In this case, since it is not necessary to connect the transistors T2 to T5 and the transistors T6 to T11, the transistor area TA1 where the transistors T2 to T5 are formed and the transistor area TA2 where the transistors T6 to T11 are formed are separated from each other. Can be arranged.
これにより、各々のトランジスタエリアＴＡ１，ＴＡ２は、接続される抵抗の近くの端子にレイアウトすることが可能となり、メタル抵抗素子Ｒｄの数が増加しても配線長を短くすることが可能となり、配線抵抗を低減することができる。 As a result, each transistor area TA1, TA2 can be laid out at a terminal near the connected resistor, and the wiring length can be shortened even if the number of metal resistance elements Rd is increased. Resistance can be reduced.
また、図４では、抵抗Ｒ４〜Ｒ１３をメタル抵抗素子Ｒｄで構成する場合について説明したが、これら抵抗Ｒ４〜Ｒ１３は、たとえば、ポリシリコン抵抗などによって形成するようにしてもよい。 In FIG. 4, the case where the resistors R4 to R13 are configured by the metal resistance element Rd has been described. However, these resistors R4 to R13 may be formed by, for example, a polysilicon resistor.
この場合においても、トランジスタＴ２〜Ｔ５が形成されるトランジスタエリアＴＡ１と、トランジスタＴ６〜Ｔ１１が形成されるトランジスタエリアＴＡ２とをそれぞれ分離して配置することが可能となり、配線Ｈ１〜Ｈ７の配線長を短くすることができる。 Also in this case, the transistor area TA1 in which the transistors T2 to T5 are formed and the transistor area TA2 in which the transistors T6 to T11 are formed can be separately arranged, and the wiring lengths of the wirings H1 to H7 can be reduced. Can be shortened.
なお、図４では、トランジスタエリアＴＡ１を左上側にレイアウトし、トランジスタエリアＴＡ２を右上側にレイアウトした構成としたが、これらトランジスタエリアＴＡ１，ＴＡ２は、配線が短くなるようにレイアウトされればよく、図４のレイアウト位置に限るものではない。 In FIG. 4, the transistor area TA1 is laid out on the upper left side, and the transistor area TA2 is laid out on the upper right side. However, the transistor areas TA1 and TA2 may be laid out so that the wiring is shortened. It is not limited to the layout position of FIG.
図５は、図３の抵抗Ｒ５０〜Ｒ５８のレイアウトの一例を示す説明図である。 FIG. 5 is an explanatory diagram showing an example of the layout of the resistors R50 to R58 in FIG.
抵抗Ｒ５０〜Ｒ５８は、図４と同様に、メタル抵抗素子Ｒｄ５０によって形成されている。図４の左側には、上方から下方にかけて、抵抗Ｒ５８が形成されている。この抵抗Ｒ５８は、３２本のメタル抵抗素子Ｒｄ５０を直列接続した構成からなる。 The resistors R50 to R58 are formed by a metal resistance element Rd50, as in FIG. A resistor R58 is formed on the left side of FIG. 4 from the top to the bottom. The resistor R58 has a configuration in which 32 metal resistor elements Rd50 are connected in series.
メタル抵抗素子Ｒｄ５０は、たとえば、チタンナイトライド抵抗、あるいはタンタルナイトライド抵抗などからなり、該メタル抵抗素子Ｒｄ５０の抵抗値は、たとえば、８Ｒとする。また、メタル抵抗素子は、メタル素材の抵抗であることからアクティブデバイスの上層に形成されている。 The metal resistance element Rd50 is made of, for example, titanium nitride resistance or tantalum nitride resistance, and the resistance value of the metal resistance element Rd50 is, for example, 8R. Further, since the metal resistance element is a resistance of a metal material, it is formed in an upper layer of the active device.
抵抗Ｒ５８の右側には、抵抗Ｒ５７が形成されており、該抵抗Ｒ５７の右側には、抵抗Ｒ５６が形成されている。抵抗Ｒ５７は、１６本のメタル抵抗素子Ｒｄ５０を直列に接続した構成からなり、抵抗Ｒ５６は、８本のメタル抵抗素子Ｒｄ５０を直列に接続した構成からなる。 A resistor R57 is formed on the right side of the resistor R58, and a resistor R56 is formed on the right side of the resistor R57. The resistor R57 has a configuration in which 16 metal resistor elements Rd50 are connected in series, and the resistor R56 has a configuration in which eight metal resistor elements Rd50 are connected in series.
抵抗Ｒ５６の右側には、抵抗Ｒ５５が形成されており、該抵抗Ｒ５５は、４本のメタル抵抗素子Ｒｄ５０を直列に接続した構成からなる。抵抗Ｒ５５の右側上半分の領域には、抵抗Ｒ５４が形成されており、抵抗Ｒ５４の右側には、抵抗Ｒ５３が形成されている。 A resistor R55 is formed on the right side of the resistor R56, and the resistor R55 has a configuration in which four metal resistor elements Rd50 are connected in series. A resistor R54 is formed in the upper right half region of the resistor R55, and a resistor R53 is formed on the right side of the resistor R54.
抵抗Ｒ５３の右側方には、抵抗Ｒ５２が形成されており、該抵抗Ｒ５２の右側には、抵抗Ｒ５１が形成されている。また、抵抗Ｒ５５の右側下半分の領域には、ダミー抵抗Ｒｄａ５０を挟んで、抵抗Ｒ５０が形成されている。 A resistor R52 is formed on the right side of the resistor R53, and a resistor R51 is formed on the right side of the resistor R52. A resistor R50 is formed in the lower right half region of the resistor R55 with the dummy resistor Rda50 interposed therebetween.
抵抗Ｒ５４は、２本のメタル抵抗素子Ｒｄ５０を並列接続した構成からなり、抵抗Ｒ５３は、１本のメタル抵抗素子Ｒｄ５０からなる。抵抗Ｒ５２は、２本のメタル抵抗素子Ｒｄ５０を並列に接続した構成からなり、抵抗Ｒ５１は、４本のメタル抵抗素子Ｒｄ５０を並列に接続した構成からなる。また、抵抗Ｒ５０は、８本のメタル抵抗素子Ｒｄ５０を並列接続した構成からなる。 The resistor R54 has a configuration in which two metal resistor elements Rd50 are connected in parallel, and the resistor R53 includes one metal resistor element Rd50. The resistor R52 has a configuration in which two metal resistance elements Rd50 are connected in parallel, and the resistor R51 has a configuration in which four metal resistance elements Rd50 are connected in parallel. The resistor R50 has a configuration in which eight metal resistor elements Rd50 are connected in parallel.
図５における抵抗Ｒ５１の上側には、トランジスタＴ５１〜Ｔ５８が形成されているトランジスタエリアＴＡ５０がレイアウトされている。また、抵抗Ｒ５８と抵抗Ｒ５７との接続部は、配線層に形成された配線Ｈ５０（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５８と接続されている。 A transistor area TA50 in which transistors T51 to T58 are formed is laid out above the resistor R51 in FIG. Further, a connection portion between the resistor R58 and the resistor R57 is connected to a transistor T58 formed in the transistor area TA50 via a wiring H50 (see the circuit diagram on the left side of FIG. 5) formed in the wiring layer.
抵抗Ｒ５７と抵抗Ｒ５６との接続部は、配線層に形成された配線Ｈ５１（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５８，Ｔ５７の接続部に接続されている。 A connection portion between the resistor R57 and the resistor R56 is connected to a connection portion between the transistors T58 and T57 formed in the transistor area TA50 through a wiring H51 (see the circuit diagram on the left side of FIG. 5) formed in the wiring layer. ing.
抵抗Ｒ５６，Ｒ５５の接続部は、配線層に形成された配線Ｈ５２（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５７，Ｔ５６の接続部に接続されている。 The connection portions of the resistors R56 and R55 are connected to the connection portions of the transistors T57 and T56 formed in the transistor area TA50 through the wiring H52 (see the circuit diagram on the left side of FIG. 5) formed in the wiring layer. .
抵抗Ｒ５５，Ｒ５４の接続部は、配線層に形成された配線Ｈ５３（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５６，Ｔ５５の接続部に接続されており、抵抗Ｒ５４，Ｒ５３の接続部は、配線層に形成された配線Ｈ５４（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５５，Ｔ５４の接続部に接続されている。 The connection portion of the resistors R55 and R54 is connected to the connection portion of the transistors T56 and T55 formed in the transistor area TA50 via the wiring H53 (see the circuit diagram on the left side of FIG. 5) formed in the wiring layer. The connection portions of the resistors R54 and R53 are connected to the connection portions of the transistors T55 and T54 formed in the transistor area TA50 via the wiring H54 (see the circuit diagram on the left side of FIG. 5) formed in the wiring layer. Yes.
この場合、たとえば、トランジスタＴ５１のドレインとトランジスタＴ５２のソースが共通、トランジスタＴ５２のドレインとトランジスタＴ５３のソースが共通というように、トランジスタのソースまたはドレインが他のトランジスタと共通であることから、トランジスタを分離して配置すると、配線長が増加してしまうことになるため、図５のトランジスタエリアＴＡ５０のように集中して配置することが望ましい。 In this case, for example, the source or drain of the transistor is common to other transistors such that the drain of the transistor T51 and the source of the transistor T52 are common, and the drain of the transistor T52 and the source of the transistor T53 are common. If they are arranged separately, the wiring length will increase, so it is desirable to arrange them in a concentrated manner as in the transistor area TA50 of FIG.
しかしながら、トランジスタを集中して配置することにより、配線Ｈ５０，Ｈ５１などのように、抵抗値の高い抵抗では、直列接続する抵抗素子の数が多くなるために接続する距離が大きく離れてしまい、配線長が長くなってしまうことになる。 However, by arranging the transistors in a concentrated manner, a resistor having a high resistance value, such as the wiring H50 and H51, increases the number of resistance elements to be connected in series. The length will be longer.
図６は、図５における断面構造を模式的に示した説明図である。 FIG. 6 is an explanatory diagram schematically showing the cross-sectional structure in FIG.
半導体基板５１の上部には、トランジスタなどの半導体デバイスが形成される半導体デバイス領域５２が形成されている。この半導体デバイス領域５２の上方には、接続用の配線Ｈが形成される配線層５３が形成されている。
A
配線層５３の上方には、下層からの影響をなくすためのシールド層５４が形成されており、シールド層５４の上方には、複数のメタル抵抗素子Ｒｄ５０が形成されたメタル抵抗層５５が形成されている。 A shield layer 54 for eliminating the influence from the lower layer is formed above the wiring layer 53, and a metal resistance layer 55 in which a plurality of metal resistance elements Rd50 are formed is formed above the shield layer 54. ing.
メタル配線層５５に形成された抵抗素子と半導体デバイス領域５２に形成されたトランジスタとは、該配線層５３に形成された配線Ｈ、およびスルーホールＴＨを介して接続されている。
The resistance element formed in the metal wiring layer 55 and the transistor formed in the
この配線層５３に形成される配線Ｈは、半導体デバイス領域５２に形成される様々な半導体デバイスを接続する配線として使用されることになるが、配線層５３に抵抗Ｒ５０〜Ｒ５８、およびトランジスタＴ５１〜５８を接続する配線が形成されている場合には、配線の制約が大きくなってしまう。
The wiring H formed in the wiring layer 53 is used as wiring for connecting various semiconductor devices formed in the
それにより、図６の右側に示す半導体デバイス領域５２にトランジスタＴ５１〜５８以外の半導体デバイスを形成しても、該半導体デバイスとの配線接続ができなくなってしまう恐れがある。
Accordingly, even if a semiconductor device other than the transistors T51 to T58 is formed in the
しかしながら、図４に示したレイアウトの場合には、前述したように、トランジスタエリアＴＡ１，ＴＡ２と抵抗とを接続する配線長を短くすることが可能となり、配線の制約を最小限にすることができる。配線の制約が小さくなることにより、他の半導体デバイスのレイアウトを容易にすることができる。 However, in the case of the layout shown in FIG. 4, as described above, the wiring length connecting the transistor areas TA1 and TA2 and the resistor can be shortened, and wiring restrictions can be minimized. . By reducing the wiring restrictions, the layout of other semiconductor devices can be facilitated.
図７は、図１のクロック発振回路１を搭載した半導体装置８の一例を示すブロック図である。
FIG. 7 is a block diagram showing an example of the semiconductor device 8 on which the
半導体装置８は、図示するように、クロック発振回路１と、例えばＣＰＵ(Central Processing Unit)９、揮発性メモリ１０、不揮発性メモリ１１、機能ブロック１２、分周器１３、レジスタ１４といった内部回路、およびバンドギャップリファレンス回路１５などから構成されている。
As illustrated, the semiconductor device 8 includes a
ＣＰＵ９は、半導体装置８の中央処理部であり、揮発性メモリ１０は、たとえば、ＳＲＡＭ(Static Random Access Memory)などの半導体メモリからなる。
The
不揮発性メモリ１１は、フラッシュメモリに例示される半導体メモリであり、機能ブロック１２は、たとえば、Ａ／Ｄ(Analog/Digital)変換器などの任意の機能を実現する様々な回路ブロックなどからなる。
The
分周器１３は、クロック発振回路１が生成したクロック信号ＣＫＯＵＴを分周し、ＣＰＵ９、揮発性メモリ１０、および不揮発性メモリ１１に供給する。また、クロック発振回路１が生成したクロック信号ＣＫＯＵＴは、機能ブロック１２に供給される。
The
レジスタ１４は、不揮発性メモリ１１から読み出されたデータを一時的に格納し、制御信号ＣＮＴ０〜ＣＮＴ７（図２）としてクロック発振回路１に出力する。
The
バンドギャップリファレンス回路１５は、参照電圧源として、温度変化に対する電圧変化の小さい電圧を発生する回路であり、ここでは、正の１次の温度依存性をもつ電流Ｉｐｔａｔを生成し、クロック発振回路１に供給する。
The band
制御信号ＣＮＴ０〜ＣＮＴ７は、予め不揮発性メモリ１１に書き込まれており、半導体装置８が起動すると、該不揮発性メモリ１１から読み出された制御信号ＣＮＴ０〜ＣＮＴ７がレジスタ１４へ書き込まれる。
The control signals CNT0 to CNT7 are written in advance in the
レジスタ１４への制御信号ＣＮＴ０〜ＣＮＴ７の書き込みは、不揮発性メモリ１１以外に、たとえば、ヒューズなどを利用するようにしてもよい。クロック発振回路１における可変可能な発振周波数範囲は、たとえば、３２ＭＨｚ〜５０ＭＨｚ程度であり、発振周波数を±１％程度で調整することを想定している。これに必要な制御信号の精度は概８ｂｉｔとなる。
For writing the control signals CNT0 to CNT7 to the
また、クロック発振回路１は、参照電圧ＶＲＥＦＩ／参照電圧ＶＲＥＦＣの比を調整することにより周波数の温度特性を正特性（高温になるに従い高周波）や負特性（低温になるに従い高周波）に自由に設定可能である。温度トリミングは、複数の温度でのクロック発振回路１の発振周波数を測定し、発振周波数の温度依存係数を算出することにより行われる。
The
このように、周波数の温度依存性の自由度が高いクロック発振回路１は、たとえば、ＤＲＡＭ(Dynamic Random Access Memory)などの半導体メモリのデータの保持をするために必要なセルフリフレッシュを行う基準クロック発生回路としても利用可能である。
As described above, the
図８は、図１のクロック発振回路１を搭載した半導体メモリ１６の一例を示すブロック図である。
FIG. 8 is a block diagram showing an example of the
半導体メモリ１６は、図示するように、クロック発振回路１、バンドギャップリファレンス回路１５、メモリ部１７、ヒューズ回路１８、およびなどから構成されている。メモリ部１７は、たとえば、ＤＲＡＭからなる揮発性メモリである。
As shown in the figure, the
ヒューズ回路１８は、予め設定されている信号を生成し、制御信号ＣＮＴ０〜ＣＮＴ７（図２）としてクロック発振回路１に出力する。その他の構成については、図７と同様であるので、説明は省略する。
The
ＤＲＡＭのデータ保持能力は高温で低下するため、高温時は常温に対して高周波でリフレッシュを実施したい、しかしながら、高温時に合わせて高周波に設定すると常温、または低温時に必要以上のリフレッシュを実施するため、消費電流が増加するというデメリットが発生する。 Since the data retention capability of DRAM decreases at high temperatures, we want to perform refresh at high frequency relative to normal temperature at high temperatures. However, if you set high frequency to match high temperatures, refresh more than necessary at normal or low temperatures. There is a demerit that current consumption increases.
そこで、図９に示すように、クロック発振回路１では、温度トリミングによって１次の正温特性を持たせることにより高温時のみ周波数を速くすることが可能である。これにより、高温時のデータ保持能力を高め、常温、低温時の消費電流の増加を抑えることが可能となる。
Therefore, as shown in FIG. 9, in the
それにより、本実施の形態によれば、電圧電流変換回路３におけるトランジスタＴ２〜Ｔ５のＯＮ抵抗を大幅に低減するとともに、トランジスタＴ２〜Ｔ５の温度依存性、および電源依存性を無視することができるので、クロック信号ＣＫＯＵＴの周波数精度を向上させることができる。
Thereby, according to the present embodiment, the ON resistances of the transistors T2 to T5 in the voltage-
また、トランジスタＴ２〜Ｔ５とトランジスタＴ６〜Ｔ１１とを接続される抵抗の近くにそれぞれレイアウトすることができるので、配線抵抗を低減することができる。 Further, since the transistors T2 to T5 and the transistors T6 to T11 can be laid out near the connected resistors, the wiring resistance can be reduced.
以上、抵抗値を変化させることにより、クロック発振周波数調整の分解能の細分化と発振周波数精度を変えることなく、広い範囲の周波数調整を実現する方法について述べたが、要求される発振周波数の仕様によっては、容量値を変化させる方法と組み合わせて用いることも可能である。 As described above, the method of realizing frequency adjustment in a wide range without changing the resolution of the clock oscillation frequency adjustment and changing the oscillation frequency accuracy by changing the resistance value has been described. Can also be used in combination with a method of changing the capacitance value.
また、クロック発振周波数のみならず、高精度な調整が必要となる基準電圧発生回路等にも本発明によるクロック発振回路で用いられた電圧電流変換回路を利用することができる。 Further, the voltage / current converter circuit used in the clock oscillation circuit according to the present invention can be used not only for the clock oscillation frequency but also for a reference voltage generation circuit or the like that requires high-precision adjustment.
本発明は、動作クロックを内部生成するクロック発振回路を備えた半導体装置における高精度なクロック信号の生成技術に適している。 The present invention is suitable for a highly accurate clock signal generation technique in a semiconductor device having a clock oscillation circuit that internally generates an operation clock.
１ クロック発振回路
２ 参照電圧発生回路
３ 電圧電流変換回路
４ 制御回路
５ 周波数電圧変換回路
６ 積分回路
７ 電圧制御発振回路
８ 半導体装置
９ ＣＰＵ
１０ 揮発性メモリ
１１ 不揮発性メモリ
１２ 機能ブロック
１３ 分周器
１４ レジスタ
１５ バンドギャップリファレンス回路
１６ 半導体メモリ
１７ メモリ部
１８ ヒューズ回路
Ｒ１〜Ｒ１３ 抵抗
Ｑ１ トランジスタ
Ｔ１〜Ｔ１１ トランジスタ
ＡＭＰ１ オペアンプ
ＡＭＰ２ オペアンプ
Ｒｓｕｍ 抵抗
Ｒ１〜Ｒ１３ 抵抗
Ｒｄａ ダミー抵抗
Ｒｄ メタル抵抗素子
ＳＷ１〜ＳＷ３ スイッチ
Ｃ１ 静電容量素子
Ｃ２ 静電容量素子
ＤＥＣ デコーダ
ＴＡ１ トランジスタエリア
ＴＡ２ トランジスタエリア
Ｈ１〜Ｈ７ 配線
５０ 電圧電流変換回路
５１ 半導体基板
５２ 半導体デバイス領域
５３ 配線層
５４ シールド層
５５ メタル抵抗層
ＡＭＰ５０ オペアンプ
Ｔ５０〜Ｔ５８ トランジスタ
Ｒｓ 抵抗
Ｒ５０〜Ｒ５８ 抵抗
Ｒｄａ５０ ダミー抵抗
Ｈ５０〜Ｈ５４ 配線
Ｒｄ５０ メタル抵抗素子
Ｒｄａ５０ ダミー抵抗
ＴＡ５０ トランジスタエリア
Ｈ５０〜Ｈ５４ 配線
ＴＨ スルーホール
DESCRIPTION OF
DESCRIPTION OF
Claims (9)
前記クロック信号に基づいて生成される動作周波数信号に応じて動作する内部回路とを備え、
前記クロック発振回路は、
電圧電流変換回路と、周波数電圧変換回路と、前記クロック信号を生成する発振回路とを有し、
前記電圧電流変換回路は、
基準電流を供給するトランジスタと、正入力部、負入力部および出力部とを持つオペアンプと、
前記トランジスタのドレインと第１のノードとの間に接続された第１の抵抗切り替え部と、
前記第１のノードと基準電圧が与えられる基準電圧線との間に接続された第２の抵抗切り替え部とを有し、
前記第１の抵抗切り替え部は、
第１の抵抗を含み、直列に複数の抵抗が接続され、一方端が前記第１のノードに接続された第１の抵抗部と、
前記ドレインに接続された第１と第２のスイッチを含む第１の経路切り替え部とが設けられ、
前記第１の経路切り替え部は、
前記基準電流を前記第１のスイッチを介して前記第１の抵抗および前記第２の抵抗切り替え部へ流す、もしくは前記基準電流を前記第２のスイッチを介して前記第２の抵抗切り替え部へ流し、前記第１の抵抗には電流を流さない、かのいずれかに制御信号により切り替え、
前記オペアンプは、
前記負入力部に参照電圧が入力され、前記正入力部に前記第１の抵抗部の他方端が接続され、前記出力部に前記トランジスタのゲートが接続され、
前記周波数電圧変換回路は、前記電圧電流変換回路から、そのゲートおよびソースが前記トランジスタと共通に接続された電流出力トランジスタにより出力される出力電流および前記クロック信号の周波数に応じて前記発振回路への出力電圧を出力し、
前記発振回路は、前記クロック信号の周波数を前記出力電圧に応じて制御することを特徴とする半導体装置。 A clock oscillation circuit for outputting a clock signal;
An internal circuit that operates according to an operating frequency signal generated based on the clock signal,
The clock oscillation circuit is
A voltage-current converter, a frequency-voltage converter, and an oscillation circuit for generating the clock signal,
The voltage-current converter circuit is
An operational amplifier having a transistor for supplying a reference current, a positive input section, a negative input section, and an output section;
A first resistance switching unit connected between the drain of the transistor and a first node;
A second resistance switching unit connected between the first node and a reference voltage line to which a reference voltage is applied;
The first resistance switching unit includes:
A first resistor including a first resistor, a plurality of resistors connected in series, and having one end connected to the first node;
A first path switching unit including a first switch and a second switch connected to the drain;
The first route switching unit
The reference current is allowed to flow to the first resistor and the second resistance switching unit via the first switch, or the reference current is allowed to flow to the second resistance switching unit via the second switch. , The current is not passed through the first resistor, and is switched by a control signal,
The operational amplifier is
A reference voltage is input to the negative input unit, the other end of the first resistor unit is connected to the positive input unit, a gate of the transistor is connected to the output unit,
The frequency-voltage conversion circuit is supplied from the voltage-current conversion circuit to the oscillation circuit according to an output current output from a current output transistor whose gate and source are connected in common with the transistor and the frequency of the clock signal. Output the output voltage
The oscillation circuit controls the frequency of the clock signal in accordance with the output voltage.
前記第２の抵抗切り替え部は、
第２の抵抗を含み、直列に複数の抵抗が接続された第２の抵抗部と、
前記制御信号により制御される第３のスイッチを含む第２の経路切り替え部とが設けられ、
前記第３のスイッチは前記第２の抵抗に並列に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The second resistance switching unit is
A second resistor portion including a second resistor and having a plurality of resistors connected in series;
A second path switching unit including a third switch controlled by the control signal,
The semiconductor device, wherein the third switch is connected in parallel to the second resistor.
前記第１のスイッチ及び前記第２のスイッチは、ＰチャネルＭＯＳのトランジスタであり、
前記第３のスイッチは、ＮチャネルＭＯＳのトランジスタであることを特徴とする半導体装置。 The semiconductor device according to claim 2,
The first switch and the second switch are P-channel MOS transistors,
The semiconductor device, wherein the third switch is an N-channel MOS transistor.
前記第１のスイッチ及び前記第２のスイッチは、
前記第２の抵抗部より、前記第１の抵抗部の近くに配置し、
前記第３のスイッチは、
前記第１の抵抗部より、前記第２の抵抗部の近くに配置し、
前記第１および前記第２のスイッチと、前記第３のスイッチをそれぞれに分離して配置することを特徴とする半導体装置。 The semiconductor device according to claim 2 or 3,
The first switch and the second switch are:
Arranged closer to the first resistor than the second resistor,
The third switch is
Arranged closer to the second resistor than the first resistor,
The semiconductor device, wherein the first and second switches and the third switch are separately arranged.
前記第１の抵抗部および前記第２の抵抗部は、
メタル配線抵抗よりなることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 4,
The first resistance portion and the second resistance portion are:
A semiconductor device comprising a metal wiring resistor.
前記第１の抵抗部は前記第１の経路切り替え部の上層に、
前記第２の抵抗部は前記第２の経路切り替え部の上層に配置されていることを特徴とする半導体装置。 The semiconductor device according to claim 5,
The first resistance unit is on an upper layer of the first path switching unit,
2. The semiconductor device according to claim 1, wherein the second resistance unit is disposed in an upper layer of the second path switching unit.
前記第１の抵抗部および前記第２の抵抗部は、
ポリシリコン抵抗よりなることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 4,
The first resistance portion and the second resistance portion are:
A semiconductor device comprising a polysilicon resistor.
前記第２の抵抗部を構成する抵抗の抵抗値より、前記第１の抵抗の抵抗値が大きいことを特徴とする半導体装置。 The semiconductor device according to any one of claims 2 to 4,
A semiconductor device, wherein a resistance value of the first resistor is larger than a resistance value of a resistor constituting the second resistor portion.
前記第２の抵抗部を構成する直列に接続された複数の抵抗は、前記基準電圧線に接続される抵抗から順に各々２倍の抵抗値であり、前記第１の抵抗部を構成する抵抗の少なくとも１つは、前記第２の抵抗部を構成する抵抗の内、最も大きい抵抗の２倍の抵抗値であることを特徴とする半導体装置。 The semiconductor device according to claim 8,
The plurality of resistors connected in series constituting the second resistor section have resistance values that are twice each in order from the resistor connected to the reference voltage line, and the resistances constituting the first resistor section At least one of the resistances constituting the second resistance portion has a resistance value that is twice as large as the largest resistance.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010291630A JP5755443B2 (en) | 2010-12-28 | 2010-12-28 | Semiconductor device |
| US13/333,448 US8736337B2 (en) | 2010-12-28 | 2011-12-21 | Semiconductor device, with high-resolution and wide-range adjustable clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010291630A JP5755443B2 (en) | 2010-12-28 | 2010-12-28 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012138870A JP2012138870A (en) | 2012-07-19 |
| JP5755443B2 true JP5755443B2 (en) | 2015-07-29 |
Family
ID=46315921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010291630A Active JP5755443B2 (en) | 2010-12-28 | 2010-12-28 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8736337B2 (en) |
| JP (1) | JP5755443B2 (en) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6014357B2 (en) * | 2012-04-26 | 2016-10-25 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| JP6080497B2 (en) | 2012-10-31 | 2017-02-15 | ルネサスエレクトロニクス株式会社 | Resistance correction circuit, resistance correction method, and semiconductor device |
| KR20140094095A (en) * | 2013-01-21 | 2014-07-30 | 삼성전자주식회사 | Temperature controlled oscillator and temperature sensor including the same |
| JP6185741B2 (en) * | 2013-04-18 | 2017-08-23 | ルネサスエレクトロニクス株式会社 | Frequency-locked loop circuit and semiconductor integrated circuit |
| JP5828877B2 (en) * | 2013-12-09 | 2015-12-09 | ウィンボンド エレクトロニクス コーポレーション | Semiconductor device |
| CN104867920B (en) * | 2014-02-26 | 2018-07-20 | 华邦电子股份有限公司 | Semiconductor device, bleeder circuit, voltage regulator and flash memory |
| JP6580847B2 (en) * | 2015-03-25 | 2019-09-25 | ラピスセミコンダクタ株式会社 | Semiconductor device |
| JP2017147611A (en) * | 2016-02-17 | 2017-08-24 | 力晶科技股▲ふん▼有限公司 | Period adjustment circuit and period adjustment method of oscillation circuit, and semiconductor memory device |
| JP6817897B2 (en) * | 2017-05-30 | 2021-01-20 | ルネサスエレクトロニクス株式会社 | Semiconductor devices and their control methods |
| JP6800815B2 (en) * | 2017-06-27 | 2020-12-16 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| JP6416998B2 (en) * | 2017-07-28 | 2018-10-31 | ルネサスエレクトロニクス株式会社 | Frequency-locked loop circuit and semiconductor integrated circuit |
| JP2019118006A (en) | 2017-12-27 | 2019-07-18 | セイコーエプソン株式会社 | Oscillation circuit, micro computer, and electronic apparatus |
| JP7015754B2 (en) * | 2018-08-30 | 2022-02-03 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| WO2020104890A1 (en) * | 2018-11-22 | 2020-05-28 | 株式会社半導体エネルギー研究所 | Semiconductor device and battery pack |
| CN113196546A (en) | 2018-12-20 | 2021-07-30 | 株式会社半导体能源研究所 | Semiconductor device and battery pack |
| JP7350512B2 (en) * | 2019-05-17 | 2023-09-26 | ローム株式会社 | Oscillation circuit, semiconductor device, oscillator IC, oscillation circuit calibration method |
| JP7232156B2 (en) * | 2019-09-04 | 2023-03-02 | 株式会社東芝 | oscillator |
| TWI727673B (en) * | 2020-02-25 | 2021-05-11 | 瑞昱半導體股份有限公司 | Bias current generation circuit |
| JP2021143934A (en) | 2020-03-12 | 2021-09-24 | セイコーエプソン株式会社 | Charge amplifier, force sensor, and robot |
| US11581851B2 (en) * | 2021-05-07 | 2023-02-14 | Mediatek Inc. | Relaxation oscillator that samples voltage difference between voltages generated by resistor-capacitor charging and discharging for controlling output clock frequency of controllable oscillator and associated relaxation oscillation method |
| US11722139B2 (en) * | 2021-06-10 | 2023-08-08 | Mediatek Inc. | Frequency-locked loop and method for correcting oscillation frequency of output signal of frequency-locked loop |
| US11476838B1 (en) * | 2021-06-29 | 2022-10-18 | Nxp B.V. | Low power free running oscillator |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133027A (en) * | 1982-02-03 | 1983-08-08 | Hitachi Ltd | Digital-analog converter |
| JPH08125536A (en) * | 1994-09-02 | 1996-05-17 | Mitsubishi Electric Corp | Resistance radder, d/a converter and a/d converter |
| JP2002300027A (en) * | 2001-03-29 | 2002-10-11 | Asahi Kasei Microsystems Kk | Oscillator |
| JP2006033197A (en) * | 2004-07-13 | 2006-02-02 | Ricoh Co Ltd | Pll circuit |
| JP4861047B2 (en) | 2006-04-24 | 2012-01-25 | 株式会社東芝 | Voltage generating circuit and semiconductor memory device having the same |
| JP5262630B2 (en) * | 2008-12-01 | 2013-08-14 | 富士通株式会社 | Clock generation circuit having self-test circuit |
-
2010
- 2010-12-28 JP JP2010291630A patent/JP5755443B2/en active Active
-
2011
- 2011-12-21 US US13/333,448 patent/US8736337B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8736337B2 (en) | 2014-05-27 |
| JP2012138870A (en) | 2012-07-19 |
| US20120161868A1 (en) | 2012-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5755443 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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