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JP5629999B2 - Ｉｃタグ及びその製造方法 - Google Patents

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Description

本発明は、例えば盗難防止、入退場管理、物品棚卸し等に使われるＩＣタグ等を透明にした透明薄膜集積回路装置及びその製造方法に関する。
ＲＦＩＤ（Radio Frequency Identification／電波による個体識別）は、ＩＤ情報を埋め込んだタグから電磁界や電波等を用いた近距離無線通信によって情報をやりとりする技術である。この技術を利用したＩＣタグや非接触ＩＣカード等は、盗難防止用や入退室管理用のＩＣタグ、スイカ等の乗車カード、電子マネー、社員証等、様々な分野で広く応用されている。
特許文献１〜３は、ＩＣタグの薄膜集積回路装置についての先行技術である。
特開２００４−２８２０５０号公報 特開２００５−２２８２９８号公報 特開２００４−０９３６７８号公報
例えば商品に付けて盗難防止に利用する盗難防止用ＩＣタグは、商品や商品の包装に取り付けられているが、従来の盗難防止用ＩＣタグは、アンテナや回路自体が大きく、しかも不透明であるために目立ちやすく、ＩＣタグのパッケージやデザインに制限があった。そのため、そうしたＩＣタグが商品の意匠性を低下させ、消費者に対する心証を損なうおそれがあった。また、ＩＣタグが目立つために容易に外されてしまうおそれもあり、盗難防止機能を十分に発揮できないおそれもあった。
本発明は、上記した現状に鑑みてなされたものであって、その目的は、商品の意匠性を低下させないＩＣタグ等を形成することができる薄膜集積回路装置を提供するとともに、それを用いたＩＣタグを提供することにある。また、本発明の他の目的は、そうした薄膜集積回路装置を歩留まりよく、低コストで製造できる製造方法を提供することにある。
上記課題を解決するための本発明に係る薄膜集積回路装置は、透明基板上に少なくとも薄膜トランジスタ素子と容量素子及び／又は抵抗素子とを有し、
前記薄膜トランジスタ素子を構成するゲート電極、ゲート絶縁膜、半導体膜、ソース電極及びドレイン電極がいずれも透明膜であり、
前記容量素子を構成する誘電体膜が前記ゲート絶縁膜と同一材料であり、該誘電体膜を積層方向に挟む一方の第１電極が前記ゲート電極と同一材料で、他方の第２電極が前記ソース電極及びドレイン電極と同一材料であり、
前記抵抗素子を構成する抵抗体膜が前記半導体膜と同一材料であり、該抵抗体膜を面内方向に挟む第３電極と第４電極が前記ソース電極及びドレイン電極と同一材料である、ことを特徴とする。
この発明によれば、薄膜トランジスタ素子を構成する全ての膜を透明膜とし、容量素子及び／又は抵抗素子を構成する全ての膜を薄膜トランジスタ素子を構成する透明膜と同一材料としたので、得られた薄膜集積回路装置は全体が透明になる。こうした薄膜集積回路装置は、商品の意匠性を低下させないＩＣタグ等に好ましく適用できる。
本発明に係る薄膜集積回路装置において、前記半導体膜が酸化物半導体膜である。この発明によれば、容易に透明膜とすることができる酸化物半導体膜で半導体膜を構成したので、得られた薄膜集積回路装置は、透明な半導体膜を製造上の困難なく有するものとなっている。
本発明に係る薄膜集積回路装置において、前記抵抗素子を構成する抵抗体膜は、前記半導体膜と同一材料からなる膜を導体化処理してなる膜である。この発明によれば、半導体膜の形成材料を半導体膜の形成領域と抵抗体膜の形成領域にそれぞれ設けた後、抵抗体膜の形成領域に形成した半導体膜のみが導体化処理されて導体化しているので、そうした抵抗体膜は、専用のフォトリソグラフィを行う必要がなく、製造しやすい低コストの薄膜集積回路装置となる。
本発明に係る薄膜集積回路装置において、前記第２電極と前記第３電極とが、前記透明基板上又は前記絶縁膜上で電気的に接続されている。この発明によれば、容量素子に接続する第２電極と抵抗素子に接続する第３電極とが接続されているので、容量素子と抵抗素子とが同一プレーン（透明基板上又は絶縁膜上）で直列接続することができ、製造しやすい低コストの薄膜集積回路装置となる。
本発明に係る薄膜集積回路装置において、前記薄膜トランジスタ素子、前記容量素子及び前記抵抗素子が、前記透明基板の面内方向に設けられている。この発明によれば、３つの素子が面内方向に設けられているので、薄膜作成技術によって製造しやすい構造形態を呈し、その結果、低コストの薄膜集積回路装置となる。
本発明に係る薄膜集積回路装置において、前記薄膜トランジスタ素子は、ボトムゲートトップコンタクト構造、ボトムゲートボトムコンタクト構造、トップゲートトップコンタクト構造又はトップゲートボトムコンタクト構造である。この発明によれば、薄膜トランジスタ素子を各種のＴＦＴ構造に対して適用でき、いずれの構造でも透明な薄膜集積回路装置となる。
本発明に係る薄膜集積回路装置において、前記薄膜トランジスタ素子は、透明基板と、該透明基板上に設けられた透明なゲート電極と、該ゲート電極を覆う透明なゲート絶縁膜と、該ゲート絶縁膜上に設けられた透明な半導体膜と、該半導体膜のソース電極接続部及びドレイン電極接続部にコンタクトホールを有する透明なパッシベーション膜と、該ソース電極接続部に接続する透明なソース電極及び該ドレイン電極接続部に接続する透明なドレイン電極とで少なくとも構成され、その順で積層方向に積層されている。この発明によれば、透明なパッシベーション膜が有するソース電極接続部及びドレイン電極接続部にコンタクトホールを介してソース電極とドレイン電極が形成されているので、周知のボトムゲートトップコンタクト構造のＴＦＴとは構成が異なる「擬似ボトムゲートトップコンタクト構造」の薄膜トランジスタ素子とすることができる。
本発明に係る薄膜集積回路装置は、インバータで構成されたゲート論理回路である。この発明によれば、薄膜トランジスタ素子と容量素子及び／又は抵抗素子とで基本回路であるインバータを構成することができ、そのインバータでゲート論理回路であるＮＯＲやＮＡＮＤを形成することができる。
本発明に係るＩＣタグは、上本発明に係る薄膜集積回路装置を有することを特徴とする。この発明によれば、全て透明な薄膜集積回路装置で透明なＩＣタグを形成できるので、商品の意匠性を低下させないＩＣタグを提供できる。また、商品に付けても目立ちにくいので、盗難防止に好適に利用できる盗難防止用ＩＣタグを提供できる。
上記課題を解決する本発明に係る薄膜集積回路装置の製造方法は、透明基板の面内方向に少なくとも薄膜トランジスタ素子と容量素子及び／又は抵抗素子とを有する薄膜集積回路装置の製造方法であって、
前記薄膜トランジスタ素子を構成するゲート電極、ゲート絶縁膜、半導体膜、ソース電極及びドレイン電極をいずれも透明膜で形成し、
前記容量素子を構成する誘電体膜を前記ゲート絶縁膜と同一材料で同時に形成し、該誘電体膜を積層方向に挟む一方の第１電極を前記ゲート電極と同一材料で同時に形成し、且つ他方の第２電極を前記ソース電極及びドレイン電極と同一材料で同時に形成し、
前記抵抗素子を構成する抵抗体膜を前記半導体膜と同一材料で同時に形成し、該抵抗体膜を面内方向に挟む第３電極と第４電極を前記ソース電極及びドレイン電極と同一材料で同時に形成する、ことを特徴とする。
この発明によれば、薄膜トランジスタ素子を構成する全ての膜を透明膜で形成し、容量素子及び／又は抵抗素子を構成する全ての膜を薄膜トランジスタ素子を構成する透明膜と同一材料でそれぞれ同時に形成するので、全体として透明な薄膜集積回路装置を効率的な手段で製造することができる。さらに、容量素子及び／又は抵抗素子を構成する全ての膜を薄膜トランジスタ素子を構成する透明膜と同時に形成するので、フォトリソグラフィを共有でき、容量素子や抵抗素子のみを形成するための別個のフォトリソグラフィを行う必要がない。その結果、歩留まりがよく、低コストで薄膜集積回路装置を製造することができる。
本発明に係る薄膜集積回路装置の製造方法において、前記抵抗体膜を、アルゴンガス又はＣ（炭素）を含むフッ素系ガスを用いたプラズマ処理で導体化して形成する。この発明によれば、半導体膜の形成材料を半導体膜の形成領域と抵抗体膜の形成領域にそれぞれ設けた後、抵抗体膜の形成領域に形成した半導体膜のみをプラズマ処理で導体化して抵抗体膜とするので、そうした抵抗体膜の形成は、専用のフォトリソグラフィを行う必要がなく、薄膜集積回路装置を低コストで製造することができる。
本発明に係る薄膜集積回路装置の製造方法において、前記半導体膜が酸化物半導体膜であるように構成する。この発明によれば、容易に透明膜とすることができる酸化物半導体膜で半導体膜を形成するので、透明な半導体膜を製造上の困難なく容易に形成することができる。
本発明に係る薄膜集積回路装置の製造方法において、前記薄膜トランジスタ素子は、ボトムゲートトップコンタクト構造、ボトムゲートボトムコンタクト構造、トップゲートトップコンタクト構造又はトップゲートボトムコンタクト構造である。この発明によれば、各種構造の薄膜トランジスタ素子を有する薄膜集積回路装置を製造できる。
本発明に係る薄膜集積回路装置の製造方法において、前記薄膜トランジスタ素子の形成工程を、透明基板上に透明なゲート電極を形成する工程と、該ゲート電極を覆う透明なゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に透明な半導体膜を形成する工程と、該半導体膜のソース電極接続部及びドレイン電極接続部にコンタクトホールを有する透明なパッシベーション膜を形成する工程と、該ソース電極接続部に接続する透明なソース電極を形成する工程と、該ドレイン電極接続部に接続する透明なドレイン電極を形成する工程と、で構成する。この発明によれば、透明なパッシベーション膜が有するソース電極接続部及びドレイン電極接続部にコンタクトホールを介してソース電極とドレイン電極を形成するので、周知のボトムゲートトップコンタクト構造のＴＦＴとは構成が異なる「擬似ボトムゲートトップコンタクト構造」の薄膜トランジスタ素子を形成できる。
本発明に係る薄膜集積回路装置によれば、薄膜トランジスタ素子を構成する全ての膜を透明膜とし、容量素子及び／又は抵抗素子を構成する全ての膜を薄膜トランジスタ素子を構成する透明膜と同一材料としたので、得られた薄膜集積回路装置は全体が透明になる。こうした薄膜集積回路装置は、商品の意匠性を低下させないＩＣタグ等に好ましく適用できる。
本発明に係る薄膜集積回路装置の製造方法によれば、薄膜トランジスタ素子を構成する全ての膜を透明膜で形成し、容量素子及び／又は抵抗素子を構成する全ての膜を薄膜トランジスタ素子を構成する透明膜と同一材料でそれぞれ同時に形成するので、全体として透明な薄膜集積回路装置を効率的な手段で製造することができる。さらに、容量素子及び／又は抵抗素子を構成する全ての膜を薄膜トランジスタ素子を構成する透明膜と同時に形成するので、フォトリソグラフィを共有でき、容量素子や抵抗素子のみを形成するための別個のフォトリソグラフィを行う必要がない。その結果、歩留まりがよく、低コストで薄膜集積回路装置を製造することができる。
また、上記薄膜集積回路装置及びその製造方法においては、半導体膜の形成材料を半導体膜の形成領域と抵抗体膜の形成領域にそれぞれ設けた後、抵抗体膜の形成領域に形成した半導体膜のみをプラズマ処理で導体化して抵抗体膜とするので、そうした抵抗体膜の形成は、専用のフォトリソグラフィを行う必要がなく、薄膜集積回路装置を低コストで製造することができる。また、容易に透明膜とすることができる酸化物半導体膜で半導体膜を構成したので、得られた薄膜集積回路装置は、透明な半導体膜を製造上の困難なく有するものとなっている。また、容量素子に接続する第２電極と抵抗素子に接続する第３電極とを接続するので、容量素子と抵抗素子とを同一プレーン（透明基板上又は絶縁膜上）で直列接続することができ、製造しやすくすることができる。
本発明に係る薄膜集積回路装置の第１実施形態を示す模式的な断面図である。 本発明に係る薄膜集積回路装置の基本的な回路図である。 第１実施形態の薄膜集積回路装置の模式的な平面図である。 本発明に係る薄膜集積回路装置の第２実施形態を示す模式的な断面図である。 本発明に係る薄膜集積回路装置の第３実施形態を示す模式的な断面図である。 本発明に係る薄膜集積回路装置の第４実施形態を示す模式的な断面図である。 本発明に係る薄膜集積回路装置の応用例（ＩＣタグ）の模式的な平面図である。 本発明に係る薄膜集積回路装置の応用例（リングオシレータ）の回路図である。 図８に示す応用例（リングオシレータ）の模式的な平面図である。 半導体膜の屈折率と消光係数に及ぼす波長依存性を示すグラフである。
以下に、本発明に係る薄膜集積回路装置及びその製造方法について、図面を参照して詳しく説明する。なお、本発明は、その技術的特徴を有すれば種々の変形が可能であり、以下に具体的に示す実施形態に限定されるものではない。
［基本構成］
本発明に係る薄膜集積回路装置１０は、図１、図４〜図６に示すように、薄膜トランジスタ素子Ａ（以下「ＴＦＴ素子」という。）と、容量素子Ｂ及び／又は抵抗素子Ｃとを有し、それらが透明基板１上の面内方向Ｘ，Ｙに設けられ、その全体が透明な薄膜集積回路装置である。受動素子である容量素子Ｂと抵抗素子Ｃは少なくとも一方が設けられているが、両方が設けられていてもよい。また、必要に応じて、ダイオード等の能動素子や、コイル（アンテナコイルを含む）、インダクタ等の他の受動素子が設けられていてもよい。
詳しくは、本発明に係る薄膜集積回路装置１０は、（１）ＴＦＴ素子Ａを構成するゲート電極２Ａ、ゲート絶縁膜３Ａ、半導体膜４（４Ａ，４Ａ’）、ソース電極６Ｓ及びドレイン電極６Ｄがいずれも透明膜であり、（２）容量素子Ｂを構成する誘電体膜３Ｂがゲート絶縁膜３Ａと同一材料であり、且つその誘電体膜３Ｂを積層方向Ｚに挟む一方の第１電極２Ｂがゲート電極２Ａと同一材料であり、他方の第２電極６Ｂがソース電極６Ｓ及びドレイン電極６Ｄと同一材料であり、（３）抵抗素子Ｃを構成する抵抗体膜４Ｃが半導体膜４と同一材料であり、抵抗体膜４Ｃを面内方向Ｘに挟む第３電極６Ｅと第４電極６Ｆがソース電極６Ｓ及びドレイン電極６Ｄと同一材料である、ことに特徴がある。
ここで、「面内方向」とは、Ｉｎ−ｐｌａｎｅ（インプレーン：基板面上に並ぶように配列すること）をいい、透明基板面の２次元方向のことであり、図３に示すＸ方向やＹ方向を指す（図１ではＸ方向のみ表示）。「積層方向」とは、透明基板１の厚さ方向のことであり、図１に示すＺ方向を指している。「上に」とは、そのものの上に設けられていることを意味し、「覆う」とは、そのものの上に設けられるとともに、そのものの周りにも設けられていることを意味する。「同時」とは、同一プロセスで、という意味であり、「同一材料」とは、成膜時の材料が同じであることを意味する。「透明」については後で詳しく説明するが、薄膜集積回路装置１０の用途に応じてその透明性の基準は異なり、(i)反射率で判断する場合には、波長３５０〜６５０ｎｍの可視光領域において、各層の屈折率が約２以下で屈折率差が約０．５以下であることが透明性の点で好ましく、(ii)透過率で判断する場合には、波長３５０〜６５０ｎｍの可視光領域において、各層の消光係数ｋが約０．１以下と低いことが透明性の点で好ましい。
本発明に係る薄膜集積回路装置１０によれば、ＴＦＴ素子Ａは全て透明膜で構成され、容量素子Ｂと抵抗素子ＣもＴＦＴ素子Ａを構成する透明膜と同じ材料で形成されているので、これらＴＦＴ素子Ａと容量素子Ｂ及び／又は抵抗素子Ｃとを有する薄膜集積回路装置１０は、その全体を透明にすることができる。その結果、この薄膜集積回路装置１０を用いたＩＣタグや非接触ＩＣカード等を商品や商品の包装に設けた場合であっても、それらの意匠性を低下させないという効果がある。さらに、容量素子Ｂ及び／又は抵抗素子Ｃを構成する各膜は、ＴＦＴ素子Ａを構成する透明膜と同一材料でそれぞれ同時に形成されているので、全体として透明な薄膜集積回路装置を歩留まりよく低コストで製造できるという効果がある。
こうした基本構成からなる薄膜集積回路装置１０は、ＴＦＴ素子Ａの構造が、図１に示すボトムゲートトップコンタクト構造であってもよいし、図４に示すボトムゲートボトムコンタクト構造であってもよいし、図５に示すトップゲートトップコンタクト構造であってもよいし、図６に示すトップゲートボトムコンタクト構造であってもよい。なお、図３では、パターン配置を分かりやすくするために、絶縁膜３（ゲート絶縁膜３Ａ、誘電体膜３Ｂ等）とパッシベーション膜５は省略して表している。
次に、以下の第１実施形態〜第４実施形態を例示して、薄膜集積回路装置１０とその製造方法について説明する。
［第１実施形態］
最初に、図１を参照して、擬似ボトムゲートトップコンタクト構造のＴＦＴ素子Ａと、容量素子Ｂと、抵抗素子Ｃとを有する第１実施形態に係る薄膜集積回路装置１０Ａについて説明する。ＴＦＴ素子Ａと容量素子Ｂと抵抗素子Ｃとは、図１に示すように、透明基板１上の面内方向Ｘにその順に並んで設けられている。なお、この第１実施形態では、透明なパッシベーション膜５が有するソース電極接続部４’及びドレイン電極接続部４’にコンタクトホールを介してソース電極６Ｓとドレイン電極６Ｄが形成されており、周知のボトムゲートトップコンタクト構造のＴＦＴとは構成が異なることから、「擬似」ボトムゲートトップコンタクト構造の薄膜トランジスタ素子とも呼ぶ。
（１）「ＴＦＴ素子Ａ」は、図１及び図３に示すように、透明基板１と、透明基板１上に設けられた透明なゲート電極２Ａと、ゲート電極２Ａを覆う透明なゲート絶縁膜３Ａと、ゲート絶縁膜３Ａ上に設けられた透明な半導体膜４と、半導体膜４の電極接続部４Ａ’にコンタクトホールを有する透明なパッシベーション膜５と、ソース電極接続部４Ａ’に接続する透明なソース電極６Ｓ及びドレイン電極接続部４Ａ’に接続する透明なドレイン電極６Ｄとで少なくとも構成され、その順で積層方向Ｚに積層されている。なお、ＴＦＴ素子Ａのチャネル長（図３に示すＸ方向のチャネル領域４Ａの長さ）やチャネル幅（図３に示すＹ方向のチャネル領域４Ａの幅）は、ＴＦＴ素子の半導体特性を考慮して任意に設計される。
（透明基板）
透明基板１の種類や構造は特に限定されるものではなく、用途に応じてフレキシブルな材質や硬質な材質等が選択される。具体的に用いることができる材料としては、例えば、ガラス、石英、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等を挙げることができる。通常は、透明電極であるＩＴＯ付きガラス基板やＩＴＯ付きプラスチック基板等が好ましく用いられる。
透明基板１の厚さは、得られる薄膜集積回路装置１０にフレキシブル性を持たせるか否かによっても異なり特に限定されないが、例えばＩＣタグ等に用いるフレキシブル性の薄膜集積回路装置１０とする場合には、厚さ５〜３００μｍのプラスチック基板が好ましく用いられる。また、透明基板１の形状は特に限定されないが、チップ状、カード状、ディスク状等を挙げることができる。なお、枚葉状又は連続状の透明基板１上に薄膜集積回路装置１０形成した後に個々のチップ状、カード状、ディスク状に分断加工してもよい。
（ゲート電極）
ゲート電極２Ａは、図１及び図３に示すように、透明基板１上に所定のパターンで設けられている。ゲート電極材料としては、例えば、ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ２、ＺｎＯ等の透明導電膜を好ましく挙げることができる。なお、所望の導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子等であってもよい。
ゲート電極２Ａの形成は、ゲート電極材料の種類や透明基板１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、透明導電膜でゲート電極２Ａを形成する場合には、成膜手段としてスパッタリング法や各種ＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。また、導電性高分子でゲート電極２Ａを形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。
ゲート電極２Ａの形成工程時には、図１及び図３に示すように、同時に、ゲート電極用配線２Ａ’、容量素子Ｂの第１電極２Ｂ、第１電極２Ｂのグラウンド配線２Ｂ’、グラウンド配線７及び電源配線８が、ゲート電極２Ａと同一材料で形成される。ゲート電極２Ａの厚さ、及び、ゲート電極２Ａの形成時に同時に形成する電極や配線の厚さは、通常、０．０５〜０．２μｍ程度である。
（ゲート絶縁膜）
ゲート絶縁膜３Ａは、透明で、絶縁性が高く、誘電率が比較的高く、ゲート絶縁膜として適しているものであれば各種の材料を用いることができる。例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、窒化物、酸窒化物等を好ましく挙げることができる。また、酸化イットリウム、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ニオブ、酸化スカンジウム、チタン酸バリウムストロンチウムのうち少なくとも１種又は２種以上を挙げることができる。特に透明性の観点からは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、窒化物、酸窒化物等が好ましい。
ゲート絶縁膜３Ａの形成は、ゲート絶縁膜材料の種類や透明基板１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、ケイ素の酸化物、窒化物、酸窒化物等でゲート絶縁膜３Ａを形成する場合には、成膜手段としてスパッタリング法や各種ＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。
ゲート絶縁膜３Ａの形成工程時には、図１及び図３に示すように、同時に、容量素子Ｂの誘電体膜３Ｂが、ゲート絶縁膜３Ａと同一材料で形成される。また、図１に示すように、抵抗素子Ｃを形成する部位の透明基板１上にもゲート絶縁膜３Ａと同一材料で絶縁膜を形成することが好ましい。ゲート絶縁膜３Ａの厚さ、及び、ゲート電極２Ａの形成時に同時に形成する誘電体膜３Ｂや絶縁膜の厚さは、通常、０．１〜０．３μｍ程度である。
（半導体膜）
半導体膜４は、透明な半導体膜であればよいが、そうした透明な半導体膜４としては、酸化物半導体膜を好ましく挙げることができる。酸化物半導体膜は、具体的には、透明であって、ＴＦＴ素子Ａを構成するチャネル領域４Ａとして使用できる程度の移動度を有するものであれば、その種類は特に限定されず、現在知られている酸化物半導体膜であっても、今後発見される酸化物半導体膜であってもよい。
酸化物半導体膜を構成する酸化物としては、例えば、ＩｎＭＺｎＯ（ＭはＧａ，Ａｌ，Ｆｅのうち少なくとも１種）を主たる構成元素とするアモルファス酸化物を挙げることができる。特に、ＭがＧａであるＩｎＧａＺｎＯ系のアモルファス酸化物が好ましく、この場合、Ｉｎ：Ｇａ：Ｚｎの比が１：１：ｍ（ｍ＜６）であることが好ましい。また、Ｍｇをさらに含む場合においては、Ｉｎ：Ｇａ：Ｚｎ1-xＭｇxの比が１：１：ｍ（ｍ＜６）で０＜ｘ≦１であることが好ましい。なお、組成割合は、蛍光Ｘ線（ＸＲＦ）装置によって測定したものである。
ＩｎＧａＺｎＯ系のアモルファス酸化物については、ＩｎとＧａとＺｎの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、ＩｎｘＧａｙＺｎｚＯ（３ｘ／２＋３ｙ／２＋ｚ）で比率ｘ／ｙが０．４〜１．４の範囲であり、比率ｚ／ｙが０．２〜１２の範囲にあるように表すことができる。なお、ＺｎＯに近い組成とＩｎ２Ｏ３に近い組成で結晶質を示す。
また、アモルファス酸化物が、ＩｎxＧａ1-x酸化物（０≦ｘ≦１）、ＩｎxＺｎ1-x酸化物（０．２≦ｘ≦１）、ＩｎxＳｎ1-x酸化物（０．８≦ｘ≦１）、Ｉｎx（Ｚｎ，Ｓｎ）1-x酸化物（０．１５≦ｘ≦１）から選ばれるいずれかのアモルファス酸化物であってもよい。
本発明では、後述の実施例で用いたＩｎＧａＺｎＯ系（以下「ＩＧＺＯ」と略す）酸化物半導体膜を好ましく挙げることができる。また、このＩＧＺＯ系酸化物半導体膜には、必要に応じて、Ａｌ、Ｆｅ、Ｓｎ等を構成元素として加えたものであってもよい。このＩＧＺＯ系酸化物半導体膜は、可視光を透過して透明膜となるので、本願の所期の目的を達成するのに有利である。また、このＩＧＺＯ系酸化物半導体膜は、室温から１５０℃程度の低温での成膜が可能であることから、ガラス転移温度が２００℃未満の耐熱性に乏しいプラスチック基板に対して好ましく適用できる。
なお、酸化物半導体膜がアモルファスであるか否かは、測定対象となる酸化物半導体膜に入射角度０．５°程度の低入射角によるＸ線回折を行った場合に、結晶質の存在を示す明瞭な回折ピークが検出されないこと、すなわち所謂ハローパターンが見られることで確認できる。そうしたハローパターンは、微結晶状態の酸化物半導体膜でも見られるので、この酸化物半導体膜４には、そのような微結晶状態の酸化物半導体膜も含まれるものとする。
半導体膜４の形成は、半導体材料の種類や透明基板１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、成膜手段としてスパッタリング法やＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段としてスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。半導体膜４の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常１０〜１５０ｎｍの範囲内であることが好ましく、３０〜１００ｎｍの範囲内であることがより好ましい。なお、半導体膜４には、必要に応じて、成膜後に熱処理を施し、半導体特性（移動度）を向上させたり比抵抗を安定化させたりしてもよい。熱処理としては、レーザ照射や熱アニール処理を挙げることができる。
半導体膜４の形成工程時には、同時に、抵抗素子Ｃの抵抗体膜４Ｃが、半導体膜と同一材料で形成される。この抵抗体膜４Ｃの厚さ半導体膜４の厚さと同じにするのが製造上便利である。このように、容易に透明膜とすることができる酸化物半導体膜で半導体膜４を構成するので、最終的に得られる薄膜集積回路装置は、透明な半導体膜４を製造上の困難なく有するものとなる。
（パッシベーション膜）
パッシベーション膜５は、半導体膜４を形成した後に半導体膜４に接続するソース電極６Ｓとドレイン電極６Ｄを形成する場合に、半導体膜４のチャネル領域４Ａを保護しつつ、ソース電極接続部４Ａ’とドレイン電極接続部４Ａ’とを形成するために設けられる。具体的には、パッシベーション膜５は、図１に示すように、半導体膜４にソース電極接続部４Ａ’とドレイン電極接続部４Ａ’を形成する部分にコンタクトホールを形成した形態で半導体膜４を覆っている。
上記形態のパッシベーション膜５は、液状にしたシリカ（ＳｉＯ２の水和物）やポリイミド樹脂等のパッシベーション膜用材料を塗布法で成膜し、その後にレジストを用いたパターニングで形成することができる。また、感光性を有するパッシベーション膜用材料を塗布法で成膜し、その後に露光現像して所定パターンのパッシベーション膜５を形成してもよい。こうしたパッシベーション膜５の厚さは、通常、０．１〜３μｍ程度である。
本発明では、コンタクトホールを有するパッシベーション膜５を設けた後に活性化処理を行う。この活性化処理により、コンタクトホール部で露出した半導体膜の導電性を高めてソース電極接続部４Ａ’及びドレイン電極接続部４Ａ’とすることができる。導電性を高めたソース電極接続部４Ａ’及びドレイン電極接続部４Ａ’に後述するソース電極６Ｓ及びドレイン電極６Ｄをパターン成膜すると、ソース電極接続部４Ａ’及びドレイン電極接続部４Ａ’それぞれに対するソース電極６Ｓ及びドレイン電極６Ｄのオーミック抵抗を低減することができる。なお、活性化処理としては、プラズマ処理は、半導体膜に酸素欠損を生じさせる処理手段であり、具体的には、後述の抵抗体膜の形成と同時に同じ条件で処理される。
（ソース電極、ドレイン電極）
ソース電極６Ｓ及びドレイン電極６Ｄは、図１及び図３に示すように、コンタクトホールが形成されたパッシベーション膜５上に所定のパターンで設けられている。ソース電極材料及びドレイン電極材料は、半導体膜４のソース電極接続部４Ａ’及びドレイン電極接続部４Ａ’とのオーミック接触が考慮されて選択され、例えば、ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ２、ＺｎＯ等の透明導電膜を好ましく挙げることができる。また、所望の導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような導電性高分子等であってもよい。特に半導体膜４が酸化物半導体膜である場合には、同じ酸化物の透明導電膜でソース電極６Ｓ及びドレイン電極６Ｄを形成すること好ましい。
ソース電極６Ｓ及びドレイン電極６Ｄの形成は、電極材料の種類や透明基板１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、透明導電膜でソース電極６Ｓ及びドレイン電極６Ｄを形成する場合には、成膜手段としてスパッタリング法や各種のＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。また、導電性高分子でソース電極６Ｓ及びドレイン電極６Ｄを形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。
ソース電極６Ｓ及びドレイン電極６Ｄの形成工程時には、同じ電極材料で、同時に、容量素子Ｂの第２電極６Ｂ、抵抗素子Ｃの第３電極及び第４電極を連続して形成することが好ましい。また、配線７，８への接続、及び配線９の形成を同時に行うことが好ましい。ソース電極６Ｓ及びドレイン電極６Ｄの厚さ、及び、同時に形成する電極や配線の厚さは、通常、０．１〜０．３μｍ程度である。
（その他の膜）
ＴＦＴ素子Ａには、その他の透明膜が形成されていてもよい。例えば、透明基板面に透明な密着膜（図示しない）を設けて、ゲート電極２Ａの密着性やゲート絶縁膜３Ａの密着性を高めてもよい。また、ソース電極６Ｓとドレイン電極６Ｄを形成した後に、全体を覆う透明な保護膜（図示しない）を設けてもよい。
透明な密着膜としては、厚さ１０〜５０ｎｍ程度の酸化ケイ素膜、窒化ケイ素膜、及び酸窒化ケイ素膜等を好ましく挙げることができる。また、透明な保護膜としては、厚さ５００〜１０００ｎｍ程度のＰＶＰ（ポリビニルピロリドン）膜等の有機保護膜や、厚さ１００〜５００ｎｍ程度の酸化ケイ素や酸窒化ケイ素等からなるガスバリア性の無機保護膜を好ましく挙げることができる。
（２）「容量素子Ｂ」は、図１及び図３に示すように、透明基板１と、透明基板１上に設けられた第１電極２Ｂと、第１電極２Ｂ上に設けられた誘電体膜３Ｂと、誘電体膜３Ｂ上に設けられた第２電極６Ｂとで少なくとも構成され、それらの各膜はその順で積層方向Ｚに積層されている。なお、容量素子Ｂで構成する容量は、図３に示すように、誘電体膜３Ｂ（ゲート絶縁膜３Ａと同じ。）の誘電特性を考慮し、第１電極２Ｂの面積と第２電極６Ｂの面積とを調整し、その平面視での重複部分が任意に設計される。
この容量素子Ｂにおいて、透明基板１は、上記ＴＦＴ素子Ａが設けられる透明基板１と同じものであり、誘電体膜３Ｂは、上記ＴＦＴ素子Ａを構成するゲート絶縁膜３Ａの形成時にそのゲート絶縁膜３Ａと同一材料で同時に形成したものである。また、誘電体膜３Ｂを積層方向Ｚに挟む一方の第１電極２Ｂは、上記ＴＦＴ素子Ａを構成するゲート電極２Ａの形成時にゲート電極２Ａと同一材料で同時に形成したものであり、他方の第２電極６Ｂは、上記ＴＦＴ素子Ａを構成するドレイン電極６Ｄの形成時にドレイン電極６Ｄと同一材料で同時に形成したものである。したがって、容量素子Ｂを構成する各膜は、上記ＴＦＴ素子Ａを構成する膜の形成工程時に同じ厚さで併せて形成されるので、別個独立の工程を要さず、製造上極めて有利である。
容量素子Ｂにおいても、ＴＦＴ素子Ａと同様にその他の透明膜が形成されていてもよい。例えば、透明基板面に透明な密着膜（図示しない）を設けて、第１電極６Ｂの密着性や誘電体膜３Ｂの密着性を高めてもよいし、第２電極６Ｂを形成した後に全体を覆う透明な保護膜（図示しない）を設けてもよい。なお、これらの膜を設ける場合は、ＴＦＴ素子Ａで設ける際に同時に形成される。
（３）「抵抗素子Ｃ」は、図１及び図３に示すように、抵抗体膜４Ｃと、抵抗体膜４Ｃを面内方向Ｘに挟む第３電極６Ｅと第４電極６Ｆとで構成されている。この抵抗素子Ｃは、ゲート絶縁膜３Ａ及び誘電体膜３Ｂと同一材料でそれらと同時に形成した絶縁膜３上に設けられている。なお、抵抗素子Ｃで構成する抵抗は、図３に示すように、抵抗体膜４Ｃの電気抵抗特性を考慮し、任意の面積で形成される。
この抵抗素子Ｃにおいて、抵抗体膜４Ｃは、ＴＦＴ素子Ａを構成する半導体膜４の形成時にその半導体膜４と同一材料で同時に形成した後、さらにプラズマ処理したものである。また、第３電極６Ｅと第４電極６Ｆは、ＴＦＴ素子Ａを構成するソース電極６Ｓ及びドレイン電極６Ｄの形成時にそのソース電極６Ｓ及びドレイン電極６Ｄと同一材料で同時に形成したものである。したがって、抵抗体膜４Ｃを構成する各膜は、上記ＴＦＴ素子Ａを構成する膜の形成工程時に同じ厚さで併せて形成されるので、別個独立の工程を要さず、製造上極めて有利である。
抵抗体膜４Ｃは半導体膜４と同じ半導体材料で形成されるが、例えば上述した酸化物半導体材料で成膜した膜（ここでは「酸化物半導体材料膜」という。）を抵抗体膜４Ｃとするためには、その酸化物半導体材料膜にプラズマ処理を施して導体化する。プラズマ処理は、酸化物半導体材料膜に酸素欠損を生じさせることができるので、酸化物半導体材料膜の半導体特性を導電体特性に変化させることができる。導電体特性に変化した酸化物半導体材料膜は、その有する抵抗に応じた面積にパターニングすることにより、所望のシート抵抗を有する抵抗体膜４Ｃとすることができる。
導体化手段としてのプラズマ処理条件は、半導体材料膜の組成や特性に応じて任意に設定される。例えば、ＩＧＺＯ系酸化物半導体材料で酸化物半導体材料膜を形成した場合におけるプラズマ処理条件としては、ＣＦ４ガス又はＣＨＦ３ガス等のＣを含むフッ素系ガス又はアルゴンガスを用い、５ｍＷ／ｍｍ２程度のＲＦ出力で５０ｓｅｃ〜３００ｓｅｃの条件を例示できる。なお、同様の効果が得られるガスであれば、Ｃを含むフッ素系ガスやアルゴンガス以外であってもよい。こうすることにより、酸化物半導体材料膜が有する当初の半導体特性を、キャリア密度が１０１６〜１０１８程度の導電体特性を有する抵抗体膜４Ｃに変化させることができる。その結果、例えば１０ｋΩ／□程度の範囲のシート抵抗を持つ抵抗素子Ｃを形成することができる。
本発明では、半導体膜４の形成材料を半導体膜４の形成領域と抵抗体膜４Ｃの形成領域にそれぞれ設けた後、抵抗体膜４Ｃの形成領域に形成した半導体材料膜のみをプラズマ処理で導体化して抵抗体膜４Ｃとするので、そうした抵抗体膜４Ｃの形成は、専用のフォトリソグラフィを行う必要がなく、薄膜集積回路装置を低コストで製造することができる。
なお、抵抗素子Ｃにおいても、ＴＦＴ素子Ａと同様にその他の透明膜が形成されていてもよい。例えば、透明基板面に透明な密着膜（図示しない）を設けて、絶縁膜３の密着性を高めてもよいし、第３電極６Ｅ、抵抗体膜４Ｃ及び第４電極６Ｆからなる抵抗素子Ｃを形成した後に、全体を覆う透明な保護膜（図示しない）を設けてもよい。これらの膜を設ける場合は、ＴＦＴ素子Ａで設ける際に同時に形成される。
ところで、この抵抗素子Ｃは、抵抗として機能させる他、ダイオードとして機能させることも可能である。本発明で適用する抵抗体膜４Ｃは、半導体膜４をプラズマ処理して導体化して抵抗体膜としているので、プラズマ処理を行わなければそのまま半導体特性を有したままとなる。そのため、半導体特性を有する半導体膜（４Ｃ）のままにしておくことにより、電極からその半導体膜（４Ｃ）への電荷の注入度合いを調整してダイオード機能を併せ持たせることができる。例えば、半導体材料の種類と電極６Ｅ，６Ｆの種類とを調整することにより、一方の電極から半導体膜（４Ｃ）への電荷注入度合いと、他方の電極から半導体膜（４Ｃ）への電荷注入度合いを異なるものとすれば、一方向のみに電流を流す整流機能を持たせることができ、ダイオードとして機能させることができる。
（４）「配線構造」は、その回路設計によって任意に設計されるが、例えば図２に示す回路構造とするように設けられる。具体的には、図１及び図３に示すように、ソース電極６Ｓは、予め透明基板１上に設けられたグラウンド配線７に絶縁膜３のコンタクトホールを介して接続されている。容量素子Ｂの第１電極２Ｂは、その第１電極２Ｂと同時に透明基板１上に設けられたグラウンド配線２Ｂ’を介してグラウンド配線７に接続されている。抵抗素子Ｃの第４電極６Ｆは、予め透明基板１上に設けられた電源配線８に絶縁膜３のコンタクトホールを介して接続されている。なお、電源配線８は、例えば図７に示すように、アンテナ２１からの電波を受け取って、それから生成した電源に接続する配線のことである。
また、ＴＦＴ素子Ａのドレイン電極６Ｄは、そのドレイン電極６Ｄと同時に設けられた容量素子Ｂの第２電極６Ｂに連続して接続している。容量素子Ｂの第２電極６Ｂは、その第２電極６Ｂと同時に設けられた抵抗素子Ｃの第３電極６Ｅに連続して接続するとともに、その第２電極６Ｂと同時に設けられ、配線６Ｂ’を介して同じく同時に設けられた電源配線９に接続されている。このように、各配線についても、上記ＴＦＴ素子Ａを構成する電極の形成工程時に同じ厚さで併せて形成されるので、別個独立の工程を要さず、製造上極めて有利である。
また、容量素子Ｂを構成する第２電極６Ｂと、抵抗素子Ｃを構成する第３電極６Ｅとが、絶縁膜３上（後述のず５及び図６では透明基板１上）で電気的に接続されていので、容量素子Ｂと抵抗素子Ｃとが同一プレーン（絶縁膜３上又は透明基板１上）で直列接続することができ、製造しやすい低コストの薄膜集積回路装置となる。
（５）「透明性」については、薄膜集積回路装置１０の用途に応じてその透明性の基準は異なる。透明性は、反射率で評価する場合と、透過率で評価する場合がある。反射率で判断する場合は、波長３５０〜６５０ｎｍの可視光領域において、各層の屈折率ｎが低いことが好ましく、例えば約２以下であることが好ましい。さらに、その屈折率差が小さいことが好ましく、例えば約０．５以下であることが好ましい。一方、透過率で判断する場合は、波長３５０〜６５０ｎｍの可視光領域において、各層の消光係数ｋが低いことが好ましく、例えば約０．１以下であることが好ましい。
表１は、各層の６３３ｎｍにおける屈折率である。表１に示すように、各層の屈折率ｎは、約２以下（電極接続領域４’の２．３３０も含む。）であることから、透明性の点では問題ない範囲であるということができる。また、図１０は、半導体膜の屈折率と消光係数に及ぼす波長依存性を評価したグラフである。図１０に示すように、表１中で最も屈折率が高い半導体膜であっても、消光係数ｋが小さく、透明性の点では問題ない範囲ということができる。
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［第２実施形態］
次に、ボトムゲートボトムコンタクト構造のＴＦＴ素子Ａと、容量素子Ｂと、抵抗素子Ｃとを有する第２実施形態に係る薄膜集積回路装置１０Ｂについて、図４を参照して説明する。なお、この第２実施形態においては、第１実施形態と同じ態様の説明は省略し、異なる態様を中心に説明する。
「ＴＦＴ素子Ａ」は、図４に示すように、透明基板１と、透明基板１上に設けられた透明なゲート電極２Ａと、ゲート電極２Ａを覆う透明なゲート絶縁膜３Ａと、ゲート絶縁膜３Ａ上に離間して設けられた透明なソース電極６Ｓ及びドレイン電極６Ｄと、ソース電極６Ｓ及びドレイン電極６Ｄを渡る透明な半導体膜４と、半導体膜４の電極接続部４Ａ’にコンタクトホールを有する透明なパッシベーション膜５とで少なくとも構成され、その順で積層方向Ｚに積層されている。図４に示すように、ゲート絶縁膜３Ａの形成までの態様は上記第１実施形態と一致し、さらにゲート絶縁膜３Ａ上に形成される各層はその形成順が異なるものの、各層の形成材料や形成手段等の技術的事項は同じである。
透明基板１上にゲート電極２Ａとゲート絶縁膜３Ａを形成した後のゲート絶縁膜３Ａ上には、ソース電極６Ｓ及びドレイン電極６Ｄが形成される。そのソース電極６Ｓ及びドレイン電極６Ｄの形成時には、上記第１実施形態と同様、同じ電極材料で、同時に、第２電極６Ｂ、第３電極６Ｅ及び第４電極６Ｆが形成される。そのソース電極６Ｓ及びドレイン電極６Ｄ上には、半導体膜４が所定のパターンで形成され、さらにその半導体膜４上には、パッシベーション膜５が所定のパターンで形成される。
「容量素子Ｂ」と「抵抗素子Ｃ」の形成は、上記第１実施形態と同様である。すなわち、容量素子Ｂにおいて、透明基板１は、上記ＴＦＴ素子Ａが設けられる透明基板１と同じものであり、誘電体膜３Ｂは、上記ＴＦＴ素子Ａを構成するゲート絶縁膜３Ａの形成時にそのゲート絶縁膜３Ａと同一材料で同時に形成したものであり、また、誘電体膜３Ｂを積層方向Ｚに挟む一方の第１電極２Ｂは、上記ＴＦＴ素子Ａを構成するゲート電極２Ａの形成時にゲート電極２Ａと同一材料で同時に形成したものであり、他方の第２電極６Ｂは、上記ＴＦＴ素子Ａを構成するドレイン電極６Ｄの形成時にドレイン電極６Ｄと同一材料で同時に形成したものである。
抵抗素子Ｃにおいて、抵抗体膜４Ｃは、ＴＦＴ素子Ａを構成する半導体膜４の形成時にその半導体膜４と同一材料で同時に形成した後、さらにプラズマ処理したものであり、また、第３電極６Ｅと第４電極６Ｆは、ＴＦＴ素子Ａを構成するソース電極６Ｓ及びドレイン電極６Ｄの形成時にそのソース電極６Ｓ及びドレイン電極６Ｄと同一材料で同時に形成したものである。
したがって、容量素子Ｂと抵抗素子Ｃを構成する各膜は、上記ＴＦＴ素子Ａを構成する膜の形成工程時に同じ厚さで併せて形成されるので、別個独立の工程を要さず、製造上極めて有利である。
［第３実施形態］
次に、トップゲートボトムコンタクト構造のＴＦＴ素子Ａと、容量素子Ｂと、抵抗素子Ｃとを有する第２実施形態に係る薄膜集積回路装置１０Ｃについて、図５を参照して説明する。なお、この第３実施形態においても、第１実施形態と同じ態様の説明は省略し、異なる態様を中心に説明する。
「ＴＦＴ素子Ａ」は、図５に示すように、透明基板１と、透明基板１上に離間して設けられた透明なソース電極６Ｓ及びドレイン電極６Ｄと、ソース電極６Ｓ及びドレイン電極６Ｄを渡る透明な半導体膜４と、半導体膜４を覆う透明なゲート絶縁膜３Ａと、ゲート絶縁膜３Ａ上に設けられた透明なゲート電極２Ａとで少なくとも構成され、その順で積層方向Ｚに積層されている。図５に示すように、透明基板１上への各層の形成手順は上記第１，第２実施形態とは異なるが、各層の形成材料や形成手段等の技術的事項は同じである。
このＴＦＴ素子Ａにおいて、透明基板１上には、ソース電極６Ｓ及びドレイン電極６Ｄが所定のパターンで形成されるが、そのソース電極６Ｓ及びドレイン電極６Ｄの形成時には、上記第１，第２実施形態と同様、同じ電極材料で、同時に、第２電極６Ｂ、第３電極６Ｅ及び第４電極６Ｆが形成されるとともに、各種配線７，８，９も同時に形成される。その後、そのソース電極６Ｓ及びドレイン電極６Ｄ上には、半導体膜４が所定のパターンで形成され、その半導体膜４を覆うようにゲート絶縁膜３Ａが形成され、そのゲート絶縁膜３Ａ上には、ゲート電極２Ａが所定のパターンで形成される。このゲート電極２Ａの形成時には、同じ電極材料で同時に、配線７’を所定のパターンで形成し、グラウンド配線７にコンタクトホールを介して接続する。
「容量素子Ｂ」と「抵抗素子Ｃ」は、積層方向Ｚの配置が上記第１，第２実施形態とは逆であるだけで、それ以外の形成材料や形成手段は同じである。すなわち、容量素子Ｂにおいて、透明基板１上に設ける第２電極６Ｂは、上記ＴＦＴ素子Ａを構成するドレイン電極６Ｄの形成時にドレイン電極６Ｄと同一材料で同時に形成したものであり、第２電極６Ｂ上に設ける誘電体膜３Ｂは、上記ＴＦＴ素子Ａを構成するゲート絶縁膜３Ａの形成時にそのゲート絶縁膜３Ａと同一材料で同時に形成したものであり、誘電体膜３Ｂ上に設ける第１電極２Ｂは、上記ＴＦＴ素子Ａを構成するゲート電極２Ａの形成時にゲート電極２Ａと同一材料で同時に形成したものである。
抵抗素子Ｃにおいて、第３電極６Ｅと第４電極６Ｆは、ＴＦＴ素子Ａを構成するソース電極６Ｓ及びドレイン電極６Ｄの形成時にそのソース電極６Ｓ及びドレイン電極６Ｄと同一材料で同時に形成したものであり、抵抗体膜４Ｃは、ＴＦＴ素子Ａを構成する半導体膜４の形成時にその半導体膜４と同一材料で同時に形成した後、さらに全面に形成された絶縁膜３のうち抵抗素子Ｃの形成領域の絶縁層（３）を除去してプラズマ処理したものである。
なお、半導体膜４と半導体材料膜（導体化処理後に抵抗体膜４Ｃとなる膜）をパターニングした後の全面に形成した絶縁膜３は、図５に示すように、少なくとも抵抗素子Ｃの形成領域で除去される。抵抗素子Ｃの形成領域で絶縁膜３を除去することにより、その後の導体化処理であるプラズマ処理によって、露出した半導体材料膜を導体化して抵抗体膜４Ｃとすることができる。
以上説明したように、容量素子Ｂと抵抗素子Ｃを構成する各膜は、上記ＴＦＴ素子Ａを構成する膜の形成工程時に同じ厚さで併せて形成されるので、別個独立の工程を要さず、製造上極めて有利である。なお、この第３実施形態では、パッシベーション膜を設けないので、パッシベーション膜の形成工程及びそのパターニングする工程を省略でき、その結果、工程数が減少し、コストと歩留まりの点で有利になる。
［第４実施形態］
次に、トップゲートトップコンタクト構造のＴＦＴ素子Ａと、容量素子Ｂと、抵抗素子Ｃとを有する第２実施形態に係る薄膜集積回路装置１０Ｄについて、図６を参照して説明する。なお、この第４実施形態においても、第１実施形態と同じ態様の説明は省略し、異なる態様を中心に説明する。
「ＴＦＴ素子Ａ」は、図６に示すように、透明基板１と、透明基板１上に設けられた透明な半導体膜４と、半導体膜４上に離間して設けられた透明なソース電極６Ｓ及びドレイン電極６Ｄと、ソース電極６Ｓ及びドレイン電極６Ｄを覆う透明なゲート絶縁膜３Ａと、ゲート絶縁膜３Ａ上に設けられた透明なゲート電極２Ａとで少なくとも構成され、その順で積層方向Ｚに積層されている。図６に示すように、透明基板１上への各層の形成手順は上記第１〜第３実施形態とは異なるが、各層の形成材料や形成手段等の技術的事項は同じである。
このＴＦＴ素子Ａにおいて、透明基板１上には、半導体膜４が所定のパターンで形成され、その半導体膜４上には、ソース電極６Ｓ及びドレイン電極６Ｄが所定のパターンで形成される。そのソース電極６Ｓ及びドレイン電極６Ｄの形成時には、上記第３実施形態と同様、同じ電極材料で、同時に、第２電極６Ｂ、第３電極６Ｅ及び第４電極６Ｆが形成されるとともに、各種配線７，８，９も同時に形成される。その後、そのソース電極６Ｓ及びドレイン電極６Ｄを覆うようにゲート絶縁膜３Ａが形成されそのゲート絶縁膜３Ａ上には、ゲート電極２Ａが所定のパターンで形成される。このゲート電極２Ａの形成時には、同じ電極材料で同時に、配線７’を所定のパターンで形成し、グラウンド配線７にコンタクトホールを介して接続する。
「容量素子Ｂ」と「抵抗素子Ｃ」の積層方向Ｚの配置は上記第３実施形態と同じであり、その形成材料や形成手段も同じである。すなわち、容量素子Ｂにおいて、透明基板１上に設ける第２電極６Ｂは、上記ＴＦＴ素子Ａを構成するドレイン電極６Ｄの形成時にドレイン電極６Ｄと同一材料で同時に形成したものであり、第２電極６Ｂ上に設ける誘電体膜３Ｂは、上記ＴＦＴ素子Ａを構成するゲート絶縁膜３Ａの形成時にそのゲート絶縁膜３Ａと同一材料で同時に形成したものであり、誘電体膜３Ｂ上に設ける第１電極２Ｂは、上記ＴＦＴ素子Ａを構成するゲート電極２Ａの形成時にゲート電極２Ａと同一材料で同時に形成したものである。
抵抗素子Ｃにおいて、第３電極６Ｅと第４電極６Ｆは、ＴＦＴ素子Ａを構成するソース電極６Ｓ及びドレイン電極６Ｄの形成時にそのソース電極６Ｓ及びドレイン電極６Ｄと同一材料で同時に形成したものであり、抵抗体膜４Ｃは、ＴＦＴ素子Ａを構成する半導体膜４の形成時にその半導体膜４と同一材料で同時に形成した後、さらに全面に形成された絶縁膜３のうち抵抗素子Ｃの形成領域の絶縁層（３）を除去してプラズマ処理したものである。
なお、上記第３実施形態の場合と同様、半導体膜４と半導体材料膜（導体化処理後に抵抗体膜４Ｃとなる膜）をパターニングした後の全面に形成した絶縁膜３は、図６に示すように、少なくとも抵抗素子Ｃの形成領域で除去される。抵抗素子Ｃの形成領域で絶縁膜３を除去することにより、その後の導体化処理であるプラズマ処理によって、露出した半導体材料膜を導体化して抵抗体膜４Ｃとすることができる。
以上説明したように、容量素子Ｂと抵抗素子Ｃを構成する各膜は、上記ＴＦＴ素子Ａを構成する膜の形成工程時に同じ厚さで併せて形成されるので、別個独立の工程を要さず、製造上極めて有利である。なお、この第４実施形態では、パッシベーション膜を設けないので、パッシベーション膜の形成工程及びそのパターニングする工程を省略でき、その結果、工程数が減少し、コストと歩留まりの点で有利になる。
こうして構成された第１〜第４実施形態に係る薄膜集積回路装置は、インバータで構成されたゲート論理回路であるので、ＴＦＴ素子Ａと容量素子Ｂ及び／又は抵抗素子Ｃとで基本回路であるインバータを構成することができ、そのインバータでゲート論理回路であるＮＯＲやＮＡＮＤを形成することができる。
［応用例］
図７は、本明に係る薄膜集積回路装置の応用例（ＩＣタグ）の模式的な平面図である。図７に示すＩＣタグ２０は、本発明に係る透明な薄膜集積回路装置１０と、透明なアンテナ２１とを有している。透明なアンテナ２１は、透明導電膜で形成されている。例えば、薄膜集積回路装置１０が上記第１，第２実施形態である場合は、ＴＦＴ素子Ａを構成するゲート電極２Ａの形成時に同じ透明導電材料でアンテナ２１を形成し、一方、薄膜集積回路装置１０が上記第３，第４実施形態である場合も、ＴＦＴ素子Ａを構成するソース電極６Ｓ及びドレイン電極６Ｄの形成時に同じ透明導電材料でアンテナ２１を形成する。
こうすることにより、アンテナ２１についても、ＴＦＴ素子Ａを構成する電極形成工程時に併せて形成できるので、別個独立の工程を要さず、製造上極めて有利である。また、得られたＩＣタグ２０は、全体が透明であるので、商品や商品の包装に設けられた場合でも目立たず、その意匠性を損なうことがない。さらに、目立たない透明で構成されているので、剥がされにくく、盗難防止に対しても有効に機能する。なお、同様の態様は、非接触ＩＣカード等にも適用できることはいうまでもない。
図８は、本発明に係る薄膜集積回路装置の応用例（リングオシレータ）の回路図であり、図９は、図８に示す応用例（リングオシレータ）の模式的な平面図である。なお、図９では、パターン配置を分かりやすくするために、絶縁膜３（ゲート絶縁膜３Ａ、誘電体膜３Ｂ等）とパッシベーション膜５は省略して表している。
図８及び図９に示すリングオシレータ３０は、図１及び図２に示す薄膜集積回路装置１０を複数連結したものであり、全体として負のゲインを持つ複数個の遅延要素をリング状に結合した発振回路である。遅延要素は、本発明の薄膜集積回路装置で構成した奇数個のＮＯＴゲート（図８及び図９では３つのインバータ３１，３２，３３）である。３つのインバータ３１，３２，３３で構成された図８及び図９の例では、インバータ３１，３２の出力は鎖状に別のインバータに入力され、最後のインバータ３３の出力は最初のインバータ３１に入力される。各インバータは有限の遅延時間をもち、最初のインバータ３１への入力から有限の遅延時間後に最後のインバータ３３が最初のインバータ３１への入力の論理否定を出力し、これが再び最初のインバータ３１に入力される。このプロセスが繰り返されて発振する。
以上の各実施形態で説明したように、ＴＦＴ素子Ａと容量素子Ｂ及び／又は抵抗素子Ｃとを有する本発明に係る薄膜集積回路装置は、全体を透明膜で構成したので、意匠性を崩さず、ＲＦＩＤ（特に、無線で電源を生成し、リーダ側でＵＩＤを読み取るリードオンリー型の集積回路）としての機能を備える装置であって、特に盗難防止用のＩＣタグや入退場管理用の非接触ＩＣカード等に好ましく適用できる。透明化については、各電極及び各配線を透明導電膜等の透明電極で構成し、半導体膜を透明な酸化物半導体膜で構成し、抵抗体膜もその半導体膜を導体化処理して構成し、能動素子（ＴＦＴ素子）、受動素子（容量素子、抵抗素子）及び配線の全てを同一基板上にＩｎ−ｐｌａｎｅで形成した点に特徴がある。こうした点は、意匠性の向上、盗難防止機能の向上のみならず、得られる薄膜集積回路装置の歩留まり向上と製造コストの低減の点でも極めて有効である。
また、本発明に係る薄膜集積回路装置は、ＴＦＴ素子Ａを各種のＴＦＴ構造に対して適用でき、いずれの構造でも透明な薄膜集積回路装置とすることができる。特に、図１及び図３に示す擬似ボトムゲートトップコンタクト構造のＴＦＴ素子１０Ａは、透明なパッシベーション膜５が有するソース電極接続部４’及びドレイン電極接続部４’にコンタクトホールを介してソース電極６Ｓとドレイン電極６Ｄが形成されているので、周知のボトムゲートトップコンタクト構造のＴＦＴとは構成が異なり、特徴的な構造形態及び製造手順を有するものとなっている。
また、本発明に係る薄膜集積回路装置の製造方法では、ＴＦＴ素子Ａ、容量素子Ｂ及び抵抗素子Ｃが透明基板１の面内方向に設けられているので、薄膜作成技術によって製造しやすい構造形態を呈し、その結果、全体として透明な薄膜集積回路装置を効率的な手段で低コストで製造することができる。さらに、容量素子Ｂ及び／又は抵抗素子Ｃを構成する全ての膜をＴＦＴ素子Ａを構成する透明膜と同時に同一プレーンに形成するので、フォトリソグラフィを共有でき、容量素子Ｂや抵抗素子Ｃのみを形成するための別個のフォトリソグラフィを行う必要がない。その結果、歩留まりがよく、低コストで薄膜集積回路装置を製造することができる。
代表的な例を挙げて本発明を更に詳しく説明する。なお、本発明は以下の例に限定解釈されることはない。
［実施例１］
図１及び図３に示す第１実施形態に係る薄膜集積回路装置１０Ａを作製した。先ず、厚さ０．７ｍｍのガラス基板１上に、厚さ１００ｎｍのＩＴＯ（インジウム錫オキサイド）をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして所定パターンのゲート電極２Ａを形成した。このゲート電極形成時に、容量素子Ｂを構成する第１電極２Ｂと配線７，８とを厚さ１００ｎｍの所定パターンでそれぞれ形成した。
次に、各電極を含む全面上に、絶縁膜３として厚さ２００ｎｍのＳｉＯ２膜をスパッタリング法で成膜し、その後、フォトリソグラフィにより配線７，８上にコンタクトホールを形成した。このＳｉＯ２膜は、ＴＦＴ素子Ａにおいてはゲート絶縁膜３Ａとなり、容量素子Ｂにおいては誘電体膜３Ｂとなる。ＳｉＯ２膜や上記ＩＴＯ膜のパターニングは、ＣＦ４ガスをエッチングガスとして用いたドライエッチングで行った。なお、このパターニングは、緩衝フッ酸（バッファードフッ酸）を用いたウエットエッチングで行うこともできる。
次に、絶縁膜３上に、厚さ２０ｎｍ〜５０ｎｍの範囲のＩｎＧａＺｎＯ系酸化物膜をスパッタリング法（組成例：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いた）で成膜し、その後、フォトリソグラフィによりパターニングした。パターニングは、シュウ酸を含む酸性混合溶液を用いたウエットエッチングで行った。この酸化物半導体膜は、ＴＦＴ素子Ａにおいては半導体膜４となる。なお、抵抗素子Ｃ部では、後述するプラズマ処理によって酸化物半導体材料膜が導体化して抵抗体膜４Ｃとなる。
次に、全面に感光性塗布型絶縁材料（例えば、新日鐵化学製カルドアクリル系ポリマーＶ２５９）を塗布して厚さ１０００ｎｍの絶縁膜を形成し、その後にパターニングして半導体膜４を覆うパッシベーション膜５を形成した。ここでのパターニングは、半導体膜４にソース電極６Ｓ及びドレイン電極６Ｄを接続するコンタクトホールを形成するとともに、少なくとも抵抗素子Ｃ部での酸化物半導体材料膜上の絶縁膜３を除去するために行う。
次に、プラズマ処理を行った。プラズマ処理により、パッシベーション膜５が設けられていない抵抗素子部に形成した酸化物半導体材料膜は導体化し、抵抗体膜４Ｃとなる。このプラズマ処理は、ＣＦ４又はＣＨＦ３のフッ素系ガス（Ａｒガスでも可能）雰囲気中でプラズマ照射を行うことにより、酸化物半導体膜中に酸素欠損が生じさせることができ、その結果、半導体特性から導体特性に変化させることができる。なお、ＴＦＴ素子Ａ部では、このプラズマ処理により、コンタクトホールの形成部位で露出した半導体膜４は導体化し、その後に形成されるソース電極６Ｓ及びドレイン電極６Ｄとの接続を良好なものにすることができ、また、パッシベーション膜５で覆われたチャネル領域４Ａはパッシベーション膜５で保護されて半導体特性を損なわない。
抵抗体膜４Ｃの抵抗は、膜の厚さ、プラズマ処理条件、プラズマ処理による導体化の程度、平面視での面積等によって調整でき、例えばインバータの抵抗として用いる場合には、例えば１０ｋΩ〜１００ｋΩ程度のシート抵抗となるように形成することができる。なお、この実施例での条件は、ＣＦ４ガスの環境下、５ｍＷ／ｍｍ２のＲＦ出力で３００ｓｅｃとした。
最後に、厚さ２００ｎｍのＩＺＯをスパッタリング法で形成した後にフォトリソグラフィでパターニングし、ソース電極６Ｓ及びドレイン電極６Ｄを形成するとともに、容量素子Ｂを構成する第１電極２Ｂと第２電極６Ｂの形成、抵抗素子Ｃを構成する第３電極６Ｂと第４電極６Ｆの形成、配線７、８への接続配線の形成、及び配線９の形成を、同一材料で同時に行った。こうして実施例１に係る薄膜集積回路装置を作製した。
得られた薄膜集積回路装置の透明性について評価した。この薄膜集積回路装置を構成する各膜の屈折率は、既述の表１に記載したとおりである。光学式膜厚測定システム（ＳＣＩ社製のＦｉｌｍｔｅｋ）により測定した。ここで、透明性とは，可視光領域において下地との屈折率差が０．５以内でかつ、各膜の屈折率が２以下となるように定義する。
１ 透明基板
２Ａ ゲート電極
２Ａ’ ゲート電極用配線
２Ｂ 第１電極
２Ｂ’ グラウンド配線
３ 絶縁膜
３Ａ ゲート絶縁膜
３Ｂ 誘電体膜
４ 半導体膜
４Ａ チャネル領域
４Ａ’ 電極接続領域
５ パッシベーション膜
６Ｓ ソース電極
６Ｄ ドレイン電極
６Ｂ 第２電極
６Ｂ’ 配線
６Ｅ 第３電極
６Ｆ 第４電極
７ グラウンド配線
７’ 配線
８ 電源配線
９ 配線
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 薄膜集積回路装置
２０ 非接触ＩＣタグ（非接触ＩＣカード）
２１ アンテナ
３０ リングオシレータ
３１，３２，３３ インバータ
Ａ 薄膜トランジスタ素子（ＴＦＴ素子）
Ｂ 容量素子
Ｃ 抵抗素子
ＶＤＤ 電源
ＧＮＤ グラウンド
Ｘ，Ｙ 面内方向
Ｚ 積層方向

Claims (14)

  1. 透明基板上に少なくとも薄膜トランジスタ素子と容量素子及び抵抗素子とをこの順で有し、
    前記薄膜トランジスタ素子を構成するゲート電極、ゲート絶縁膜、半導体膜、ソース電極及びドレイン電極がいずれも透明膜であり、
    前記容量素子を構成する誘電体膜が前記ゲート絶縁膜と同一材料であり、該誘電体膜を積層方向に挟む一方の第１電極が前記ゲート電極と同一材料で、他方の第２電極が前記ソース電極及びドレイン電極と同一材料であり、
    前記抵抗素子を構成する抵抗体膜が前記半導体膜と同一材料であり、該抵抗体膜を面内方向に挟む第３電極と第４電極が前記ソース電極及びドレイン電極と同一材料である薄膜集積回路装置と、
    透明導電材料で形成した透明アンテナを有することを特徴とするＩＣタグ。
  2. 前記半導体膜が酸化物半導体膜である、請求項１に記載のＩＣタグ。
  3. 前記抵抗素子を構成する抵抗体膜は、前記半導体膜と同一材料からなる膜を導体化処理してなる膜である、請求項１又は２に記載のＩＣタグ。
  4. 前記第２電極と前記第３電極とが前記透明基板上又は前記絶縁膜上で電気的に接続されている、請求項１〜３のいずれか１項に記載のＩＣタグ。
  5. 前記薄膜トランジスタ素子、前記容量素子及び前記抵抗素子が前記透明基板の面内方向に設けられている、請求項１〜４のいずれか１項に記載のＩＣタグ。
  6. 前記薄膜トランジスタ素子は、ボトムゲートトップコンタクト構造、ボトムゲートボトムコンタクト構造、トップゲートトップコンタクト構造又はトップゲートボトムコンタクト構造である、請求項１〜５のいずれか１項に記載のＩＣタグ。
  7. 前記薄膜トランジスタ素子は、透明基板と、該透明基板上に設けられた透明なゲート電極と、該ゲート電極を覆う透明なゲート絶縁膜と、該ゲート絶縁膜上に設けられた透明な半導体膜と、該半導体膜のソース電極接続部及びドレイン電極接続部にコンタクトホールを有する透明なパッシベーション膜と、該ソース電極接続部に接続する透明なソース電極と、該ドレイン電極接続部に接続する透明なドレイン電極とで少なくとも構成され、その順で積層方向に積層されている、請求項１〜５のいずれか１項に記載のＩＣタグ。
  8. インバータで構成されたゲート論理回路である、請求項１〜７のいずれか１項に記載のＩＣタグ。
  9. 盗難防止用である、請求項１〜８のいずれか１項に記載のＩＣタグ。
  10. 薄膜集積回路装置、及び透明導電材料で形成した透明アンテナを有するＩＣタグの製造方法であって、
    薄膜集積回路装置は、透明基板の面内方向に少なくとも薄膜トランジスタ素子と容量素子及び抵抗素子とをこの順で有し、
    前記薄膜トランジスタ素子を構成するゲート電極、ゲート絶縁膜、半導体膜、ソース電極及びドレイン電極をいずれも透明膜で形成し、
    前記容量素子を構成する誘電体膜を前記ゲート絶縁膜と同一材料で同時に形成し、該誘電体膜を積層方向に挟む一方の第１電極を前記ゲート電極と同一材料で同時に形成し、且つ他方の第２電極を前記ソース電極及びドレイン電極と同一材料で同時に形成し、
    前記抵抗素子を構成する抵抗体膜を前記半導体膜と同一材料で同時に形成し、該抵抗体膜を面内方向に挟む第３電極と第４電極を前記ソース電極及びドレイン電極と同一材料で同時に形成する、ＩＣタグの製造方法。
  11. 前記抵抗体膜を、アルゴンガス又はＣを含むフッ素系ガスを用いたプラズマ処理で導体化して形成する、請求項１０に記載のＩＣタグの製造方法。
  12. 前記半導体膜が酸化物半導体膜である、請求項１０又は１１に記載のＩＣタグの製造方法。
  13. 前記薄膜トランジスタ素子は、ボトムゲートトップコンタクト構造、ボトムゲートボトムコンタクト構造、トップゲートトップコンタクト構造又はトップゲートボトムコンタクト構造である、請求項１０〜１２のいずれか１項に記載のＩＣタグの製造方法。
  14. 前記ＩＣタグの形成工程を、透明基板上に透明なゲート電極を形成する工程と、該ゲート電極を覆う透明なゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に透明な半導体膜を形成する工程と、該半導体膜のソース電極接続部及びドレイン電極接続部にコンタクトホールを有する透明なパッシベーション膜を形成する工程と、該ソース電極接続部に接続する透明なソース電極を形成する工程と、該ドレイン電極接続部に接続する透明なドレイン電極を形成する工程と、で構成する、請求項１０〜１２のいずれか１項に記載のＩＣタグの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011096286A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and semiconductor device
CN102184864A (zh) * 2011-04-15 2011-09-14 福建华映显示科技有限公司 薄膜晶体管及其制造方法
JP6231735B2 (ja) * 2011-06-01 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
US9276126B2 (en) * 2012-01-31 2016-03-01 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
JP6022838B2 (ja) * 2012-07-20 2016-11-09 株式会社半導体エネルギー研究所 酸化物半導体膜の評価方法
JP2016001712A (ja) * 2013-11-29 2016-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6481517B2 (ja) * 2015-06-02 2019-03-13 凸版印刷株式会社 非接触型情報媒体
ES2844849T3 (es) 2015-06-02 2021-07-22 Toppan Printing Co Ltd Medio de información de tipo sin contacto
EP3607192A4 (en) 2017-04-06 2020-12-23 GE Global Sourcing LLC PROCESS AND SYSTEMS FOR MULTI-STAGE EXHAUST GAS COOLER
GB2576950B (en) 2018-09-10 2022-03-02 Pragmatic Printing Ltd Electronic circuit and method of manufacture
CN110233147B (zh) * 2019-05-08 2021-03-09 福建省福联集成电路有限公司 一种叠状电感及制作方法
GB2610886B (en) * 2019-08-21 2023-09-13 Pragmatic Printing Ltd Resistor geometry
GB2587793B (en) * 2019-08-21 2023-03-22 Pragmatic Printing Ltd Electronic circuit comprising transistor and resistor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02120888A (ja) * 1988-10-31 1990-05-08 Tokyo Electric Co Ltd 画像表示装置
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP5053537B2 (ja) * 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
JP5127161B2 (ja) * 2005-05-30 2013-01-23 株式会社半導体エネルギー研究所 半導体装置
JP2007134482A (ja) * 2005-11-10 2007-05-31 Toppan Printing Co Ltd 薄膜トランジスタ装置およびその製造方法、並びに、それを使用した薄膜トランジスタアレイおよび薄膜トランジスタディスプレイ
JP5250944B2 (ja) * 2006-04-28 2013-07-31 凸版印刷株式会社 構造体、透過型液晶表示装置、半導体回路の製造方法および透過型液晶表示装置の製造方法
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置

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