Nothing Special   »   [go: up one dir, main page]

JP5618521B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP5618521B2
JP5618521B2 JP2009257881A JP2009257881A JP5618521B2 JP 5618521 B2 JP5618521 B2 JP 5618521B2 JP 2009257881 A JP2009257881 A JP 2009257881A JP 2009257881 A JP2009257881 A JP 2009257881A JP 5618521 B2 JP5618521 B2 JP 5618521B2
Authority
JP
Japan
Prior art keywords
single crystal
crystal semiconductor
substrate
base substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009257881A
Other languages
English (en)
Other versions
JP2010153811A (ja
Inventor
哲弥 掛端
哲弥 掛端
貴史 工藤
貴史 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2009257881A priority Critical patent/JP5618521B2/ja
Publication of JP2010153811A publication Critical patent/JP2010153811A/ja
Application granted granted Critical
Publication of JP5618521B2 publication Critical patent/JP5618521B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Electroluminescent Light Sources (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

本発明は、絶縁層を介して半導体層が設けられた基板の作製方法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の作製方法に関する。また、絶縁層を介して半導体層が設けられた基板を用いた半導体装置の作製方法に関する。
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層が存在するＳＯＩ基板を使った集積回路が開発されている。ＳＯＩ基板を使うことで、トランジスタのドレインと基板間における寄生容量が低減されるため、ＳＯＩ基板は半導体集積回路の性能を向上させるものとして注目されている。
ＳＯＩ基板を製造する方法の１つに、スマートカット（登録商標）法が知られている（例えば、特許文献１参照）。スマートカット法によるＳＯＩ基板の作製方法の概要を以下に説明する。まず、シリコンウエハにイオン注入法を用いて水素イオンを注入することによって表面から所定の深さに微小気泡層を形成する。次に、酸化シリコン膜を介して、水素イオンを注入したシリコンウエハを別のシリコンウエハに接合させる。その後、熱処理を行うことにより、微小気泡層が劈開面となり、水素イオンが注入されたシリコンウエハの一部が微小気泡層を境に薄膜状に分離し、接合させた別のシリコンウエハ上に単結晶シリコン膜を形成することができる。ここで、スマートカット法は水素イオン注入剥離法と呼ぶこともある。
また、このようなスマートカット法を用いて単結晶シリコン層をガラスからなるベース基板上に形成する方法が提案されている。ガラス基板はシリコンウエハよりも大面積化が容易であり、且つ、安価であるため、主に、液晶表示装置等の製造の際に用いられている。このようなガラス基板をベース基板として用いることにより、大面積で安価なＳＯＩ基板を作製することが可能となる。
特開平０５−２１１１２８号公報
単結晶シリコン層をガラスからなるベース基板に形成する方法では、シリコンウエハにレーザを用いて貼り合わせ面に印字した場合、印字部分は中央部がへこみ（凹部）、周辺部が盛り上がってしまう形状（凸部）となってしまうため、うまく貼り合わせることができない。
ベース基板に単結晶シリコン層を転載した後にレーザを用いてベース基板に印字をすると、印字ドット周辺部の単結晶シリコン層の膜飛びが起きたり、単結晶シリコン層表面にガラス片などが付着するなど問題となる。
ベース基板にシリコンウエハの情報をレーザマークにより残す方法を提供する。
シリコンウエハの貼り合わせ面にレーザを用いて印字を行い、その後ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりシリコンウエハ表面を研磨し、印字ドット周辺部の凸部を取り除いた後に、ベース基板に貼り合わせる。ＣＭＰで研磨した後も、化学的エッチング作用により、印字ドット凹部はある程度残っているので、転載時にその部分だけ転載されずに、ベース基板に情報が残ることとなる。
上記課題を解決するための本発明の一形態の半導体装置の作製方法は、単結晶半導体基板にレーザを用いて印字し、印字部の周辺部に凸部を発生させ、ケミカルメカニカルポリッシングにより単結晶半導体基板を研磨し、凸部を平坦化し、単結晶半導体基板中に脆化領域を形成し、ベース基板と単結晶半導体基板の表面を貼り合わせ、ベース基板と単結晶半導体基板を加熱し、ベース基板上に印字部を除いて単結晶半導体層を残すことを特徴とする。
上記において、ベース基板は透光性を有することを特徴とする。
上記課題を解決するための本発明の一形態の半導体装置の作製方法は、単結晶半導体基板にレーザを用いて印字をし、印字部の周辺部に凸部を発生させ、ケミカルメカニカルポリッシングにより単結晶半導体基板を研磨し、凸部を平坦化し、単結晶半導体基板中に第１の脆化領域を形成し、第１のベース基板と単結晶半導体基板の表面を貼り合わせ、第１のベース基板と単結晶半導体基板を加熱し、第１のベース基板上に印字部を除いて第１の単結晶半導体層を残し、ケミカルメカニカルポリッシングにより単結晶半導体基板を研磨し、単結晶半導体基板を平坦化し、単結晶半導体基板中に第２の脆化領域を形成し、第２のベース基板と単結晶半導体基板の表面を貼り合わせ、第２のベース基板と単結晶半導体基板を加熱し、第２のベース基板上に印字部を除いて第２の単結晶半導体層を残すことを特徴とする。
上記において、凸部は半導体基板の表面から０．１μｍ以上５μｍ以下の高さであることを特徴とする。
上記において、印字は０．５μｍ以上１０μｍ以下の深さで行われることを特徴とする。
上記課題を解決するための本発明の一形態の半導体装置の作製方法は、単結晶半導体基板にレーザを用いて第１の印字をし、第１の印字部の周辺部に第１の凸部を発生させ、ケミカルメカニカルポリッシングにより単結晶半導体基板を研磨し、第１の凸部を平坦化し、単結晶半導体基板中に第１の脆化領域を形成し、第１のベース基板と単結晶半導体基板の表面を貼り合わせ、第１のベース基板と単結晶半導体基板を加熱し、第１のベース基板上に第１の印字部を除いて第１の単結晶半導体層を残し、単結晶基板にレーザを用いて第２の印字をし、第２の印字部の周辺部に第２の凸部を発生させ、ケミカルメカニカルポリッシングにより単結晶半導体基板を研磨し、第２の凸部を平坦化し、単結晶半導体基板中に第２の脆化領域を形成し、第２のベース基板と単結晶半導体基板の表面を貼り合わせ、第２のベース基板と単結晶半導体基板を加熱し、第２のベース基板上に第１の印字部と第２の印字部を除いて第２の単結晶半導体層を残すことを特徴とする。
上記において、第１の凸部および第２の凸部は半導体基板の表面から０．１μｍ以上５μｍ以下の高さであることを特徴とする。
上記において、第１の印字および第２の印字は０．５μｍ以上１０μｍ以下の深さで行われることを特徴とする。
上記において、第１のベース基板および第２のベース基板は、透光性を有していることを特徴とする。
本発明の一形態により、ベース基板にシリコンウエハの情報が残り、工程管理が容易になる。また、レーザを用いて印字を行っても、印字によるパーティクルの影響（貼り合わせ不良、単結晶シリコン層の表面にガラス片が載るなど）を抑えることができる。
本発明の一形態により、透光性の基板に転写することにより、視認で情報が確認できる。
実施の形態１について説明する図。 実施の形態１および２について説明する図。 実施の形態１について説明する図。 実施の形態２について説明する図。 実施の形態３について説明する図。 実施の形態３について説明する図。 マイクロプロセッサの構成例を説明する図。 半導体装置の構成例を説明する図。 液晶表示装置について説明する図。 ＥＬ表示装置について説明する図。 本発明の一形態を適用した携帯電話を説明する図。 ＣＭＰ処理前の印字部を観察した図。 ＣＭＰ処理後の印字部を観察した図。 ＣＭＰ処理前の段差プロファイルを示す図。 ＣＭＰ処理後の段差プロファイルを示す図。 ＣＭＰ処理前処理後の段差プロファイルを示す図。 転写後の基板につけられたレーザマーカーを示す図。
本発明の一形態の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
（実施の形態１）
本実施の形態では、ＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。具体的には、スマートカット法を用いてベース基板上に絶縁層を介して単結晶半導体層を形成する工程に関して説明する。
まず、単結晶半導体基板１００を準備する（図３（Ａ）参照）。貼り合わせ面に、レーザ（例としてＮｄ：ＹＶＯ４レーザの第二高調波 ５３２ｎｍ）を用いて０．５〜１０μｍほどの深さで印字を行う。印字は例えばシリコンウエハＩＤ、ロットＮｏ．、基板の再生回数、などを印字する（図１（Ａ）参照）。ここで左右反転状態の文字を印字することで、転載後ベース基板上で文字が読み取りやすい（図２（Ａ）参照）。
ＣＭＰにより貼り合わせ面を研磨する。ＣＭＰを用いることで、機械的研磨により貼り合わせ面は研磨され、印字周辺部は凸部（０．１μｍ〜５μｍ）が除去され、また、化学的研磨により印字中央部の凹部はそのまま残る（図１（Ｂ））。機械的研磨と化学的研磨の研磨割合を変化させることで、凹部の深さを変えることができる。
単結晶半導体基板１００として、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板も用いることができる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板１００の形状は円形に限られず、例えば、矩形状等に加工して用いることも可能である。
次に、ベース基板１２０を準備する（図３（Ｂ）参照）。
ベース基板１２０として、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。他にも、ベース基板１２０として単結晶半導体基板（例えば、単結晶シリコン基板等）を用いてもよい。本実施の形態では、ガラス基板を用いる場合について説明する。ベース基板１２０として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。また、透光性を有するガラス基板を用いることにより、レーザマークが視認できる。
次に、単結晶半導体基板１００の表面から所定の深さに結晶構造が損傷された脆化領域１０４を形成し、その後、絶縁層１０２を介して単結晶半導体基板１００とベース基板１２０とを貼り合わせる（図１（Ｃ）、図３（Ｃ）参照）。
脆化領域１０４は、運動エネルギーを有する水素等のイオンを単結晶半導体基板１００に照射することにより形成することができる。
絶縁層１０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の絶縁層を単層、又は積層させて形成することができる。これらの膜は、熱酸化法、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。
本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
次に、熱処理を行い脆化領域１０４にて分離することにより、ベース基板１２０上に、絶縁層１０２を介して単結晶半導体層１２４を設ける（図３（Ｄ）参照）。
加熱処理を行うことで、脆化領域１０４に形成されている微小な孔には添加された元素が析出し、内部の圧力が上昇する。圧力の上昇により、脆化領域１０４の微小な孔に体積変化が起こり、脆化領域１０４に亀裂が生じるので、脆化領域１０４に沿って単結晶半導体基板１００が分離する。絶縁層１０２はベース基板１２０に接合しているので、ベース基板１２０上には単結晶半導体基板１００から分離された単結晶半導体層１２４が形成される。
この様にして、ベース基板上に単結晶半導体層が転写され、単結晶半導体基板につけられたマークも転写される（図１（Ｄ）、図２（Ｂ）参照）。単結晶半導体基板は、その後再びレーザを用いて印字が行われ、ＣＭＰなどの再生処理に回される。再生処理と同時にレーザマークを印字する工程が行われるため、効率がよい。再生処理された半導体基板は本実施の形態の最初に戻り、新たな半導体基板として用いられる。
また、レーザマークを印字した後に削りカスである微小なゴミが単結晶半導体基板に付着するがＣＭＰすることで、これが除去される。これは、転写後にレーザマークする方法と比べて有利な効果である。なぜなら、転写後にレーザマークした場合、削りカスである微小なゴミを取り除くための洗浄の工程が必要になるからである。微小なゴミが半導体層に付着すると、レーザ処理（再結晶化等）を行う時に欠陥を生じさせる原因になる。本願発明では、この洗浄の工程を省略することができる。
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
（実施の形態２）
本実施の形態では、単結晶半導体基板１００とベース基板１２０との貼り合わせに関して図面を参照して詳細に説明する。
まず、単結晶半導体基板１００を準備する（図４（Ａ−１）参照）。貼り合わせ面に、レーザ（例としてＮｄ：ＹＶＯ４レーザの第二高調波 ５３２ｎｍ）を用いて０．５〜１０μｍほどの深さで印字を行う。印字は例えばシリコンウエハＩＤ、ロットＮｏ．、基板の再生回数、などを印字する。ここで左右反転状態の文字を印字することで、転載後ベース基板上で文字が読み取りやすい。
ＣＭＰにより貼り合わせ面を研磨する。ＣＭＰを用いることで、機械的研磨により貼り合わせ面は研磨され、印字周辺部は凸部（０．１μｍ〜５μｍ）が除去され、また、化学的研磨により印字中央部の凹部はそのまま残る（図１（Ｂ））。機械的研磨と化学的研磨の研磨割合を変化させることで、凹部の深さを変えることができる。
次に、貼り合わせ工程にはいる。単結晶半導体基板１００の貼り合わせ面（表面）は、あらかじめ硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）などを用いて適宜洗浄することが汚染除去の点から好ましい。また、希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
次に、単結晶半導体基板１００の表面に酸化膜１３２を形成する（図４（Ａ−２）参照）。
酸化膜１３２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等の単層、又はこれらを積層させた膜を用いることができる。これらの膜は、熱酸化法、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。
本実施の形態では、単結晶半導体基板１００に熱酸化処理を行うことにより酸化膜１３２（ここでは、ＳｉＯｘ膜）を形成する（図４（Ａ−２）参照）。
また、熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板１００に熱酸化処理（ＨＣｌ酸化）を行うことによって酸化された酸化膜１３２を形成する。この場合、酸化膜１３２は、塩素原子を含有した膜となる。
酸化膜１３２中に含有された塩素原子は、歪みを形成する。その結果、酸化膜１３２の水分に対する吸収割合が向上し、拡散速度が増大する。つまり、酸化膜１３２表面に水分が存在する場合に、当該表面に存在する水分を酸化膜１３２中に素早く吸収し、拡散させることができる。
熱酸化処理の一例としては、酸素に対し塩化水素（ＨＣｌ）を０．５〜１０体積％（好ましくは３体積％）の割合で含む酸化性雰囲気中で、９００℃〜１１５０℃の温度（代表的には１０００℃）で行うことができる。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）、例えば１００ｎｍの厚さとする。
本実施の形態では、酸化膜１３２に含まれる塩素原子の濃度を１×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３となるように制御することが好ましい。酸化膜１３２に塩素原子を含有させることによって、外因性不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して単結晶半導体基板１００が汚染されることを防止する効果を奏する。
また、酸化膜１３２として、ＨＣｌ酸化などによって膜中に塩素等のハロゲンを含ませることにより、単結晶半導体基板に悪影響を与える不純物（例えば、Ｎａ等の可動イオン）をゲッタリングすることができる。つまり、酸化膜１３２を形成した後に行われる熱処理により、単結晶半導体基板に含まれる不純物が酸化膜１３２に析出し、ハロゲン（例えば塩素）と反応して捕獲されることとなる。それにより酸化膜１３２中に捕集した当該不純物を固定して単結晶半導体基板１００の汚染を防ぐことができる。また、酸化膜１３２はガラス基板と貼り合わせた場合に、ガラスに含まれるＮａ等の不純物を固定する膜として機能しうる。
特に、酸化膜１３２として、ＨＣｌ酸化などによって膜中に塩素等のハロゲンを含ませることは、半導体基板の洗浄が不十分である場合や、繰り返し再利用して用いられる半導体基板の汚染除去に有効となる。
なお、酸化膜１３２に含有させるハロゲン原子としては塩素原子に限られない。酸化膜１３２にフッ素原子を含有させてもよい。例えば、単結晶半導体基板１００表面にＨＦ溶液に浸漬した後に酸化性雰囲気中で熱酸化処理を行うことや、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行えばよい。
次に、運動エネルギーを有するイオンを単結晶半導体基板１００に照射することで、単結晶半導体基板１００の所定の深さに結晶構造が損傷された脆化領域１０４を形成する（図４（Ａ−３）参照）。図４（Ａ−３）に示すように、酸化膜１３２を介して、加速されたイオン１０３を単結晶半導体基板１００に照射することで、単結晶半導体基板１００の表面から所定の深さの領域にイオン１０３が添加され、脆化領域１０４を形成することができる。イオン１０３は、ソースガスを励起して、ソースガスのプラズマを生成し、このプラズマに含まれるイオンを、電界の作用によりプラズマから引き出して、加速したイオンである。
脆化領域１０４が形成される領域の深さは、イオン１０３の運動エネルギー、質量と電荷、イオン１０３の入射角によって調節することができる。運動エネルギーは加速電圧、ドーズ量などにより調節できる。イオン１０３の平均侵入深さとほぼ同じ深さの領域に脆化領域１０４が形成される。そのため、イオン１０３を添加する深さで、単結晶半導体基板１００から分離される単結晶半導体層の厚さを決めることができる。この単結晶半導体層の厚さが１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下になるように、脆化領域１０４が形成される深さを調節する。
脆化領域１０４の形成は、イオンドーピング処理で行うことができる。イオンドーピング処理には、イオンドーピング装置を用いて行うことができる。イオンドーピング装置の代表的な装置は、プロセスガスをプラズマ励起して生成された全てのイオン種をチャンバー内に配置された被処理体に照射する非質量分離型の装置である。非質量分離型の装置であるのは、プラズマ中のイオン種を質量分離しないで、全てのイオン種を被処理体に照射しているからである。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置は、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する装置である。
イオンドーピング装置は、被処理物を配置するチャンバー、所望のイオンを発生させるイオン源、イオンを加速し照射するための加速機構等から構成されている。イオン源は、所望のイオン種を生成するためのソースガスを供給するガス供給装置や、ソースガスを励起してプラズマを生成させるための電極等から構成されている。プラズマを形成するための電極として、フィラメント型の電極や容量結合高周波放電用の電極等が用いられる。加速機構は、引出電極、加速電極、減速電極、接地電極等の電極や、これらの電極に電力を供給するための電源等で構成される。加速機構を構成する電極には複数の開口やスリットが設けられており、イオン源で生成されたイオンは電極に設けられた開口やスリットを通過して加速される。なお、イオンドーピング装置の構成は上述したものに限定されず、必要に応じた機構が設けられる。
本実施形態では、イオンドーピング装置で、水素を単結晶半導体基板１００に添加する。プラズマソースガスとして水素を含むガスを供給する。例えば、Ｈ２を供給する。水素ガスを励起してプラズマを生成し、質量分離せずに、プラズマ中に含まれるイオンを加速し、加速されたイオンを単結晶半導体基板１００に照射する。
イオンドーピング装置において、水素ガスから生成されるイオン種（Ｈ＋、Ｈ２ ＋、Ｈ３ ＋）の総量に対してＨ３ ＋の割合が５０％以上とする。より好ましくは、そのＨ３ ＋の割合を８０％以上とする。イオンドーピング装置は質量分離を行わないため、プラズマ中に生成される複数のイオン種のうち、１つ（Ｈ３ ＋）を５０％以上とすることが好ましく、８０％以上とすることが好ましい。同じ質量のイオンを照射することで、単結晶半導体基板１００の同じ深さに集中させてイオンを添加することができる。
脆化領域１０４を浅い領域に形成するためには、イオン１０３の加速電圧を低くする必要があるが、プラズマ中のＨ３ ＋イオンの割合を高くすることで、原子状水素（Ｈ）を効率よく、単結晶半導体基板１００に添加できる。Ｈ３ ＋イオンはＨ＋イオンの３倍の質量を持つことから、同じ深さに水素原子を１つ添加する場合、Ｈ３ ＋イオンの加速電圧は、Ｈ＋イオンの加速電圧の３倍にすることが可能となる。イオンの加速電圧を大きくできれば、イオンの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。
イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてＨ３ ＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。また、イオンドーピング装置を用いた場合、重金属も同時に導入されるおそれがあるが、塩素原子を含有する酸化膜１３２を介してイオンの照射を行うことによって、上述したようにこれらの重金属による単結晶半導体基板１００の汚染を防ぐことができる。
なお、加速されたイオン１０３を単結晶半導体基板１００に照射する工程は、イオン注入装置で行うこともできる。イオン注入装置は、チャンバー内に配置された被処理体に、ソースガスをプラズマ励起して生成された複数のイオン種を質量分離し、特定のイオン種を照射する質量分離型の装置である。したがって、イオン注入装置を用いる場合は、水素ガスやＰＨ３を励起して生成されたＨ＋イオンおよびＨ２ ＋イオンを質量分離して、Ｈ＋イオンまたはＨ２ ＋イオンの一方のイオンを加速して、単結晶半導体基板１００に照射する。
次に、ベース基板１２０を準備する（図４（Ｂ−１）参照）。
ベース基板１２０は、絶縁体でなる基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。本実施の形態では、ガラス基板を用いる場合について説明する。ベース基板１２０として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
また、ベース基板１２０を用いるに際し、ベース基板１２０の表面をあらかじめ洗浄することが好ましい。具体的には、ベース基板１２０を、塩酸過水（ＨＰＭ）、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて超音波洗浄を行う。例えば、ベース基板１２０の表面に塩酸過水を用いて超音波洗浄を行うことが好ましい。このような洗浄処理を行うことによって、ベース基板１２０表面の平坦化や残存する研磨粒子を除去することができる。
次に、ベース基板１２０の表面に窒素含有層１２１（例えば、窒化シリコン膜又は窒化酸化シリコン膜等の窒素を含有する絶縁膜）を形成する（図４（Ｂ−２）参照）。
本実施の形態において、窒素含有層１２１は、単結晶半導体基板１００上に設けられた酸化膜１３２と貼り合わされる層（接合層）となる。また、窒素含有層１２１は、後にベース基板上に単結晶構造を有する単結晶半導体層を設けた際に、ベース基板に含まれるＮａ（ナトリウム）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層として機能する。
また、単結晶半導体基板１００とベース基板１２０との貼り合わせ不良を抑制するには、窒素含有層１２１の表面を平滑化することが好ましい。具体的には、窒素含有層１２１の表面の平均面粗さ（Ｒａ）を０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）を０．６０ｎｍ以下、より好ましくは、平均面粗さを０．３５ｎｍ以下、自乗平均粗さを０．４５ｎｍ以下となるように窒素含有層１２１を形成する。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲で設けることが好ましい。
次に、単結晶半導体基板１００の表面とベース基板１２０の表面とを対向させ、酸化膜１３２の表面と窒素含有層１２１の表面とを接合させる（図４（Ｃ）参照）。
ここでは、単結晶半導体基板１００とベース基板１２０を酸化膜１３２と窒素含有層１２１を介して密着させた後、単結晶半導体基板１００の一箇所に１〜５００Ｎ／ｃｍ２、好ましくは１〜２０Ｎ／ｃｍ２程度の圧力を加える。圧力を加えた部分から酸化膜１３２と窒素含有層１２１とが接合しはじめ、自発的に接合が形成され全面におよぶ。この接合工程は、ファンデルワールス力や水素結合が作用しており、加熱処理を伴わず、常温で行うことができるため、ベース基板１２０に、ガラス基板のように耐熱温度が低い基板を用いることができる。
なお、単結晶半導体基板１００とベース基板１２０との貼り合わせを行う前に、単結晶半導体基板１００上に形成された酸化膜１３２と、ベース基板１２０上に形成された窒素含有層１２１の表面処理を行うことが好ましい。
表面処理としては、プラズマ処理、オゾン処理、メガソニック洗浄、２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）又はこれらの方法を組み合わせて行うことができる。特に、酸化膜１３２、窒素含有層１２１の少なくとも一方の表面にプラズマ処理を行った後に、オゾン処理、メガソニック洗浄、２流体洗浄等を行うことによって、酸化膜１３２、窒素含有層１２１表面の有機物等のゴミを除去し、表面を親水化することができる。その結果、酸化膜１３２と窒素含有層１２１の接合強度を向上させることができる。
また、酸化膜１３２と窒素含有層１２１を接合させた後、接合強度を増加させるための熱処理を行うことが好ましい。この熱処理の温度は、脆化領域１０４に亀裂を発生させない温度とし、例えば、室温以上４００℃未満の温度範囲で処理する。また、この温度範囲で加熱しながら、酸化膜１３２と窒素含有層１２１を接合させてもよい。熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。
一般的に、酸化膜１３２と窒素含有層１２１を接合と同時又は接合させた後に熱処理を行うと、接合界面において脱水反応が進行し、接合面同士が近づき、水素結合の強化や共有結合が形成されることにより接合が強化される。脱水反応を促進させるためには、脱水反応により接合界面に生じる水分を高温で熱処理を行うことにより除去する必要がある。つまり、接合後の熱処理温度が低い場合には、脱水反応で接合界面に生じた水分を効果的に除去できないため、脱水反応が進まず接合強度を十分に向上させることが困難となる。
一方で、本実施の形態で示すように酸化膜１３２として、塩素原子等を含有させた酸化膜を用いた場合、当該酸化膜１３２が水分を吸収し拡散させることができるため、接合後の熱処理を低温で行う場合であっても、脱水反応で接合界面に生じた水分を酸化膜１３２へ吸収、拡散させ脱水反応を効率良く促進させることができる。この場合、ベース基板１２０としてガラス等の耐熱性が低い基板を用いた場合であっても、酸化膜１３２と窒素含有層１２１の接合強度を十分に向上させることが可能となる。また、バイアス電圧を印加してプラズマ処理を行うことにより、酸化膜１３２の表面近傍に微小な空孔（マイクロポア）を形成し、水分を効果的に吸収し拡散させ、低温であっても酸化膜１３２と窒素含有層１２１の接合強度を向上させることができる。
次に、熱処理を行い脆化領域１０４にて分離することにより、ベース基板１２０上に、酸化膜１３２及び窒素含有層１２１を介して単結晶半導体層１２４を設ける（図４（Ｄ）参照）。
熱処理を行うことで、脆化領域１０４に形成されている微小な孔には添加された元素が析出し、内部の圧力が上昇する。圧力の上昇により、脆化領域１０４において体積変化が起こり、脆化領域１０４に亀裂が生じるので、脆化領域１０４に沿って単結晶半導体基板１００が分離する。酸化膜１３２はベース基板１２０上の窒素含有層１２１に接合しているので、ベース基板１２０上には単結晶半導体基板１００から分離された単結晶半導体層１２４が形成される。また、ここでの熱処理の温度は、ベース基板１２０の歪み点を越えない温度とする。
この加熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。例えば、ＲＴＡ装置を用いる場合、加熱温度５５０℃以上７３０℃以下、処理時間０．５分以上６０分以内で行うことができる。
なお、酸化膜１３２と窒素含有層１２１との接合強度を増加させるための熱処理を行わず、図４（Ｄ）の熱処理を行うことにより、酸化膜１３２と窒素含有層１２１との接合強度の増加の熱処理工程と、脆化領域１０４における分離の熱処理工程を同時に行ってもよい。
以上の工程により、ベース基板１２０上に酸化膜１３２及び窒素含有層１２１を介して単結晶半導体層１２４が設けられたＳＯＩ基板を作製することができる。本実施の形態で示した作製方法を用いることによって、窒素含有層１２１を接合層として用いた場合であっても、ベース基板１２０と単結晶半導体層１２４との接合強度を向上させ、信頼性を向上させることができる。その結果、ベース基板１２０上に形成される単結晶半導体層１２４への不純物の拡散を抑制すると共に、ベース基板１２０と単結晶半導体層１２４とが強固に密着したＳＯＩ基板を形成することができる。
また、ベース基板側に窒素含有層を設け、単結晶半導体基板側に塩素等のハロゲンを有する酸化膜を形成することにより、ベース基板との貼り合わせ前に単結晶半導体基板へ不純物元素が混入することを抑制することができる。また、単結晶半導体基板側に設ける接合層として塩素等のハロゲンを有する酸化膜を形成することにより、接合後の熱処理を低温で行う場合であっても、脱水反応を効率良く促進させることにより接合強度を向上させることができる。
その後、上記実施の形態１で示したように、単結晶半導体層１２４上に形成された酸化膜１２６を除去した後、単結晶半導体層１２４にレーザ光を照射して当該単結晶半導体層１２４の結晶性を回復させるとともに表面を平滑化する。レーザ光の照射工程は、上記実施の形態で示した方法や装置を用いて行うことができる。
なお、本実施の形態では、単結晶半導体基板１００上に酸化膜１３２を形成し、ベース基板１２０上に窒素含有層１２１を形成する場合を示したが、これに限られない。例えば、単結晶半導体基板１００上に酸化膜１３２と窒素含有層を順に積層させて形成し、酸化膜１３２上に形成された窒素含有層の表面とベース基板１２０との表面とを接合させてもよい。この場合、窒素含有層は脆化領域１０４の形成前に設けてもよいし、形成後に設けてもよい。なお、窒素含有層上に酸化膜（例えば、酸化シリコン）を形成し、当該酸化膜の表面とベース基板１２０の表面とを接合させても良い。
また、ベース基板１２０から単結晶半導体層１２４への不純物の混入が問題とならない場合には、ベース基板１２０上に窒素含有層１２１を設けずに、単結晶半導体基板１００上に設けられた酸化膜１３２の表面とベース基板１２０の表面とを接合させてもよい。
この様にして、ベース基板上に単結晶半導体層が転写され、単結晶半導体基板につけられたマークも転写される。単結晶半導体基板は、その後再びレーザを用いて印字が行われ、ＣＭＰなどの再生処理に回される。再生処理と同時にレーザマークを印字する工程が行われるため、効率がよい。再生処理された半導体基板は本実施の形態の最初に戻り、新たな半導体基板として用いられる。
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
（実施の形態３）
本実施の形態では、上記実施の形態で作製したＳＯＩ基板を用いて、半導体装置を作製する方法を説明する。
まず、図５および図６を参照して、ｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。
本実施の形態では、ＳＯＩ基板として図４の工程を用いて作製したＳＯＩ基板を用いる場合について説明する。もちろん、上記実施の形態で示した他の方法で作製したＳＯＩ基板を用いることも可能である。
図５（Ａ）は、図４を用いて説明した方法で作製されたＳＯＩ基板の断面図である。
まず、エッチングにより、単結晶半導体層１２４を素子分離して、図５（Ｂ）に示すように半導体層２５１、２５２を形成する。半導体層２５１はｎチャネル型のＴＦＴを構成し、半導体層２５２はｐチャネル型のＴＦＴを構成する。
図５（Ｃ）に示すように、半導体層２５１、２５２上にゲート絶縁膜として機能する絶縁膜２５４を形成する。次に、絶縁膜２５４を介して半導体層２５１上にゲート電極２５５を形成し、半導体層２５２上にゲート電極２５６を形成する。
なお、単結晶半導体層１２４のエッチングを行う前に、ＴＦＴのしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどの不純物元素、またはリン、ヒ素などの不純物元素を単結晶半導体層１２４に添加することが好ましい。例えば、ｎチャネル型ＴＦＴが形成される領域に不純物元素を添加し、ｐチャネル型ＴＦＴが形成される領域に不純物元素を添加する。
絶縁膜２５４は、ＣＶＤ法、スパッタリング法又は熱酸化法等により、酸化シリコン、酸化窒化シリコン、窒化シリコン等の絶縁膜を用いて単層又は積層構造で設けることができる。
また、絶縁膜２５４は、半導体層２５１、２５２に対しプラズマ処理を行うことにより、表面を酸化又は窒化することで形成してもよい。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、単結晶半導体層の表面を酸化または窒化することができる。このような高密度のプラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下、代表的には５ｎｍ以上１０ｎｍ以下の絶縁膜が単結晶半導体層に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と単結晶半導体層との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、単結晶半導体層を直接酸化（または窒化）するため、形成される絶縁膜の厚さのばらつきを極めて小さくすることができる。このような高密度プラズマ処理により単結晶半導体層の表面を固相酸化することにより、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
なお、絶縁膜２５４は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにＣＶＤ法やスパッタリング法等で酸化シリコン、酸化窒化シリコン又は窒化シリコンの絶縁膜のいずれか一つ又は複数を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
次に、図５（Ｄ）に示すように半導体層２５１にｎ型の低濃度不純物領域２５７を形成し、半導体層２５２にｐ型の高濃度不純物領域２５９を形成する。具体的には、まず、半導体層２５１にｎ型の低濃度不純物領域２５７を形成する。このため、ｐチャネル型ＴＦＴとなる半導体層２５２をレジストでマスクし、不純物元素を半導体層２５１に添加する。不純物元素としてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法により不純物元素を添加することにより、ゲート電極２５５がマスクとなり、半導体層２５１に自己整合的にｎ型の低濃度不純物領域２５７が形成される。半導体層２５１のゲート電極２５５と重なる領域はチャネル形成領域２５８となる。
次に、半導体層２５２を覆うマスクを除去した後、ｎチャネル型ＴＦＴとなる半導体層２５１をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法により不純物元素を半導体層２５２に添加する。不純物元素として、ボロンを添加することができる。不純物元素の添加工程では、ゲート電極２５６がマスクとして機能して、半導体層２５２にｐ型の高濃度不純物領域２５９が自己整合的に形成される。ｐ型の高濃度不純物領域２５９はソース領域またはドレイン領域として機能する。半導体層２５２のゲート電極２５６と重なる領域はチャネル形成領域２６０となる。ここでは、ｎ型の低濃度不純物領域２５７を形成した後、ｐ型の高濃度不純物領域２５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域２５９を形成することもできる。
次に、半導体層２５１を覆うレジストマスクを除去した後、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁膜を垂直方向の異方性エッチングすることで、図６（Ａ）に示すように、ゲート電極２５５、２５６の側面に接するサイドウォール絶縁膜２６１、２６２を形成する。この異方性エッチングにより、絶縁膜２５４もエッチングされる。
次に、図６（Ｂ）に示すように、半導体層２５２をレジスト２６５で覆う。半導体層２５１にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法またはイオンドーピング法により、半導体層２５１に高ドーズ量で不純物元素を添加する。ゲート電極２５５およびサイドウォール絶縁膜２６１がマスクとなり、ｎ型の高濃度不純物領域２６７が形成される。次に、不純物元素の活性化のための加熱処理を行う。
活性化の加熱処理の後、図６（Ｃ）に示すように、水素を含んだ絶縁膜２６８を形成する。絶縁膜２６８を形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁膜２６８中に含まれる水素を半導体層２５１、２５２中に拡散させる。絶縁膜２６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。半導体層２５１、２５２に水素を供給することで、半導体層２５１、２５２中および絶縁膜２５４との界面での捕獲中心となるような欠陥を効果的に補償することができる。
その後、層間絶縁膜２６９を形成する。層間絶縁膜２６９は、酸化シリコン膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁膜２６９にコンタクトホールを形成した後、図６（Ｃ）に示すように配線２７０を形成する。配線２７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。
以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。
図５及び図６を参照してＴＦＴの作製方法を説明したが、ＴＦＴの他、容量、抵抗などＴＦＴと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図７はマイクロプロセッサ５００の構成例を示すブロック図である。
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図７に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図８は、このような半導体装置の構成例を示すブロック図である。図８に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
図８に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９、変調回路５２０と、電源管理回路５３０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
中央処理ユニット５２５は、ＣＰＵインターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。ＣＰＵインターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。
次に、図９、図１０を用いて、表示装置について説明する。
図９は液晶表示装置を説明するための図面である。図９（Ａ）は液晶表示装置の画素の平面図であり、図９（Ｂ）は、Ｊ−Ｋ切断線による図９（Ａ）の断面図である。
図９（Ａ）に示すように、画素は、単結晶半導体層３２０、単結晶半導体層３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体層３２０を電気的に接続する電極３２８を有する。単結晶半導体層３２０は、ベース基板１２０上に設けられた単結晶半導体層から形成された層であり、画素のＴＦＴ３２５を構成する。
ＳＯＩ基板には上記実施の形態で示したＳＯＩ基板が用いられている。図９（Ｂ）に示すように、ベース基板１２０上に、酸化膜１３２及び窒素含有層１２１を介して単結晶半導体層３２０が積層されている。ベース基板１２０としては、ガラス基板を用いることができる。ＴＦＴ３２５の単結晶半導体層３２０は、ＳＯＩ基板の単結晶半導体層をエッチングにより素子分離して形成された膜である。単結晶半導体層３２０には、チャネル形成領域３４０、不純物元素が添加されたｎ型の高濃度不純物領域３４１が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、ベース基板１２０と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１０を参照して説明する。図１０（Ａ）はＥＬ表示装置の画素の平面図であり、図１０（Ｂ）は、Ｊ−Ｋ切断線による図１０（Ａ）の断面図である。
図１０（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、半導体層４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体層４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体層４０３、４０４は、ベース基板上に設けられた単結晶半導体層１２４から形成された層である。
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１０（Ｂ）に示すように、半導体層４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、ＳＯＩ基板は、実施の形態で作製したＳＯＩ基板が用いられている。
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２によりベース基板１２０に固定されている。
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。ＳＯＩ基板の作製工程を含む製造方法でＥＬ表示装置を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
つまり、ＳＯＩ基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置などが含まれる。それらの一例を図１１に示す。
図１１は、本発明の一形態を適用した携帯電話の一例であり、図１１（Ａ）が正面図、図１１（Ｂ）が背面図、図１１（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話７００は、筐体７０１及び筐体７０２二つの筐体で構成されている。携帯電話７００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
携帯電話７００は、筐体７０１及び筐体７０２で構成されている。筐体７０１においては、表示部７０３、スピーカ７０４、マイクロフォン７０５、操作キー７０６、ポインティングデバイス７０７、表面カメラ用レンズ７０８、外部接続端子ジャック７０９及びイヤホン端子７１０等を備え、筐体７０２においては、キーボード７１１、外部メモリスロット７１２、裏面カメラ７１３、ライト７１４等により構成されている。また、アンテナは筐体７０１に内蔵されている。
また、携帯電話７００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
重なり合った筐体７０１と筐体７０２（図１１（Ａ）に示す）は、スライドさせることが可能であり、スライドさせることで図１１（Ｃ）のように展開する。表示部７０３には、実施の形態１及び実施の形態２で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。表示部７０３と表面カメラ用レンズ７０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部７０３をファインダーとして用いることで、裏面カメラ７１３及びライト７１４で静止画及び動画の撮影が可能である。
スピーカ７０４及びマイクロフォン７０５を用いることで、携帯電話７００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー７０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード７１１を用いると便利である。更に、重なり合った筐体７０１と筐体７０２（図１１（Ａ））をスライドさせることで、図１１（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード７１１及びポインティングデバイス７０７を用いて、円滑な操作が可能である。外部接続端子ジャック７０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット７１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
筐体７０２の裏面（図１１（Ｂ））には、裏面カメラ７１３及びライト７１４を備え、表示部７０３をファインダーとして静止画及び動画の撮影が可能である。
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
図１１において説明した電子機器は、上述したトランジスタ及び表示装置の作製方法を適用して作製することができる。
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
図１２はレーザ顕微鏡でＣＭＰ処理前の印字部を観察した図である。図１３はレーザ顕微鏡で、ＣＭＰ処理後の印字部を観察した図である。図１４はレーザ顕微鏡で観測したＣＭＰ処理前の段差プロファイルを示す図である。図１５はレーザ顕微鏡で観測したＣＭＰ処理後の段差プロファイルを示す図である。図１２、図１４と図１３、図１５を比較すると、ＣＭＰ処理前にはレーザマーカーによる穴とその端部にはエッジが存在しているが、ＣＭＰにより端部のエッジがなくなり平坦になっていることが分かる。これにより、半導体基板とガラス基板等との貼り合わせを良好に保つことができる。図１６は、図１４と図１５を重ねて表示したものである。ＣＭＰ処理前の凹部と凸部の差は２μｍ程度、ＣＭＰ処理後の凹部と凸部の差は０．５μｍ程度であることが分かる。図１７は光学顕微鏡で転写後のレーザマーカー跡を観察した図である。ガラス基板に転写することにより、光学顕微鏡でも充分観察できることが分かる。
１００ 単結晶半導体基板
１０２ 絶縁層
１０３ イオン
１０４ 脆化領域
１２０ ベース基板
１２１ 窒素含有層
１２４ 単結晶半導体層
１２６ 酸化膜
１３２ 酸化膜
２５１ 半導体層
２５２ 半導体層
２５４ 絶縁膜
２５５ ゲート電極
２５６ ゲート電極
２５７ 低濃度不純物領域
２５８ チャネル形成領域
２５９ 高濃度不純物領域
２６０ チャネル形成領域
２６１ サイドウォール絶縁膜
２６５ レジスト
２６７ 高濃度不純物領域
２６８ 絶縁膜
２６９ 層間絶縁膜
２７０ 配線
３２０ 単結晶半導体層
３２２ 走査線
３２３ 信号線
３２４ 画素電極
３２５ ＴＦＴ
３２７ 層間絶縁膜
３２８ 電極
３２９ 柱状スペーサ
３３０ 配向膜
３３２ 対向基板
３３３ 対向電極
３３４ 配向膜
３３５ 液晶層
３４０ チャネル形成領域
３４１ 高濃度不純物領域
４０１ 選択用トランジスタ
４０２ 表示制御用トランジスタ
４０３ 半導体層
４０４ 半導体層
４０５ 走査線
４０６ 信号線
４０７ 電流供給線
４０８ 画素電極
４１０ 電極
４１１ 電極
４１２ ゲート電極
４１３ 電極
４２７ 層間絶縁膜
４２８ 隔壁層
４２９ ＥＬ層
４３０ 対向電極
４３１ 対向基板
４３２ 樹脂層
４５１ チャネル形成領域
４５２ 高濃度不純物領域
５００ マイクロプロセッサ
５０１ 演算回路
５０２ 演算回路制御部
５０３ 命令解析部
５０４ 制御部
５０５ タイミング制御部
５０６ レジスタ
５０７ レジスタ制御部
５０８ バスインターフェース
５０９ 専用メモリ
５１０ メモリインターフェース
５１１ ＲＦＣＰＵ
５１２ アナログ回路部
５１３ デジタル回路部
５１４ 共振回路
５１５ 整流回路
５１６ 定電圧回路
７０２ 筐体
７０３ 表示部
７０４ スピーカ
７０５ マイクロフォン
７０６ 操作キー
７０７ ポインティングデバイス
７０８ 表面カメラ用レンズ
７０９ 外部接続端子ジャック
７１０ イヤホン端子
７１１ キーボード
７１２ 外部メモリスロット
７１３ 裏面カメラ
７１４ ライト

Claims (2)

  1. 単結晶半導体基板にレーザを用いて印字し、印字部の周辺部に凸部を発生させ、
    ケミカルメカニカルポリッシングにより前記単結晶半導体基板を研磨し、前記凸部を平坦化し、
    前記単結晶半導体基板中に脆化領域を形成し、
    ベース基板と前記単結晶半導体基板の表面を貼り合わせ、
    前記ベース基板と前記単結晶半導体基板を加熱し、前記ベース基板上に前記印字部を除いて単結晶半導体層を残すことを特徴とする半導体装置の作製方法。
  2. 請求項１において、前記ベース基板は透光性を有することを特徴とする半導体装置の作製方法。
JP2009257881A 2008-11-28 2009-11-11 半導体装置の作製方法 Expired - Fee Related JP5618521B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009257881A JP5618521B2 (ja) 2008-11-28 2009-11-11 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008303435 2008-11-28
JP2008303435 2008-11-28
JP2009257881A JP5618521B2 (ja) 2008-11-28 2009-11-11 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2010153811A JP2010153811A (ja) 2010-07-08
JP5618521B2 true JP5618521B2 (ja) 2014-11-05

Family

ID=42223198

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009257881A Expired - Fee Related JP5618521B2 (ja) 2008-11-28 2009-11-11 半導体装置の作製方法

Country Status (4)

Country Link
US (1) US7989315B2 (ja)
JP (1) JP5618521B2 (ja)
KR (1) KR101570991B1 (ja)
TW (1) TWI533365B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI500118B (zh) * 2010-11-12 2015-09-11 Semiconductor Energy Lab 半導體基底之製造方法
US9586279B2 (en) 2013-09-17 2017-03-07 Kangmin Hsia Method and system of surface polishing
CN113628965B (zh) * 2021-08-06 2024-04-09 保定通美晶体制造有限责任公司 一种单面抛光晶片背面打字、蚀刻工艺

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP4109371B2 (ja) * 1999-01-28 2008-07-02 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェハ
JP4342631B2 (ja) * 1999-03-31 2009-10-14 株式会社Ｓｕｍｃｏ ハードレーザマーキングウェーハの製造方法
WO2001003191A1 (fr) * 1999-07-02 2001-01-11 Mitsubishi Materials Silicon Corporation Substrat soi, procede de fabrication de celui-ci et dispositif de semi-conducteur utilisant le substrat soi
JP2001257139A (ja) * 2000-01-07 2001-09-21 Canon Inc 半導体基板とその作製方法
TW587332B (en) * 2000-01-07 2004-05-11 Canon Kk Semiconductor substrate and process for its production
JP2007036279A (ja) 2000-01-07 2007-02-08 Canon Inc 半導体基板の作製方法
JP4071476B2 (ja) * 2001-03-21 2008-04-02 株式会社東芝 半導体ウェーハ及び半導体ウェーハの製造方法
JP2002289490A (ja) * 2001-03-27 2002-10-04 Toshiba Corp 半導体装置
JP2003078115A (ja) * 2001-08-30 2003-03-14 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハのレーザーマーク印字方法、及び、ｓｏｉウェーハ
JP4719131B2 (ja) 2006-11-17 2011-07-06 株式会社小松製作所 レーザビームによる微小マーキング方法
KR101443580B1 (ko) * 2007-05-11 2014-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi구조를 갖는 기판

Also Published As

Publication number Publication date
JP2010153811A (ja) 2010-07-08
US7989315B2 (en) 2011-08-02
TW201036050A (en) 2010-10-01
US20100136765A1 (en) 2010-06-03
KR101570991B1 (ko) 2015-11-23
TWI533365B (zh) 2016-05-11
KR20100061340A (ko) 2010-06-07

Similar Documents

Publication Publication Date Title
JP5548395B2 (ja) Ｓｏｉ基板の作製方法
JP5500833B2 (ja) Ｓｏｉ基板の作製方法
US8658508B2 (en) Method for manufacturing SOI substrate
JP5478166B2 (ja) 半導体装置の作製方法
JP2009212503A (ja) Ｓｏｉ基板の作製方法
JP2010050444A (ja) Ｓｏｉ基板の作製方法
US8343847B2 (en) Manufacturing method of SOI semiconductor device
JP5666794B2 (ja) Ｓｏｉ基板の作製方法
JP5618521B2 (ja) 半導体装置の作製方法
JP5386193B2 (ja) Ｓｏｉ基板の作製方法
US20100173472A1 (en) Method for manufacturing soi substrate and method for manufacturing semiconductor device
JP5580010B2 (ja) 半導体装置の作製方法
JP5430109B2 (ja) Ｓｏｉ基板の作製方法
JP2009239262A (ja) 複合基板の製造装置及び当該複合基板の製造装置を用いた複合基板の製造方法
JP2010147313A (ja) Ｓｏｉ基板の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120926

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131217

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140617

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140623

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140820

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140909

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140916

R150 Certificate of patent or registration of utility model

Ref document number: 5618521

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees