JP5538465B2

JP5538465B2 - Sample and hold circuit

Info

Publication number: JP5538465B2
Application number: JP2012074578A
Authority: JP
Inventors: 良松浦
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei Microdevices Corp
Priority date: 2012-03-28
Filing date: 2012-03-28
Publication date: 2014-07-02
Anticipated expiration: 2032-03-28
Also published as: JP2013207560A

Description

本発明は、サンプル・ホールド回路に関し、より詳細には、サンプルフェーズでサンプリング用コンデンサの両端に差動入力を接続して出力ゲインを調整可能とするサンプル・ホールド回路において、低ゲイン設定時に差動入力のサンプリングを必要としないコンデンサの両端に反転入力信号を接続することで、スイッチング素子の数を減らして応答性の早いサンプル・ホールド回路に関する。 The present invention relates to a sample-and-hold circuit, and more particularly, in a sample-and-hold circuit in which a differential input is connected to both ends of a sampling capacitor in a sample phase so that an output gain can be adjusted. The present invention relates to a sample-and-hold circuit having a quick response by reducing the number of switching elements by connecting an inverted input signal to both ends of a capacitor that does not require input sampling.

従来から入力電圧をサンプリングして保持し、保持した電圧に応じた電圧を出力するサンプル・ホールド回路は良く知られている。各種画像センサや画像処理装置などのアナログ信号をディジタル信号に変換する必要な電子機器は、この種のサンプル・ホールド回路を用いてノイズ特性の良いサンプル・ホールド動作を行うことが求められている。
図２は、従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。図２に示したサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器（ＡＭ）１１と、スイッチング素子Ｓ１乃至Ｓ６と、サンプリング用コンデンサＣ１，Ｃ２とを備えて構成されている。 Conventionally, a sample and hold circuit that samples and holds an input voltage and outputs a voltage corresponding to the held voltage is well known. Electronic devices that need to convert analog signals such as various image sensors and image processing devices into digital signals are required to perform a sample and hold operation with good noise characteristics using this type of sample and hold circuit.
FIG. 2 is a circuit configuration diagram of a conventional sample and hold circuit having excellent noise characteristics. 2 includes a differential operational amplifier (AM) 11 that outputs a normal output signal VOP and an inverted output signal VON based on a normal input signal VIP and an inverted input signal VIN, and a switching element. S1 to S6 and sampling capacitors C1 and C2 are provided.

スイッチング素子Ｓ１乃至Ｓ６は、例えば、図示しない制御部から出力される制御信号φ１，φ２によって回路の接続状態を切り替えることにより、サンプル・ホールド動作をするためのスイッチング素子である。スイッチング素子Ｓ１乃至Ｓ６が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
サンプリング用コンデンサＣ１，Ｃ２は、スイッチング素子Ｓ１乃至Ｓ６がそれぞれ接続され、サンプリング動作によって正転入力信号ＶＩＰと反転入力信号ＶＩＮに対応する電荷を貯蓄・保持することで、正転入力信号ＶＩＰと反転入力信号ＶＩＮをサンプル及びホールドするためのサンプリング用コンデンサである。 For example, the switching elements S1 to S6 are switching elements for performing a sample and hold operation by switching the circuit connection state according to control signals φ1 and φ2 output from a control unit (not shown). The switching elements S1 to S6 alternately repeat the connected state and the disconnected state, thereby performing a continuous sampling operation.
The sampling capacitors C1 and C2 are connected to switching elements S1 to S6, respectively, and store and hold charges corresponding to the normal input signal VIP and the inverted input signal VIN by the sampling operation, thereby inverting the normal input signal VIP. A sampling capacitor for sampling and holding the input signal VIN.

差動演算増幅器（ＡＭ）１１は、サンプリング用コンデンサＣ１，Ｃ２でサンプル及びホールドされた正転入力信号ＶＩＰと反転入力信号ＶＩＮを、ゲインＡに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。
図３（ａ），（ｂ）は、図２に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。サンプル動作フェーズのとき、Φ１が“Ｈ”となり、Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ４が接続状態になると共に、スイッチング素子Ｓ５，Ｓ６が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ２の両端には、正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、コンデンサＣ１，Ｃ２に蓄えられる電荷量Ｑ１，Ｑ２は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（１）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）・・・式（２） The differential operational amplifier (AM) 11 converts the normal input signal VIP and the inverted input signal VIN sampled and held by the sampling capacitors C1 and C2 into a gain based on the gain A and a feedback amount based on the loop feedback coefficient β. Is amplified based on the above.
FIGS. 3A and 3B are timing charts of the control unit of the sample and hold circuit shown in FIG. In the sample operation phase, Φ1 becomes “H” and Φ2 becomes “L”. The switching elements S1 to S4 are connected and the switching elements S5 and S6 are disconnected. At this time, the normal input VIP and the inverted input signal VIN are connected to both ends of the sampling capacitors C1 and C2, and the charge amounts Q1 and Q2 stored in the capacitors C1 and C2 are expressed by the following equations, respectively.
Q1 = C1 (VIP−VIN) (1)
Q2 = C2 (VIN-VIP) (2)

次に、ホールド動作フェーズのとき、Φ１が“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ４が切断状態になると共に、スイッチング素子Ｓ５，Ｓ６が接続状態となる。このとき、コンデンサＣ１，Ｃ２の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１，Ｃ２に蓄えられる電荷量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）・・・式（３）
Ｑ２＝Ｃ２（ＶＯＮ−ＶＹ）・・・式（４） Next, in the hold operation phase, Φ1 becomes “L” and Φ2 becomes “H”. The switching elements S1 to S4 are disconnected and the switching elements S5 and S6 are connected. At this time, the normal output signal VOP and the inverted output signal VON are connected to one end of the capacitors C1 and C2, negative feedback is applied, and the inputs VX and VY of the differential operational amplifier 11 are in a virtual short circuit state (VX≈VY). The amount of charge stored in each of the capacitors C1 and C2 is as shown in the following equations.
Q1 = C1 (VOP−VX) (3)
Q2 = C2 (VON−VY) (4)

サンプルフェーズとホールドフェーズでＣ１とＣ２に蓄えられる電荷量は等しいので、Ｃ１＝Ｃ２のとき正転出力信号ＶＯＰと反転出力信号ＶＯＮは、それぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ＋ＶＸ・・・式（５）
ＶＯＮ＝ＶＩＮ−ＶＩＰ＋ＶＹ・・・式（６）
上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（５）−式（６）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（７）
また、式（５）＋式（６）から、ホールドフェーズでの差動演算増幅器１１の入力コモン電圧（ＶＸ＋ＶＹ）／２を求めることができる。
（ＶＸ＋ＶＹ）／２＝（ＶＯＰ＋ＶＯＮ）／２・・・式（８） Since the charge amounts stored in C1 and C2 are equal in the sample phase and the hold phase, when C1 = C2, the normal output signal VOP and the inverted output signal VON are respectively expressed by the following equations.
VOP = VIP−VIN + VX (5)
VON = VIN−VIP + VY (6)
As described above, since VX and VY are in a virtual short-circuit state (VX≈VY) in the hold phase, the differential output VOP-VON is expressed by the following equation from equations (5)-(6). .
VOP-VON = 2 (VIP-VIN) (7)
Further, the input common voltage (VX + VY) / 2 of the differential operational amplifier 11 in the hold phase can be obtained from Expression (5) + Expression (6).
(VX + VY) / 2 = (VOP + VON) / 2 Formula (8)

また、スイッチトキャパシタのノイズ特性については、サンプリング用コンデンサの両端に差動入力信号を接続してサンプリング動作を行うことで、式（７）からわかるようにサンプル・ホールド回路のゲインは２となっているため、同サイズのサンプリング用コンデンサを用いてゲインが１のサンプル・ホールド回路に比べ、入力換算ノイズを１／２倍に下げることができる。 As for the noise characteristics of the switched capacitor, the sampling and holding circuit gain is 2 as can be seen from equation (7) by connecting the differential input signal to both ends of the sampling capacitor and performing the sampling operation. Therefore, compared to a sample-and-hold circuit having a gain of 1 using a sampling capacitor of the same size, the input conversion noise can be reduced to 1/2 times.

さらに、上述した式（８）によると、ホールドフェーズでの差動演算増幅器１１の入力コモン電圧（ＶＸ＋ＶＹ）／２は、サンプル・ホールド回路の入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２に全く依存しない。従って、サンプル・ホールド回路であって、一方の入力がＤＣレベルで他方の入力がダイナミックに動作するようなシングル・ツゥ・ディファレンシャル回路でも、入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２が大きく変動した際にホールドフェーズで（ＶＸ＋ＶＹ））／２が一定に保たれるため、差動演算増幅器１１の入力レンジを外れることなく、高い増幅度を保ったままサンプル・ホールド回路を行うことが可能である。 Further, according to the above equation (8), the input common voltage (VX + VY) / 2 of the differential operational amplifier 11 in the hold phase does not depend on the input common voltage (VIP + VIN)) / 2 of the sample / hold circuit at all. Therefore, even in a sample-and-hold circuit in which one input has a DC level and the other input operates dynamically, the input common voltage (VIP + VIN)) / 2 is greatly changed. Since (VX + VY)) / 2 is kept constant in the hold phase, it is possible to perform the sample and hold circuit while maintaining a high amplification without deviating from the input range of the differential operational amplifier 11.

なお、アナログ回路の分野で、一般的な演算増幅器（ｏｐｅｒａｔｉｏｎａｌａｍｐｌｉｆｉｅｒ；ＯＰアンプ）には、単一の入力信号に対して単一の出力信号を出力するシングルエンド型と、正負の入力信号Ｖｉ＋，Ｖｉ−に対して正負の出力信号Ｖｏ＋，Ｖｏ−を出力する全差動型がある。シングルエンド型ＯＰアンプでは、２つの入力端子の一方はグランドラインであり、他方が信号ラインである。したがって、信号ラインとグランドライン間の電圧が入力電圧となる。 In the field of analog circuits, a general operational amplifier (OP amplifier) includes a single-ended type that outputs a single output signal with respect to a single input signal, and positive and negative input signals Vi +, There is a fully differential type that outputs positive and negative output signals Vo + and Vo− with respect to Vi−. In the single-ended OP amplifier, one of the two input terminals is a ground line, and the other is a signal line. Therefore, the voltage between the signal line and the ground line becomes the input voltage.

全差動型ＯＰアンプでは、２つの入力端子の一方はグランドラインを構成せず、各入力端子にそれぞれ入力される入力信号Ｖｉ＋，Ｖｉ−の差電圧が入力電圧となる。また、全差動型ＯＰアンプには、出力信号Ｖｏ＋，Ｖｏ−の振幅の中点を決めるための電圧（コモンモード電圧）が与えられる。全差動型ＯＰアンプは、入力信号の差をとることでノイズ分が相殺されるので、ノイズの影響を受けにくいという長所がある。 In the fully differential OP amplifier, one of the two input terminals does not form a ground line, and the difference voltage between the input signals Vi + and Vi− input to each input terminal is an input voltage. The fully differential OP amplifier is supplied with a voltage (common mode voltage) for determining the midpoint of the amplitudes of the output signals Vo + and Vo−. The fully differential OP amplifier has the advantage that it is less susceptible to noise because noise is canceled out by taking the difference between input signals.

また、例えば、特許文献１には、同一容量値に設計された２種類のコンデンサの製造バラつきによる相対誤差に対して、変換精度の低下を招かないサンプル・ホールド回路が開示されている。
また、例えば、特許文献２には、制御信号の印加で電流を流して入力に応じた出力を発生する差動回路と、この差動回路の出力を次の制御信号印加まで維持するホールド回路とを備えたサンプル・ホールド回路において、回路内を伝搬する信号の大小に応じた電流を差動回路に流す可変電流源を設け、この可変電流源は、出力先となるＡＧＣ回路のゲイン調整値に応じた電流を差動回路に流すことが開示されている。 For example, Patent Document 1 discloses a sample-and-hold circuit that does not cause a decrease in conversion accuracy with respect to a relative error caused by manufacturing variations of two types of capacitors designed to have the same capacitance value.
Further, for example, Patent Document 2 discloses a differential circuit that generates an output corresponding to an input by passing a current by applying a control signal, and a hold circuit that maintains the output of the differential circuit until the next control signal is applied. In the sample and hold circuit provided with a variable current source for flowing a current according to the magnitude of a signal propagating in the circuit to the differential circuit, the variable current source is set to a gain adjustment value of the AGC circuit as an output destination. It is disclosed that a corresponding current is passed through a differential circuit.

特開２０１０−２８３７７３号公報JP 2010-283773 A 特開平１１−２６００９２号公報JP-A-11-260092

上述した図２に示すサンプル・ホールド回路をベースに、ゲイン調整可能なサンプル・ホールド回路を考えてみる。
図４は、従来のゲイン調整可能なサンプル・ホールド回路の回路構成図である。図４に示したサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮと参照電圧ＶＲＥＦに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器ＡＭと、スイッチング素子Ｓ１乃至Ｓ１８と、サンプリング用コンデンサＣ１乃至Ｃ４とを備えて構成されている。 Consider a sample-and-hold circuit capable of gain adjustment based on the sample-and-hold circuit shown in FIG.
FIG. 4 is a circuit diagram of a conventional sample and hold circuit capable of gain adjustment. 4 includes a differential operational amplifier AM that outputs a normal output signal VOP and an inverted output signal VON based on a normal input signal VIP, an inverted input signal VIN, and a reference voltage VREF, and a switching circuit. Elements S1 to S18 and sampling capacitors C1 to C4 are provided.

図４に示したサンプル・ホールド回路をベースに、ゲイン調整可能なサンプル・ホールド回路を考えてみると、サンプリング用コンデンサＣ２，Ｃ３が追加されている。
そして、サンプリング用コンデンサＣ２，Ｃ３の両端に正転入力ＶＩＰと反転入力信号ＶＩＮを接続するためのスイッチング素子Ｓ３及びＳ４，Ｓ５及びＳ６が追加され、サンプリング用コンデンサＣ２，Ｃ３の一端に差動演算増幅器（ＡＭ）１１の入力ＶＸ，ＶＹを接続するためのスイッチング素子Ｓ１７，Ｓ１８が追加され、サンプリング用コンデンサＣ２，Ｃ３の一端に参照電圧ＶＲＥＦを接続するためのスイッチング素子Ｓ１４，Ｓ１５が追加されている。 Considering a sample and hold circuit capable of gain adjustment based on the sample and hold circuit shown in FIG. 4, sampling capacitors C2 and C3 are added.
Then, switching elements S3 and S4, S5 and S6 for connecting the normal input VIP and the inverted input signal VIN are added to both ends of the sampling capacitors C2 and C3, and a differential operation is added to one end of the sampling capacitors C2 and C3. Switching elements S17 and S18 for connecting the inputs VX and VY of the amplifier (AM) 11 are added, and switching elements S14 and S15 for connecting the reference voltage VREF are added to one ends of the sampling capacitors C2 and C3. Yes.

さらに、サンプリング用コンデンサＣ２，Ｃ３の両端に参照電圧ＶＲＥＦを接続するためのスイッチング素子Ｓ９及びＳ１０，Ｓ１１及びＳ１２が追加されている。
スイッチング素子Ｓ１乃至Ｓ１８は、例えば、図示しない制御部から出力される制御信号Φ１，Φ１Ａ，Φ１Ｂ，Φ２によって回路の接続状態を切り替えることにより、サンプル・ホールド動作をするためのスイッチング素子である。スイッチング素子Ｓ１乃至Ｓ１８が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。 Further, switching elements S9 and S10, S11 and S12 for connecting the reference voltage VREF are added to both ends of the sampling capacitors C2 and C3.
The switching elements S1 to S18 are switching elements for performing a sample and hold operation, for example, by switching circuit connection states by control signals Φ1, Φ1A, Φ1B, and Φ2 output from a control unit (not shown). As the switching elements S1 to S18 alternately repeat the connected state and the disconnected state, a continuous sampling operation is performed.

サンプリング用コンデンサＣ１乃至Ｃ４は、スイッチング素子Ｓ１乃至Ｓ１８がそれぞれ接続され、サンプリング動作によって正転入力信号ＶＩＰと反転入力信号ＶＩＮに対応する電荷を貯蓄・保持することで、正転入力信号ＶＩＰと反転入力信号ＶＩＮをサンプル及びホールドするためのサンプリング用コンデンサである。
差動演算増幅器（ＡＭ）１１は、サンプリング用コンデンサＣ１乃至Ｃ４でサンプル及びホールドされた正転入力信号ＶＩＰと反転入力信号ＶＩＮを、ゲインＡに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。 The sampling capacitors C1 to C4 are connected to the switching elements S1 to S18, respectively, and store and hold charges corresponding to the normal input signal VIP and the inverted input signal VIN by the sampling operation, thereby inverting the normal input signal VIP. A sampling capacitor for sampling and holding the input signal VIN.
The differential operational amplifier (AM) 11 converts the normal rotation input signal VIP and the inverted input signal VIN sampled and held by the sampling capacitors C1 to C4, the amount of feedback based on the gain based on the gain A, and the loop feedback coefficient β. Is amplified based on the above.

図５（ａ）乃至（ｆ）は、図４に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。まず、サンプル・ホールド回路のゲインを４倍設定のときについて説明する。
サンプル動作フェーズのとき、Φ１，Φ１Ａが“Ｈ”となり、Φ１Ｂ，Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ８が接続状態になると共に、スイッチング素子Ｓ９乃至Ｓ１８が切断状態となる。このとき、サンプリング用コンデンサＣ１乃至Ｃ４の両端には正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、コンデンサＣ１乃至Ｃ４に蓄えられる電荷量Ｑ１〜Ｑ４は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（９）
Ｑ２＝Ｃ２（ＶＩＰ−ＶＩＮ）・・・式（１０）
Ｑ３＝Ｃ３（ＶＩＮ−ＶＩＰ）・・・式（１１）
Ｑ４＝Ｃ４（ＶＩＮ−ＶＩＰ）・・・式（１２） 5A to 5F are timing charts of the control unit of the sample and hold circuit shown in FIG. First, the case where the gain of the sample and hold circuit is set to 4 times will be described.
In the sample operation phase, Φ1 and Φ1A are “H”, and Φ1B and Φ2 are “L”. The switching elements S1 to S8 are connected and the switching elements S9 to S18 are disconnected. At this time, the normal input VIP and the inverted input signal VIN are connected to both ends of the sampling capacitors C1 to C4, and the charge amounts Q1 to Q4 stored in the capacitors C1 to C4 are expressed by the following equations, respectively.
Q1 = C1 (VIP−VIN) (9)
Q2 = C2 (VIP−VIN) (10)
Q3 = C3 (VIN-VIP) Expression (11)
Q4 = C4 (VIN−VIP) (12)

ホールド動作フェーズのとき、Φ１，Φ１Ａ，Φ１Ｂが“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ１２が切断状態になると共に、スイッチング素子Ｓ１３乃至Ｓ１８が接続状態となる。このとき、コンデンサＣ１，Ｃ４の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１乃至Ｃ４に蓄えられる電荷量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）・・・式（１３）
Ｑ２＝Ｃ２（ＶＲＥＦ−ＶＸ）・・・式（１４）
Ｑ３＝Ｃ３（ＶＲＥＦ−ＶＹ）・・・式（１５）
Ｑ４＝Ｃ４（ＶＯＮ−ＶＹ）・・・式（１６） In the hold operation phase, Φ1, Φ1A, and Φ1B are “L”, and Φ2 is “H”. The switching elements S1 to S12 are disconnected and the switching elements S13 to S18 are connected. At this time, the normal output signal VOP and the inverted output signal VON are connected to one ends of the capacitors C1 and C4, negative feedback is applied, and the inputs VX and VY of the differential operational amplifier 11 are in a virtual short circuit state (VX≈VY). The amount of charge stored in each of the capacitors C1 to C4 is expressed by the following equation.
Q1 = C1 (VOP−VX) (13)
Q2 = C2 (VREF−VX) (14)
Q3 = C3 (VREF−VY) (15)
Q4 = C4 (VON−VY) (16)

サンプルフェーズとホールドフェーズでＣ１とＣ２，Ｃ３とＣ４に蓄えられる電荷の総量は等しいので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき正転出力信号ＶＯＰと反転出力信号ＶＯＮは、それぞれ次式のようになる。
ＶＯＰ＝２（ＶＩＰ−ＶＩＮ）−ＶＲＥＦ＋２ＶＸ・・・式（１７）
ＶＯＮ＝２（ＶＩＮ−ＶＩＰ）−ＶＲＥＦ＋２ＶＹ・・・式（１８）
上述したように、ホールドフェーズでは、ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（１７）−式（１８）より次式のようになる。
ＶＯＰ−ＶＯＮ＝４（ＶＩＰ−ＶＩＮ）・・・式（１９） Since the total amount of charge stored in C1, C2, C3, and C4 in the sample phase and the hold phase is equal, when C1 = C2 = C3 = C4, the normal output signal VOP and the inverted output signal VON are as follows: Become.
VOP = 2 (VIP−VIN) −VREF + 2VX (17)
VON = 2 (VIN−VIP) −VREF + 2VY (18)
As described above, in the hold phase, VX and VY are in a virtual short-circuited state (VX≈VY). Therefore, the differential output VOP-VON is expressed by the following equation from equations (17)-(18): Become.
VOP-VON = 4 (VIP-VIN) (19)

次に、サンプル・ホールド回路のゲインを２倍設定のときについて説明する。
サンプル動作フェーズのとき、Φ１，Φ１Ｂが“Ｈ”となり、Φ１Ａ，Φ２が“Ｌ”となる。スイッチング素子Ｓ１，Ｓ２，Ｓ７乃至Ｓ１２が接続状態になると共に、スイッチング素子Ｓ３乃至Ｓ６，Ｓ１３乃至Ｓ１８が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ４の両端には、正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、サンプリング用コンデンサＣ２，Ｃ３の両端には、参照電圧ＶＲＥＦが接続される。コンデンサＣ１乃至Ｃ４に蓄えられる電荷量Ｑ１〜Ｑ４は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（２０）
Ｑ２＝Ｃ２（ＶＲＥＦ−ＶＲＥＦ）・・・式（２１）
Ｑ３＝Ｃ３（ＶＲＥＦ−ＶＲＥＦ）・・・式（２２）
Ｑ４＝Ｃ４（ＶＩＮ−ＶＩＰ）・・・式（２３） Next, the case where the gain of the sample and hold circuit is set to double will be described.
In the sample operation phase, Φ1 and Φ1B become “H”, and Φ1A and Φ2 become “L”. The switching elements S1, S2, S7 to S12 are connected, and the switching elements S3 to S6, S13 to S18 are disconnected. At this time, the normal input VIP and the inverted input signal VIN are connected to both ends of the sampling capacitors C1 and C4, and the reference voltage VREF is connected to both ends of the sampling capacitors C2 and C3. The charge amounts Q1 to Q4 stored in the capacitors C1 to C4 are respectively expressed by the following equations.
Q1 = C1 (VIP−VIN) Expression (20)
Q2 = C2 (VREF−VREF) Expression (21)
Q3 = C3 (VREF−VREF) Expression (22)
Q4 = C4 (VIN-VIP) Expression (23)

ホールド動作フェーズのとき、Φ１，Φ１Ａ，Φ１Ｂが“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ１２が切断状態になると共に、スイッチング素子Ｓ１３乃至Ｓ１８が接続状態となる。このとき、コンデンサＣ１，Ｃ４の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１乃至Ｃ４に蓄えられる電荷量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）・・・式（２４）
Ｑ２＝Ｃ２（ＶＲＥＦ−ＶＸ）・・・式（２５）
Ｑ３＝Ｃ３（ＶＲＥＦ−ＶＹ）・・・式（２６）
Ｑ４＝Ｃ４（ＶＯＮ−ＶＹ）・・・式（２７） In the hold operation phase, Φ1, Φ1A, and Φ1B are “L”, and Φ2 is “H”. The switching elements S1 to S12 are disconnected and the switching elements S13 to S18 are connected. At this time, the normal output signal VOP and the inverted output signal VON are connected to one ends of the capacitors C1 and C4, negative feedback is applied, and the inputs VX and VY of the differential operational amplifier 11 are in a virtual short circuit state (VX≈VY). The amount of charge stored in each of the capacitors C1 to C4 is expressed by the following equation.
Q1 = C1 (VOP−VX) (24)
Q2 = C2 (VREF−VX) Expression (25)
Q3 = C3 (VREF−VY) Expression (26)
Q4 = C4 (VON−VY) (27)

サンプルフェーズとホールドフェーズでＣ１とＣ２，Ｃ３とＣ４に蓄えられる電荷の総量は等しいので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき正転出力信号ＶＯＰ，反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ−ＶＲＥＦ＋２ＶＸ・・・式（２８）
ＶＯＮ＝ＶＩＮ−ＶＩＰ−ＶＲＥＦ＋２ＶＹ・・・式（２９）
上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（２８）−式（２９）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（３０） Since the total amount of charge stored in C1, C2, C3, and C4 is equal in the sample phase and the hold phase, when C1 = C2 = C3 = C4, the normal output signal VOP and the inverted output signal VON are respectively expressed by the following equations: .
VOP = VIP-VIN-VREF + 2VX (28)
VON = VIN−VIP−VREF + 2VY (29)
As described above, since VX and VY are in a virtual short-circuit state (VX≈VY) in the hold phase, the differential output VOP-VON is expressed by the following equation from equations (28)-(29). .
VOP-VON = 2 (VIP-VIN) (30)

しかしながら、上述した回路構成では、高ゲイン設定時にサンプリング用コンデンサＣ２，Ｃ３の両端に差動入力を接続していたのに対し、低ゲイン設定時にはサンプリング用コンデンサＣ２，Ｃ３の両端に参照電圧を接続するため、接続切り替え用のスイッチング素子の数が増加してしまう。また、サンプリング用コンデンサＣ１，Ｃ４をホールドフェーズで差動演算増幅器の入力端子に接続するスイッチング素子も必要であり、このスイッチング素子の抵抗成分及び寄生容量は、ホールドフェーズでの演算増幅器の応答性を劣化させる。 However, in the above circuit configuration, the differential input is connected to both ends of the sampling capacitors C2 and C3 when the high gain is set, whereas the reference voltage is connected to both ends of the sampling capacitors C2 and C3 when the low gain is set. Therefore, the number of connection switching elements increases. In addition, a switching element that connects the sampling capacitors C1 and C4 to the input terminal of the differential operational amplifier in the hold phase is also necessary. The resistance component and parasitic capacitance of the switching element make the operational amplifier responsive in the hold phase. Deteriorate.

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、スイッチング素子の数を少なくし小面積で、差動演算増幅器の応答性の劣化を抑制するようにしたゲイン調整可能なサンプル・ホールド回路を提供することにある。 The present invention has been made in view of such a problem, and an object of the present invention is to reduce the number of switching elements, reduce the area, and suppress the deterioration of the responsiveness of the differential operational amplifier. An object is to provide an adjustable sample and hold circuit.

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、正転入力信号（ＶＩＰ）と反転入力信号（ＶＩＮ）に基づいて正転出力信号（ＶＯＰ）と反転出力信号（ＶＯＮ）とを出力する差動演算増幅器（１１）と、複数のスイッチング素子（Ｓ１乃至Ｓ１２）と、複数のサンプリング用コンデンサ（Ｃ１乃至Ｃ４）とを備えたサンプル・ホールド回路において、サンプルフェーズで差動入力信号を両端に接続する一方のサンプリング用コンデンサ（Ｃ１，Ｃ２）と他方のサンプリング用コンデンサ（Ｃ３，Ｃ４）のうち、低ゲイン設定時に両端に前記正転入力信号（ＶＩＰ）又は前記反転入力信号（ＶＩＮ）を接続するための複数のスイッチング素子（Ｓ１乃至Ｓ８）を備えていることを特徴とする。 The present invention has been made to achieve such an object, and the invention according to claim 1 is directed to a normal output signal (VOP) based on a normal input signal (VIP) and an inverted input signal (VIN). ) And an inverted output signal (VON), a differential operational amplifier (11), a plurality of switching elements (S1 to S12), and a plurality of sampling capacitors (C1 to C4). In the sampling phase, among the sampling capacitors (C1, C2) and the other sampling capacitors (C3, C4) that connect the differential input signal to both ends in the sample phase, the normal rotation input signal ( VIP) or a plurality of switching elements (S1 to S8) for connecting the inverting input signal (VIN).

また、請求項２に記載の発明は、請求項１に記載の発明において、前記差動演算増幅器（１１）の正転入力側に設けられた第１のスイッチング素子（Ｓ１）と、該第１のスイッチング素子（Ｓ１）に接続された第１のサンプリング用コンデンサ（Ｃ１）と、
前記差動演算増幅器（１１）の反転入力側に設けられた第６のスイッチング素子（Ｓ６）と、該第６のスイッチング素子（Ｓ６）に接続された第４のサンプリング用コンデンサ（Ｃ４）と、該第１のサンプリング用コンデンサ（Ｃ１）の出力側と前記第６のスイッチング素子（Ｓ６）の入力側に接続された第３のスイッチング素子（Ｓ３）と、該第３のスイッチング素子（Ｓ３）と並列に接続された第２のサンプリング用コンデンサ（Ｃ２）及び該第２のサンプリング用コンデンサ（Ｃ２）に接続された第７のスイッチング素子（Ｓ７）と、前記第２のサンプリング用コンデンサ（Ｃ２）と前記第１のスイッチング素子（Ｓ１）の入力側に接続された第２のスイッチング素子（Ｓ２）と、前記第４のサンプリング用のコンデンサ（Ｃ４）の出力側と前記第１のスイッチング素子（Ｓ１）の入力側に接続された第４のスイッチング素子（Ｓ４）と、該第４のスイッチング素子（Ｓ４）と並列に接続された第３のサンプリング用コンデンサ（Ｃ３）及び該第３のサンプリング用コンデンサ（Ｃ３）に接続された第８のスイッチング素子（Ｓ８）と、前記第３のサンプリング用コンデンサ（Ｃ３）と前記第６のスイッチング素子（Ｓ６）の入力側に接続された第５のスイッチング素子（Ｓ５）とを備えている。 According to a second aspect of the present invention, in the first aspect of the present invention, the first switching element (S1) provided on the normal rotation input side of the differential operational amplifier (11), and the first switching element (S1) A first sampling capacitor (C1) connected to the switching element (S1) of
A sixth switching element (S6) provided on the inverting input side of the differential operational amplifier (11); a fourth sampling capacitor (C4) connected to the sixth switching element (S6); A third switching element (S3) connected to an output side of the first sampling capacitor (C1) and an input side of the sixth switching element (S6); and the third switching element (S3); A second sampling capacitor (C2) connected in parallel, a seventh switching element (S7) connected to the second sampling capacitor (C2), and the second sampling capacitor (C2); The second switching element (S2) connected to the input side of the first switching element (S1) and the output of the fourth sampling capacitor (C4) And a fourth switching element (S4) connected to the input side of the first switching element (S1), and a third sampling capacitor (P4) connected in parallel to the fourth switching element (S4) C3) and the eighth switching element (S8) connected to the third sampling capacitor (C3), and the input side of the third sampling capacitor (C3) and the sixth switching element (S6) And a fifth switching element (S5) connected to.

また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記第１，第２，第５乃至第８のスイッチング素子（Ｓ１，Ｓ２，Ｓ５乃至Ｓ８）の切断されるタイミングと、前記第３及び第４のスイッチング素子（Ｓ３，Ｓ４）の切断されるタイミングとが同時又は前後することを特徴とする。
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする。 According to a third aspect of the present invention, in the first or second aspect of the invention, the first, second, fifth to eighth switching elements (S1, S2, S5 to S8) are disconnected. The timing and the timing at which the third and fourth switching elements (S3, S4) are disconnected are simultaneously or before and after.
According to a fourth aspect of the present invention, in the first, second, or third aspect of the invention, the total number of the sampling capacitors and the total number of the sampling capacitors to which negative feedback is applied in the hold phase can be arbitrarily controlled. It is characterized by being.

本発明によれば、低ゲイン設定時に差動入力のサンプリングを必要としないコンデンサの両端に反転入力信号を接続するようにしたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、スイッチング素子の数を少なくし小面積で、差動演算増幅器の応答性の劣化を抑制することが可能となる。 According to the present invention, since the inverting input signal is connected to both ends of the capacitor that does not require differential input sampling at the time of low gain setting, it is excellent in noise characteristics and is not affected by fluctuations in the input common voltage, It is possible to reduce the number of switching elements and reduce the response of the differential operational amplifier with a small area.

本発明に係るサンプル・ホールド回路の実施例を説明するための回路構成図である。It is a circuit block diagram for demonstrating the Example of the sample hold circuit based on this invention. 従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。It is a circuit block diagram of the conventional sample hold circuit excellent in the noise characteristic. （ａ），（ｂ）は、図３に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。(A), (b) is a figure which shows the timing chart of the control part of the sample hold circuit shown in FIG. 従来のゲイン調整可能なサンプル・ホールド回路の回路構成図である。It is a circuit block diagram of the conventional sample hold circuit in which gain adjustment is possible. （ａ）乃至（ｆ）は、図４に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。(A) thru | or (f) is a figure which shows the timing chart of the control part of the sample hold circuit shown in FIG.

以下、図面を参照して本発明の実施例について説明する。
図１は、本発明に係るサンプル・ホールド回路の実施例を説明するための回路構成図である。図中符号１１は差動演算増幅器（ＡＭ）を示している。
本発明のサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器１１と、複数のスイッチング素子Ｓ１乃至Ｓ１２と、複数のサンプリング用コンデンサＣ１乃至Ｃ４とを備えている。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a circuit configuration diagram for explaining an embodiment of a sample and hold circuit according to the present invention. Reference numeral 11 in the figure denotes a differential operational amplifier (AM).
The sample and hold circuit of the present invention includes a differential operational amplifier 11 that outputs a normal output signal VOP and an inverted output signal VON based on a normal input signal VIP and an inverted input signal VIN, and a plurality of switching elements S1 to S12. And a plurality of sampling capacitors C1 to C4.

また、サンプルフェーズで差動入力信号を両端に接続する一方のサンプリング用コンデンサＣ１，Ｃ２と他方のサンプリング用コンデンサＣ３，Ｃ４のうち、低ゲイン設定時に両端に正転入力信号ＶＩＰ又は反転入力信号ＶＩＮを接続するための複数のスイッチング素子Ｓ１乃至Ｓ８を備えている。
また、差動演算増幅器１１の正転入力側に設けられた第１のスイッチング素子Ｓ１と、この第１のスイッチング素子Ｓ１に接続された第１のサンプリング用コンデンサＣ１とを備えている。また、差動演算増幅器１１の反転入力側に設けられた第６のスイッチング素子Ｓ６と、この第６のスイッチング素子Ｓ６に接続された第４のサンプリング用コンデンサＣ４とを備えている。 In addition, when one of the sampling capacitors C1 and C2 and the other sampling capacitors C3 and C4 that connect the differential input signal to both ends in the sample phase is set to a low gain, the normal input signal VIP or the inverted input signal VIN is connected to both ends. Are provided with a plurality of switching elements S1 to S8.
In addition, a first switching element S1 provided on the normal input side of the differential operational amplifier 11 and a first sampling capacitor C1 connected to the first switching element S1 are provided. Further, a sixth switching element S6 provided on the inverting input side of the differential operational amplifier 11 and a fourth sampling capacitor C4 connected to the sixth switching element S6 are provided.

また、第１のサンプリング用コンデンサＣ１の出力側と前記第６のスイッチング素子Ｓ６の入力側に接続された第３のスイッチング素子Ｓ３と、この第３のスイッチング素子Ｓ３と並列に接続された第２のサンプリング用コンデンサＣ２及び第２のサンプリング用コンデンサＣ２に接続された第７のスイッチング素子Ｓ７と、第２のサンプリング用コンデンサＣ２と第１のスイッチング素子Ｓ１の入力側に接続された第２のスイッチング素子Ｓ２とを備えている。 Also, a third switching element S3 connected to the output side of the first sampling capacitor C1 and the input side of the sixth switching element S6, and a second switching element connected in parallel with the third switching element S3. A seventh switching element S7 connected to the sampling capacitor C2 and the second sampling capacitor C2, and a second switching connected to the input side of the second sampling capacitor C2 and the first switching element S1. And an element S2.

また、第４のサンプリング用のコンデンサＣ４の出力側と第１のスイッチング素子Ｓ１の入力側に接続された第４のスイッチング素子Ｓ４と、この第４のスイッチング素子Ｓ４と並列に接続された第３のサンプリング用コンデンサＣ３及び第３のサンプリング用コンデンサＣ３に接続された第８のスイッチング素子Ｓ８と、第３のサンプリング用コンデンサＣ３と第６のスイッチング素子Ｓ６の入力側に接続された第５のスイッチング素子Ｓ５とを備えている。 Further, a fourth switching element S4 connected to the output side of the fourth sampling capacitor C4 and the input side of the first switching element S1, and a third switching element connected in parallel with the fourth switching element S4. The sampling capacitor C3 and the eighth switching element S8 connected to the third sampling capacitor C3, and the fifth switching connected to the input side of the third sampling capacitor C3 and the sixth switching element S6. And an element S5.

次に、サンプル・ホールド回路のゲインを４倍設定のときについて説明する。
本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサＣ１，Ｃ２の一端に正転入力ＶＩＰを接続するためのスイッチング素子Ｓ１，Ｓ２と、サンプリング用コンデンサＣ１，Ｃ２の他端に反転入力ＶＩＮを接続するための共通のスイッチング素子Ｓ３を備えている。さらに、サンプリング用コンデンサＣ３，Ｃ４の一端に反転入力ＶＩＮを接続するためのスイッチング素子Ｓ５，Ｓ６と、サンプリング用コンデンサＣ３，Ｃ４の他端に正転入力ＶＩＰを接続するための共通のスイッチング素子Ｓ４を備えている。 Next, the case where the gain of the sample and hold circuit is set to 4 times will be described.
The sample and hold circuit according to the present embodiment has switching elements S1 and S2 for connecting the normal rotation input VIP to one end of the sampling capacitors C1 and C2, and an inverting input VIN to the other end of the sampling capacitors C1 and C2. A common switching element S3 for connection is provided. Further, switching elements S5 and S6 for connecting the inverting input VIN to one end of the sampling capacitors C3 and C4, and a common switching element S4 for connecting the normal rotation input VIP to the other ends of the sampling capacitors C3 and C4. It has.

サンプル動作フェーズのとき、図５に示すようなΦ１，Φ１Ａが“Ｈ”となり、Φ１Ｂ，Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ６が接続状態になると共に、スイッチング素子Ｓ７乃至Ｓ１２が切断状態となる。このとき、サンプリング用コンデンサＣ１乃至Ｃ４の両端には、正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、コンデンサＣ１乃至Ｃ４に蓄えられる電荷量Ｑ１〜Ｑ４は、それぞれ上述した式（９）〜式（１２）と同じである。 In the sample operation phase, Φ1 and Φ1A as shown in FIG. 5 are “H”, and Φ1B and Φ2 are “L”. The switching elements S1 to S6 are connected and the switching elements S7 to S12 are disconnected. At this time, the normal input VIP and the inverted input signal VIN are connected to both ends of the sampling capacitors C1 to C4, and the charge amounts Q1 to Q4 stored in the capacitors C1 to C4 are the above-described equations (9) to (9), respectively. Same as (12).

そして、本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサＣ１，Ｃ２の一端が、差動演算増幅器（ＡＭ）１１の入力ＶＸに共通接続され、サンプリング用コンデンサＣ３，Ｃ４の一端が、差動演算増幅器１１の入力ＶＹに共通接続されている。
ホールド動作フェーズのとき、Φ１，Φ１Ａ，Φ１Ｂが“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ８が切断状態になると共に、スイッチング素子Ｓ９乃至Ｓ１２が接続状態となる。このとき、コンデンサＣ１，Ｃ４の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１乃至Ｃ４に蓄えられる電荷量は、それぞれ上述した式（１３）〜式（１６）と同じである。 In the sample and hold circuit according to this embodiment, one end of the sampling capacitors C1 and C2 is commonly connected to the input VX of the differential operational amplifier (AM) 11, and one end of the sampling capacitors C3 and C4 is connected to the difference. Commonly connected to the input VY of the dynamic operational amplifier 11.
In the hold operation phase, Φ1, Φ1A, and Φ1B are “L”, and Φ2 is “H”. The switching elements S1 to S8 are disconnected and the switching elements S9 to S12 are connected. At this time, the normal output signal VOP and the inverted output signal VON are connected to one ends of the capacitors C1 and C4, negative feedback is applied, and the inputs VX and VY of the differential operational amplifier 11 are in a virtual short circuit state (VX≈VY). The amount of charge stored in each of the capacitors C1 to C4 is the same as the above-described equations (13) to (16).

サンプルフェーズとホールドフェーズでＣ１とＣ２、Ｃ３とＣ４に蓄えられる電荷の総量は等しいので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき正転出力信号ＶＯＰ，反転出力信号ＶＯＮは、それぞれ上述した式（１７），式（１８）と同じである。したがって、差動出力ＶＯＰとＶＯＮは、図４と同様に式（１９）と同じである。 Since the total amount of charges stored in C1 and C2 and C3 and C4 in the sample phase and the hold phase is equal, when C1 = C2 = C3 = C4, the normal output signal VOP and the inverted output signal VON are expressed by the above-described equations (17 ), Which is the same as equation (18). Therefore, the differential outputs VOP and VON are the same as in the equation (19) as in FIG.

次に、サンプル・ホールド回路のゲインを２倍設定のときについて説明する。
本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサＣ１の一端に正転入力信号ＶＩＰを接続するためのスイッチング素子Ｓ１と、サンプリング用コンデンサＣ１の他端に反転入力信号ＶＩＮを接続するためのスイッチング素子Ｓ３を備えている。さらに、サンプリング用コンデンサＣ４の一端に反転入力信号ＶＩＮを接続するためのスイッチング素子Ｓ６と、サンプリング用コンデンサＣ４の他端に正転入力信号ＶＩＰを接続するためのスイッチング素子Ｓ４を備えている。 Next, the case where the gain of the sample and hold circuit is set to double will be described.
The sample and hold circuit according to the present embodiment has a switching element S1 for connecting the normal input signal VIP to one end of the sampling capacitor C1, and an inverted input signal VIN for connecting the other end of the sampling capacitor C1. A switching element S3 is provided. Further, a switching element S6 for connecting the inverted input signal VIN to one end of the sampling capacitor C4 and a switching element S4 for connecting the normal input signal VIP to the other end of the sampling capacitor C4 are provided.

特に、本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサＣ２の他端に反転入力信号ＶＩＮを接続するためのスイッチング素子Ｓ７と、サンプリング用コンデンサＣ３の他端に正転入力信号ＶＩＰを接続するためのスイッチング素子Ｓ８を備えている。また、スイッチング素子Ｓ３は、サンプリング用コンデンサＣ２の一端を反転入力信号ＶＩＮに接続し、スイッチング素子Ｓ４は、サンプリング用コンデンサＣ３の一端を正転入力信号ＶＩＰに接続する。 In particular, in the sample and hold circuit according to the present embodiment, the switching element S7 for connecting the inverted input signal VIN to the other end of the sampling capacitor C2 and the normal input signal VIP to the other end of the sampling capacitor C3 are connected. A switching element S8 is provided. The switching element S3 connects one end of the sampling capacitor C2 to the inverted input signal VIN, and the switching element S4 connects one end of the sampling capacitor C3 to the normal input signal VIP.

サンプル動作フェーズのとき、Φ１，Φ１Ｂが“Ｈ”となり、Φ１Ａ，Φ２が“Ｌ”となる。スイッチング素子Ｓ１，Ｓ３，Ｓ４，Ｓ６乃至Ｓ８が接続状態になると共に、スイッチング素子Ｓ２，Ｓ５，Ｓ９乃至Ｓ１２が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ４の両端には、正転入力信号ＶＩＰと反転入力信号ＶＩＮが接続され、サンプリング用コンデンサＣ２の両端には反転入力信号ＶＩＮが接続され、サンプリング用コンデンサＣ３の両端には正転入力信号ＶＩＰが接続される。コンデンサＣ１乃至Ｃ４に蓄えられる電荷量Ｑ１〜Ｑ４は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（３１）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＮ）・・・式（３２）
Ｑ３＝Ｃ３（ＶＩＰ−ＶＩＰ）・・・式（３３）
Ｑ４＝Ｃ４（ＶＩＮ−ＶＩＰ）・・・式（３４）
そして、本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサＣ１，Ｃ２の一端が、差動演算増幅器１１の入力ＶＸに共通接続され、サンプリング用コンデンサＣ３，Ｃ４の一端が、差動演算増幅器１１の入力ＶＹに共通接続されている。 In the sample operation phase, Φ1 and Φ1B become “H”, and Φ1A and Φ2 become “L”. The switching elements S1, S3, S4, S6 to S8 are connected, and the switching elements S2, S5, S9 to S12 are disconnected. At this time, the normal input signal VIP and the inverted input signal VIN are connected to both ends of the sampling capacitors C1 and C4, the inverted input signal VIN is connected to both ends of the sampling capacitor C2, and both ends of the sampling capacitor C3 are connected. Is connected to the normal input signal VIP. The charge amounts Q1 to Q4 stored in the capacitors C1 to C4 are respectively expressed by the following equations.
Q1 = C1 (VIP−VIN) Expression (31)
Q2 = C2 (VIN−VIN) Expression (32)
Q3 = C3 (VIP−VIP) Expression (33)
Q4 = C4 (VIN-VIP) Expression (34)
In the sample and hold circuit according to this embodiment, one end of the sampling capacitors C1 and C2 is commonly connected to the input VX of the differential operational amplifier 11, and one end of the sampling capacitors C3 and C4 is connected to the differential operational amplifier. 11 inputs VY are commonly connected.

ホールド動作フェーズのとき、Φ１，Φ１Ａ，Φ１Ｂが“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ８が切断状態になると共に、スイッチング素子Ｓ９乃至Ｓ１２が接続状態となる。このとき、コンデンサＣ１，Ｃ４の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１乃至Ｃ４に蓄えられる電荷量は、それぞれ上述した式（２４）〜式（２７）と同じである。 In the hold operation phase, Φ1, Φ1A, and Φ1B are “L”, and Φ2 is “H”. The switching elements S1 to S8 are disconnected and the switching elements S9 to S12 are connected. At this time, the normal output signal VOP and the inverted output signal VON are connected to one ends of the capacitors C1 and C4, negative feedback is applied, and the inputs VX and VY of the differential operational amplifier 11 are in a virtual short circuit state (VX≈VY). The amount of charge stored in each of the capacitors C1 to C4 is the same as the above-described equations (24) to (27).

サンプルフェーズとホールドフェーズでＣ１とＣ２，Ｃ３とＣ４に蓄えられる電荷の総量は等しいので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき正転出力信号ＶＯＰと反転出力信号ＶＯＮは、それぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ−ＶＲＥＦ＋２ＶＸ・・・式（３５）
ＶＯＮ＝ＶＩＮ−ＶＩＰ−ＶＲＥＦ＋２ＶＹ・・・式（３６）
上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（３５）−式（３６）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（３７） Since the total amount of charge stored in C1, C2, C3, and C4 in the sample phase and the hold phase is equal, when C1 = C2 = C3 = C4, the normal output signal VOP and the inverted output signal VON are as follows: Become.
VOP = VIP−VIN−VREF + 2VX Formula (35)
VON = VIN−VIP−VREF + 2VY (36)
As described above, since VX and VY are in a virtual short-circuit state (VX≈VY) in the hold phase, the differential output VOP-VON is expressed by the following equation from equations (35)-(36). .
VOP-VON = 2 (VIP-VIN) ... Formula (37)

以上のことから、図１は図４と同じゲイン調整が可能であるが、図４よりもスイッチング素子の数を減らして小面積のサンプル・ホールド回路を実現することが可能となる。
また、サンプリング用コンデンサをホールドフェーズで差動演算増幅器の入力端子に接続するスイッチング素子も不要となり、ホールドフェーズでの差動演算増幅器の応答性の劣化を抑制することが可能となる。 From the above, FIG. 1 can perform the same gain adjustment as FIG. 4, but it is possible to realize a sample-and-hold circuit having a small area by reducing the number of switching elements as compared with FIG.
In addition, a switching element for connecting the sampling capacitor to the input terminal of the differential operational amplifier in the hold phase is not necessary, and it is possible to suppress deterioration of the response of the differential operational amplifier in the hold phase.

なお、図１では、一方のサンプリング用コンデンサＣ１，Ｃ２の入力側のスイッチング素子Ｓ１，Ｓ２，Ｓ７及び他方のサンプリング用コンデンサＣ３，Ｃ４の入力側のスイッチング素子Ｓ５，Ｓ６，Ｓ８の切断されるタイミングと、サンプリング用コンデンサＣ１乃至Ｃ４の差動演算増幅器１１の入力端子側のスイッチング素子Ｓ３，Ｓ４の切断されるタイミングとが同時又は前後する。 In FIG. 1, the switching timings of the switching elements S1, S2, S7 on the input side of one sampling capacitor C1, C2 and the switching elements S5, S6, S8 on the input side of the other sampling capacitors C3, C4 are cut off. And the timing at which the switching elements S3 and S4 on the input terminal side of the differential operational amplifier 11 of the sampling capacitors C1 to C4 are disconnected simultaneously.

つまり、第１，第２，第５乃至第８のスイッチング素子Ｓ１，Ｓ２，Ｓ５乃至Ｓ８の切断されるタイミングと、第３及び第４のスイッチング素子Ｓ３，Ｓ４の切断されるタイミングとが同時又は前後する。
また、図１では、サンプル・ホールド回路のゲインは４と２で調整可能であるが、例えば、サンプルフェーズで両端に差動入力信号あるいは両端に正転入力信号か反転入力信号を接続し、ホールドフェーズで一方を参照電圧に接続して他方を差動演算増幅器の入力端子に接続するサンプリング用コンデンサを１個、２個、・・・Ｎ個と追加して、サンプル・ホールド回路のゲイン調整範囲を変更しても構わない。 That is, the timing at which the first, second, fifth to eighth switching elements S1, S2, S5 to S8 are disconnected and the timing at which the third and fourth switching elements S3, S4 are disconnected simultaneously or move back and forth.
In FIG. 1, the gain of the sample and hold circuit can be adjusted by 4 and 2. For example, in the sample phase, a differential input signal is connected to both ends or a normal input signal or an inverted input signal is connected to both ends and held. The gain adjustment range of the sample-and-hold circuit by adding one, two, ... N sampling capacitors that connect one to the reference voltage and the other to the input terminal of the differential operational amplifier in the phase May be changed.

また、図１では、ホールドフェーズでネガティブフィードバックをかけるサンプリング用コンデンサの数は、ＶＯＰ側とＶＯＮ側でそれぞれ１ずつだが、これを複数個に変更しても構わない。つまり、サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかるサンプリング用コンデンサの総数が、任意に制御可能である。 In FIG. 1, the number of sampling capacitors to which negative feedback is applied in the hold phase is one on each of the VOP side and the VON side, but this may be changed to a plurality. That is, the total number of sampling capacitors and the total number of sampling capacitors to which negative feedback is applied in the hold phase can be arbitrarily controlled.

このように、本実施例におけるサンプル・ホールド回路では、低ゲイン設定時に差動入力のサンプリングを必要としないコンデンサの両端に反転入力信号を接続するようにしたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、さらに、スイッチング素子の数を少なくし小面積で、演算増幅器の応答性の劣化を抑制することが可能となる。 In this way, in the sample and hold circuit in this embodiment, the inverted input signal is connected to both ends of the capacitor that does not require differential input sampling when setting the low gain. In addition, it is possible to suppress the deterioration of the responsiveness of the operational amplifier with a small area by reducing the number of switching elements.

１１差動演算増幅器（ＡＭ）
Ｓ１乃至Ｓ１８スイッチング素子
Ｃ１乃至Ｃ４サンプリング用コンデンサ
ＶＩＰ正転入力信号
ＶＩＮ反転入力信号
ＶＯＰ正転出力信号
ＶＯＮ反転出力信号 11 Differential operational amplifier (AM)
S1 to S18 Switching elements C1 to C4 Sampling capacitor VIP Normal input signal VIN Inverted input signal VOP Normal output signal VON Inverted output signal

Claims

In a sample and hold circuit including a differential operational amplifier that outputs a normal output signal and an inverted output signal based on a normal input signal and an inverted input signal, a plurality of switching elements, and a plurality of sampling capacitors,
Multiple switching for connecting the normal input signal or the inverted input signal to both ends of the sampling capacitor that connects the differential input signal to both ends in the sample phase and the other sampling capacitor when setting the low gain A sample-and-hold circuit comprising an element.

A first switching element provided on the non-inverting input side of the differential operational amplifier; a first sampling capacitor connected to the first switching element;
A sixth switching element provided on the inverting input side of the differential operational amplifier; a fourth sampling capacitor connected to the sixth switching element;
A third switching element connected to the output side of the first sampling capacitor and the input side of the sixth switching element; a second sampling capacitor connected in parallel to the third switching element; A seventh switching element connected to the second sampling capacitor; a second switching element connected to the input side of the second sampling capacitor and the first switching element;
A fourth switching element connected to an output side of the fourth sampling capacitor, an input side of the first switching element, and a third sampling capacitor connected in parallel to the fourth switching element; And an eighth switching element connected to the third sampling capacitor, and a fifth switching element connected to the input side of the third sampling capacitor and the sixth switching element. The sample-and-hold circuit according to claim 1.

2. The timing at which the first, second, fifth to eighth switching elements are disconnected and the timing at which the third and fourth switching elements are disconnected simultaneously or before and after. Or the sample and hold circuit according to 2;

4. The sample and hold circuit according to claim 1, wherein the total number of sampling capacitors and the total number of sampling capacitors to which negative feedback is applied in a hold phase can be arbitrarily controlled.