JP5510325B2 - 電界効果トランジスタ - Google Patents

Description

本発明は、電界効果トランジスタに関する。

ＧａＮなどのIII族窒化物系化合物半導体は、大きなバンドギャップを有し、高い絶縁破壊電界強度と高い電子移動度を有している。近年、このIII族窒化物系化合物半導体を構成材料とする高耐圧・高速動作可能な電界効果トランジスタの研究開発が進められている。この種の電界効果トランジスタは、たとえば、非特許文献１（Shinichi Iwakami et al., "AlGaN/GaN Heterostructure Field-Effect Transistors (HFETs) on Si Substrates for Large-Current Operation", Jpn. J. Appl. Phys., Vol.43, No.7A, pp.L831-L833, 2004）や特許文献１（特開２００７−３１１７４０号公報）に開示されている。一般に、耐圧向上のためにはソース電極とドレイン電極間の距離を大きくすればよいが、ソース電極とドレイン電極間の距離を大きくすればチップサイズが大きくなるという問題がある。

図１は、非特許文献１に開示された電界効果トランジスタの構造を概略的に示す断面図である。図１に示されるように、この電界効果トランジスタは、シリコン基板１１０１の（１１１）面上に、ＡｌＮ層１１０２、ＧａＮ／ＡｌＮ超格子層１１０３、アンドープＧａＮ層１１０４およびアンドープＡｌＧａＮ層１１０５が積層された構造を有する。ＡｌＧａＮ層１１０５上には、ソース電極１１０６とドレイン電極１１０７が形成されている。これらソース電極１１０６とドレイン電極１１０７は、ＡｌＧａＮ層１１０５にオーミック接触するＴｉ／Ａｌ電極である。ソース電極１１０６、ドレイン電極１１０７およびＡｌＧａＮ層１１０５上には、酸化シリコン（ＳｉＯｘ）膜１１０８が成膜されている。
ＡｌＧａＮ層１１０５上においては酸化シリコン膜１１０８の開口部にゲート電極１１０９が形成され、さらにこのゲート電極１１０９を被覆する保護膜（ＳｉＮｘ膜）１１１０が成膜されている。そして、ソース電極１１０６の上面とドレイン電極１１０７の上面とにそれぞれ金メッキ層１１１１，１１１１が成膜されている。
図１の電界効果トランジスタでは、ソース電極１１０６とドレイン電極１１０７間の距離は、約１６μｍであり、大きいものである。このような構造は３５０Ｖ以上の破壊耐圧を実現可能としている。
Shinichi Iwakami, Masataka Yanagihara, Osamu Machida, Emiko Chino, Nobuo Kaneko, Hirokazu Goto and Kohji Ohtsuka, "AlGaN/GaN Heterostructure Field-Effect Transistors (HFETs) on Si Substrates for Large-Current Operation", Japanese Journal of Applied Physics, Vol.43, No.7A, pp.L831-L833, 2004. 特開２００７−３１１７４０号公報

しかしながら、ソース電極１１０６とドレイン電極１１０７間の距離を大きくしても、酸化シリコン膜１１０８とＡｌＧａＮ層１１０５との界面およびその近傍の固定電荷の影響を受けてチャネル領域内の電界強度分布が不均一となる。これによりゲート電極１１０９のドレイン端（ゲート電極１１０９のドレイン電極１１０７側の端部）に電界が集中する。それ故、ゲート電極１１０９とドレイン電極１１０７間の平均電界の強度としてＧａＮの絶縁破壊耐圧の物性値から期待される最大電界強度が得られず、ソース電極１１０６とドレイン電極１１０７間の距離を大きくしても、高耐圧化が難しいという問題がある。
また、図１の電界効果トランジスタでは、ソース電極１１０６とドレイン電極１１０７間の距離は、約１６μｍであり、チップサイズが大きくなってしまうという課題もある。
上記に鑑みて本発明は、高耐圧化とチップサイズの小型化とを実現し得る電界効果トランジスタを提供するものである。

本発明によれば、基板と、
前記基板上に形成されたドリフト層と、
前記ドリフト層よりも上層に形成された電子障壁層と、
前記電子障壁層上に形成された電子走行層と、
前記電子走行層上に形成されたゲート電極と、
前記ゲート電極のゲート長さ方向の一方の側にあり、かつ前記電子走行層から前記電子障壁層よりも前記基板側の領域に亘って延在する電子伝導領域と、
前記ゲート電極のゲート長さ方向の他方の側にあり、かつ前記電子走行層上に形成されたソース電極と、
前記電子伝導領域の前記基板側の一端と前記ドリフト層を介して電気的に接続されたドレイン電極と、
を備える電界効果トランジスタが提供される。

本発明によれば高耐圧化とチップサイズの小型化とを可能にする電界効果トランジスタを提供することができる。

上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。

電界効果トランジスタの構造を概略的に示す断面図である。 本発明に係る第１の実施形態の電界効果トランジスタの構造を概略的に示す断面図である。 第１の実施形態の変形例である電界効果トランジスタの構造を概略的に示す断面図である。 第１の実施形態の変形例である電界効果トランジスタの構造を概略的に示す断面図である。 本発明に係る第２の実施形態の電界効果トランジスタの構造を概略的に示す断面図である。 第２の実施形態の変形例である電界効果トランジスタの構造を概略的に示す断面図である。 本発明に係る第３の実施形態の電界効果トランジスタの構造を概略的に示す断面図である。 第３の実施形態の変形例である電界効果トランジスタの構造を概略的に示す断面図である。 本発明に係る第４の実施形態の電界効果トランジスタの構造を概略的に示す断面図である。 第４の実施形態の変形例である電界効果トランジスタの構造を概略的に示す断面図である。 本発明の変形例の電界効果トランジスタの構造を概略的に示す断面図である。 第１の実施形態にかかる電界効果トランジスタの構造を概略的に示す断面図である。 本発明の変形例の電界効果トランジスタの構造を概略的に示す平面図である。 本発明の変形例の電界効果トランジスタの構造を概略的に示す平面図である。 本発明の変形例の電界効果トランジスタの構造を概略的に示す平面図である。

以下、本発明に係る実施の形態について図面を参照しつつ説明する。なお、すべての図面において、同様な構成要素には同一符号を付し、その詳細な説明は重複しないように適宜省略される。
また、この出願は、２００８年８月６日に出願された日本出願特願２００８−２０３４９３を基礎とする優先権を主張し、その開示のすべてをここに取り込む。

（第１の実施形態）
図２は、本発明に係る第１の実施形態の電界効果トランジスタ１０の構造を概略的に示す断面図である。この電界効果トランジスタ１０は、基板１０１上に、高濃度ｎ型半導体層１０２、ドリフト層１０３、電界緩和層１０４、電子障壁層１０５、電子走行層１０６および電子供給層１０７がこの順に積層された積層構造を有する。この積層構造上には絶縁膜１１０が形成されており、この絶縁膜１１０に形成された開口部にゲート絶縁膜１１１とゲート電極１１２が形成されている。ゲート絶縁膜１１１は、ゲートリーク電流を抑制する機能を有する。

ゲート電極１１２の左右両側（基板面に平行な方向における両側）のうちの一方の側（換言すると、ゲート電極１１２のゲート長方向の一方の側）では、積層構造に形成されたエッチング加工面に電子伝導領域１０８が形成されている。この電子伝導領域１０８は、電子走行層１０６の一端から、ｐ型電子障壁層１０５よりも基板１０１側の領域に亘って延在するように設けられている。ゲート電極１１２の左右両側のうちの他方の側（ゲート電極１１２のゲート長方向の他方の側）では、電子供給層１０７上にソース電極１０９が形成されている。

また、基板１０１の裏面にはドレイン電極１１４が形成されている。このドレイン電極１１４は、基板１０１、高濃度ｎ型半導体層１０２およびドリフト層１０３を介して電子伝導領域１０８の基板側の一端と電気的に接続されている。

電子走行層１０６の上面は電子供給層１０７にヘテロ接合されており、電界効果トランジスタ１０の動作時には、ゲート電極へのバイアス電圧の印加に応じて、ヘテロ接合界面およびその近傍に２次元電子ガスのチャネル領域が形成される。このとき、ソース電極１０９から注入された電子は、チャネル領域と電子伝導領域１０８とを介してドレイン電極１１０へ移動することができる。この電子走行層１０６は、フォトリソグラフィやドライエッチングなどのプロセス工程を経ずに、一つの成長工程で、連続的に形成されたものである。

電子供給層１０７は、電子走行層１０６の上面にヘテロ接合し、ＧａＮやＩｎＮ、ＡｌＮなどのIII族窒化物系化合物半導体からなる層である。電子供給層１０７は、たとえば、Ｉｎ_aＡｌ_ｂＧａ_{１− a−ｂ}Ｎ（０≦a≦１、０≦ｂ≦１、a＋ｂ≦１）で構成される。
電子供給層１０７から電子走行層１０６へ電子を供給するために、電子供給層１０７は、電子走行層１０６よりも小さな電子親和力を持つ材料または組成からなる。第１の実施形態の電界効果トランジスタ１０では、主にピエゾ効果や自発分極効果により、電子走行層１０６と電子供給層１０７とのヘテロ接合界面およびその近傍での２次元電子ガスの発生を可能としている。たとえば、アンドープＧａＮ層（電子走行層）１０６の上面にＡｌＧａＮ層（電子供給層）１０７がヘテロ接合する場合、自発分極とピエゾ分極との両作用によりそのヘテロ接合界面に正の空間固定電荷が発生すると、電子が引き寄せられる。当該引き寄せられた電子は、ヘテロ接合界面のＧａＮ層側に２次元電子ガスを形成することとなる。なお、電子走行層１０６よりも大きなバンドギャップを持つ電子供給層１０７にＳｉ、Ｓ、Ｓｅ、Ｏなどのｎ型不純物を導入することにより、当該ヘテロ接合界面およびその近傍の２次元電子ガスの濃度を調整することも可能である（変調ドーピング）。

電子走行層１０６は、たとえば、ＧａＮ、ＩｎＮ、ＡｌＮなどのIII族窒化物系化合物半導体で構成すればよい。電子走行層１０６は、たとえば、Ｉｎ_ｃＡｌ_ｄＧａ_{１− ｃ−ｄ}Ｎ（０≦ｃ≦１、０≦ｄ≦１、ｃ＋ｄ≦１）で構成される。この電子走行層１０６には、Ｓｉ、Ｓ、Ｓｅ、Ｏなどのｎ型不純物、あるいは、ベリリウム（Ｂｅ）、炭素（Ｃ）またはマグネシウム（Ｍｇ）などのｐ型不純物を添加してもよい。ただし、電子走行層１０６内の不純物濃度が高くなり過ぎると、クーロン散乱の影響を受けて電子の移動度が低下するため、不純物濃度は１×１０^１７ｃｍ^−３以下であることが望ましい。

電子障壁層１０５は、面密度で１×１０^１３ｃｍ^−２以上のアクセプタ濃度を有するｐ型窒化物半導体層である。電子障壁層１０５に高濃度に導入されるｐ型不純物としては、たとえば、Ｂｅ、ＣまたはＭｇが挙げられ、電子障壁層１０５の構成材料としては、たとえば、ＧａＮ、ＩｎＮ、ＡｌＮなどのIII族窒化物系化合物半導体が挙げられる。この電子障壁層１０５に導入されるｐ型不純物濃度は、所望の値とすることができるが、高電圧領域で電子に対する電位障壁の形成を維持するためには、１×１０^１８cm^−３以上であることが望ましい。

電界緩和層１０４は、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）により構成される。パンチスルーを抑制して高い耐圧性能を得るために、電界緩和層１０４の組成は、電界緩和層１０４の内部で負の分極電荷がほぼ一様に分布するように制御されている。電界緩和層１０４の上面をIII族面であるガリウム面とした場合、電界緩和層１０４のＡｌ組成比ｙを基板１０１側からソース電極１０９側に向かうにつれて徐々にまたは段階的に小さくすることで電界緩和層１０４の内部で負の分極電荷を積層方向に亘ってほぼ一様に分布させることができる。あるいは、電界緩和層１０４のＩｎ組成比ｘを基板１０１側からソース電極１０９側に向かうにつれて徐々にまたは段階的に大きくすることで電界緩和層１０４の内部で負の分極電荷を積層方向に亘ってほぼ一様に分布させることもできる。あるいは、電界緩和層１０４のＡｌ組成比ｙを基板１０１側からソース電極１０９側に向かうにつれて徐々にまたは段階的に小さくし、かつ、電界緩和層１０４のＩｎ組成比ｘを基板１０１側からソース電極１０９側に向かうにつれて徐々にまたは段階的に大きくすることによって電界緩和層１０４の内部で負の分極電荷を積層方向に亘ってほぼ一様に分布させてもよい。

電界緩和層１０４は、このような組成を有するので、ピエゾ効果および自発分極効果により伝導帯および価電子帯が真空準位に向かって凸形状をなすように曲がるエネルギーバンド構造を有する。この凸形状のエネルギーバンドは、ピエゾ効果および自発分極効果に起因する固定電荷で形成されるため、局所的な電界強度の増加を抑制することができる。したがって、パンチスルーの抑制が可能となり、耐圧性能を向上させることができる。

また、電界緩和層１０４に導入するｎ型不純物としては、たとえば、シリコン（Ｓｉ）、イオウ（Ｓ）、セレン（Ｓｅ）、酸素（Ｏ）が挙げられる。ｎ型不純物濃度は、所望の値とすることができるが、電界を緩和するために、１×１０^１８ｃｍ^−３以下であることが好ましい。特に、高い耐圧性能を確保するためには、ｎ型不純物濃度は１×１０^１７ｃｍ^−３以下であることが好ましい。

ドリフト層１０３は、たとえば、ＧａＮやＩｎＮ、ＡｌＮなどのIII族窒化物系化合物半導体で構成すればよい。ドリフト層１０３に導入するｎ型不純物としては、たとえば、Ｓｉ、Ｓ、Ｓｅ、Ｏが挙げられる。不純物濃度は、所望の値とすることができるが、電界集中を緩和するために、１×１０^１８ｃｍ^−３以下の濃度であることが好ましい。特に、耐圧性を高めるときには１×１０^１７ｃｍ^−３以下の濃度であることが好ましい。

高濃度ｎ型半導体層１０２は、たとえば、Ｓｉ、Ｓ、ＳｅまたはＯなどのｎ型不純物が高濃度に導入されたIII族窒化物系化合物半導体で構成すればよい。III族窒化物系化合物半導体としては、たとえば、ＧａＮ、ＩｎＮ、ＡｌＮが挙げられる。不純物濃度は、所望の値とすることができるが、低抵抗化するために、１×１０^１８ｃｍ^−３以上の高濃度であることが好ましい。ただし、基板１０１が十分に低い抵抗を有するのであれば、高濃度ｎ型半導体層１０２の形成を省略してもよい。

基板１０１として、本実施形態では、ＧａＮやＡｌＮなどからなる導電性のIII族窒化物系化合物半導体基板を使用するが、これに限定されるものではない。たとえば、シリコン基板または炭化シリコン基板を基板１０１に使用してもよい。導電性を与えるために、基板１０１にはＳｉ、Ｓ、Ｓｅ、Ｏなどのｎ型不純物を添加することが望ましい。

図２に示されるように、ゲート電極１１２は、電子走行層１０６の方向（基板１０１側）に突出する突起部と、ゲート絶縁膜１１１上でこの突起部からソース電極１０９側と電子伝導領域１０８側にそれぞれ延在する庇部とを有する。ゲート電極１１２の電子伝導領域１０８側に延在する庇部は、ゲート電極１１２のソース電極１０９側に延在する庇部よりも長い。これにより、ゲート電極１１２の近傍の電界集中を緩和することができる。

ゲート電極１１２は、Ｗ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、ＡｌまたはＡｕなどの金属材料からなるものであればよく、複数の金属層を積層した構造を有していてもよい。ゲート電極１１２は、金属材料の代わりに、下地の電子供給層１０７にショットキ接触する半導体材料を用いて形成されてもよい。ただし、この半導体材料は、絶縁膜１１１や保護膜１１３と反応しない材料であることが望ましい。

上記電界効果トランジスタ１０の製造方法は、下記（ａ）〜（ｈ）の基本工程を有するものである。
（ａ）有機金属気相成長（ＭＯＶＰＥ）法や分子線エピタキシャル成長（ＭＢＥ）法により、基板１０１上に、高濃度ｎ型半導体層１０２、ドリフト層１０３、電界緩和層１０４、電子障壁層１０５、電子走行層１０６および電子供給層１０７を構成する複数の化合物半導体層をこの順に含む積層構造を連続的にエピタキシャル成長させる工程。
（ｂ）ゲート電極１１２が形成されるべき領域の左右両側のうちの一方の側で、積層構造をエッチングして、電子走行層１０６の一端から電子障壁層１０５よりも基板１０１側の領域に亘ってエッチング加工面を形成する工程。
（ｃ）当該エッチング加工面に電子伝導領域１０８を形成する工程。
（ｄ）ゲート電極１１２が形成されるべき領域の当該左右両側のうちの他方の側における電子走行層１０６上に電子供給層１０７を介してソース電極１０９を形成する工程。
（ｅ）基板１０１の裏面にドレイン電極１１４を形成する工程。
（ｆ）パターニングされた絶縁膜１１０を形成する工程。
（ｇ）電子走行層１０６上における絶縁膜１１０の開口部にゲート絶縁膜１１１とゲート電極１１２とを形成する工程。
（ｈ）電極表面の一部を除く素子全体を被覆する保護膜１１３を形成する工程。

（ａ）の工程では、高濃度ｎ型半導体層１０２、ドリフト層１０３、電界緩和層１０４、電子障壁層１０５、電子走行層１０６および電子供給層１０７の各層を連続成長させることが好ましい。
電子伝導領域１０８は、基板面側からの平面視において、ゲート電極１１２を挟んでソース電極１０９と反対側に位置する。
本実施形態では、電子伝導領域１０８は、電子供給層１０７側からドリフト層１０３側に延在し、一方の端部が、電子供給層１０７および電子走行層１０６に接し、他方の端部が電子障壁層よりも基板側に位置する領域（本実施形態では、ドリフト層１０３）に接している。より詳細に説明すると、電子伝導領域１０８は、電子供給層１０７、電子走行層１０６、電子障壁層１０５、ドリフト層１０３に接して設けられている。電子伝導領域１０８は、ドリフト層１０３の厚みの途中位置まで形成されている。
電子伝導領域１０８は、たとえば、積層構造のエッチング加工面から当該積層構造にｎ型不純物を導入し、当該導入されたｎ型不純物を熱処理により活性化することで形成することができる（図１２参照）。エッチング加工面は、基板１０１上の積層構造をドライエッチングすることで得られる。たとえば、このエッチング加工面にシリコンなどのｎ型不純物をイオン注入し、当該注入されたイオンを熱処理で活性化することで電子伝導領域１０８を形成することができる。
あるいは、たとえばＣＶＤ法により、エッチング加工面にアモルファスまたは多結晶のシリコンを堆積した後、当該堆積されたシリコンを熱処理で積層構造に拡散させることで電子伝導領域１０８を形成することもできる（図１２参照）。なお、熱処理によりシリコンが拡散した不純物拡散領域だけでなく、積層構造内に拡散されないシリコンも、導電膜として電子伝導領域１０８を構成する。エッチング加工面にシリコンを固相拡散させてもよい。
あるいは、たとえばスパッタ法により、積層構造のエッチング加工面に金属導電膜を形成することで電子伝導領域１０８を形成してもよい（図１２参照）。ここで、積層構造を構成する半導体層と当該金属導電膜とを熱処理により相互反応させることが望ましい。金属導電膜は、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）、金（Ａｕ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）からなる群から選択された１種または２種以上の金属材料で構成すればよい。当該エッチング加工面には、オーミック接触する金属導電膜を形成することが好ましい。
あるいは、ＭＯＶＰＥ法やＭＢＥ法により、積層構造のエッチング加工面にｎ型ＧａＮ層などの化合物半導体層を再成長させて電子伝導領域１０８を形成してもよい（図２参照）。

本実施形態では、電子伝導領域１０８は、積層構造のエッチング加工面に形成されている。この代わりに、積層構造表面からドリフト層１０３の領域に達する深さまで、積層構造内にｎ型不純物をイオン注入し熱処理を施すことにより電子伝導領域１０８を形成してもよい（図２参照）。イオン注入の際の加速電圧は、ｎ型不純物イオンの打ち込み深さがドリフト層１０３に達するように制御される。

電子伝導領域１０８の形成後は、リフトオフ工程により、電子供給層１０７にオーミック接触するソース電極１０９が形成される（工程（ｄ））。より具体的には、フォトリソグラフィを用いて積層構造上にレジストパターンを形成し、その後、スパッタ法によりレジストパターンと積層構造の上に金属層を成膜する。その後、レジストパターンと当該レジストパターン上の金属材料とを同時に除去することで、ソース電極１０９の電極パターンを形成することができる。ドレイン電極１１４は、たとえば真空蒸着法により単層または多層の金属膜を成膜することで形成される。

ソース電極１０９とドレイン電極１１４の各々は、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）または金（Ａｕ）などの金属材料からなるものであればよく、複数の金属層を積層した構造を有していてもよい。

その後、積層構造全面を被覆するように絶縁膜を形成し、この絶縁膜をパターニングして図２に示すような開口部を持つ絶縁膜１１０を形成する。さらに、この絶縁膜１１０をマスクとして電子供給層１０７にドライエッチングを施すことにより電子供給層１０７に凹部（リセス構造）を形成する。そして、電子供給層１０７の凹部と絶縁膜１１０の開口部とに、ゲート絶縁膜１１１と、Ｔ字状の断面形状を有するゲート電極１１２とを形成する（工程（ｇ））。

本実施形態では、好適な構成として、ゲート電極１１２の電子伝導領域１０８側の庇部の長さが、ゲート電極１１２のソース電極１０９側の庇部よりも長い構成を採用したが、これに限定されるものではない。ゲート電極１１２の電子伝導領域１０８側の庇部の長さとゲート電極１１２のソース電極１０９側の庇部の長さとが等しい形態、あるいは、ゲート電極１１２の電子伝導領域１０８側の庇部がゲート電極１１２のソース電極１０９側の庇部よりも短い形態もあり得る。ただし、ゲート電極１１２の電子伝導領域１０８側の庇部と比べて、ゲート電極１１２のソース電極１０９側の庇部が長すぎると、ゲート容量の増大による利得低下が大きくなる。

上記ゲート電極１１２の形成後、ＣＶＤ法により、積層構造上にゲート電極１１２を被覆する保護膜１１３を形成する（工程（ｈ））。上記絶縁膜１１０、ゲート絶縁膜１１１および保護膜１１３は、たとえば、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）およびタンタル（Ｔａ）よりなる群から選択された１種または２種以上の酸化物または窒化物で構成すればよい。酸化物または窒化物などの無機化合物の代わりに、保護膜１１３が有機絶縁物で構成されてもよい。

上記第１の実施形態の電界効果トランジスタ１０が奏する効果は以下の通りである。
電子伝導領域１０８は、ゲート電極１１２の左右両側のうちソース電極１０９側とは反対側にあり、電子走行層１０６の一端から電子障壁層１０５よりも基板１０１側の領域に亘って延在している。ドレイン電極１１４は、この電子伝導領域１０８の基板１０１側の一端とドリフト層１０３や高濃度ｎ型半導体層１０２を介して電気的に接続されるように基板１０１の裏面に形成されている。よって、ドリフト層１０３では、キャリアである電子が電子伝導領域１０８側から基板１０１の方向に向かって流れる。
ドリフト層１０３内では電流が半導体層表面と垂直に流れることから、ドリフト層１０３では、電子供給層１０７の表面の固定電荷の影響をうけにくく、ドリフト層１０３自体の絶縁破壊耐圧に近い耐圧を確保することができる。
このような構造のトランジスタでは、ドリフト層１０３にて電位を低減し、ゲート電極１１２近傍における電界集中も抑制することができる。
すなわち、本実施形態のトランジスタでは、電子伝導領域１０８の電位を、ドレイン電位よりも低くし、ドリフト層１０３で電位が降下し、電界集中する構成とすることが可能である。前述したように、ドリフト層１０３では、非常に高い耐圧が確保できるとともに、電子伝導領域１０８の電位が、ドレイン電位よりも低いため、ゲート電極１１２近傍における電界集中も抑制することが可能となるのである。
したがって、背景技術で述べたように、耐圧を確保するために、ソース電極と、ドレイン電極とを同一平面上で大きく距離をはなして配置する場合に比べて、チップサイズの小型化が可能である。

ドリフト層１０３では、キャリアが電子伝導領域１０８側から基板１０１の方向に向かって流れるので、ドリフト層１０３における電子の移動経路は、電界効果トランジスタ１０の電子供給層１０７と絶縁膜１１０との界面に生じた固定電荷の影響を受けにくい。よって、キャリアである電子の移動経路における電界分布は均一になりやすく、絶縁破壊耐圧のバルク値に近い最大電界強度を確保できるので、小さなチップサイズを実現できるとともに耐圧性能の向上が可能となる。

電界効果トランジスタ１０の耐圧性能は、ソース電極１０９とドレイン電極１１４との間の電界緩和層１０４と電子障壁層１０５を介した電圧経路と、ソース電極１０９とドレイン電極１１４との間の電子伝導領域１０８とドリフト層１０３とを介した電圧経路とに依存する。本実施形態では、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ層からなる電界緩和層１０４は、上述の通り、Ａｌ組成比ｙおよびＩｎ組成比ｘの一方または双方が徐々にまたは段階的に変化する組成を有するので、電界緩和層１０４の内部で、ピエゾ効果および自発分極効果により伝導帯および荷電子帯が真空準位に向かって凸形状をなすように曲がるエネルギーバンド構造が形成される。この凸形状のエネルギーバンドは、ピエゾ効果および自発分極効果に起因する固定電荷で形成されるため、局所的な電界強度の増加を抑制できる。したがって、パンチスルーが抑制されて、さらなる高耐圧化を図ることができる。

図２に示されるように、ゲート電極１１２のうち絶縁膜１１０の開口部から電子伝導領域１０８の方向へ延在する庇部は、ゲート電極１１２のうち当該開口部からソース電極１０９の方向へ延在する庇部分よりも長い。これにより、ゲート電極１１２の近傍の電界集中を緩和することができ、高耐圧化を図ることができる。また、チャネル領域での電界強度分布が均一化するので、電流コラプスの抑制が可能となる。ここで、電流コラプスとは、ドレイン電極やゲート電極に大きなバイアスを印加したとき、チャネル領域の抵抗が高くなり、ドレイン電流が減少する現象をいう。
したがって、２次元電子ガスのチャネルを利用した高周波特性を有するとともに、高耐圧性能を有し、チップサイズの小型化を可能にする電界効果トランジスタ１０を提供することができる。

（第１の実施形態の変形例）
図３は、上記第１の実施形態の変形例である電界効果トランジスタ１０Ａの断面構造を概略的に示す断面図である。この電界効果トランジスタ１０Ａの構造は、電子伝導領域１０８の基板１０１側の端部が電界緩和層１０４に達するが、ドリフト層１０３に達していない点を除いて、上記第１の実施形態の電界効果トランジスタ１０の構造と同じである。基板１０１の裏面にはドレイン電極１１４が形成されている。このドレイン電極１１４は、基板１０１、高濃度ｎ型半導体層１０２、ドリフト層１０３および電界緩和層１０４を介して電子伝導領域１０８の基板１０１側の一端と電気的に接続されている。
この変形例では、電子伝導領域１０８とドリフト層１０３間に電界緩和層１０４が介在している。よって、本変形例の電界効果トランジスタ１０Ａの耐圧性能は、ソース電極１０９とドレイン電極１１４間の電界緩和層１０４と電子障壁層１０５を介した電圧経路に依存するとともに、ソース電極１０９とドレイン電極１１４間の電子伝導領域１０８と電界緩和層１０４とドリフト層１０３とを介した電圧経路に依存する。Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ層からなる電界緩和層１０４は、上述の通り、Ａｌ組成比ｙおよびＩｎ組成比ｘの一方または双方が徐々にまたは段階的に変化する組成を有するので、電界緩和層１０４の内部で、ピエゾ効果および自発分極効果により伝導帯および荷電子帯が真空準位に向かって凸形状をなすように曲がるエネルギーバンド構造が形成される。この凸形状のエネルギーバンドは、ピエゾ効果および自発分極効果に起因する固定電荷で形成されるため、局所的な電界強度の増加を抑制できる。したがって、電子伝導領域１０８とドリフト層１０３間に介在する電界緩和層１０４により、ドリフト層１０３での電界強度が緩和されるため、さらなる耐圧向上が可能となる。

（第１の実施形態の変形例２）
図４は、上記第１の実施形態の変形例である電界効果トランジスタ１０Bの断面構造を略的に示す断面図である。この電界効果トランジスタ１０Bの構造は、電子伝導領域１０８のドリフト層１０３と反対側に電位制御絶縁膜（絶縁膜）１１６を介して、電子伝導領域１０８の電位を制御するための、電位制御電極１１７が配されている。
電位制御絶縁膜１１６としては、アルミ、珪素、ハフニウム、ジルコニウム、タンタルチタンのうち少なくとも１種と、酸素と窒素のうち少なくとも１種を含むことが好ましい。
なかでも、後述する容量Ｃ１を大きく確保する観点から、電位制御絶縁膜１１６は誘電率が６以上であることが好ましい。
たとえば、電位制御絶縁膜１１６としては、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化チタン等を使用することが好ましい。
また、電位制御絶縁膜１１６の厚みは、絶縁膜の絶縁破壊防止の観点から、１０ｎｍ以上であることが好ましい。また、容量Ｃ１が小さくなることを抑制するために、４００ｎｍ以下であることが好ましい。

この変形例のように、電位制御電極１１７を有する電界効果トランジスタでは、電子伝導領域１０８が金属的な材料である場合、ピンチオフ時には電流が流れないため、電子伝導領域１０８の電位は電位制御電極１１７と電子伝導領域間１０８の容量Ｃ１と電子伝導領域１０８と高濃度ｎ型半導体層１０２の容量Ｃ２との比で決まる。例えば、電位制御電極１１７を接地すなわち0Vとし、ドレイン電圧と等しい電位となる高濃度ｎ型半導体層１０２の電位をVdとした場合、電子伝導領域１０８の電位Vcは、Vc=C2Vd/(C1-C2)であらわされる。すなわち電位制御電極１１７と電子伝導領域間１０８の容量C1を、電子伝導領域１０８と高濃度ｎ型半導体層１０２間の容量C2に対し大きな値とすることで、電子伝導領域１０８の電位Vcはドレイン電圧Vdと比較して格段に低い電位にすることができる。
電子伝導領域１０８の電位Ｖｃをドレイン電圧Ｖｄよりも低くした場合、ドリフト層１０３で電圧降下が起きると考えられる（なお、高濃度ｎ型半導体層１０２の電位は、ドレイン電圧Ｖｄと略同じ程度である）。
従って、ドリフト層１０３を構成する材料の物性値（３MV/cm）に近い絶縁破壊耐圧を有するドリフト層１０３にて電界を集中させ、ゲート電極１１２のドレイン端への電界集中を抑制することができることからオフ耐圧を向上することができる。電子伝導領域が半導体材料で形成されている場合にも、電子伝導領域１０８の電位制御絶縁膜１１６側の電位をVcとみなすことができ、同様の効果が期待できる。
なお、電位制御電極をゲート電極と接続させた場合も同様にオフ耐圧を向上することができる。更にオン抵抗を低減する効果もあるが、一方でゲート容量の増大により利得が低下する可能性もある。

（第２の実施形態）
次に、本発明に係る第２の実施形態について説明する。図５は、第２の実施形態の電界効果トランジスタ２０の構造を概略的に示す断面図である。
この電界効果トランジスタ２０は、基板２０１上に、バッファ層２１５、高濃度ｎ型半導体層２０２、ドリフト層２０３、電界緩和層２０４、電子障壁層２０５、電子走行層２０６および電子供給層２０７がこの順に積層された積層構造を有する。この積層構造上には絶縁膜２１０が形成されており、この絶縁膜２１０に形成された開口部にゲート電極２１２が形成されている。

ゲート電極２１２の左右両側（基板面に平行な方向における両側）のうちの一方の側（ゲート長方向の一方の側）では、積層構造に形成されたエッチング加工面に電子伝導領域２０８が形成されている。この電子伝導領域２０８は、電子走行層２０６の一端から、ｐ型電子障壁層２０５よりも基板２０１側の領域に亘って延在するように設けられている。ゲート電極２１２の左右両側のうちの他方の側では、電子供給層２０７上にソース電極２０９が形成されている。
また、基板２０１の表面側には、高濃度ｎ型半導体層２０２上にドレイン電極２１４が形成されており、このドレイン電極２１４は、高濃度ｎ型半導体層２０２とドリフト層２０３を介して電子伝導領域２０８の基板２０１側の一端と電気的に接続されている。

電子走行層２０６の上面は電子供給層２０７にヘテロ接合されており、電界効果トランジスタ２０の動作時には、そのヘテロ接合界面およびその近傍に２次元電子ガスのチャネル領域が形成される。このとき、ソース電極２０９から注入された電子は、チャネル領域と電子伝導領域２０８とを介してドレイン電極２１４へ移動することができる。
電子供給層２０７は、電子走行層２０６の上面にヘテロ接合し、ＧａＮやＩｎＮ、ＡｌＮなどのIII族窒化物系化合物半導体からなる層である。電子供給層２０７は、たとえば、Ｉｎ_aＡｌ_ｂＧａ_{１− a−ｂ}Ｎ（０≦a≦１、０≦ｂ≦１、a＋ｂ≦１）で構成される。
電子供給層２０７から電子走行層２０６へ電子を供給するために、電子供給層２０７は、電子走行層２０６よりも小さな電子親和力を持つ材料または組成からなる。上記第１の実施形態の電界効果トランジスタ１０と同様に、第２の実施形態の電界効果トランジスタ２０は、主にピエゾ効果や自発分極効果により、電子走行層２０６と電子供給層２０７とのヘテロ接合界面およびその近傍での２次元電子ガスの発生を可能としている。なお、電子走行層２０６よりも大きなバンドギャップを持つ電子供給層２０７にＳｉ、Ｓ、Ｓｅ、Ｏなどのｎ型不純物を導入することにより、当該ヘテロ接合界面およびその近傍の２次元電子ガスの濃度を調整することも可能である（変調ドーピング）。

電子走行層２０６は、たとえば、ＧａＮ、ＩｎＮ、ＡｌＮなどのIII族窒化物系化合物半導体で構成すればよい。
電子走行層２０６は、たとえば、Ｉｎ_ｃＡｌ_ｄＧａ_{１− ｃ−ｄ}Ｎ（０≦ｃ≦１、０≦ｄ≦１、ｃ＋ｄ≦１）で構成される。
本実施形態では、電子走行層２０６には不純物は添加されていないが、電子走行層２０６に、Ｓｉ、Ｓ、Ｓｅ、Ｏなどのｎ型不純物、あるいは、ベリリウム（Ｂｅ）、炭素（Ｃ）またはマグネシウム（Ｍｇ）などのｐ型不純物を添加してもよい。ただし、電子走行層２０６内の不純物濃度が高くなり過ぎると、クーロン散乱の影響を受けて電子の移動度が低下するため、不純物濃度は１×１０^１７ｃｍ^−３以下であることが望ましい。

電子障壁層２０５は、面密度で１×１０^１３ｃｍ^−２以上のアクセプタ濃度を有するｐ型窒化物半導体層である。電子障壁層２０５に高濃度に導入されるｐ型不純物としては、たとえば、Ｂｅ、ＣまたはＭｇが挙げられ、電子障壁層２０５の構成材料としては、たとえば、ＧａＮ、ＩｎＮ、ＡｌＮなどのIII族窒化物系化合物半導体が挙げられる。この電子障壁層２０５に導入されるｐ型不純物濃度は、所望の値とすることができるが、高電圧領域で電子に対する電位障壁の形成を維持するためには、１×１０^１８ｃｍ^−３以上であることが望ましい。

電界緩和層２０４は、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）により構成される。パンチスルーを抑制して高い耐圧性能を得るために、電界緩和層２０４の組成は、電界緩和層２０４の内部で負の分極電荷がほぼ一様に分布するように制御されている。電界緩和層２０４の上面をIII族面であるガリウム面とした場合、電界緩和層２０４のＡｌ組成比ｙを基板２０１側からソース電極２０９側に向かうにつれて徐々に小さくすることで電界緩和層２０４の内部で負の分極電荷を積層方向に亘ってほぼ一様に分布させることができる。あるいは、電界緩和層２０４のＩｎ組成比ｘを基板２０１側からソース電極２０９側に向かうにつれて徐々に大きくすることで電界緩和層２０４の内部で負の分極電荷を積層方向に亘ってほぼ一様に分布させることもできる。あるいは、電界緩和層２０４のＡｌ組成比ｙを基板２０１側からソース電極２０９側に向かうにつれて徐々に小さくし、かつ、電界緩和層２０４のＩｎ組成比ｘを基板２０１側からソース電極２０９側に向かうにつれて徐々にまたは段階的に大きくすることによって電界緩和層２０４の内部で負の分極電荷を積層方向に亘ってほぼ一様に分布させてもよい。

電界緩和層２０４は、このような組成を有するので、ピエゾ効果および自発分極効果により伝導帯および価電子帯が真空準位に向かって凸形状をなすように曲がるエネルギーバンド構造を有する。この凸形状のエネルギーバンドは、ピエゾ効果および自発分極効果に起因する固定電荷で形成されるため、局所的な電界強度の増加を抑制することができる。したがって、パンチスルーの抑制が可能となり、耐圧性能を向上させることができる。
また、電界緩和層２０４に導入するｎ型不純物としては、たとえば、シリコン（Ｓｉ）、イオウ（Ｓ）、セレン（Ｓｅ）、酸素（Ｏ）が挙げられる。ｎ型不純物濃度は、所望の値とすることができるが、電界を緩和するために、１×１０^１８ｃｍ^−３以下であることが好ましい。特に、高い耐圧性能を確保するためには、ｎ型不純物濃度は１×１０^１７ｃｍ^−３以下であることが好ましい。

ドリフト層２０３は、たとえば、ＧａＮやＩｎＮ、ＡｌＮなどのIII族窒化物系化合物半導体で構成すればよい。ドリフト層２０３に導入するｎ型不純物としては、たとえば、Ｓｉ、Ｓ、Ｓｅ、Ｏが挙げられる。不純物濃度は、所望の値とすることができるが、電界集中を緩和するために、１×１０^１８ｃｍ^−３以下の濃度であることが好ましい。特に、耐圧性を高めるときには１×１０^１７ｃｍ^−３以下の濃度であることが好ましい。

高濃度ｎ型半導体層２０２は、たとえば、Ｓｉ、Ｓ、ＳｅまたはＯなどのｎ型不純物が高濃度に導入されたIII族窒化物系化合物半導体で構成すればよい。III族窒化物系化合物半導体としては、たとえば、ＧａＮ、ＩｎＮ、ＡｌＮが挙げられる。不純物濃度は、所望の値とすることができるが、低抵抗化するために、１×１０１８ｃｍ−３以上の高濃度であることが好ましい。

基板２０１として、本実施形態では、ＧａＮやＡｌＮなどのIII族窒化物系化合物半導体基板を使用するが、これに限定されるものではない。たとえば、シリコン基板、サファイア基板あるいは炭化シリコン基板を基板２０１に使用してもよい。この基板２０１上に形成されるバッファ層２１５は、たとえば、ＡｌＮやＧａＮ、ＡｌＧａＮなどのIII族窒化物系化合物半導体で構成すればよい。バッファ層２１５は、基板２０１の上面に格子整合する超格子構造（たとえば、ＡｌＧａＮ／ＧａＮ超格子構造）や組成変調構造を含んでもよい。

図５に示されるように、ゲート電極２１２は、電子走行層２０６の方向（基板２０１側）に突出する突起部と、この突起部からソース電極２０９側と電子伝導領域２０８側にそれぞれ延在する庇部とを有する。ゲート電極２１２の電子伝導領域２０８側に延在する庇部は、ゲート電極２１２のソース電極２０９側に延在する庇部よりも長い。これにより、ゲート電極２１２の近傍の電界集中を緩和することができる。

ゲート電極２１２は、Ｗ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、ＡｌまたはＡｕなどの金属材料からなるものであればよく、複数の金属層を積層した構造を有していてもよい。ゲート電極２１２は、金属材料の代わりに、下地の電子供給層２０７にショットキ接触する半導体材料を用いて形成されてもよい。ただし、この半導体材料は、絶縁膜２１０や保護膜２１３と反応しない材料であることが望ましい。
上記電界効果トランジスタ２０の製造方法は、下記（ａ）〜（ｈ）の基本工程を有するものである。
（ａ）有機金属気相成長（ＭＯＶＰＥ）法や分子線エピタキシャル成長（ＭＢＥ）法により、基板２０１上に、バッファ層２１５、高濃度ｎ型半導体層２０２、ドリフト層２０３、電界緩和層２０４、電子障壁層２０５、電子走行層２０６および電子供給層２０７を構成する複数の化合物半導体層をこの順に含む積層構造の各層を連続的にエピタキシャル成長させる工程。
（ｂ）ゲート電極２１２が形成されるべき領域の左右両側のうちの一方の側で、積層構造をエッチングして、電子走行層２０６の一端から電子障壁層２０５よりも基板２０１側の領域に亘ってエッチング加工面を形成する工程。
（ｃ）当該エッチング加工面に電子伝導領域２０８を形成する工程。
（ｄ）ゲート電極２１２が形成されるべき領域の当該左右両側のうちの他方の側における電子走行層２０６上に電子供給層２０７を介してソース電極２０９を形成する工程。
（ｅ）電子伝導領域２０８の基板２０１側の一端と電気的に接続されるドレイン電極２１４を形成する工程。
（ｆ）パターニングされた絶縁膜２１０を形成する工程。
（ｇ）電子走行層２０６上における絶縁膜２１０の開口部にゲート電極２１２を形成する工程。
（ｈ）電極表面の一部を除く素子全体を被覆する保護膜２１３を形成する工程。

電子伝導領域２０８は、基板面側からみて、ゲート電極２１２を挟んでソース電極２０９と反対側に位置する。
本実施形態では、電子伝導領域２０８は、電子供給層２０７側からドリフト層２０３側に延在し、一方の端部が、電子供給層２０７に接し、他方の端部がドリフト層２０３に接している。より詳細に説明すると、電子伝導領域２０８は、電子供給層２０７、電子走行層２０６、電子障壁層２０５、ドリフト層２０３に接して設けられている。電子伝導領域２０８は、ドリフト層２０３の厚みの途中位置まで形成されている。
電子伝導領域２０８は、第１の実施形態の電子伝導領域１０８と同様の方法で作成できる。たとえば、積層構造のエッチング加工面から当該積層構造にｎ型不純物を導入し、当該導入されたｎ型不純物を熱処理により活性化することで形成することができる。エッチング加工面は、基板２０１上の積層構造をドライエッチングすることで得られる。たとえば、このエッチング加工面にシリコンなどのｎ型不純物をイオン注入し、当該注入されたイオンを熱処理で活性化することで電子伝導領域２０８を形成することができる。あるいは、たとえばＣＶＤ法により、エッチング加工面にアモルファスまたは多結晶のシリコンを堆積した後、当該堆積されたシリコンを熱処理で積層構造に拡散させることで電子伝導領域２０８を形成することもできる。なお、熱処理によりシリコンが拡散した不純物拡散領域だけでなく、積層構造内に拡散されないシリコンも、導電膜として電子伝導領域２０８を構成する。エッチング加工面にシリコンを固相拡散させてもよい。

あるいは、たとえばスパッタ法により、積層構造のエッチング加工面に金属導電膜を形成することで電子伝導領域２０８を形成してもよい。ここで、積層構造を構成する半導体層と当該金属導電膜とを熱処理により相互反応させることが望ましい。金属導電膜は、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）、金（Ａｕ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）からなる群から選択された１種または２種以上の金属材料で構成すればよい。当該エッチング加工面には、オーミック接触する金属導電膜を形成することが好ましい。

あるいは、ＭＯＶＰＥ法やＭＢＥ法により、積層構造のエッチング加工面にｎ型ＧａＮ層などの化合物半導体層を再成長させて電子伝導領域２０８を形成してもよい。
電子伝導領域２０８の形成後は、リフトオフ工程によりソース電極２０９とドレイン電極２１４とを形成する（工程（ｄ），（ｅ））。より具体的には、ドライエッチングにより高濃度ｎ型半導体層２０２の上面の一部を露出させて、ドレイン電極２１４が形成されるべき領域を形成する。次いで、フォトリソグラフィを用いて積層構造上にレジストパターンを形成し、その後、スパッタ法によりレジストパターンおよび積層構造の上に金属層を成膜する。その後、レジストパターンと当該レジストパターン上の金属材料とを同時に除去することで、電子供給層２０７と高濃度ｎ型半導体層２０２とにそれぞれオーミック接触するソース電極２０９とドレイン電極２１４の各電極パターンを形成することができる。
ソース電極２０９とドレイン電極２１４の各々は、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）または金（Ａｕ）などの金属材料からなるものであればよく、複数の金属層を積層した構造を有していてもよい。

その後、積層構造全面を被覆するように絶縁膜を形成し、この絶縁膜をパターニングして図５に示すような開口部を持つ絶縁膜２１０を形成する。さらに、この絶縁膜２１０をマスクとして電子供給層２０７にドライエッチングを施すことにより電子供給層２０７に凹部（リセス構造）を形成する。そして、電子供給層２０７の凹部と絶縁膜２１０の開口部とに、Ｔ字状の断面形状を有するゲート電極２１２を形成する（工程（ｇ））。

本実施形態では、好適な構成として、ゲート電極２１２の電子伝導領域２０８側の庇部の長さが、ゲート電極２１２のソース電極２０９側の庇部よりも長い構成を採用したが、これに限定されるものではない。ゲート電極２１２の電子伝導領域２０８側の庇部の長さとゲート電極２１２のソース電極２０９側の庇部の長さとが等しい形態、あるいは、ゲート電極２１２の電子伝導領域２０８側の庇部がゲート電極２１２のソース電極２０９側の庇部よりも短い形態もあり得る。ただし、ゲート電極２１２の電子伝導領域２０８側の庇部と比べて、ゲート電極２１２のソース電極２０９側の庇部が長すぎると、ゲート容量の増大による利得低下が大きくなる。

上記ゲート電極２１２の形成後、ＣＶＤ法により、積層構造上にゲート電極２１２を被覆する保護膜２１３を形成する（工程（ｈ））。上記絶縁膜２１０および保護膜２１３は、たとえば、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）およびタンタル（Ｔａ）よりなる群から選択された１種または２種以上の酸化物または窒化物で構成すればよい。酸化物または窒化物などの無機化合物の代わりに、保護膜２１３が有機絶縁物で構成されてもよい。

上記第２の実施形態の電界効果トランジスタ２０が奏する効果は以下の通りである。
電子伝導領域２０８は、ゲート電極２１２の左右両側のうちソース電極２０９側とは反対側にあり、電子走行層２０６の一端から電子障壁層２０５よりも基板２０１側の領域に亘って延在している。ドレイン電極２１４は、高濃度ｎ型半導体層２０２とドリフト層２０３を介して、この電子伝導領域２０８の基板２０１側の一端と電気的に接続されている。
ドリフト層２０３内では電流が半導体表面と垂直に流れることから、ドリフト層２０３内の電界分布は半導体表面の固定電荷の影響をうけにくく、ドリフト層２０３自体の絶縁破壊耐圧に近い耐圧を確保することができる。そのため、ドリフト層２０３の厚みを厚くするほど、確実に高い耐圧を確保できる。このような構造のトランジスタでは、ドリフト層２０３にて電界集中を発生させ高い耐圧を確保することができる。したがって、背景技術で述べたように、耐圧を確保するために、ソース電極と、ドレイン電極とを同一平面上で大きく距離をはなして配置する場合に比べて、チップサイズの小型化が可能である。

同様に、ドリフト層２０３では、キャリアが電子伝導領域２０８側から基板２０１の方向に向かって流れるので、ドリフト層２０３における電子の移動経路は、電界効果トランジスタ２０の電子供給層２０７と絶縁膜２１０との界面に生じた固定電荷の影響を受けにくい。よって、キャリアである電子の移動経路における電界分布は均一になりやすく、絶縁破壊耐圧のバルク値に近い最大電界強度を確保できるので、小さなチップサイズを実現できるとともに耐圧性能の向上が可能となる。

本実施形態では、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ層からなる電界緩和層２０４は、上述の通り、Ａｌ組成比ｙおよびＩｎ組成比ｘの一方または双方が徐々に変化する組成を有するので、電界緩和層２０４の内部で、ピエゾ効果および自発分極効果により伝導帯および荷電子帯が真空準位に向かって凸形状をなすように曲がるエネルギーバンド構造が形成される。この凸形状のエネルギーバンドは、ピエゾ効果および自発分極効果に起因する固定電荷で形成されるため、局所的な電界強度の増加を抑制できる。したがって、パンチスルーが抑制されて、さらなる高耐圧化を図ることができる。
図５に示されるように、ゲート電極２１２のうち絶縁膜２１０の開口部から電子伝導領域２０８の方向へ延在する庇部は、ゲート電極２１２のうち当該開口部からソース電極２０９の方向へ延在する庇部分よりも長い。これにより、ゲート電極２１２の近傍の電界集中を緩和することができ、高耐圧化を図ることができる。また、チャネル領域での電界強度分布が均一化するので、電流コラプスの抑制が可能となる。
したがって、２次元電子ガスのチャネルを利用した高周波特性を有するとともに、高耐圧性能を有し、チップサイズの小型化を可能にする電界効果トランジスタ２０を提供することができる。

（第２の実施形態の変形例）
図６は、上記第２の実施形態の変形例である電界効果トランジスタ２０Aの断面構造を概略的に示す断面図である。この電界効果トランジスタ２０Aの構造は、電子伝導領域２０８のドリフト層２０３と反対側に電位制御絶縁膜１１６を介して電子伝導領域２０８の電位を制御するための、電位制御電極１１７が配されている。
このような電界効果トランジスタ２０Aでは、第１の実施形態の変形例２と同様の効果を奏することができる。

（第３の実施形態）
次に、本発明に係る第３の実施形態について説明する。図７は、第３の実施形態の電界効果トランジスタ３０の構造を概略的に示す断面図である。
この電界効果トランジスタ３０は、基板２０１上に、バッファ層２１５、高濃度ｎ型半導体層２０２、ドリフト層２０３、電界緩和層２０４、電子障壁層２０５および電子走行層２０６がこの順に積層された積層構造を有する。この積層構造は、上記第２の実施形態の積層構造（図５）と同一組成を有し、上記第２の実施形態の積層構造と同一製法で形成される。図７の積層構造上には絶縁膜３１０が形成されており、この絶縁膜３１０に形成された開口部にゲート絶縁膜３１１とゲート電極３１２が形成されている。

ゲート電極３１２の左右両側（基板面に平行な方向における両側）のうちの一方の側（ゲート長方向の一方の側）では、積層構造に形成されたエッチング加工面に電子伝導領域３０８が形成されている。この電子伝導領域３０８は、電子走行層２０６の一端から、ｐ型電子障壁層２０５よりも基板２０１側の領域に延在するように設けられている。ゲート電極３１２の左右両側のうちの他方の側では、電子走行層２０６上にソース電極３０９が形成されている。
また、基板２０１の表面側には、高濃度ｎ型半導体層２０２上にドレイン電極２１４が形成されており、このドレイン電極２１４は、高濃度ｎ型半導体層２０２とドリフト層２０３を介して電子伝導領域３０８の基板２０１側の一端と電気的に接続されている。

図７に示されるように、ゲート電極３１２は、電子走行層２０６の方向（基板２０１側）に突出する突起部と、この突起部からソース電極３０９側と電子伝導領域３０８側にそれぞれ延在する庇部とを有する。ゲート電極３１２の電子伝導領域３０８側に延在する庇部は、ゲート電極３１２のソース電極３０９側に延在する庇部よりも長い。これにより、ゲート電極３１２の近傍の電界集中を緩和することができる。

ゲート電極３１２は、Ｗ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、ＡｌまたはＡｕなどの金属材料からなるものであればよく、複数の金属層を積層した構造を有していてもよい。ゲート電極３１２は、金属材料の代わりに、下地の電子走行層２０６にショットキ接触する半導体材料を用いて形成されてもよい。ただし、この半導体材料は、絶縁膜３１０や保護膜３１３と反応しない材料であることが望ましい。

上記電界効果トランジスタ３０の製造方法は、下記（ａ）〜（ｈ）の基本工程を有するものである。
（ａ）有機金属気相成長（ＭＯＶＰＥ）法や分子線エピタキシャル成長（ＭＢＥ）法により、基板２０１上に、バッファ層２１５、高濃度ｎ型半導体層２０２、ドリフト層２０３、電界緩和層２０４、電子障壁層２０５および電子走行層２０６を構成する複数の化合物半導体層をこの順に含む積層構造を構成す各層を連続的にエピタキシャル成長させる工程。
（ｂ）ゲート電極３１２が形成されるべき領域の左右両側のうちの一方の側で、積層構造をエッチングして、電子走行層２０６の一端から電子障壁層２０５よりも基板２０１側の領域に亘ってエッチング加工面を形成する工程。
（ｃ）当該エッチング加工面に電子伝導領域３０８を形成する工程。
（ｄ）ゲート電極３１２が形成されるべき領域の当該左右両側のうちの他方の側における電子走行層２０６上にソース電極３０９を形成する工程。
（ｅ）電子伝導領域３０８の基板２０１側の一端と電気的に接続されるドレイン電極２１４を形成する工程。
（ｆ）パターニングされた絶縁膜３１０を形成する工程。
（ｇ）電子走行層２０６上における絶縁膜３１０の開口部にゲート絶縁膜３１１とゲート電極３１２を形成する工程。
（ｈ）電極表面の一部を除く素子全体を被覆する保護膜３１３を形成する工程。

電子伝導領域３０８は、基板面側からみて、ゲート電極３１２を挟んでソース電極３０９と反対側に位置する。
本実施形態では、電子伝導領域３０８は、電子走行層２０６側からドリフト層２０３側に延在し、一方の端部が、電子走行層２０６に接し、他方の端部がドリフト層２０３に接している。より詳細に説明すると、電子伝導領域３０８は、電子走行層２０６、電子障壁層２０５、ドリフト層２０３に接して設けられている。電子伝導領域３０８は、ドリフト層２０３の厚みの途中位置まで形成されている。
電子伝導領域３０８は、上記第２の実施形態の電子伝導領域２０８（図５）と同様の製法で形成すればよい。電子伝導領域３０８の形成後は、リフトオフ工程によりソース電極３０９とドレイン電極２１４とを形成する（工程（ｄ），（ｅ））。より具体的には、ドライエッチングにより高濃度ｎ型半導体層２０２の上面の一部を露出させて、ドレイン電極２１４が形成されるべき領域を形成する。次いで、フォトリソグラフィを用いて積層構造上にレジストパターンを形成し、その後、スパッタ法によりレジストパターンおよび積層構造の上に金属層を成膜する。その後、レジストパターンと当該レジストパターン上の金属材料とを同時に除去することで、電子走行層２０６と高濃度ｎ型半導体層２０２とにそれぞれオーミック接触するソース電極３０９とドレイン電極２１４の各電極パターンを形成することができる。

ソース電極３０９とドレイン電極２１４の各々は、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）または金（Ａｕ）などの金属材料からなるものであればよく、複数の金属層を積層した構造を有していてもよい。

その後、積層構造全面を被覆するように絶縁膜を形成し、この絶縁膜をパターニングして図７に示すような開口部を持つ絶縁膜３１０を形成する。そして、絶縁膜３１０の開口部に、ゲート絶縁膜３１１と、Ｔ字状の断面形状を有するゲート電極３１２とを形成する（工程（ｇ））。

本実施形態では、好適な構成として、ゲート電極３１２の電子伝導領域３０８側の庇部の長さが、ゲート電極３１２のソース電極３０９側の庇部よりも長い構成を採用したが、これに限定されるものではない。ゲート電極３１２の電子伝導領域３０８側の庇部の長さとゲート電極３１２のソース電極３０９側の庇部の長さとが等しい形態、あるいは、ゲート電極３１２の電子伝導領域３０８側の庇部がゲート電極３１２のソース電極３０９側の庇部よりも短い形態もあり得る。ただし、ゲート電極３１２の電子伝導領域３０８側の庇部と比べて、ゲート電極３１２のソース電極３０９側の庇部が長すぎると、ゲート容量の増大による利得低下が大きくなる。

上記ゲート電極３１２の形成後、ＣＶＤ法により、積層構造上にゲート電極３１２を被覆する保護膜３１３を形成する（工程（ｈ））。上記絶縁膜３１０、ゲート絶縁膜３１１および保護膜３１３は、たとえば、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）およびタンタル（Ｔａ）よりなる群から選択された１種または２種以上の酸化物または窒化物で構成すればよい。酸化物または窒化物などの無機化合物の代わりに、保護膜３１３が有機絶縁物で構成されてもよい。

上記第３の実施形態の電界効果トランジスタ３０が奏する効果は以下の通りである。
上記第２の実施形態の電子伝導領域２０８と同様に、本実施形態の電子伝導領域３０８は、ゲート電極３１２の左右両側のうちソース電極３０９側とは反対側にあり、電子走行層２０６の一端から電子障壁層２０５よりも基板２０１側の領域に亘って延在している。ドレイン電極２１４は、高濃度ｎ型半導体層２０２とドリフト層２０３を介して、この電子伝導領域３０８の基板２０１側の一端と電気的に接続されている。よって、ドリフト層２０３では、キャリアである電子が電子伝導領域３０８側から基板２０１の方向に向かって流れる。第２の実施形態で述べたように、耐圧はドリフト層２０３の厚みに依存する。したがって、高耐圧化のためにドリフト層２０３を厚くしてもチップサイズの小型化が可能である。また、ドリフト層２０３における電子の移動経路は、電界効果トランジスタ３０の電子走行層２０６と絶縁膜３１０との界面に生じた固定電荷の影響を受けにくい。したがって、小さなチップサイズを実現できるとともに耐圧性能の向上が可能となる。

上記第２の実施形態と同様に、本実施形態でも、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ層からなる電界緩和層２０４は、Ａｌ組成比ｙおよびＩｎ組成比ｘの一方または双方が徐々に変化する組成を有するので、パンチスルーが抑制されて、さらなる高耐圧化を図ることができる。

図７に示されるように、ゲート電極３１２のうち絶縁膜３１０の開口部から電子伝導領域３０８の方向へ延在する庇部は、ゲート電極３１２のうち当該開口部からソース電極３０９の方向へ延在する庇部分よりも長い。これにより、ゲート電極３１２の近傍の電界集中を緩和することができ、高耐圧化を図ることができる。また、チャネル領域での電界強度分布が均一化するので、電流コラプスの抑制が可能となる。
したがって、しきい値電圧の制御性の良好で、高耐圧性能を有し、チップサイズの小型化を可能にする電界効果トランジスタ３０を提供することができる。本実施形態の電界効果トランジスタ３０は、２次元電子ガスのチャネルを利用しないので、低周波特性を有するものとなる。

（第３の実施形態の変形例）
図８は、上記第３の実施形態の変形例である電界効果トランジスタ３０Aの断面構造を概略的に示す断面図である。この電界効果トランジスタ３０Aの構造は、電子伝導領域３０８のドリフト層２０３と反対側に電位制御絶縁膜１１６を介して電位制御電極１１７が配されている。
このような電界効果トランジスタ３０Ａでは、第１実施形態の変形例２と同様の効果を奏することができる。

（第４の実施形態）
次に、本発明に係る第４の実施形態について説明する。図９は、第４の実施形態の電界効果トランジスタ４０の構造を概略的に示す断面図である。この電界効果トランジスタ４０は、基板２０１上に、バッファ層２１５、高濃度ｎ型半導体層２０２、ドリフト層２０３、電子障壁層２０５および電子走行層２０６がこの順に積層された積層構造を有する。この積層構造上には絶縁膜２１０が形成されており、この絶縁膜２１０に形成された開口部にゲート電極２１２が形成されている。
ゲート電極２１２の左右両側（基板面に平行な方向における両側）のうちの一方の側（ゲート長方向の一方の側）では、積層構造に形成されたエッチング加工面に電子伝導領域４０８が形成されている。この電子伝導領域４０８は、電子走行層２０６の一端から、ｐ型電子障壁層２０５よりも基板２０１側の領域に延在するように設けられている。ゲート電極２１２の左右両側のうちの他方の側では、電子供給層２０７上にソース電極２０９が形成されている。

基板２０１の表面側には、高濃度ｎ型半導体層２０２上にドレイン電極２１４が形成されており、このドレイン電極２１４は、高濃度ｎ型半導体層２０２とドリフト層２０３を介して電子伝導領域４０８の基板２０１側の一端と電気的に接続されている。
第４の実施形態の電界効果トランジスタ４０の構造は、第２の実施形態の電界緩和層２０４（図５）を含まない点を除いて第２の実施形態の構造と同じ組成を有する。第４の実施形態の電界効果トランジスタ４０は、第２の実施形態の電界緩和層２０４を形成しない点を除いて、第２の実施形態と同じ製法で形成される。本実施形態の電子伝導領域４０８は、第２の実施形態の電子伝導領域２０８と同じ製法で形成できる。

第４の実施形態の電界効果トランジスタ４０は電界緩和層２０４を含まないため、上記第２の実施形態の電界効果トランジスタ２０と比べると本実施形態の電界効果トランジスタ４０の耐圧性能は若干低くなる。しかしながら、電界緩和層２０４のＡｌ組成比ｙおよびＩｎ組成比ｘの一方または双方を徐々にまたは段階的に変化する組成を形成するための工程が不要となるため、作製が容易になる。

（第４の実施形態の変形例）
図１０は、上記第４の実施形態の変形例である電界効果トランジスタ４０Aの断面構造を概略的に示す断面図である。この電界効果トランジスタ４０Aの構造は、電子伝導領域４０８のドリフト層２０３と反対側に電位制御絶縁膜１１６を介して電位制御電極１１７が配されている。
このようなる電界効果トランジスタ４０Aにおいては、第１の実施形態の変形例２と同様の効果を奏することができる。

なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、前記各実施形態では、電子伝導領域１０８、２０８，３０８は、電子走行層１０６、２０６の端部側に設けられていたが、これに限られるものではない。たとえば、図１１に示すように、ドリフト層１０３、電界緩和層１０４、電子障壁層１０５、電子走行層１０６の層の中央部分に電子伝導領域１０８を配置してもよい。
このトランジスタは、複数のソース電極１０９Ａ，Ｂ，ゲート電極１１２Ａ、１１２Ｂを備えている。具体的には、基板面側からみて、ソース電極１０９Ａに隣接して、ゲート電極１１２Ａが配置され、このゲート電極１１２Ａの隣に電子伝導領域１０８が配置され、さらに、電子伝導領域１０８の隣に、ゲート電極１１２Aが配置され、このゲート電極１１２Ｂの隣にソース電極１０９Ｂが配置されている。電子伝導領域１０８は、一対のソース電極１０９Ａ、１０９Ｂに挟まれるように配置されている。
ドレイン電極１１４は、基板１０１裏面側に配置しているが、高濃度ｎ型半導体層１０２上に配置してもよい。なお、ドレイン電極１１４は、高濃度ｎ型半導体層１０２上の図面手前、あるいは奥側に配置されていてもよい。
なお、図１１に示すようなトランジスタを形成する際、ソース電極１０９、ゲート電極１１２や、電子伝導領域１０８の配置は、図１３〜図１５に示すような配置とすることができる。
図１３は、図１１に示したように、ドレイン電極１１４が基板１０１裏面に配置された状態におけるソース電極１０９、ゲート電極１１２や、電子伝導領域１０８の配置を示している。ゲート電極１１２は、基板表面側からみて櫛状に形成され、ゲート電極１１２Ａ，１１２Ｂ間に、電子伝導領域１０８が配置された構造となっている。
また、ソース電極１０９も基板表面側からみて櫛状に形成され、ソース電極１０９Ａ，１０９Ｂ間に、ゲート電極１１２Ａ，１１２Ｂ、電子伝導領域１０８が配置されている。
図１４、図１５は、ドレイン電極１１４が、高濃度ｎ型半導体層１０２上に形成されている状態を示している。ゲート電極１１２、ソース電極１０９、電子伝導領域１０８の配置は、図１３と同じである。

次に、上記実施形態の実施例について説明する。
（第１実施例）
第１実施例の電界効果トランジスタは、第１の実施形態の電界効果トランジスタ１０と同じ構造を有する。基板１０１として、（０００１）面（＝ｃ面）を主面とするｎ型ＧａＮ基板を使用した。高濃度ｎ型半導体層１０２としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０^１９ｃｍ^−３、膜厚：２００ｎｍ）を、ドリフト層１０３としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：３０００ｎｍ）を、電界緩和層１０４としてＡｌｙＧａ１−ｙＮ層（膜厚：３００ｎｍ）を、電子障壁層１０５としてＭｇを添加したｐ型ＧａＮ層（１×１０^１９ｃｍ^−３、膜厚：３００ｎｍ）を、電子走行層１０６としてノンドープＧａＮ層（膜厚：８０ｎｍ）を、電子供給層１０７としてＡｌ_ｘＧａ_１−ｘＮ層（Ａｌ組成比：ｘ＝０．２、膜厚：４０ｎｍ）を、ソース電極１０９およびドレイン電極１１４としてＴｉ／Ａｌ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ａｌ層の膜厚：２００ｎｍ）を、絶縁膜１１０としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、ゲート電極１１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜１１３としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、ゲート絶縁膜１１１としてＡｌ_２Ｏ_３膜（膜厚：１０ｎｍ）を、それぞれ使用した。
電界緩和層１０４は、基板１０１側の面でＡｌ組成比ｙ＝０．３を有し、ソース電極１０９側の面でＡｌ組成比ｙ＝０を有し、Ａｌ組成比ｙが当該電界緩和層１０４の基板１０１側の面から当該電界緩和層１０４のソース電極１０９側の面へ向かうにつれて徐々に小さくなるように形成された。電子供給層１０７に形成された凹部（リセス構造）の深さは２５ｎｍとされた。
電子伝導領域１０８は、積層構造の一部領域をドライエッチングにて除去して電子供給層１０７からドリフト層１０３に及ぶエッチング加工面を形成し、このエッチング加工面に、Ｓｉを添加したＧａＮ層（不純物濃度：８×１０^１７ｃｍ^−３）を再成長することで形成された。
このように作製された第１実施例の電界効果トランジスタ１０は、高い電子移動度（＝約２×１０^３ｃｍ^２／Ｖ／ｓｅｃ）と、小さいチップサイズと、高耐圧特性とを有することが確認された。

（第２実施例）
第２実施例の電界効果トランジスタは、第１の実施形態の変形例である電界効果トランジスタ１０Ａ（図３）と同じ構造を有する。基板１０１として、（０００１）面（＝ｃ面）を主面とするｎ型ＧａＮ基板を使用した。高濃度ｎ型半導体層１０２としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０^１９ｃｍ^−３、膜厚：２００ｎｍ）を、ドリフト層１０３としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：３０００ｎｍ）を、電界緩和層１０４としてＳｉを添加したｎ型ＡｌｙＧａ１−ｙＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：３００ｎｍ）を、電子障壁層１０５としてＭｇを添加したｐ型ＧａＮ層（１×１０^１９ｃｍ^−３、膜厚：３００ｎｍ）を、電子走行層１０６としてノンドープＧａＮ層（膜厚：８０ｎｍ）を、電子供給層１０７としてＡｌ_ｘＧａ_１−ｘＮ層（Ａｌ組成比：ｘ＝０．２、膜厚：４０ｎｍ）を、ソース電極１０９およびドレイン電極１１４としてＴｉ／Ａｌ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ａｌ層の膜厚：２００ｎｍ）を、絶縁膜１１０としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、ゲート電極１１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜１１３としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、ゲート絶縁膜１１１としてＡｌ_２Ｏ_３膜（膜厚：１０ｎｍ）を、それぞれ使用した。
電界緩和層１０４は、基板１０１側の面でＡｌ組成比ｙ＝０．３を有し、ソース電極１０９側の面でＡｌ組成比ｙ＝０を有し、Ａｌ組成比ｙが当該電界緩和層１０４の基板１０１側の面から当該電界緩和層１０４のソース電極１０９側の面へ向かうにつれて徐々に小さくなるように形成された。電子供給層１０７に形成された凹部（リセス構造）の深さは２５ｎｍとされた。
電子伝導領域１０８は、積層構造の一部領域をドライエッチングにて除去して電子供給層１０７からドリフト層１０３に及ぶエッチング加工面を形成し、このエッチング加工面に、Ｓｉを添加したＧａＮ層（不純物濃度：８×１０^１７ｃｍ^−３）を再成長することで形成された。
このように作製された第２実施例の電界効果トランジスタ１０Ａは、高い電子移動度（＝約２×１０^３ｃｍ^２／Ｖ／ｓｅｃ）と、小さいチップサイズと、第１実施例と比較してさらに高い耐圧特性とを有することが確認された。

（第３実施例）
第３実施例の電界効果トランジスタは、第１の実施形態の電界効果トランジスタ１０B（図４）と同じ構造を有する。基板１０１として、（０００１）面（＝ｃ面）を主面とするｎ型ＧａＮ基板を使用した。高濃度ｎ型半導体層１０２としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：２×１０^１９ｃｍ^−３、膜厚：５００ｎｍ）を、ドリフト層１０３としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：３０００ｎｍ）を、電界緩和層１０４としてＡｌｙＧａ１−ｙＮ層（膜厚：３００ｎｍ）を、電子障壁層１０５としてＭｇを添加したｐ型ＧａＮ層（１×１０^１９ｃｍ^−３、膜厚：３００ｎｍ）を、電子走行層１０６としてノンドープＧａＮ層（膜厚：８０ｎｍ）を、電子供給層１０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．２、膜厚：４０ｎｍ）を、ソース電極１０９およびドレイン電極１１４としてＴｉ／Ａｌ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ａｌ層の膜厚：２００ｎｍ）を、絶縁膜１１０としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、ゲート電極１１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜１１３としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、ゲート絶縁膜１１１としてＡｌ_２Ｏ_３膜（膜厚：３０ｎｍ）を、それぞれ使用した。
電界緩和層１０４は、基板１０１側の面でＡｌ組成比ｙ＝０．３を有し、ソース電極１０９側の面でＡｌ組成比ｙ＝０を有し、Ａｌ組成比ｙが当該電界緩和層１０４の基板１０１側の面から当該電界緩和層１０４のソース電極１０９側の面へ向かうにつれて徐々に小さくなるように形成された。電子供給層１０７に形成された凹部（リセス構造）の深さは２０ｎｍとされた。
電子伝導領域１０８は、積層構造の一部領域をドライエッチングにて除去して電子供給層１０７からドリフト層１０３に及ぶエッチング加工面を形成し、このエッチング加工面に、Ｓｉを添加したＧａＮ層（不純物濃度：８×１０^１７ｃｍ^−３）を再成長することで形成された。
電位制御絶縁膜１１６としてＡｌ_２Ｏ_３膜（膜厚：２００ｎｍ）を、電位制御電極１１７としてＴｉ／Ｐｔ／Ａｕ積層構造（Ｔｉ層の膜厚：１５ｎｍ、Ｐｔ層の膜厚：１００ｎｍ、Ａｕ層の膜厚：２００ｎｍ）を各々使用した。
このように作製された第３実施例の電界効果トランジスタ１０Ｂは、高い電子移動度（＝約２×１０^３ｃｍ^２／Ｖ／ｓｅｃ）と、小さいチップサイズと、第１実施例と比較してさらに高い耐圧特性とを有することが確認された。

（第４実施例）
第４実施例の電界効果トランジスタは、第２の実施形態の電界効果トランジスタ２０と同じ構造を有する。基板２０１として、（０００１）面（＝ｃ面）を主面とする炭化シリコン（ＳｉＣ）基板を使用した。バッファ層２１５としてＡｌＮ層（膜厚：１００ｎｍ）を、高濃度ｎ型半導体層２０２としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：２×１０^１９ｃｍ^−３、膜厚：５００ｎｍ）を、ドリフト層２０３としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：３０００ｎｍ）を、電界緩和層２０４としてＩｎ_ｘＧａ_１−ｘＮ層（膜厚：２００ｎｍ）を、電子障壁層２０５としてＭｇを添加したＩｎ_ｘＧａ_１−ｘＮ層（Ｉｎ組成比：ｘ＝０．１、不純物濃度：２×１０^１９ｃｍ^−３、膜厚：２００ｎｍ）を、電子走行層２０６としてＩｎｘＧａ１−ｘＮ層（Ｉｎ組成比：ｘ＝０．１、膜厚：１００ｎｍ）、電子供給層２０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．１、膜厚：２５ｎｍ）を、ソース電極２０９およびドレイン電極２１４としてＴｉ／Ａｌ／Ｎｂ／Ａｕ積層構造（Ｔｉ層の膜厚：１５ｎｍ、Ａｌ層の膜厚：６０ｎｍ、Ｎｂ層の厚さ：３５ｎｍ、Ａｕ層の厚さ：５０ｎｍ）を、絶縁膜２１０としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、ゲート電極２１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜２１３としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、それぞれ使用した。
電界緩和層２０４は、基板２０１側の面でＩｎ組成比ｘ＝０を有し、ソース電極２０９側の面でＩｎ組成比ｘ＝０．１を有し、Ｉｎ組成比ｘが当該電界緩和層２０４の基板２０１側の面から当該電界緩和層２０４のソース電極２０９側の面へ向かうにつれて徐々に大きくなるように形成された。電子供給層２０７に形成された凹部（リセス構造）の深さは１５ｎｍとされた。
電子伝導領域２０８は、積層構造の一部をドライエッチングにて除去してエッチング加工面を形成し、このエッチング加工面に、Ｓｉを添加したＧａＮ層（不純物濃度：５×１０^１７ｃｍ^−３）を再成長することで形成された。
このように作製された第４実施例の電界効果トランジスタ２０は、高い電子移動度（＝約２×１０^３ｃｍ^２／Ｖ／ｓｅｃ）と、小さいチップサイズと、高耐圧特性とを有することが確認された。

（第５実施例）
第５実施例の電界効果トランジスタは、第２の実施形態の変形例の電界効果トランジスタ２０Ａ（図６）と同じ構造を有する。基板２０１として、（０００１）面（＝ｃ面）を主面とする炭化シリコン（ＳｉＣ）基板を使用した。バッファ層２１５としてＡｌＮ層（膜厚：１００ｎｍ）を、高濃度ｎ型半導体層２０２としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：２×１０^１９ｃｍ^−３、膜厚：５００ｎｍ）を、ドリフト層２０３としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：３０００ｎｍ）を、電界緩和層２０４としてＩｎ_ｘＧａ_１−ｘＮ層（膜厚：２００ｎｍ）を、電子障壁層２０５としてＭｇを添加したＩｎ_ｘＧａ_１−ｘＮ層（Ｉｎ組成比：ｘ＝０．１、不純物濃度：２×１０^１９ｃｍ^−３、膜厚：２００ｎｍ）を、電子走行層２０６としてＩｎｘＧａ１−ｘＮ層（Ｉｎ組成比：ｘ＝０．１、膜厚：１００ｎｍ）、電子供給層２０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．１、膜厚：２５ｎｍ）を、ソース電極２０９およびドレイン電極２１４としてＴｉ／Ａｌ／Ｎｂ／Ａｕ積層構造（Ｔｉ層の膜厚：１５ｎｍ、Ａｌ層の膜厚：６０ｎｍ、Ｎｂ層の厚さ：３５ｎｍ、Ａｕ層の厚さ：５０ｎｍ）を、絶縁膜２１０としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、ゲート電極２１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜２１３としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、それぞれ使用した。
電界緩和層２０４は、基板２０１側の面でＩｎ組成比ｘ＝０を有し、ソース電極２０９側の面でＩｎ組成比ｘ＝０．１を有し、Ｉｎ組成比ｘが当該電界緩和層２０４の基板２０１側の面から当該電界緩和層２０４のソース電極２０９側の面へ向かうにつれて徐々に大きくなるように形成された。電子供給層２０７に形成された凹部（リセス構造）の深さは１５ｎｍとされた。
電子伝導領域２０８は、積層構造の一部をドライエッチングにて除去してエッチング加工面を形成し、このエッチング加工面に、Ｓｉを添加したＧａＮ層（不純物濃度：５×１０１７ｃｍ−３）を再成長することで形成された。
電位制御絶縁膜１１６としてＡｌ_２Ｏ_３膜（膜厚：１００ｎｍ）を、電位制御電極１１７としてＴｉ／Ｐｔ／Ａｕ積層構造（Ｔｉ層の膜厚：１５ｎｍ、Ｐｔ層の膜厚：１００ｎｍ、Ａｕ層の膜厚：２００ｎｍ）を各々使用した。
このように作製された第５実施例の電界効果トランジスタ２０Ａは、高い電子移動度（＝約２×１０^３ｃｍ^２／Ｖ／ｓｅｃ）と、小さいチップサイズと、第４実施例と比較してさらに高い耐圧特性とを有することが確認された。

（第６実施例）
第６実施例の電界効果トランジスタは、第３の実施形態の電界効果トランジスタ３０と同じ構造を有する。基板２０１として、（１１１）面を主面とするシリコン（Ｓｉ）基板を使用した。バッファ層２１５として、ＡｌｘＧａ１−ｘＮ層とＡｌｙＧａ１−ｙＮ層の２層構造（Ａｌ組成比：ｘ＝０．２、ｙ＝０．１、各膜厚は１００ｎｍ）を、高濃度ｎ型半導体層２０２としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：２×１０^１９ｃｍ^−３、膜厚：１０００ｎｍ）を、ドリフト層２０３としてＳｉを添加したＧａＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：３０００ｎｍ）を、電界緩和層２０４としてＡｌｙＧａ１−ｙＮ層（膜厚：１００ｎｍ）を、電子障壁層２０５としてＭｇを添加したｐ型ＧａＮ層（不純物濃度：２×１０^１９ｃｍ^−３、膜厚：２００ｎｍ）を、電子走行層２０６としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：２００ｎｍ）を、ソース電極３０９およびドレイン電極２１４としてＴｉ／Ａｌ／Ｎｂ／Ａｕ積層構造（Ｔｉ層の膜厚１５ｎｍ、Ａｌ層の膜厚：６０ｎｍ、Ｎｂ層の厚さ：３５ｎｍ、Ａｕ層の厚さ：５０ｎｍ）を、絶縁膜３１０としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート絶縁膜３１１としてＡｌ２Ｏ３膜（膜厚：１０ｎｍ）を、ゲート電極３１２としてＮｉ／Ｐｔ／Ａｕ積層構造（Ｎｉ層の膜厚：５ｎｍ、Ｐｔ層の膜：３５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜３１３としてＳｉＯ２膜（膜厚：６０ｎｍ）を、それぞれ使用した。
電界緩和層２０４は、基板２０１側の面でＡｌ組成比ｙ＝０．２を有し、ソース電極３０９側の面でＡｌ組成比ｙ＝０を有し、Ａｌ組成比ｙが当該電界緩和層２０４の基板２０１側の面から当該電界緩和層２０４のソース電極３０９側の面へ向かうにつれて徐々に小さくなるように形成された。
電子伝導領域３０８は、積層構造の一部をドライエッチングにて除去してエッチング加工面を形成し、このエッチング加工面に、Ｓｉを添加したＧａＮ層（不純物濃度：１×１０^１８ｃｍ^−３）を再成長することで形成された。
このように作製された第６実施例の電界効果トランジスタ３０は、小さいチップサイズと、高耐圧特性とを有し、しきい値電圧の制御性が良好であることが確認された。

（第７実施例）
第７実施例の電界効果トランジスタは、第３の実施形態の電界効果トランジスタ３０Ａ（図８）と同じ構造を有する。基板２０１として、（１１１）面を主面とするシリコン（Ｓｉ）基板を使用した。バッファ層２１５として、Ａｌ_ｘＧａ_１−ｘＮ層とＡｌ_ｙＧａ_１−ｙＮ層の２層構造（Ａｌ組成比：ｘ＝０．２、ｙ＝０．１、各膜厚は１００ｎｍ）を、高濃度ｎ型半導体層２０２としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：２×１０^１９ｃｍ^−３、膜厚：１０００ｎｍ）を、ドリフト層２０３としてＳｉを添加したＧａＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：３０００ｎｍ）を、電界緩和層２０４としてＡｌ_ｙＧａ_１−ｙＮ層（膜厚：１００ｎｍ）を、電子障壁層２０５としてＭｇを添加したｐ型ＧａＮ層（不純物濃度：２×１０^１９ｃｍ^−３、膜厚：２００ｎｍ）を、電子走行層２０６としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：２００ｎｍ）を、ソース電極３０９およびドレイン電極２１４としてＴｉ／Ａｌ／Ｎｂ／Ａｕ積層構造（Ｔｉ層の膜厚：１５ｎｍ、Ａｌ層の膜厚：６０ｎｍ、Ｎｂ層の厚さ：３５ｎｍ、Ａｕ層の厚さ：５０ｎｍ）を、絶縁膜３１０としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート絶縁膜３１１としてＡｌ２Ｏ３膜（膜厚：１０ｎｍ）を、ゲート電極３１２としてＮｉ／Ｐｔ／Ａｕ積層構造（Ｎｉ層の膜厚：５ｎｍ、Ｐｔ層の膜：３５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜３１３としてＳｉＯ２膜（膜厚：６０ｎｍ）を、それぞれ使用した。
電界緩和層２０４は、基板２０１側の面でＡｌ組成比ｙ＝０．２を有し、ソース電極３０９側の面でＡｌ組成比ｙ＝０を有し、Ａｌ組成比ｙが当該電界緩和層２０４の基板２０１側の面から当該電界緩和層２０４のソース電極３０９側の面へ向かうにつれて徐々に小さくなるように形成された。
電子伝導領域３０８は、積層構造の一部をドライエッチングにて除去してエッチング加工面を形成し、このエッチング加工面に、Ｓｉを添加したＧａＮ層（不純物濃度：１×１０^１８ｃｍ^−３）を再成長することで形成された。
電位制御絶縁膜１１６としてＺｒＯ_２膜（膜厚：３００ｎｍ）を、電位制御電極１１７としてＴｉ／Ｐｔ／Ａｕ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ｐｔ層の膜厚：８０ｎｍ、Ａｕ層の膜厚：３００ｎｍ）を各々使用した。
このように作製された第７実施例の電界効果トランジスタ３０Ａは、小さいチップサイズと、第６実施例と比較してさらに高い耐圧特性とを有し、しきい値電圧の制御性が良好であることが確認された。

（第８実施例）
第８実施例の電界効果トランジスタは、第４の実施形態の電界効果トランジスタ４０と同じ構造を有する。基板２０１として、（１１１）面を主面とするシリコン（Ｓｉ）基板を使用した。バッファ層２１５としてＡｌＮ層（膜厚２００ｎｍ）を、高濃度ｎ型半導体層２０２としてＳｉを添加したＧａＮ層（不純物濃度：２×１０^１９ｃｍ^−３、膜厚：１０００ｎｍ）を、ドリフト層２０３としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：４０００ｎｍ）を、電子障壁層２０５としてＭｇを添加したｐ型ＧａＮ層（不純物濃度：２×１０^１９ｃｍ^−３、膜厚：３００ｎｍ）を、電子走行層２０６としてＧａＮ層（膜厚：１００ｎｍ）を、電子供給層２０７としてＡｌ_ｘＧａ_１−ｘＮ層（Ａｌ組成比：ｘ＝０．２５、膜厚：２０ｎｍ）を、ソース電極２０９およびドレイン電極２１４としてＴｉ／Ａｌ／Ｎｂ／Ａｕ積層構造（Ｔｉ層の膜厚：１５ｎｍ、Ａｌ層の膜厚：６０ｎｍ、Ｎｂ層の厚さ：３５ｎｍ、Ａｕ層の厚さ：５０ｎｍ）を、絶縁膜２１０としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート電極２１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜２１３としてＳｉＮ膜（膜厚：８０ｎｍ）を、それぞれ使用した。
電子供給層２０７に形成された凹部（リセス構造）の深さは１０ｎｍとされた。
電子伝導領域４０８は、積層構造の一部をドライエッチングにて除去してエッチング加工面を形成し、このエッチング加工面に、Ｓｉを添加したＧａＮ層（不純物濃度：５×１０^１７ｃｍ^−３）を再成長することで形成された。
このように作製された第８実施例の電界効果トランジスタ４０は、高い電子移動度（＝約２×１０^３ｃｍ^２／Ｖ／ｓｅｃ）と、小さいチップサイズと、高耐圧特性とを有することが確認された。

（第９実施例）
第９実施例の電界効果トランジスタは、第４の実施形態の変形例の電界効果トランジスタ４０Ａ（図１０）と同じ構造を有する。基板２０１として、（１１１）面を主面とするシリコン（Ｓｉ）基板を使用した。バッファ層２１５としてＡｌＮ層（膜厚２００ｎｍ）を、高濃度ｎ型半導体層２０２としてＳｉを添加したＧａＮ層（不純物濃度：２×１０^１９ｃｍ^−３、膜厚：１０００ｎｍ）を、ドリフト層２０３としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０^１７ｃｍ^−３、膜厚：４０００ｎｍ）を、電子障壁層２０５としてＭｇを添加したｐ型ＧａＮ層（不純物濃度：２×１０^１９ｃｍ^−３、膜厚：３００ｎｍ）を、電子走行層２０６としてＧａＮ層（膜厚：１００ｎｍ）を、電子供給層２０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．２５、膜厚：２０ｎｍ）を、ソース電極２０９およびドレイン電極２１４としてＴｉ／Ａｌ／Ｎｂ／Ａｕ積層構造（Ｔｉ層の膜厚：１５ｎｍ、Ａｌ層の膜厚：６０ｎｍ、Ｎｂ層の厚さ：３５ｎｍ、Ａｕ層の厚さ：５０ｎｍ）を、絶縁膜２１０としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート電極２１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜２１３としてＳｉＮ膜（膜厚：８０ｎｍ）を、それぞれ使用した。
電子供給層２０７に形成された凹部（リセス構造）の深さは１０ｎｍとされた。
電子伝導領域４０８は、積層構造の一部をドライエッチングにて除去してエッチング加工面を形成し、このエッチング加工面に、Ｓｉを添加したＧａＮ層（不純物濃度：５×１０１７ｃｍ−３）を再成長することで形成された。
電位制御絶縁膜１１６としてＨｆＯ２膜（膜厚：３００ｎｍ）を、電位制御電極１１７としてＴｉ／Ｐｔ／Ａｕ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ｐｔ層の膜厚：８０ｎｍ、Ａｕ層の膜厚：３００ｎｍ）を各々使用した。
このように作製された第９実施例の電界効果トランジスタ４０Ａは、高い電子移動度（＝約２×１０^３ｃｍ^２／Ｖ／ｓｅｃ）と、小さいチップサイズと、第８実施例と比較してさらに高い耐圧特性とを有することが確認された。

以上、図面を参照して本発明の実施形態および各種実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、上記第１、第２および第４の実施形態において、ゲート電極１１２，２１２としてショットキ電極を用いる場合には、ゲートリーク電流を抑制するために、電子供給層１０７，２０７にＢｅ，Ｃ，Ｍｇなどのｐ型不純物を導入してもよい。
上記第１の実施形態では、基板１０１上に形成される化合物半導体層１０２〜１０７の各々の厚みは、所望の厚みとすることができるが、これら化合物半導体層１０２〜１０７の格子定数が基板１０１の格子定数と大きく異なる場合には、転位が発生する臨界膜厚以下にすることが望ましい。上記第２、第３および第４の実施形態の基板２０１上に形成される化合物半導体層２０３〜２０７についても、同様である。
上記第１の実施形態では、電子供給層１０７に凹部（リセス構造）の作製の際、当該凹部の深さは任意の厚さとすることができる。たとえば、電子供給層１０７の厚み以上に電子供給層１０７をエッチングして凹部を形成してもよい。ただし、凹部の深さを一定以上にすれば、リセス構造による耐圧向上の効果および電流コラプス低減の効果が得られる。
一方、凹部の深さを一定以下にすれば、ゲート電極１１２の直下における２次元電子ガスのチャネル領域でのキャリアの増加や移動度の向上が得られる。かかる観点から、電子供給層１０７に形成される凹部の深さは、電子供給層１０７の厚みの３０％から９０％が好ましい。上記第２および第４の実施形態の電子供給層２０７に形成される凹部（リセス構造）の深さについても同様である。
上記第１の実施形態では、基板１０１としてウルツ鉱型結晶構造を有するIII−Ｖ族化合物半導体基板を使用し、この基板１０１の成長面をIII族面（＝（０００１）面）にすることができるが、これに限定されるものではない。基板１０１の成長面をＶ族面（＝（０００−１）面）にしてもよい。この場合、ピエゾ電界の向きが逆になるので、これに合わせて素子構造が設計される。
さらに、前記各実施形態では、ドリフト層１０３、２０３は、他の層（たとえば、高濃度ｎ型半導体層１０２、２０２、電界緩和層１０４，２０４）と同一幅であったが、これに限らず、電子伝導領域の直下にのみ存在していてもよい。

Claims (19)

1. 基板と、
   前記基板上に形成されたｎ型ＩＩＩ族窒化物系化合物半導体層であるドリフト層と、
   前記ドリフト層よりも上層に形成されたｐ型窒化物半導体層である電子障壁層と、
   前記電子障壁層上に形成されたＩＩＩ族窒化物系化合物半導体層である電子走行層と、
   前記電子走行層上に形成されたゲート電極と、
   前記ゲート電極のゲート長さ方向の一方の側にあり、かつ前記電子走行層から前記電子障壁層よりも前記基板側の領域に亘って延在するｎ型の電子伝導領域と、
   前記ゲート電極のゲート長さ方向の他方の側にあり、かつ前記電子走行層上に形成されたソース電極と、
   前記電子伝導領域の前記基板側の一端と前記ドリフト層を介して電気的に接続されたドレイン電極と、
   を備え、
   前記電子伝導領域の、前記ドリフト層と反対側には、絶縁膜を介して電位制御電極が設けられている電界効果トランジスタ。
2. 基板と、
   前記基板上に形成されたｎ型ＩＩＩ族窒化物系化合物半導体層であるドリフト層と、
   前記ドリフト層よりも上層に形成されたｐ型窒化物半導体層である電子障壁層と、
   前記電子障壁層上に形成されたＩＩＩ族窒化物系化合物半導体層である電子走行層と、
   前記電子走行層上に形成されたゲート電極と、
   前記ゲート電極のゲート長さ方向の一方の側にあり、かつ前記電子走行層から前記電子障壁層よりも前記基板側の領域に亘って延在する金属膜の電子伝導領域と、
   前記ゲート電極のゲート長さ方向の他方の側にあり、かつ前記電子走行層上に形成されたソース電極と、
   前記電子伝導領域の前記基板側の一端と前記ドリフト層を介して電気的に接続されたドレイン電極と、
   を備え、
   前記電子伝導領域の、前記ドリフト層と反対側には、絶縁膜を介して電位制御電極が設けられている電界効果トランジスタ。
3. 請求項１又は２に記載の電界効果トランジスタであって、
   前記電位制御電極が、前記ゲート電極と接続されていることを特徴とする電界効果トランジスタ。
4. 請求項１又は２に記載の電界効果トランジスタであって、
   前記電位制御電極が接地されていることを特徴とする電界効果トランジスタ。
5. 請求項１〜４のいずれか１項に記載の電界効果トランジスタであって、
   前記絶縁膜の誘電率が6以上であることを特徴とする電界効果トランジスタ。
6. 請求項１〜５のいずれか１項に記載の電界効果トランジスタであって、
   前記絶縁膜が、アルミ、珪素、ハフニウム、ジルコニウム、タンタル、チタンのうち少なくとも１種と、酸素と窒素のうち少なくとも１種を含むことを特徴とする電界効果トランジスタ。
7. 請求項１〜６のいずれか１項に記載の電界効果トランジスタであって、
   前記絶縁膜の膜厚が10nm以上であることを特徴とする電界効果トランジスタ。
8. 請求項１〜７のいずれか１項に記載の電界効果トランジスタであって、
   前記絶縁膜の膜厚が400nm以下であることを特徴とする電界効果トランジスタ。
9. 請求項１〜８のいずれか１項に記載の電界効果トランジスタであって、
   第二のソース電極と、第二のゲート電極とを複数備え、
   基板面側からみて、前記ソース電極、前記ゲート電極、前記電子伝導領域、前記第二のゲート電極、前記第二のソース電極の順に配置されている電界効果トランジスタ。
10. 請求項１〜９のいずれか１項に記載の電界効果トランジスタであって、
    前記電子障壁層は、面密度で１×１０^１３ｃｍ^−２以上のアクセプタ濃度を有するｐ型窒化物半導体層である、電界効果トランジスタ。
11. 請求項１〜１０のいずれか１項に記載の電界効果トランジスタであって、前記ドリフト層と前記電子障壁層との間に介在し、かつＩｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）からなる電界緩和層をさらに備え、
    前記電界緩和層のＡｌ組成比は、前記基板側から前記ソース電極側に向かうにつれて小さくなる、電界効果トランジスタ。
12. 請求項１〜１０のいずれか１項に記載の電界効果トランジスタであって、
    前記電子障壁層は、前記ドリフト層上に形成され、
    前記ドリフト層と前記電子障壁層との間に介在し、かつＩｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）からなる電界緩和層をさらに備え、
    前記電界緩和層のＩｎ組成比は、前記基板側から前記ソース電極側に向かうにつれて大きくなる、電界効果トランジスタ。
13. 請求項１〜１０のいずれか１項に記載の電界効果トランジスタであって、
    前記電子障壁層は、前記ドリフト層上に形成され、
    前記ドリフト層と前記電子障壁層との間に介在し、かつＩｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）からなる電界緩和層をさらに備え、
    前記電界緩和層のＩｎ組成比は、前記基板側から前記ソース電極側に向かうにつれて大きくなり、かつ、前記電界緩和層のＡｌ組成比は、前記基板側から前記ソース電極側に向かうにつれて小さくなる、電界効果トランジスタ。
14. 請求項１〜１３のいずれか１項に記載の電界効果トランジスタであって、
    前記ソース電極と前記電子走行層との間に介在し、かつ前記電子走行層の上面にヘテロ接合するＩＩＩ族窒化物系化合物半導体層である電子供給層をさらに備え、
    前記ゲート電極へのバイアス電圧の印加に応じて、前記電子走行層と前記電子供給層との界面およびその近傍に２次元電子ガスが形成される、電界効果トランジスタ。
15. 請求項１４に記載の電界効果トランジスタであって、
    前記電子供給層は、前記電子走行層よりも小さな電子親和力を有する、電界効果トランジスタ。
16. 請求項１〜１３のいずれか１項に記載の電界効果トランジスタであって、
    前記ゲート電極と前記電子走行層との間に介在するゲート絶縁膜をさらに備える、電界効果トランジスタ。
17. 請求項１〜１６のいずれか１項に記載の電界効果トランジスタであって、
    前記ドレイン電極は、前記基板の表面側に形成される、電界効果トランジスタ。
18. 請求項１〜１６のいずれか１項に記載の電界効果トランジスタであって、
    前記ドレイン電極は、前記基板の裏面に形成されており、前記基板および前記ドリフト層を介して前記電子伝導領域と電気的に接続されている、電界効果トランジスタ。
19. 請求項１〜１８のいずれか１項に記載の電界効果トランジスタであって、
    前記ゲート電極は、
    前記電子走行層の方向に突出する突起部と、
    前記突起部から前記ソース電極側と前記電子伝導領域側とにそれぞれ延在する庇部と、
    を有し、
    前記ゲート電極の前記電子伝導領域側に延在する庇部は、前記ゲート電極の前記ソース電極側に延在する庇部よりも長い、電界効果トランジスタ。

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