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WO2014050740A1 - スイッチング素子 - Google Patents

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Publication number
WO2014050740A1
WO2014050740A1 PCT/JP2013/075481 JP2013075481W WO2014050740A1 WO 2014050740 A1 WO2014050740 A1 WO 2014050740A1 JP 2013075481 W JP2013075481 W JP 2013075481W WO 2014050740 A1 WO2014050740 A1 WO 2014050740A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor layer
electrode
switching element
carrier
Prior art date
Application number
PCT/JP2013/075481
Other languages
English (en)
French (fr)
Inventor
雅之 田尻
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to CN201380050679.9A priority Critical patent/CN104704615B/zh
Priority to US14/425,359 priority patent/US9219136B2/en
Priority to JP2014538465A priority patent/JP5779284B2/ja
Publication of WO2014050740A1 publication Critical patent/WO2014050740A1/ja

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a switching element typified by HEMT (High Electron Mobility Transistor) and the like.
  • HEMT High Electron Mobility Transistor
  • nitride semiconductors which are III-V group compound semiconductors represented by GaN (gallium nitride), are expected to be applied to switching elements. This is because a nitride semiconductor has a band gap as large as about 3.4 eV, a dielectric breakdown electric field is 10 times higher, an electron saturation speed is 2.5 times larger, and the like than a semiconductor using conventional silicon (Si). This is because it has characteristics suitable for power devices.
  • a switching element in which a GaN / AlGaN heterostructure is provided on a substrate such as silicon carbide (SiC) or sapphire has been proposed.
  • a switching element in addition to spontaneous polarization due to the asymmetric structure in the c-axis direction of the crystal structure of GaN (wurtzite type), polarization due to the piezoelectric effect due to lattice mismatch between AlGaN and GaN results in 1 ⁇ 10 13.
  • a two-dimensional electron gas layer having a high concentration of about cm ⁇ 2 is generated at the GaN / AlGaN interface.
  • the electron density of the two-dimensional electron gas layer is controlled to switch between a state in which predetermined electrodes are electrically connected (on state) and a state in which predetermined electrodes are not electrically connected (off state). Thus, it can be used as a switching element.
  • a switching element 100 having a conventional configuration shown in FIG. 11 includes a substrate 101, a buffer layer 102 formed on the upper surface of the substrate 101, a carrier traveling layer 103 made of undoped GaN formed on the upper surface of the buffer layer 102, and a carrier traveling layer 103.
  • the carrier supply layer 104 made of AlGaN formed on the upper surface of the source electrode 105, the source electrode 105 and the drain electrode 106 formed on the upper surface of the carrier supply layer 104, and the source electrode 105 and the drain electrode formed on the upper surface of the carrier supply layer 104.
  • a gate electrode 107 formed between the electrodes 106 is provided.
  • a gate insulating film 110 is provided between the gate electrode 107 and the carrier supply layer 104 to suppress gate leakage.
  • the switching element 100 described above is a normally-on type element, and even when the potential of the gate electrode 107 is the same potential (0 V) as that of the source electrode 105, or when the voltage is not applied to the gate electrode 107. Even in this case, the two-dimensional electron gas layer 108 is generated at the interface of the carrier traveling layer 103 in contact with the carrier supply layer 104 and is turned on. By making the potential of the drain electrode 106 higher than the potential of the source electrode 105, a current flows between the drain electrode 106 and the source electrode 105.
  • the potential of the gate electrode 107 is set to a negative potential lower than the threshold voltage with reference to the potential of the source electrode 105, the two-dimensional structure is formed below the gate electrode 107 at the interface in contact with the carrier supply layer 104 of the carrier traveling layer 103.
  • the electron gas layer 108 is not generated and is turned off. In this state, no current flows between the drain electrode 106 and the source electrode 105.
  • FIG. 12 is a cross-sectional view schematically showing a main part of the switching element 100 in the off state.
  • a depletion region 111 is formed below the gate electrode 107 as shown in FIG.
  • a high potential difference for example, about several hundred volts corresponding to the power supply voltage
  • a high electric field 112 is generated on the drain electrode 106 side of the depletion region 111 below the gate electrode 107, and in the worst case, the device may be destroyed.
  • a method in which the gate electrode 107 is extended at least to the drain electrode side (field plate structure) and the electric field generated below the gate electrode 107 on the drain electrode 106 side is relaxed is generally used.
  • the gate electrode 107 is extended at least to the drain electrode side (field plate structure) and the electric field generated below the gate electrode 107 on the drain electrode 106 side is relaxed.
  • the switching element 200 includes a substrate 201, a buffer layer 202 formed on the upper surface of the substrate 201, a carrier traveling layer 203 made of undoped GaN formed on the upper surface of the buffer layer 202, and a carrier traveling layer 203.
  • the high electric field 212 generated in the vicinity of the gate electrode 207 when a voltage of several hundred volts is applied between the source and the drain cannot be sufficiently relaxed. .
  • the switching element 200 continues to be turned off, the switching element 200 is exposed to a high electric field for a long time. Destroyed.
  • an electric field relaxation (RESURF: Reduced SURface Field) region doped with impurities is provided in the carrier traveling layer as in the GaN-based MOSFET described in Patent Document 1. Conceivable.
  • RESURF Reduced SURface Field
  • the electric field relaxation region is formed over a wide range from the lower portion of the drain side end of the gate electrode to the N + contact region on the drain side, and the sheet carrier concentration is 1 ⁇ 10 12 cm ⁇ . It is doped at a relatively high concentration of 2 to 5 ⁇ 10 13 cm ⁇ 2 . For this reason, the decrease in mobility due to impurity scattering in the carrier traveling layer, particularly the two-dimensional electron gas layer, is remarkable. As a result, there is a possibility that a sufficient drain current cannot be obtained in the ON state.
  • an object of the present invention is to provide a switching element that is difficult to be destroyed even when a high voltage is applied to the element in the off state and that can obtain a sufficient drain current in the on state.
  • the switching element provides: A first semiconductor layer; A second semiconductor layer formed on an upper surface of the first semiconductor layer and having a band gap larger than that of the first semiconductor layer and heterojunction with the first semiconductor layer; A first electrode electrically connected to the first semiconductor layer; A second electrode electrically connected to the first semiconductor layer and formed apart from the first electrode in a direction parallel to a surface of the first semiconductor layer; A control electrode formed between the first electrode and the second electrode when viewed from a direction perpendicular to the surface, formed on an upper layer of the second semiconductor layer; Depending on the potential of the control electrode, An ON state in which the first electrode and the second electrode are electrically connected by a two-dimensional carrier gas layer generated at a junction interface between the first semiconductor layer and the second semiconductor layer; Since the two-dimensional carrier gas layer does not occur at least at the junction interface between the first semiconductor layer and the second semiconductor layer below the control electrode, the electrical connection between the first electrode and the second electrode is interrupted.
  • a switching element that can be switched off and A third semiconductor layer doped with an impurity having the same conductivity type as the carrier constituting the two-dimensional carrier gas layer is formed in a predetermined first region on the upper surface of the first semiconductor layer;
  • the first feature is that the second electrode is electrically connected to the first semiconductor layer through the third semiconductor layer.
  • the switching element of the first feature further includes: When a voltage is applied between the second electrode and the first electrode, and in the off state, The majority carriers in the third semiconductor layer move to the interface side with the second electrode, and the majority carriers in the vicinity of the interface with the first semiconductor layer are depleted, and a high resistance is generated in the third semiconductor layer.
  • a second feature is that the region is formed.
  • the switching element of the first or second feature further includes: The third semiconductor layer is formed on a recess of the first semiconductor layer; The third feature is that the third semiconductor layer is in contact with the two-dimensional carrier gas layer on its side surface.
  • the switching element of the third feature is further provided with:
  • a fourth feature is that a fourth semiconductor layer having a larger band gap than the first semiconductor layer is provided between the lower surface of the third semiconductor layer and the upper surface of the first semiconductor layer.
  • the switching element having the first to fourth characteristics further includes:
  • the third semiconductor layer is formed in a second region spaced from the first region on the upper surface of the first semiconductor layer so as to be separated from the third semiconductor layer formed on the first region.
  • the first electrode is electrically connected to the first semiconductor layer via the third semiconductor layer formed on the second region.
  • the switching element having any one of the first to fourth features further includes:
  • a fifth feature is that the second electrode is formed on a part of a formation region of the third semiconductor layer when viewed from a direction perpendicular to the surface.
  • the switching element having any one of the first to fifth features further includes:
  • the third semiconductor layer is a high-resistance doped low-resistance n-type semiconductor layer;
  • a sixth feature is that the two-dimensional carrier gas layer is a two-dimensional electron gas.
  • the switching element of the sixth feature further includes: Each of the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer is made of a nitride semiconductor,
  • the third semiconductor layer preferably contains at least one element of C, Si, Ge, Sn, Te, O, and Se as an impurity.
  • the switching element of the sixth feature further includes:
  • the first semiconductor layer is made of In X Ga 1-X N (where 0 ⁇ X ⁇ 1); It said second semiconductor layer is composed of In Y Al Z Ga 1-Y -Z N (where, 0 ⁇ Y ⁇ 1,0 ⁇ Z ⁇ 1), It said third semiconductor layer, In U Al V Ga 1- U-V N ( where, 0 ⁇ U ⁇ 1,0 ⁇ V ⁇ 1) is preferably formed by doping impurities.
  • the switching element having any one of the first to sixth characteristics is first configured by a two-dimensional carrier gas layer formed at a junction interface between the first semiconductor layer (carrier traveling layer) and the second semiconductor layer (carrier supply layer).
  • a switching element having a HEMT structure in which on / off is controlled between an electrode (source) and a second electrode (drain), and a third semiconductor layer doped with impurities is interposed between the first semiconductor layer and the second electrode.
  • the present invention generates a depletion region having a high resistance in the third semiconductor layer only in the off state of the switching element to disperse the electric field in the vicinity of the control electrode. It is what balances on-resistance.
  • the present invention by providing the impurity-doped third semiconductor layer between the first semiconductor layer and the second electrode, even when a high voltage is applied to the element in the off state, the element is not easily destroyed. A switching element that can obtain a sufficient drain current in a state can be realized.
  • Structural sectional drawing which shows the structure of the switching element which concerns on 1st Embodiment of this invention.
  • Structural sectional drawing which shows the structure of the switching element which concerns on 1st Embodiment of this invention.
  • Structural sectional drawing which shows the structure of the switching element which concerns on 2nd Embodiment of this invention.
  • Structural sectional drawing which shows the structure of the switching element which concerns on 2nd Embodiment of this invention.
  • Structural sectional drawing which shows the structure of the switching element which concerns on 3rd Embodiment of this invention.
  • Structural sectional drawing which shows the structure of the switching element which concerns on 3rd Embodiment of this invention.
  • Structural sectional drawing which shows the structure of the switching element which concerns on 4th Embodiment of this invention.
  • Structural sectional drawing which shows the structure of the switching element which concerns on 4th Embodiment of this invention.
  • Structural sectional drawing which shows the structure of the switching element which concerns on another embodiment of this invention.
  • Structural sectional drawing which shows the structure of the switching element which concerns on another embodiment of this invention.
  • Structural sectional view showing the configuration of a conventional switching element Schematic diagram for explaining problems in the off state in a conventional switching element
  • Cross-sectional view showing the structure of a conventional switching element that uses a field plate structure for the gate electrode
  • each switching element according to each embodiment described below is only one of the embodiments of the present invention, and the present invention is not limited to these embodiments.
  • the switching elements according to each embodiment can be implemented by combining a part or all of them within a consistent range.
  • FIGS. 1 and 2 are structural sectional views in a plane perpendicular to the substrate of the element 1 of the present invention.
  • FIG. 1 schematically shows a state when the element 1 of the present invention is in an on state
  • FIG. 2 schematically shows a state when the element 1 of the present invention is in an off state.
  • the same components are denoted by the same reference numerals, and the names and functions are also the same, so the same description will not be repeated.
  • the cross-sectional views shown in FIGS. 1 and 2 the main parts are appropriately emphasized, and the dimensional ratios of the respective components on the drawings do not necessarily match the actual dimensional ratios. The same applies to the cross-sectional views shown below.
  • the element 1 of the present invention includes a substrate 11, a buffer layer 12 formed on the upper surface of the substrate 11, and a carrier traveling layer (first semiconductor layer) 13 formed on the upper surface of the buffer layer 12.
  • the carrier supply layer (second semiconductor layer) 14 formed on the upper surface of the carrier running layer 13, the source electrode (first electrode) 15 electrically connected to the carrier running layer 13, and the carrier running layer 13 electrically connected
  • a drain electrode (second electrode) 16 formed away from the source electrode 15 in a direction parallel to the surface of the carrier traveling layer 13, and the source electrode 15 and the drain viewed from a direction perpendicular to the surface of the carrier traveling layer 13.
  • a gate electrode (control electrode) 17 disposed between the electrodes 16 and an upper surface of the carrier supply layer 14 are formed so as to fill between the source electrode 15, the drain electrode 16, and the gate electrode 17.
  • Sshibeshon layer 19 the impurity-doped layer (third semiconductor layer) 20, and a gate insulating film 21.
  • the substrate 11 is selected from, for example, silicon, silicon carbide (SiC), sapphire, gallium nitride (GaN), zinc oxide (ZnO), gallium arsenide (GaAs), and the like.
  • the carrier traveling layer 13 is made of undoped GaN having a thickness of 1 ⁇ m to 5 ⁇ m, for example.
  • Carrier supply layer 14 is, for example, the thickness is less 100nm or 10nm Al Z Ga 1-Z N (where, 0 ⁇ Z ⁇ 1) consists. 0.1 ⁇ Z ⁇ 0.3 is more preferable. Alternatively, In Y Al Z Ga 1- Y-Z N (where, 0 ⁇ Y ⁇ 1,0 ⁇ Z ⁇ 1) may be.
  • the band gap of the carrier supply layer 14 is larger than the band gap of the carrier running layer 13, and the carrier running layer 13 and the carrier supply layer 14 are heterojunctioned.
  • a two-dimensional carrier gas layer 18 is generated in the vicinity of the heterojunction interface. In the element 1 of the present invention, the two-dimensional carrier gas layer 18 corresponds to a channel.
  • the source electrode 15, the drain electrode 16, and the gate electrode 17 are respectively composed of metal elements such as Ti, Al, Cu, Au, Pt, W, Ta, Ru, Ir, Pd, and Hf, and among these metal elements It consists of an alloy containing at least two kinds, or a nitride containing at least one of these metal elements.
  • Each of the source electrode 15, the drain electrode 16, and the gate electrode 17 may be a single layer, or may have a stacked structure in which the composition of each layer is different. However, the source electrode 15 and the drain electrode 16 are in ohmic contact with the carrier traveling layer 13, and the gate electrode 17 is Schottky with respect to the carrier traveling layer 13 and the carrier supply layer 14 when the gate insulating film 21 is not provided. Join.
  • the gate electrode 17 has a field plate structure, is connected to the carrier supply layer 14 directly or via the gate insulating film 21, and extends on the passivation layer 19 toward the source electrode 15 and the drain electrode 16. Although the gate electrode 17 is disposed between the source electrode 15 and the drain electrode 16, it is disposed so as to be offset toward the source electrode 15 side.
  • the gate insulating film 21 is made of, for example, a highly insulating oxide or nitride such as SiO x , AlO x , HfO x , LaO x , ZrO x , YO x , SiN, and AlN, and the gate electrode 17 as necessary. It is formed on the lower surface.
  • the impurity doped layer 20 is formed below the drain electrode 16 in a predetermined region on the upper surface of the carrier traveling layer 13.
  • the impurity doped layer 20 is a semiconductor layer in which impurities having the same conductivity type as the carriers constituting the two-dimensional carrier gas layer 18 are doped at a high concentration. That is, the impurity doped layer 20 is an n-type semiconductor layer if the carriers constituting the two-dimensional carrier gas layer 18 are electrons, and a p-type semiconductor layer if the carriers are holes.
  • Examples of the impurity-doped layer 20 include In U Al V Ga 1- UV N (where 0 ⁇ U ⁇ 1, 0 ⁇ V ⁇ 1) doped with impurities.
  • the impurity to be doped is not limited as long as carriers can be introduced into the impurity doped layer 20, but when the carrier is an electron, C, Si, Ge, Sn, Te, O, Se, etc. Is preferred.
  • the impurity doped layer 20 is GaN having a thickness of 100 nm or more and 10 ⁇ m or less, an element such as C, Si, Ge, Sn, Te, O, or Se is used, and the sheet carrier concentration is 1 ⁇ 10 12 cm ⁇ . It is preferable to include within the range of 2 to 5 ⁇ 10 14 cm ⁇ 2 (in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1.2 ⁇ 10 22 cm ⁇ 3 in volume density).
  • the element 1 of the present invention switches between an on state and an off state according to the voltage application state of the gate electrode 17.
  • a two-dimensional carrier gas layer 18 is formed at the heterojunction interface between the carrier traveling layer 13 and the carrier supply layer 14, and the two-dimensional carrier gas layer 18 and the impurity doped layer 20 are Thus, the source electrode 15 and the drain electrode 16 are in a conductive state.
  • the depletion layer 22 is in the carrier travel layer 13 below the gate electrode 17.
  • the two-dimensional carrier gas layer 18 is not formed at the heterojunction interface between the carrier traveling layer 13 and the carrier supply layer 14 in the depletion layer 22, and the connection between the source electrode 15 and the drain electrode 16 is cut off.
  • the potential of the drain electrode 16 reaches a high voltage of about several hundred volts (for example, 600 volts). At this time, carriers in the two-dimensional carrier gas layer 18 move into the impurity doped layer 20, and carriers in the impurity doped layer 20 below the drain electrode 16 are attracted to the vicinity of the upper drain electrode 16.
  • the two-dimensional carrier gas layer 20 is interrupted in the depletion layer 22 formed by the gate electrode 17, and there is almost no supply of electrons from the source electrode 15 to the impurity doped layer 20. Therefore, in the impurity doped layer 20, an accumulation region 23a in which carriers are accumulated is formed in the upper portion, and a depletion region 23b in which carriers are depleted and increased in resistance is formed in the lower portion.
  • the two-dimensional carrier gas layer 18 is interposed. Since electrons are supplied from the source electrode 15 to the impurity doped layer 20, no depletion region is generated in the impurity doped layer 22.
  • the element 1 of the present invention can relax the electric field in the vicinity of the gate electrode 17 in the off state by providing the impurity doped layer 20, and can suppress the destruction of the element for a long time.
  • a buffer layer 12, a carrier traveling layer 13, and a carrier supply layer 14 are formed in this order on a substrate 11, (2) a passivation layer 19 is deposited, and (3) predetermined In this region, a first opening having a depth reaching the carrier traveling layer 13 is formed, an impurity doped layer 20 is formed in the first opening, and (4) the carrier traveling layer 13 is formed in a predetermined region.
  • a second opening having a depth reaching, and a third opening having a depth reaching the carrier supply layer 14 (or the gate insulating film 21 on the carrier supply layer 14), and (5) a second The source electrode 15, the gate electrode 16, and the drain electrode are formed in the opening, the third opening, and the impurity doped layer 20, respectively.
  • the buffer layer 12, the carrier traveling layer 13, the carrier supply layer 14, and the impurity doped layer 20 are formed by various film forming methods such as MOCVD (Metal-Organic-Chemical-Vapor-Deposition) method and MBE (Molecular-Beam Epitaxy) method. Can be formed.
  • MOCVD Metal-Organic-Chemical-Vapor-Deposition
  • MBE Molecular-Beam Epitaxy
  • Second Embodiment 3 and 4 show a configuration example of the switching element 2 according to an embodiment of the present invention (hereinafter referred to as “the present invention element 2” as appropriate).
  • 3 and 4 are structural cross-sectional views in a plane perpendicular to the substrate of the element 2 of the present invention.
  • FIG. 3 schematically shows a state when the element 2 of the present invention is turned on
  • FIG. 4 schematically shows a state when the element 2 of the present invention 2 is turned off.
  • the inventive element 2 is similar to the inventive element 1 in the first embodiment in that the substrate 11, the buffer layer 12, the carrier traveling layer (first semiconductor layer) 13, the carrier supply layer ( Second semiconductor layer) 14, source electrode (first electrode) 15, drain electrode (second electrode) 16, gate electrode (control electrode) 17, passivation layer 19, impurity doped layer (third semiconductor layer) 20, and A gate insulating film 21 is provided.
  • the carrier traveling layer 13 located immediately below the drain electrode 16 and the impurity doped layer 20 is processed into a concave shape in a predetermined region by etching or the like.
  • the impurity doped layer 20 is in direct contact with the two-dimensional carrier gas layer 18 on the side surface.
  • the element 2 of the present invention is the same as the element 1 of the present invention shown in FIG. 1 and FIG. 2, and detailed description of the overlapping parts is omitted.
  • the impurity doped layer 20 comes into contact with the two-dimensional carrier gas layer 18, the on-resistance in the on-state can be further suppressed, and a sufficient drain current can be secured. Furthermore, since the two-dimensional carrier gas layer 18 is in direct contact with the depletion region 23b in the impurity doped layer 20 in the off state, a part of the electric field concentrated in the vicinity of the gate electrode 17 can be handled and dispersed.
  • FIG. 5 and FIG. 6 show a configuration example of the switching element 3 according to an embodiment of the present invention (hereinafter referred to as “the present element 3” as appropriate).
  • 5 and 6 are structural cross-sectional views in a plane perpendicular to the substrate of the element 3 of the present invention.
  • FIG. 5 schematically shows a state when the element 3 of the present invention is in an on state
  • FIG. 6 schematically shows a state when the element 3 of the present invention is in an off state.
  • the inventive element 3 is similar to the inventive element 1 in the first embodiment and the inventive element 2 in the second embodiment.
  • 1 semiconductor layer) 13 carrier supply layer (second semiconductor layer) 14
  • source electrode (first electrode) 15 drain electrode (second electrode) 16
  • gate electrode (control electrode) 17 passivation layer 19
  • impurity doped layer (Third semiconductor layer) 20 and a gate insulating film 21 are provided.
  • the present element 3 is arranged so that the impurity doped layer 20 includes the projection of the upper drain electrode 16 in addition to the configuration of the present element 1.
  • the drain electrode 16 is formed on a part of the formation region of the impurity doped layer 20 when viewed from the direction perpendicular to the surface of the substrate 11. Except this point, it is the same as the element 1 of the present invention shown in FIG. 1 and FIG.
  • the depletion region 23b having a high resistance in the impurity doped layer 20 generated in the off state also extends in the impurity doped layer 20 in a direction parallel to the substrate. 14, the leakage layer 19, and the leakage current via the two-dimensional carrier gas 18 are suppressed.
  • ⁇ Fourth embodiment> 7 and 8 show a configuration example of the switching element 4 according to an embodiment of the present invention (hereinafter referred to as “the present invention element 4” as appropriate).
  • 7 and 8 are sectional views of the structure of the element 4 of the present invention in a plane perpendicular to the substrate.
  • FIG. 7 schematically shows a state when the element 4 of the present invention is in an on state
  • FIG. 8 schematically shows a state when the element 4 of the present invention is in an off state.
  • the inventive element 3 is a substrate similar to the inventive element 1 in the first embodiment, the inventive element 2 in the second embodiment, and the inventive element 3 in the third embodiment. 11, buffer layer 12, carrier traveling layer (first semiconductor layer) 13, carrier supply layer (second semiconductor layer) 14, source electrode (first electrode) 15, drain electrode (second electrode) 16, gate electrode (control) Electrode) 17, passivation layer 19, impurity doped layer (third semiconductor layer) 20, and gate insulating film 21.
  • the present invention element 4 has a barrier layer (first layer) having a larger band gap than the carrier running layer 13 between the lower surface of the impurity doped layer 20 and the upper surface of the carrier running layer 13. 4 semiconductor layers) 24. Except for this point, it is the same as the element 2 of the present invention shown in FIG. 3 and FIG.
  • the barrier layer 24 for example, when the carrier traveling layer 13 is In X Ga 1-X N (where 0 ⁇ X ⁇ 1), In S Al T Ga 1- STN (where 0 ⁇ S ⁇ 1, 0 ⁇ T ⁇ 1).
  • the leakage current between the drain electrode 16 and the carrier traveling layer 13 can be suppressed due to the presence of the barrier layer 24.
  • the supply of carriers from the carrier traveling layer 13 to the impurity doped layer 20 is suppressed in the off state, depletion of the impurity doped layer 20 proceeds even when the drain electrode 16 is relatively small, A depletion region 23b having a high resistance is generated, and the electric field of the gate electrode 17 is easily relaxed.
  • the impurity doped layer 20 is provided between the carrier traveling layer 13 (first semiconductor layer) and the drain electrode 16.
  • the carrier constituting the two-dimensional carrier gas layer 18 is an electron.
  • the present invention is not limited to this, and the two-dimensional carrier gas layer 18 is The present invention can also be applied to the case where the carriers to be configured are holes.
  • the carriers constituting the two-dimensional carrier gas layer 18 are electrons.
  • the present invention elements 1 to 4 are normally-on type switching elements.
  • the present invention is not limited to this, and a normally-off type switching element is used.
  • the present invention can also be applied to this.
  • the present invention elements 1 to 4 include the impurity doped layer 20 between the drain electrode 16 and the carrier traveling layer 13.
  • An impurity doped layer 20 may be provided between them.
  • the switching element according to the present invention shown in FIGS. 9 and 10 (hereinafter referred to as “the present element 5” as appropriate) is an impurity doped layer between the source electrode 15 and the carrier traveling layer 13 in the present element 1. 20 (20a) is interposed.
  • FIG. 9 schematically shows a state when the element 5 of the present invention is turned on
  • FIG. 10 schematically shows a state when the element 5 of the present invention is turned off.
  • the impurity doped layer 20 is separated and formed into an impurity doped layer 20 a formed between the source electrode 15 and the carrier traveling layer 13 and an impurity doped layer 20 b formed between the drain electrode 16 and the carrier traveling layer 13. Yes.
  • the depletion region 23b in which the carrier is depleted and the resistance is increased is formed in the impurity doped layer 20b connected to the drain electrode 16 in the off state.
  • the element 5 of the present invention can be manufactured by using the same mask in the manufacturing process, the impurity doped layer 20 (20a, 20b) and the source electrode 15 and the drain electrode 16 can be formed.
  • a mask for forming 20 becomes unnecessary, and it is possible to manufacture a switching element that can obtain a large drain current with the above-mentioned high breakdown voltage at low cost.
  • the present invention can be used for a switching element, and is particularly suitable for a switching element applied to a power device.
  • Switching element according to the present invention (element of the present invention) 11, 101, 201: Substrate 12, 102, 202: Buffer layer 13, 103, 203: Carrier traveling layer (first semiconductor layer) 14, 104, 204: Carrier supply layer (second semiconductor layer) 15, 105, 205: Source electrode (first electrode) 16, 106, 206: Drain electrode (second electrode) 17, 107, 207: Gate electrode (control electrode) 18, 108, 208: Two-dimensional carrier gas layer 19, 209: Passivation layer (insulating layer) 20, 20a, 20b: Impurity doped layer (third semiconductor layer) 23a: Storage region 23b: Depletion region 21, 110, 210: Gate insulating film 22, 111, 211: Depletion region 24: Barrier layer (fourth semiconductor layer) 100, 200: Conventionally configured switching element 112, 212: Electric field

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Abstract

　オフ時の高バイアス下であっても、ゲート電極近傍の電界が緩和され、破壊されにくいスイッチング素子を提供する。スイッチング素子１は、キャリア走行層１３と、キャリア走行層１３の上面に形成され、バンドギャップがキャリア走行層１３より大きくキャリア走行層１３とヘテロ接合するキャリア供給層１４と、ソース電極１５とドレイン電極１６と、当該ソース電極１５とドレイン電極１６の間に配置されたゲート電極１７とを備え、キャリア走行層１３とドレイン電極１６の間に、不純物ドープ層２０を介在させてなる。不純物ドープ層２０は、ヘテロ接合により生じた二次元キャリアガス層１８を構成するキャリアと同導電型の不純物が高濃度にドープされた半導体層であり、スイッチング素子１がオフ状態時に、不純物ドープ層２０内に空乏層２３ｂが形成されることにより、ゲート電極１７近傍に生じる高電界を分散させる。

Description

スイッチング素子
　本発明は、ＨＥＭＴ（High Electron Mobility Transistor）等に代表されるスイッチング素子に関する。
　ＧａＮ（窒化ガリウム）に代表されるIII-Ｖ族化合物半導体である窒化物半導体は、近年、スイッチング素子への応用が期待されている。これは、窒化物半導体が、従来のシリコン（Ｓｉ）を用いた半導体と比べ、バンドギャップが３．４ｅＶ程度と大きく、絶縁破壊電界が１０倍高く、電子飽和速度が２．５倍大きい等、パワーデバイスに好適な特性を有していることによる。
　例えば、炭化珪素（ＳｉＣ）やサファイアなどの基板上に、ＧａＮ／ＡｌＧａＮのヘテロ構造を設けたスイッチング素子が提案されている。かかるスイッチング素子では、ＧａＮの結晶構造（ウルツ鉱型）のｃ軸方向における非対称性構造に起因する自発分極に加え、ＡｌＧａＮとＧａＮの格子不整合に起因するピエゾ効果による分極により、１×１０１３ｃｍ－２程度の高濃度の二次元電子ガス層がＧａＮ／ＡｌＧａＮ界面において生じる。かかる二次元電子ガス層の電子密度を制御し、所定の電極間が電気的に接続される状態（オン状態）と、所定の電極間が電気的に接続されない状態（オフ状態）と、を切り替えることで、スイッチング素子としての利用が可能になる。
　上記のスイッチング素子について、その構造を図１１の断面図に示す。
　図１１に示す従来構成のスイッチング素子１００は、基板１０１、基板１０１の上面に形成されるバッファ層１０２、バッファ層１０２の上面に形成されるアンドープのＧａＮからなるキャリア走行層１０３、キャリア走行層１０３の上面に形成されるＡｌＧａＮからなるキャリア供給層１０４、キャリア供給層１０４の上面に形成されるソース電極１０５とドレイン電極１０６、及び、キャリア供給層１０４の上面に形成され、ソース電極１０５とドレイン電極１０６の間に形成されるゲート電極１０７を備える。
　さらに、ゲート絶縁膜１１０が、ゲートリーク抑制のためにゲート電極１０７とキャリア供給層１０４の間に設けられている。
　上記のスイッチング素子１００は、ノーマリオン型の素子であり、ゲート電極１０７の電位がソース電極１０５と同電位（０Ｖ）の場合であっても、またゲート電極１０７に電圧を印加しないオープンの場合であっても、キャリア走行層１０３のキャリア供給層１０４と接する界面に二次元電子ガス層１０８が生じ、オン状態となる。ドレイン電極１０６の電位をソース電極１０５の電位より高くすることで、ドレイン電極１０６とソース電極１０５の間に電流が流れる。
　一方で、ゲート電極１０７の電位をソース電極１０５の電位を基準として閾値電圧より低電位の負電位にすると、ゲート電極１０７の下方において、キャリア走行層１０３のキャリア供給層１０４と接する界面に二次元電子ガス層１０８が生じず、オフ状態となる。この状態では、ドレイン電極１０６とソース電極１０５の間に電流は流れない。
　図１２は、オフ状態におけるスイッチング素子１００の要部を模式的に示す断面図である。スイッチング素子１００がオフ状態になると、図１２に示すように、ゲート電極１０７の下方に空乏領域１１１が形成される。このとき、パワーデバイス用のスイッチング素子１００では、ドレイン電極１０６とソース電極１０５の間に高い電位差（例えば、電源電圧に相当する数１００Ｖ程度）が生じる。これによりゲート電極１０７下方の空乏領域１１１のドレイン電極１０６側に高電界１１２が生じ、最悪の場合素子が破壊される虞がある。
　上記の問題の解決策としては、ゲート電極１０７を少なくともドレイン電極側に張り出した構造（フィールドプレート構造）とし、ドレイン電極１０６側のゲート電極１０７下方に発生する電界を緩和する手法が、一般的に知られている。
　図１３に示すように、スイッチング素子２００は、基板２０１、基板２０１の上面に形成されるバッファ層２０２、バッファ層２０２の上面に形成されるアンドープのＧａＮからなるキャリア走行層２０３、キャリア走行層２０３の上面に形成されるＡｌＧａＮからなるキャリア供給層２０４、キャリア供給層２０４の上面に形成されるソース電極２０５とドレイン電極２０６、キャリア供給層２０４の上面に形成され、基板２０１に垂直な方向から見てソース電極２０５とドレイン電極２０６の間に形成されるゲート電極２０７、必要に応じてゲート電極２０７の下面にゲート絶縁膜２１０を備え、ゲート電極２０７が、少なくともドレイン電極２０６に向かってキャリア供給層２０４の上面に形成されたパッシベーション層（絶縁層）２０９上を延伸する構造となっている。
　しかしながら、ゲート電極にフィールドプレート構造を採用した場合であっても、ソース‐ドレイン間に数１００Ｖの電圧が加わった際にゲート電極２０７の近傍で発生する高電界２１２を十分緩和するには至らない。結果として、例えば数１００時間の長時間、ソース‐ドレイン間に高電圧が印加された状態で、スイッチング素子２００のオフ状態が継続すると、高電界に長時間さらされることで、最悪の場合素子が破壊される。
　オフ時のゲート電極近傍の電界を緩和させる手法としては、特許文献１に記載のＧａＮ系ＭＯＳＦＥＴと同様に不純物をドープした電界緩和（ＲＥＳＵＲＦ：Ｒｅｄｕｃｅｄ　ＳＵＲｆａｃｅ　Ｆｉｅｌｄ）領域をキャリア走行層内に設ける手法が考えられる。オフ時には、ゲート電極に集中して印加されていた電界が電界緩和領域にも分散して印加されるようになるため、電界効果トランジスタの耐圧が向上すると考えられる。
特開２００９－８８０８１号公報
　しかしながら、特許文献１において、電界緩和領域は、ゲート電極のドレイン側端部の下方からドレイン側のＮ＋コンタクト領域までの広範囲に渡って形成され、しかも、そのシートキャリア濃度が１×１０１２ｃｍ－２から５×１０１３ｃｍ－２の比較的高濃度にドープされている。このため、キャリア走行層、特に二次元電子ガス層での不純物散乱による移動度の低下が著しい。この結果、オン状態時に十分なドレイン電流が得られない可能性が生じる。
　本発明は、上記の問題を鑑み、オフ状態時に素子に高電圧が加わっても破壊しにくく、また、オン状態時に十分なドレイン電流が得られるスイッチング素子を提供することを目的とする。
　上記目的を達成するための本発明に係るスイッチング素子は、
　第１半導体層と、
　前記第１半導体層の上面に形成され、バンドギャップが前記第１半導体層より大きく前記第１半導体層とヘテロ接合する第２半導体層と、
　前記第１半導体層と電気的に接続する第１電極と、
　前記第１半導体層と電気的に接続し、前記第１半導体層の表面に平行な方向に前記第１電極と離間して形成される第２電極と、
　前記第２半導体層の上層に形成された、前記表面に垂直な方向から見て前記第１電極と前記第２電極の間に位置する制御電極と、を備え、
　前記制御電極の電位に応じて、
　前記第１半導体層と前記第２半導体層との接合界面に生じる二次元キャリアガス層により、前記第１電極と前記第２電極が電気的に接続されるオン状態と、
　少なくとも前記制御電極下方の前記第１半導体層と前記第２半導体層との接合界面において前記二次元キャリアガス層が生じないことにより、前記第１電極と前記第２電極の電気的接続が遮断されるオフ状態とが切り替えられるスイッチング素子であって、
　前記第１半導体層の上面上の所定の第１領域に、前記二次元キャリアガス層を構成するキャリアと同導電型の不純物がドープされた第３半導体層が形成され、
　前記第２電極が、前記第３半導体層を介して前記第１半導体層と電気的に接続することを第１の特徴とする。
　上記第１の特徴のスイッチング素子は、更に、
　前記第２電極と前記第１電極の間に電圧が印加され、且つ前記オフ状態であるとき、
　前記第３半導体層内の多数キャリアが前記第２電極との界面側に移動するとともに、前記第１半導体層との界面付近の多数キャリアが空乏化して、前記第３半導体層内に高抵抗の領域が形成されることを第２の特徴とする。
　上記第１又は第２の特徴のスイッチング素子は、更に、
　前記第３半導体層が、前記第１半導体層の凹部上に形成され、
　前記第３半導体層が、その側面において前記二次元キャリアガス層と接することを第３の特徴とする。
　上記第３の特徴のスイッチング素子は、更に、
　前記第３半導体層の下面と前記第１半導体層の上面との間に、前記第１半導体層よりもバンドギャップの大きな第４半導体層を備えることを第４の特徴とする。
　上記第１乃至第４の特徴のスイッチング素子は、更に、
　前記第３半導体層が、前記第１半導体層の上面上の前記第１領域と離間した第２領域に、前記第１領域上に形成された前記第３半導体層と分離されるように形成され、
　前記第１電極が、前記第２領域上に形成された前記第３半導体層を介して前記第１半導体層と電気的に接続することが好ましい。
　上記第１乃至第４の何れかの特徴のスイッチング素子は、更に、
　前記第２電極が、前記表面に垂直な方向から見て、前記第３半導体層の形成領域の一部上に形成されていることを第５の特徴とする。
　上記第１乃至第５の何れかの特徴のスイッチング素子は、更に、
　前記第３半導体層が、高濃度にドープされた低抵抗のｎ型半導体層であり、
　前記二次元キャリアガス層が二次元電子ガスであることを第６の特徴とする。
　上記第６の特徴のスイッチング素子は、更に、
　前記第１半導体層、前記第２半導体層、及び、前記第３半導体層の夫々が、窒化物半導体で構成され、
　前記第３半導体層が、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｔｅ、Ｏ、Ｓｅの少なくとも何れかの元素を不純物として含むことが好ましい。
　上記第６の特徴のスイッチング素子は、更に、
　前記第１半導体層が、ＩｎＸＧａ１－ＸＮ（但し、０≦Ｘ≦１）からなり、
　前記第２半導体層が、ＩｎＹＡｌＺＧａ１－Ｙ－ＺＮ（但し、０≦Ｙ≦１、０＜Ｚ≦１）からなり、
　前記第３半導体層が、ＩｎＵＡｌＶＧａ１－Ｕ－ＶＮ（但し、０≦Ｕ≦１、０≦Ｖ≦１）に不純物をドープしてなることが好ましい。
　上記第１乃至第６の何れかの特徴のスイッチング素子は、第１半導体層（キャリア走行層）と第２半導体層（キャリア供給層）の接合界面に形成される２次元キャリアガス層により第１電極（ソース）と第２電極（ドレイン）の間のオンオフが制御されるＨＥＭＴ構造のスイッチング素子であり、第１半導体層と第２電極の間に、不純物がドープされた第３半導体層を介在させてなる。
　スイッチング素子がオフ状態の場合に、第２電極の電位が上昇すると、二次元キャリアガス層中のキャリアが第３半導体層内に移動するとともに、第２電極下方の第３半導体層中の多数キャリアが上方の第２電極側に引き寄せられる。しかしながら、二次元キャリアガス層は制御電極による空乏化で途切れており、第１電極から第３半導体層へのキャリアの供給はほとんどない。したがって、第３半導体層内では、上方は多数キャリアが蓄積する一方で、下方は多数キャリアが空乏化し高抵抗化する。結果、二次元キャリアガス層と第２電極の間に高抵抗な空乏領域が存在することになる。
　かかる第３半導体層内の空乏領域に電界が分散されることで、その分、制御電極（ゲート）近傍の電界が緩和され、スイッチング素子が破壊されにくくなる。
　一方、スイッチング素子がオン状態の場合には、スイッチング素子に高電圧が印加されず、第２電極の電位はあまり上昇しないため、第３半導体層の多数キャリアが上方の第２電極付近に集中することはない。結果として、二次元キャリアガス層と第２電極の間に高抵抗化した空乏領域が発生せず、スイッチング素子のオン抵抗は低く抑えられ、十分なドレイン電流が得られる。
　また、オン状態時に、何らかの理由で一時的に第２電極の電位が上昇しても、二次元キャリアガス層を介した第１電極から第３半導体層へのキャリア供給があるため、第３半導体層内に空乏領域は発生しない。
　すなわち、本発明は、スイッチング素子のオフ状態においてのみ第３半導体層内に高抵抗化した空乏領域を発生させて制御電極近傍の電界を分散させることで、オフ時の高耐圧とオン時の低オン抵抗を両立させるものである。
　以上、本発明によれば、不純物ドープされた第３半導体層を第１半導体層と第２電極の間に設けることで、オフ状態時に素子に高電圧が加わっても破壊されにくく、また、オン状態時に十分なドレイン電流が得られるスイッチング素子を実現することができる。
本発明の第１実施形態に係るスイッチング素子の構成を示す構造断面図 本発明の第１実施形態に係るスイッチング素子の構成を示す構造断面図 本発明の第２実施形態に係るスイッチング素子の構成を示す構造断面図 本発明の第２実施形態に係るスイッチング素子の構成を示す構造断面図 本発明の第３実施形態に係るスイッチング素子の構成を示す構造断面図 本発明の第３実施形態に係るスイッチング素子の構成を示す構造断面図 本発明の第４実施形態に係るスイッチング素子の構成を示す構造断面図 本発明の第４実施形態に係るスイッチング素子の構成を示す構造断面図 本発明の別実施形態に係るスイッチング素子の構成を示す構造断面図 本発明の別実施形態に係るスイッチング素子の構成を示す構造断面図 従来のスイッチング素子の構成を示す構造断面図 従来構成のスイッチング素子において、オフ状態時の課題を説明するための模式図 ゲート電極にフィールドプレート構造を採用した従来のスイッチング素子の構成を示す構造断面図
　以下に、本発明のスイッチング素子の実施形態について、図面を参照して説明する。なお、以下に説明する各実施形態に係るスイッチング素子は、夫々、本発明の実施形態の一つに過ぎないものであり、本発明はこれらの実施形態に制限されるものではない。また、各実施形態に係るスイッチング素子は、その一部もしくは全部を、矛盾の無い範囲で組み合わせて実施することが可能である。
　〈第１実施形態〉
　本発明の一実施形態に係るスイッチング素子１（以降、適宜「本発明素子１」と称する）の構成例を図１及び図２に示す。図１及び図２は、本発明素子１の基板に垂直な面における構造断面図である。図１が本発明素子１のオン状態時の様子を、図２が本発明素子１のオフ状態時の様子を、夫々、模式的に示している。尚、以降の実施形態の説明に用いる図では、同一の構成要素には同一の符号を付すこととし、また、名称及び機能も同一であるので、同様の説明を繰り返すことはしない。また、図１及び図２に示される断面図では、適宜、要部が強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降に示す断面図について同様とする。
　図１及び図２に示すように、本発明素子１は、基板１１、基板１１の上面に形成されるバッファ層１２、バッファ層１２の上面に形成されるキャリア走行層（第１半導体層）１３、キャリア走行層１３の上面に形成されるキャリア供給層（第２半導体層）１４、キャリア走行層１３と電気的に接続するソース電極（第１電極）１５、キャリア走行層１３と電気的に接続し、キャリア走行層１３の表面に平行な方向にソース電極１５と離間して形成されるドレイン電極（第２電極）１６、キャリア走行層１３の表面に垂直な方向から見てソース電極１５とドレイン電極１６の間に配置されるゲート電極（制御電極）１７、キャリア供給層１４の上面においてソース電極１５とドレイン電極１６とゲート電極１７の間を満たすように形成されるパッシベーション層１９、不純物ドープ層（第３半導体層）２０、及び、ゲート絶縁膜２１を備える。
　基板１１は、例えば、シリコン、炭化珪素（ＳｉＣ）、サファイア、窒化ガリウム（ＧａＮ）、酸化亜鉛（ＺｎＯ）、ガリウム砒素（ＧａＡｓ）等から選択される。バッファ層１２は、例えば、ＡｌＷＧａ１－ＷＮ（但し、０≦Ｗ≦１）が挙げられる。したがって、バッファ層１２は、Ｗ＝１の場合のＡｌＮや、Ｗ＝０の場合のＧａＮを含みうる。基板１１及びバッファ層１２は、本発明素子１が好適に動作する限り、どのようなものを選択してもよい。
　キャリア走行層１３は、例えば、厚さが１μｍ以上５μｍ以下のアンドープのＧａＮからなる。あるいは、ＩｎＸＧａ１－ＸＮ（但し、０≦Ｘ≦１）であってもよい。したがって、キャリア走行層１３は、Ｘ＝１の場合のＩｎＮや、Ｘ＝０の場合のＧａＮを含みうる。
　キャリア供給層１４は、例えば、厚さが１０ｎｍ以上１００ｎｍ以下のＡｌＺＧａ１－ＺＮ（但し、０＜Ｚ≦１）からなる。０．１≦Ｚ≦０．３がより好ましい。あるいは、ＩｎＹＡｌＺＧａ１－Ｙ－ＺＮ（但し、０≦Ｙ≦１、０＜Ｚ≦１）であってもよい。キャリア供給層１４のバンドギャップは、キャリア走行層１３のバンドギャップよりも大きく、キャリア走行層１３とキャリア供給層１４はヘテロ接合している。そして、かかるヘテロ接合界面の近傍に、二次元キャリアガス層１８が生じる。本発明素子１において、かかる二次元キャリアガス層１８がチャネルに相当する。
　ソース電極１５、ドレイン電極１６、及び、ゲート電極１７は、夫々、Ｔｉ、Ａｌ、Ｃｕ、Ａｕ、Ｐｔ、Ｗ、Ｔａ、Ｒｕ、Ｉｒ、Ｐｄ、Ｈｆ等の金属元素や、これらの金属元素のうち少なくとも２種類を含む合金、あるいは、これらの金属元素のうち少なくとも１つを含む窒化物等からなる。ソース電極１５、ドレイン電極１６、及び、ゲート電極１７は、それぞれが単層であってもよいし、各層の組成の異なる積層構造であってもよい。ただし、ソース電極１５とドレイン電極１６は、キャリア走行層１３に対してオーミック接合し、ゲート電極１７は、ゲート絶縁膜２１がない場合は、キャリア走行層１３及びキャリア供給層１４に対してショットキー接合する。ゲート絶縁膜２１がある場合は、ゲート電極１７の材料について上記の制約はない。ゲート電極１７は、フィールドプレート構造を有し、直接或いはゲート絶縁膜２１を介してキャリア供給層１４と接続するとともに、パッシベーション層１９上をソース電極１５及びドレイン電極１６に向かって延伸している。なお、ゲート電極１７は、ソース電極１５とドレイン電極１６の間に配置されるが、ソース電極１５側に片寄って配置される。
　ゲート絶縁膜２１は、例えば、ＳｉＯＸ、ＡｌＯＸ、ＨｆＯＸ、ＬａＯＸ、ＺｒＯＸ、ＹＯＸ、ＳｉＮ、ＡｌＮ等の絶縁性の高い酸化物や窒化物からなり、必要に応じてゲート電極１７の下面に形成される。
　不純物ドープ層２０が、キャリア走行層１３の上面上の所定の領域に、ドレイン電極１６の下方に形成されている。不純物ドープ層２０は、二次元キャリアガス層１８を構成するキャリアと同導電型の不純物が高濃度にドープされた半導体層である。すなわち、不純物ドープ層２０は、二次元キャリアガス層１８を構成するキャリアが電子であれば、ｎ型の半導体層であり、正孔であれば、ｐ型の半導体層である。
　不純物ドープ層２０としては、例えば、不純物がドープされたＩｎＵＡｌＶＧａ１－Ｕ－ＶＮ（但し、０≦Ｕ≦１、０≦Ｖ≦１）を挙げることができる。ドープされる不純物については、不純物ドープ層２０内にキャリアを導入できるものであれば、制限を受けるものではないが、キャリアが電子の場合、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｔｅ、Ｏ、Ｓｅ等が好ましい。
　より具体的には、不純物ドープ層２０が厚さ１００ｎｍ以上１０μｍ以下のＧａＮの場合、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｔｅ、Ｏ、Ｓｅ等の元素を、シートキャリア濃度が１×１０１２ｃｍ－２から５×１０１４ｃｍ－２の範囲で（体積密度では、１×１０１８ｃｍ－３から１．２×１０２２ｃｍ－３の範囲で）含むことが好ましい。
　本発明素子１は、ゲート電極１７の電圧印加状態に応じて、オン状態とオフ状態が切り替わる。図１に示す通り、オン状態では、キャリア走行層１３とキャリア供給層１４とのヘテロ接合界面に二次元キャリアガス層１８が形成されており、かかる二次元キャリアガス層１８及び不純物ドープ層２０を介してソース電極１５とドレイン電極１６の間が導通状態となる。一方、図２に示す通り、オフ状態では、ゲート電極１７にソース電極１５に対して－１０Ｖ程度の負電圧が印加されると、空乏層２２がゲート電極１７の下方のキャリア走行層１３内に広がり、結果、空乏層２２内のキャリア走行層１３とキャリア供給層１４のヘテロ接合界面に二次元キャリアガス層１８が形成されず、ソース電極１５とドレイン電極１６の間の接続が遮断される。
　本発明素子１がオフ状態のとき、ドレイン電極１６の電位は数１００Ｖ程度の高電圧（例えば、６００Ｖ）に達する。このとき、二次元キャリアガス層１８中のキャリアが不純物ドープ層２０内に移動するとともに、ドレイン電極１６の下方にある不純物ドープ層２０内のキャリアが上方のドレイン電極１６付近に引き寄せられる。しかしながら、二次元キャリアガス層２０はゲート電極１７により形成された空乏層２２内で途切れており、ソース電極１５から不純物ドープ層２０への電子の供給はほとんどない。したがって、不純物ドープ層２０内に、上方はキャリアの蓄積した蓄積領域２３ａ、下方はキャリアが空乏化し高抵抗化した空乏領域２３ｂが形成される。
　この結果、空乏領域２３ｂに電界がかかり、その分、ゲート電極１７近傍の電界が分散されることになり、本発明素子１が破壊されにくくなる。
　一方、オン状態の時には本発明素子１に高電圧が印加されず、ドレイン電極１６の電位はあまり上昇しないため、不純物ドープ層２０のキャリアが上方のドレイン電極１６付近に蓄積されることはない。結果として、二次元キャリアガス層１８とドレイン電極１６の間に高抵抗化した空乏領域が発生せず、本発明素子１のオン抵抗は低く抑えられ、十分なドレイン電流が得られる。
　また、オン状態の時に、何らかの理由で一時的にドレイン電極１６の電位が上昇し、不純物ドープ層２０内のキャリアがドレイン電極１６付近に引き寄せられたとしても、二次元キャリアガス層１８を介したソース電極１５から不純物ドープ層２０への電子の供給があるため、不純物ドープ層２２内に空乏領域は発生しない。
　このように、本発明素子１は、不純物ドープ層２０を設けたことで、オフ状態でのゲート電極１７近傍の電界を緩和することができ、長時間に渡って素子の破壊を抑制できる。
　なお、本発明素子１は、例えば（１）基板１１上に、バッファ層１２、キャリア走行層１３、キャリア供給層１４をこの順に形成し、（２）パッシベーション層１９を堆積し、（３）所定の領域に、キャリア走行層１３に達する深さの第１の開口部を形成し、かかる第１の開口部内に不純物ドープ層２０を形成し、（４）所定の領域に、キャリア走行層１３に達する深さの第２の開口部、及び、キャリア供給層１４（或いは、キャリア供給層１４上のゲート絶縁膜２１）に達する深さの第３の開口部を形成し、（５）第２の開口部内、第３の開口部内、並びに、不純物ドープ層２０上に、ソース電極１５、ゲート電極１６、及び、ドレイン電極を夫々形成することにより、作製される。このとき、バッファ層１２、キャリア走行層１３、キャリア供給層１４、及び、不純物ドープ層２０は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＭＢＥ（Molecular Beam Epitaxy）法等の各種製膜方法で形成できる。
　〈第２実施形態〉
　本発明の一実施形態に係るスイッチング素子２（以降、適宜「本発明素子２」と称する）の構成例を図３及び図４に示す。図３及び図４は、本発明素子２の基板に垂直な面における構造断面図である。図３が本発明素子２のオン状態時の様子を、図４が本発明素子２のオフ状態時の様子を、夫々、模式的に示している。
　図３及び図４に示すように、本発明素子２は、第１実施形態における本発明素子１と同様、基板１１、バッファ層１２、キャリア走行層（第１半導体層）１３、キャリア供給層（第２半導体層）１４、ソース電極（第１電極）１５、ドレイン電極（第２電極）１６、ゲート電極（制御電極）１７、パッシベーション層１９、不純物ドープ層（第３半導体層）２０、及び、ゲート絶縁膜２１を備える。
　本発明素子２は、本発明素子１の構成に加え、所定の領域において、ドレイン電極１６および不純物ドープ層２０の真下に位置するキャリア走行層１３がエッチング等で上面が凹状に加工されている。そして、キャリア走行層１３に形成された凹部上に不純物ドープ層２０が形成される結果、不純物ドープ層２０は、その側面において直接二次元キャリアガス層１８と接する。本発明素子２は、この点を除き図１及び図２に示した本発明素子１と同様であり、重複する部分については詳細な説明を省略する。
　このような構成とすることで、不純物ドープ層２０が二次元キャリアガス層１８と接することになるため、オン状態でのオン抵抗がより低く抑えられ、十分なドレイン電流を確保できる。さらに、オフ状態時において、二次元キャリアガス層１８は、不純物ドープ層２０内の空乏領域２３ｂと直接接するため、ゲート電極１７近傍に集中する電界を一部受け持ち分散させることができる。
　〈第３実施形態〉
　本発明の一実施形態に係るスイッチング素子３（以降、適宜「本発明素子３」と称する）の構成例を図５及び図６に示す。図５及び図６は、本発明素子３の基板に垂直な面における構造断面図である。図５が本発明素子３のオン状態時の様子を、図６が本発明素子３のオフ状態時の様子を、夫々、模式的に示している。
　図５及び図６に示すように、本発明素子３は、第１実施形態における本発明素子１及び第２実施形態における本発明素子２と同様、基板１１、バッファ層１２、キャリア走行層（第１半導体層）１３、キャリア供給層（第２半導体層）１４、ソース電極（第１電極）１５、ドレイン電極（第２電極）１６、ゲート電極（制御電極）１７、パッシベーション層１９、不純物ドープ層（第３半導体層）２０、及び、ゲート絶縁膜２１を備える。
　本発明素子３は、本発明素子１の構成に加え、不純物ドープ層２０が上方のドレイン電極１６の射影を内包するように配置されている。換言すると、ドレイン電極１６が、基板１１表面に垂直な方向から見て、不純物ドープ層２０の形成領域の一部上に形成されている。この点を除き図１及び図２に示した本発明素子１と同様であり、重複する部分については詳細な説明を省略する。
　このような構成とすることで、オフ状態の時に発生する不純物ドープ層２０内の高抵抗化した空乏領域２３ｂが、不純物ドープ層２０内において基板に対し平行な方向にも広がるため、キャリア供給層１４やパッシベーション層１９、二次元キャリアガス１８を介したリーク電流が抑制される。
〈第４実施形態〉
　本発明の一実施形態に係るスイッチング素子４（以降、適宜「本発明素子４」と称する）の構成例を図７及び図８に示す。図７及び図８は、本発明素子４の基板に垂直な面における構造断面図である。図７が本発明素子４のオン状態時の様子を、図８が本発明素子４のオフ状態時の様子を、夫々、模式的に示している。
　図７及び図８に示すように、本発明素子３は、第１実施形態における本発明素子１、第２実施形態における本発明素子２、及び第３実施形態における本発明素子３と同様、基板１１、バッファ層１２、キャリア走行層（第１半導体層）１３、キャリア供給層（第２半導体層）１４、ソース電極（第１電極）１５、ドレイン電極（第２電極）１６、ゲート電極（制御電極）１７、パッシベーション層１９、不純物ドープ層（第３半導体層）２０、及び、ゲート絶縁膜２１を備える。
　本発明素子４は、上記の本発明素子２の構成に加え、不純物ドープ層２０の下面と、キャリア走行層１３の上面との間に、キャリア走行層１３よりもバンドギャップの大きなバリア層（第４半導体層）２４を備えている。この点を除き図３及び図４に示した本発明素子２と同様であり、重複する部分については詳細な説明を省略する。
　バリア層２４としては、例えば、キャリア走行層１３をＩｎＸＧａ１－ＸＮ（但し、０≦Ｘ≦１）としたとき、ＩｎＳＡｌＴＧａ１－Ｓ－ＴＮ（但し、０≦Ｓ≦１、０＜Ｔ≦１）を挙げることができる。
　このような構成とすることで、バリア層２４の存在により、ドレイン電極１６とキャリア走行層１３間のリーク電流を抑制することができる。その結果、オフ状態時に、キャリア走行層１３から不純物ドープ層２０へのキャリアの供給が抑制されるため、比較的ドレイン電極１６が小さい状態であっても、不純物ドープ層２０の空乏化が進み、高抵抗化した空乏領域２３ｂが発生してゲート電極１７の電界を緩和させやすくなる。
　以上、本実施形態のスイッチング素子（本発明素子１～４）によれば、本発明によれば、不純物ドープ層２０をキャリア走行層１３（第１半導体層）とドレイン電極１６の間に設けることで、オフ状態時に素子に高電圧が加わっても破壊されにくく、また、オン状態時に十分なドレイン電流が得られるスイッチング素子を実現できる。
　〈別実施形態〉
　以下に、別実施形態について説明する。
　〈１〉上記第１～第４実施形態では、二次元キャリアガス層１８を構成するキャリアが電子の場合を挙げたが、本発明はこれに限られるものではなく、二次元キャリアガス層１８を構成するキャリアが正孔の場合にも本発明を適用できる。しかしながら、窒化物半導体にあっては、正孔よりも電子の移動度が大きいため、二次元キャリアガス層１８を構成するキャリアが電子の場合が好適である。
　〈２〉また、上記実施形態では、本発明素子１～４がノーマリオン型のスイッチング素子である場合を想定しているが、本発明はこれに限られるものではなく、ノーマリオフ型のスイッチング素子に対しても本発明を適用できる。
　〈３〉上記実施形態において、本発明素子１～４は、ドレイン電極１６とキャリア走行層１３の間に不純物ドープ層２０を備えたものであるが、さらに、ソース電極１５とキャリア走行層１３の間にも不純物ドープ層２０を備えていても構わない。例えば、図９及び図１０に示す本発明に係るスイッチング素子（以下、適宜「本発明素子５」と称する）は、本発明素子１において、ソース電極１５とキャリア走行層１３の間に不純物ドープ層２０（２０ａ）を介在させたものである。なお、図９が本発明素子５のオン状態時の様子を、図１０が本発明素子５のオフ状態時の様子を、夫々、模式的に示している。不純物ドープ層２０は、ソース電極１５とキャリア走行層１３の間に形成された不純物ドープ層２０ａと、ドレイン電極１６とキャリア走行層１３の間に形成された不純物ドープ層２０ｂとに分離形成されている。
　このように本発明素子５を構成しても、オフ状態時には、ドレイン電極１６と接続する不純物ドープ層２０ｂ内にキャリアが空乏化し高抵抗化した空乏領域２３ｂが形成されるため、本発明素子１～４と同様、素子に高電圧が加わっても破壊されにくく、また、オン状態時に十分なドレイン電流が得られるスイッチング素子を実現できる。
　さらに、本発明素子５は、その製造工程において、不純物ドープ層２０（２０ａ、２０ｂ）の形成と、ソース電極１５及びドレイン電極１６の形成を、同一のマスクを用いて製造できるため、不純物ドープ層２０を形成するためのマスクが不要となり、低コストで、上記の高耐圧で大ドレイン電流が得られるスイッチング素子の製造が可能となる。
　本発明は、スイッチング素子に利用可能であり、特に、パワーデバイスに適用されるスイッチング素子において好適に利用可能である。
　１～４：　本発明に係るスイッチング素子（本発明素子）
　１１、１０１、２０１：　基板
　１２、１０２、２０２：　バッファ層
　１３、１０３、２０３：　キャリア走行層（第１半導体層）
　１４、１０４、２０４：　キャリア供給層（第２半導体層）
　１５、１０５、２０５：　ソース電極（第１電極）
　１６、１０６、２０６：　ドレイン電極（第２電極）
　１７、１０７、２０７：　ゲート電極（制御電極）
　１８、１０８、２０８：　二次元キャリアガス層
　１９、２０９：　パッシベーション層（絶縁層）
　２０、２０ａ、２０ｂ：　不純物ドープ層（第３半導体層）
　　２３ａ：　蓄積領域
　　２３ｂ：　空乏領域
　２１、１１０、２１０：　ゲート絶縁膜
　２２、１１１、２１１：　空乏領域
　２４：　バリア層（第４半導体層）
　１００、２００：　従来構成のスイッチング素子
　１１２、２１２：　電界

Claims (6)

  1. 　第１半導体層と、
    　前記第１半導体層の上面に形成され、バンドギャップが前記第１半導体層より大きく前記第１半導体層とヘテロ接合する第２半導体層と、
    　前記第１半導体層と電気的に接続する第１電極と、
    　前記第１半導体層と電気的に接続し、前記第１半導体層の表面に平行な方向に前記第１電極と離間して形成される第２電極と、
    　前記第２半導体層の上層に形成された、前記表面に垂直な方向から見て前記第１電極と前記第２電極の間に位置する制御電極と、を備え、
    　前記制御電極の電位に応じて、
    　前記第１半導体層と前記第２半導体層との接合界面に生じる二次元キャリアガス層により、前記第１電極と前記第２電極が電気的に接続されるオン状態と、
    　少なくとも前記制御電極下方の前記第１半導体層と前記第２半導体層との接合界面において前記二次元キャリアガス層が生じないことにより、前記第１電極と前記第２電極の電気的接続が遮断されるオフ状態とが切り替えられるスイッチング素子であって、
    　前記第１半導体層の上面上の所定の第１領域に、前記二次元キャリアガス層を構成するキャリアと同導電型の不純物がドープされた第３半導体層が形成され、
    　前記第２電極が、前記第３半導体層を介して前記第１半導体層と電気的に接続することを特徴とするスイッチング素子。
  2. 　前記第２電極と前記第１電極の間に電圧が印加され、且つ前記オフ状態であるとき、
    　前記第３半導体層内の多数キャリアが前記第２電極との界面側に移動するとともに、前記第１半導体層との界面付近の多数キャリアが空乏化して、前記第３半導体層内に高抵抗の領域が形成されることを特徴とする請求項１に記載のスイッチング素子。
  3. 　前記第３半導体層が、前記第１半導体層の凹部上に形成され、
    　前記第３半導体層が、その側面において前記二次元キャリアガス層と接することを特徴とする請求項１又は２に記載のスイッチング素子。
  4. 　前記第３半導体層の下面と前記第１半導体層の上面との間に、前記第１半導体層よりもバンドギャップの大きな第４半導体層を備えることを特徴とする請求項３に記載のスイッチング素子。
  5. 　前記第３半導体層が、前記第１半導体層の上面上の前記第１領域と離間した第２領域に、前記第１領域上に形成された前記第３半導体層と分離されるように形成され、
    　前記第１電極が、前記第２領域上に形成された前記第３半導体層を介して前記第１半導体層と電気的に接続することを特徴とする請求項１～４の何れか一項に記載のスイッチング素子。
  6. 　前記第２電極が、前記表面に垂直な方向から見て、前記第３半導体層の形成領域の一部上に形成されていることを特徴とする請求項１～５の何れか一項に記載のスイッチング素子。
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