JP5579979B2 - 半導体装置、内部信号タイミング回路、及び遅延時間測定方法 - Google Patents

Description

本発明は、半導体装置に関し、特に、半導体集積回路によって構成され、主要な内部制御信号のタイミングをチップごとに測定することを可能とした半導体装置、内部信号タイミング測定回路、及び遅延時間測定方法に関する。

半導体プロセスの微細化が進み、デバイスの仕上がりのバラツキが回路動作に与える影響が大きくなってきている。従来、プロセス、電圧、温度が全てベストの条件と全てワーストの条件で回路動作を保証することで、内部回路のタイミングマージンを確保してきた。しかし、プロセスばらつきの影響が大きくなった結果、上記設計手法では回路動作マージンが確保できず、要求性能を満足することが困難になってきた。

そこで、デバイスの仕上がりをモニタできる回路をチップ上に設け、その測定結果をもとに、例えば、内部電圧を微調整するなどして、回路の動作マージンを確保する手法が提案されている。しかし、同手法にも問題がある。そのひとつは、例えば、トランジスタの仕上がりのバラツキにはロット間、ウェハ間でばらつくと共に、ウェハ内でもばらつくことが判明した。このため、例え、チップサイズを犠牲にして上記モニタ回路を同一チップ内に複数設置しても、チップ内のバラツキを考慮してモニタ回路の測定結果にある程度のマージンをもたせて、内部電圧などを微調整して微妙に加減する必要があるが、この微調整は難しく、過剰マージンとなることが多い。

更に、モニタ回路を使用してデバイスの仕上がりをモニタする手法をより具体的に説明する。通常、半導体装置を形成する半導体集積回路に、クロック同期遅延制御回路を組み込むことが行われている。クロック同期遅延制御回路は、外部クロック信号に同期し、外部クロック信号のｎ周期分（ｎは整数）遅延した信号を生成し、半導体集積回路の内部回路の遅延時間を調整している。

このようなクロック同期遅延制御回路には、ＳＡＤ（Ｓｙｎｃｈｒｏｎｏｕｓ Ａｄｊｕｓｔａｂｌｅ Ｄｅｌａｙ）方式と、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）方式とがあるが、いずれの場合にも、ディレイモニタが使用されている。この場合、外部クロック信号に対する内部クロック信号の同期精度を高めるためには、ディレイモニタにおける遅延時間を正確にクロックレシーバの遅延時間と出力バッファの遅延時間との和に等しくする必要がある。

即ち、クロック同期遅延制御回路は、本来、外部クロック入力に対するクロックレシーバの入力遅延量ｔＲＣと出力バッファにおける出力遅延量ｔＤＲを測定するために使用されている。このように、クロックレシーバ及び出力バッファにおける遅延量を測定することによって、半導体集積回路に実装された状態で、遅延測定モードによる動作を行なわせることにより、各回路の実際の信号遅延時間や外部データバスの負荷状態に応じたデータ出力時の遅延時間をディレイモニタに設定することができる。このため、ディレイモニタを含む半導体集積回路では、実際の遅延時間を正確に設定できる。

一方、特許文献１には、改良されたクロック同期遅延制御回路を含む半導体集積回路が開示されている。特許文献１に示されたクロック同期遅延制御回路では、外部クロック信号に応答してクロックレシーバから信号ＣＬＫを出力し、当該信号ＣＬＫを同期遅延制御回路及びディレイモニタに供給する構成が採用されている。

更に、同期遅延制御回路は、遅延測定モードの際、測定用信号である疑似内部クロック信号ＤＣＬＫを出力する回路を備えており、当該疑似内部クロック信号ＤＣＬＫはクロックドライバ及び出力制御回路で遅延されて、内部クロック信号としてデータ入出力回路に出力されている。データ入出力回路は、内部クロック信号に同期して、データを出力バッファ及び出力ドライバを介して外部データバスに出力すると共に、当該データをデータレシーバによって取り込むような構成を備えている。

この場合、ディレイモニタには、疑似内部クロック信号ＤＣＬＫの発生から出力データＤＯＵＴが外部データバスに出力されるまでの出力遅延量ｔＤＲと、データレシーバにおける遅延量ｔＲＣとの和に相当する遅延時間が設定されている。

このような構成では、外部データバスに”Ｈ”レベルの疑似データを出力するようにしておくと、データレシーバによる入力遅延量ｔＲＣだけ、遅延してデータ信号ＤＡＴが出力される。

この場合、疑似内部クロック信号ＤＣＬＫに応答して、測定開始信号ＳＴＲを生成し、データ信号ＤＡＴに応答して測定停止信号ＳＴＰを生成して、ディレイモニタに入力することによって、（出力遅延量ｔＤＲ）＋（入力遅延量ｔＲＣ）を測定でき、ディレイモニタに、遅延時間を設定する。

特許文献１では、クロックレシーバにおける遅延量と、データレシーバにおける遅延量とが実質的に等しいものとして扱うことにより、ディレイモニタで実際の遅延時間を正確に設定できる。

換言すれば、特許文献１では、クロックレシーバとデータレシーバとを等価な回路構成にすると共に、外部クロック入力は外部データバスに出力された疑似データに置き換えて測定している。この条件の下で、クロックレシーバとデータレシーバにおける遅延量を実質的に等しくすることができる。

特開２０００−２６９４２３号公報

このように、クロックレシーバとデータレシーバにおける遅延量を等しいとして、外部クロックを疑似データに置き換えた場合、次に述べるような問題を含んでおり、この手法により得られた測定値は通常動作時の回路特性を正確には反映していないという問題があった。

第１には、トランジスタ等のデバイスは短チャネル化等、高性能化が進み、製造プロセスのばらつきに対して敏感になっており、半導体ウェハ間のみならず、チップ内のばらつきも無視できない状況であるため、クロックレシーバとデータレシーバについて回路構成をあわせても同一特性を有するとは限らないという問題点がある。

即ち、クロックレシーバとデータレシーバとはチップ内の互いに異なる位置に設けられているため、正確に同一の特性を示すとは云えない。この結果、特許文献１の手法では、チップ毎の遅延時間の相違を正確に把握することができない。

第２には、外部クロックバスと外部データバスはそれぞれ接続されるデバイスの個数やインターフェースが全く異なり、信号波形、例えば、信号のライズ・フォール波形やノイズ特性が異なるため、それらに対する回路の応答特性は異なるという問題点がある。

第３には、クロックの遅延量及びデータの遅延量だけについて考慮されているだけで、ＤＲＡＭ等で使用される各種信号の遅延量については、全く考慮されていない。

本発明によれば、タイミングマージンがクリティカルな信号を設計段階で選び出し、そのタイミングをチップごとに測定する手段を設け、ウェハテスト時に同タイミングを測定してその結果でチップごとに調整を実施できる半導体装置が得られる。

即ち、本発明の一実施形態によれば、第１の内部回路制御信号と該第１の内部回路制御信号から所定の遅延時間経過後に発生する第２の内部回路制御信号を生成する内部回路と、
前記第１の内部回路制御信号と前記第２の内部回路制御信号を受け、前記第１の内部回路制御信号を遅延時間測定開始信号として発生すると共に、前記第２の内部回路制御信号を遅延時間測定終了信号として発生する測定用信号発生回路と、前記遅延時間測定開始信号と前記遅延時間測定終了信号を入力とし、遅延時間測定結果を出力する遅延時間測定回路を備えていることを特徴とする半導体装置が得られる。

このように、本発明では、モニタ回路ではなく実動作で使用する内部回路のスピードを測定しているため、モニタ回路と実動作回路間の相違を考慮する必要が無く、その分マージンを少なくすることができる。

本発明の別の実施形態によれば、電子回路を実際に動作させるために使用される複数の信号から第１及び第２の信号を選択し、前記第１の信号及び第２の信号を遅延時間測定開始信号及び遅延時間測定終了信号に変換して、遅延時間測定回路に供給し、前記遅延時間測定回路では、前記遅延時間測定開始信号及び前記遅延時間測定終了信号との間の遅延時間を測定し、測定結果を出力することを特徴とする遅延時間測定方法が得られる。

本発明では、チップ上のリング発振器等の遅延時間測定回路を、チップで使用される主要信号および／又はクロックで発振、停止させ、発振回数をカウントし、カウント結果を、データ出力回路を介して出力することで、主要信号のタイミングをチップ毎にウェハテスト時に測定することができる。この構成によれば、モニタ回路ではなく実動作で使用する回路のスピードを測定しているため、モニタ回路と実動作回路間の相違を考慮する必要が無く、その分マージンを少なくすることができる。

図１を参照して、本発明の第１の実施形態に係る半導体装置を説明する。図１では、本発明をDDR-SDRAMに適用した場合における回路構成概略図が示されている。図示されたDDR-SDRAMは集積回路化されており、図２及び図３にその動作波形図が示されている。

図１に示されているように、本発明の第１の実施形態に係る半導体装置、即ち、DDR-SDRAMは、コマンドデコーダ（CMDDEC）１０、ロウ制御回路（ROWCNTL）１２、カラム制御回路（COLCNTL）１４、メモリアレイ（MEMARY）１６、ロウデコーダ（ROWDEC）１８、カラムデコーダ（COLDEC）２０、メインアンプ／バッファ回路（MA/WRT）２２、ライトＦＩＦＯ（WRITEFIFO）２４、リードＦＩＦＯ（READFIFO）２６、及びＤＱ端子（DQ）を備え、これらの回路は、半導体集積回路の内部回路を構成している。コマンドデコーダ（CMDEC）１０には、通常のDRAMと同様に、コマンド（CMD）,/CS,/RAS/,/CAS,及び/WEが与えられ、図示されたコマンドデコーダ（CMDEC）１０は、テストコマンドをデコードしてテストモード信号（TEST）を出力する機能を有している。

更に、図示された半導体集積回路は、テスト制御回路（TESTDEC&CNTL）３０、リング発振器（Ring Oscillator）３２、及びカウンタ（COUNTER）３４を含み、リングオシレータ３２は第１のマルチプレクサ（MUX）３６及び第２のマルチプレクサ（MUX）３８と接続されている。

ここで、テスト制御回路（TESTDEC&CNTL）３０、及び、第１のマルチプレクサ（MUX）３６及び第２のマルチプレクサ（MUX）３８は、遅延時間測定開始を指示するテストスタート信号（遅延時間測定開始信号）ＳＴＡＲＴを発生すると共に、遅延時間測定終了をあらわすテストストップ信号（遅延時間測定終了信号）ＳＴＯＰを発生する測定用信号発生回路として動作する。一方、リング発振器（Ring Oscillator）３２、及びカウンタ（COUNTER）３４は遅延時間測定回路を構成している。

第１のマルチプレクサ３６には、内部回路であるコマンド制御回路１０からバンク起動信号ＡＣＴと読み出し信号ＲＥＡＤが与えられており、更に、テスト制御回路３０からテストスタート信号ＴＳＴＡＲＴが与えられている。他方、第２のマルチプレクサ３８には、ＲＯＷデコーダ起動信号ＲＥ、カラムデコーダ起動信号ＣＥ、及び、メインアンプ起動信号ＭＡＥが与えられると共に、テストストップ信号ＴＳＴＯＰが与えられている。

また、テスト制御回路３０は、上記したテストスタート信号ＴＳＴＡＲＴ及びテストストップ信号ＴＳＴＯＰを出力すると共に、第１及び第２のマルチプレクサ３６及び３８及びリードＦＩＦＯ２６に選択信号（SELECT）を出力し、更に、カウンタ３４にカウンタリセット信号（CNTRRST）を出力している。

本実施形態では、タイミングを測定する信号として、内部回路であるロウ制御回路１２及びカラム制御回路１４から出力されるＲＯＷデコーダ起動信号ＲＥ及びカラムデコーダ起動信号ＣＥを測定すると共に、カラム制御回路１４から出力されるメインアンプ起動信号ＭＡＥを測定することができる。

これらの信号タイミングを測定するために、第１及び第２のマルチプレクサ（MUX）３６、３８、リング発振器３２、及び、カウンタ３４が設けられている。

図示された半導体装置では、まず、内部タイミング信号の測定に利用されるリング発振器３２の発振周期を測定する段階と、内部タイミング信号を測定する段階とに分けて測定が行われる。このうち、リング発振器３２の発振周期の測定は、ウェハテスト条件（電圧、温度）の下に行われる。

（１）図２を参照して、ウェハテスト測定条件（電圧、温度）におけるリング発振器３２の発振周期を測定について説明する。

まず、テスト制御回路３０に、テストモード信号ＴＥＳＴとして、ＴＥＳＴ０のコードが図２に示すように、コマンドデコーダ１０から入力される。これにより、テスト制御回路３０は、カウンタリセット信号ＣＮＴＲＳＴをカウンタ３４に出力し、この結果、カウンタ３４におけるリング発振器３２のカウンタ値が０にリセットされる。

同時に、テスト制御回路３０は第１及び第２のマルチプレクサ（MUX）３６及び３８に制御信号として、選択信号（SELECT）を出力し、この結果、図示された半導体装置はクロック測定モードに設定される。

第１及び第２のマルチプレクサ３６及び３８は、選択信号（SELECT）にしたがって、テストスタート信号ＴＳＴＡＲＴ及びテスト終了信号ＴＳＴＯＰをスタート信号ＳＴＡＲＴ及びストップ信号ＳＴＯＰをそれぞれ選択する状態となる。この結果、スタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰをバイパスする第１及び第２のマルチプレクサ３６及び３８の経路が選択される。一方、選択信号（SELECT）はリードＦＩＦＯ２６にも与えられ、リードＦＩＦＯ２６の入力がカウンタ３４の出力を選択する経路に切り替えられる。

次に、図２に示すように、半導体集積回路であるＤＲＡＭに、テストＴＥＳＴ１のコードが入力される。これにより、テスト制御回路３０からリング発振器３２にテスト起動信号ＴＳＴＡＲＴが発生する。テスト起動信号ＴＳＴＡＲＴは、第１のマルチプレクサ３６から、スタート信号ＳＴＡＲＴとしてリング発振器３２に送出され、リング発振器３２が発振動作を開始する。これと同時に、カウンタ３４もリング発振器３２の出力のカウント動作を開始する。

続いて、テスト制御回路３０は、特定時間後（図２では２クロック（CLK）サイクル後）に、テストストップ信号ＴＳＴＯＰのコードを出力する。これにより、テスト制御回路３０は、リング発振器３２のテストストップ信号ＴＳＴＯＰを出力し、これが、ストップ信号ＳＴＯＰとなってリング発振器３２に与えられる。ストップ信号ＳＴＯＰを受けて、リング発振器３２は発振を停止し、カウンタ３４もカウント動作を停止して、停止したときのカウンタ値がカウンタ３４に保持される。

次に、１クロックサイクル後、テストＴＥＳＴ３のコードがテスト制御回路３０に入力されると、カウンタ３４に保持されたカウント値がデジタル信号としてＤＱ端子に出力される。図２では、クロックＣＬＫの立ち上がり／立下りとともに１桁ずつ順次出力される例が示されている。

テストコードＴＥＳＴ１とＴＥＳＴ２を入力した時間の差はテスタプログラム上あらかじめ分かっているので、上記のように出力されたカウンタの値で同時間差の除算を実行することで、チップ内に組み込まれたリング発振器３２の実際の発振周期が求められる。

（２）図３を参照して、内部タイミング信号を測定する動作を説明する。

この場合、半導体集積回路であるＤＲＡＭのテスト制御回路３０にＴＥＳＴ０’のコードが入力される。このコードは、内部タイミング信号測定モード、即ち、テストモードをあらわしており、このコードを受けると、テスト制御回路３０はカウンタリセット信号ＣＮＴＲＳＴを発生し、カウンタ３４に出力する。カウンタリセット信号ＣＮＴＲＳＴを受けると、カウンタ３４はカウンタ値を０にリセットされ、リードＦＩＦＯ２６の入力がカウンタ３４の出力を選択する経路に切り替えられる。この動作は、上記した（１）の場合と同様である。

しかしながら、内部タイミング信号を測定する場合、テスト制御回路３０は選択信号（SELECT）をも出力する。ここでは、バンク起動信号ＡＣＴとロウデコーダ起動信号ＲＥが測定されるものとする。この場合、バンク起動信号ＡＣＴとロウデコーダ起動信号ＲＥがそれぞれ第１及び第２の内部回路制御信号として第１及び第２のマルチプレクサ３６及び３８に与えられるものとする。

第１及び第２のマルチプレクサ３６及び３８は、選択信号（SELECT）をテスト制御回路３０から受けると、それぞれバンク起動信号ＡＣＴとロウデコーダ起動信号ＲＥを選択する状態になり、これらの信号をそれぞれＳＴＡＲＴとＳＴＯＰとしてバイパスする経路を選択する状態に切り替えられる。ここで、バンク起動信号ＡＣＴ及びロウデコーダ起動信号ＲＥは、実際にチップの実動作に使われる信号である。

この状態で、ＤＲＡＭのコマンド制御回路１０にバンク起動命令を入力されると、コマンド制御回路１０は、バンク起動信号ＡＣＴを発生して第１のマルチプレクサ３６に出力し、これがそのままスタート信号ＳＴＡＲＴとなってリング発振器３２に送られる。この結果、リング発振器３２が発振動作を開始し、カウンタ３４もリング発振器３２の出力のカウント動作を開始する。続いて、ロウ制御回路１２は、コマンド制御回路１０からバンク起動信号ＡＣＴを受けた後、ロウデコーダ起動信号ＲＥを出力する。ロウデコーダ起動信号ＲＥは、そのままストップ信号ＳＴＯＰとして、リング発振器３１に出力される。ストップ信号ＳＴＯＰを受けると、リング発振器３２は発振を停止する一方、カウンタ３４はカウント動作を停止し、停止したときのカウント値を保持する。

次に、図３に示すように、テストＴＥＳＴ３のコードが入力されると、（１）と同様に保持されたカウンタ３４のカウント値がデジタル信号の形で、ＤＱに出力される。この出力されたカウンタ３４のカウント値を（１）で求めたリング発振器３２の発振周期で乗算することでＡＣＴ／ＲＥ間の遅延時間が求められる。

上記した例では、バンク起動信号ＡＣＴとロウデコーダ起動信号ＲＥとの間の遅延時間を求める場合についてのみ説明したが、カラムデコーダ起動信号ＣＥ、メインアンプ起動信号ＭＡＥの遅延時間も、選択信号（SELECT）により、第１及び第２のマルチプレクサ３６、３８の経路を選択すれば、これらを第１及び第２の内部回路制御信号として同様の手順で求めることができる。

このように、上記した実施の形態は、チップ上の異なる位置に設けられた内部回路（即ち、コマンド制御回路１０及びロウ制御回路１２）からの２つの内部信号（上記した例では、ＡＣＴとＲＥ）の遷移時間差を、チップ外に読み出すことが可能なデジタル信号に変換する回路手段（例：リング発振器３２とカウンタ３４）が設けられていることを第１の特徴としている。

したがって、上記した実施形態では、ロウ制御回路１２、第１及び第２のマルチプレクサ３６、３８は、スタート制御信号ＳＴＡＲＴ及びストップ制御信号ＳＴＯＰをリング発振器３２に第１及び第２の内部回路制御信号として出力する内部回路として動作する。

更に、上記変換されたデジタル信号を実時間に変換するための回路手段（例：外部から入力されるクロックのサイクルで、上記リング発振器３２をオン／オフすることで、クロックサイクルのリング発振器３２によるカウント値を測定し、（１）の測定結果を実時間に変換する手段）が設けられ、リング発振器３２のキャリブレーションを行っていることを第２の特徴とする。

［変形例］
測定する内部信号は、回路規模さえ許せば、マルチプレクサのサイズ及び／または数を拡大することによって、種々の内部信号の遅延時間を測定することが可能となる。また、上記はＤＤＲ−ＳＤＲＡＭの例を説明したが、タイミングが厳しい信号がある程度限られる場合には、本発明は、他のメモリやロジックにも適用可能である。

上記した実施形態では、実動作に使用する２つの内部信号のスピードをモニタすることが可能になるため、従来のモニタ回路のようなチップ内バラツキによるモニタ回路と実動作回路の相違を気にする必要が無く、デバイス調整時のマージンを減らしても回路の動作が可能となる。

図４を参照して、本発明の第２の実施形態に係る半導体装置を説明する。図４には、半導体集積回路によって形成された内部信号タイミング測定回路のうち、リング発振器３２に接続されたカウンタ３５、及び、これらリング発振器３２及びカウンタ３５に関連して変更された部分のみが示されている。図示された内部信号タイミング測定回路は、マルチプレクサから出力されるスタート信号ＳＴＡＲＴ及びストップ信号ＳＴＯＰに応答して内部タイミング信号を生成する内部タイミング測定回路を構成している。

図４に示された内部信号タイミング測定回路は、リング発振器３２及びカウンタ３５のほかに、エッジ検出回路４０、レジスタ４２、及び、ＤＱ出力部４４を備え、ＤＱ出力部４４は、ＤＱ端子に接続された構成を備えている。

図示されたリング発振器３２は、インバータ相当の回路素子を奇数段（ここでは、５ステージ）接続して構成され、その各ステージの出力Ｒ０〜Ｒ４は、出力端子を介してエッジ検出回路４０に接続されている。即ち、リング発振器３２の各ステージの出力Ｒ０〜Ｒ４は出力電圧としてエッジ検出回路４０に与えられ、当該エッジ検出回路４０は各ステージの出力電位を判定し、判定結果を出力する判定結果出力回路として動作する。

エッジ検出回路４０はリング発振器３２のストップ時のエッジ位置（即ち、位相）を検出する位相検出回路として動作し、検出したエッジ位置をレジスタ４２に記憶する。また、リング発振器３２の各ステージの出力のうちひとつはカウンタ３５に接続されており、リング発振器３２が何周回ったかをカウントしている。カウント結果はレジスタ４２に記憶される。レジスタ４２に記憶した情報はＤＱ出力部４４を介してＤＱ端子に出力される。

図４に示された内部タイミング測定回路の動作を図５及び図６をも参照して説明する。ここで、図５は、リング発振器３２とエッジ検出回路４０の回路図を示し、図６は、動作波形図を示している。図５に示されたエッジ検出回路４０は、リング発振器３２の各ステージの出力Ｒ０〜Ｒ４と、ストップ信号ＳＴＯＰを受けて動作する２つのＮＡＮＤ素子によって構成された５組のアービタ（即ち、フリップフロップ）を備え、アービタは、それぞれアービタ出力Ｅ０〜Ｅ４を生成する。また、アービタ出力Ｅ０〜Ｅ４は、直接又はインバータを介して、５つのＮＡＮＤゲートに与えられ、これらＮＡＮＤゲートからは、エッジ検出信号Ｄ０〜Ｄ４がそれぞれ生成される。具体的に云えば、エッジ検出信号Ｄ０はアービタ出力Ｅ０と、インバータを介して与えられたアービタ出力Ｅ２とを受けて生成され、エッジ検出信号Ｄ１は、アービタ出力Ｅ１と、インバータを介して与えられたアービタ出力Ｅ３を受けて生成される。同様に、エッジ検出信号Ｄ２は、アービタ出力Ｅ２とインバータで反転されたアービタ出力Ｅ４とを受けて生成され、エッジ検出信号Ｄ３は、アービタ出力Ｅ３とインバータで反転されたアービタ出力Ｅ０により生成され、更に、エッジ検出信号Ｄ４は、アービタ出力Ｅ４とインバータで反転されたアービタ出力Ｅ１により生成される。

リング発振器３２のスタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰとしては、図１を参照して説明したように、それぞれマルチプレクサを介して、測定したい信号が与えられている。初期状態では、図６に示すように、スタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰは、共にローレベルＬにある。

まず、この状態で、スタート信号ＳＴＡＲＴがハイレベルＨになると、リング発振器３２が発振を始め、立ち上がりエッジ及び立ち下がりエッジがリング発振器３２内を伝播し始める（図６中のＲ０−Ｒ４）。そして、ストップ信号ＳＴＯＰがＨになると、リング発振器３２が停止する。

停止の瞬間、リング発振器３２を構成する各ステージの出力Ｒ０−Ｒ４は、それぞれ２つのＮＡＮＤ素子から構成されるアービタにより判定され、Ｒｎ＝Ｌならアービタ出力Ｅｎ＝Ｌ、Ｒｎ＝ＨならＥｎ＝Ｈとなる。

立ち上がりエッジの伝播を検出する場合、アービタ出力は、エッジ通過前にはＬ、エッジ通過後はＨとなるため、立ち上がりエッジは、Ｅｎ＝ＨかつＥｎ＋２＝Ｌのところに存在することになる。よって、Ｅｎ＋２の反転信号とＥｎのＡＮＤ演算結果がＨとなるところに発振器停止時のエッジが存在することになる。この結果がエッジ検出信号Ｄ０−Ｄ４としてエッジ検出回路４０から出力される。この結果、測定分解能はリング発振器構成素子２段分の遅延時間にまで高めることが出来る。

図７に、測定対象となる各種信号（測定対象信号）とリング発振器（Ｒ／Ｏ）３２間に設けるマルチプレクサの配置のチップイメージを示す。図７の最上段に示された最初のマルチプレクサには、チップで実際に使用される測定対象信号が入力されるが、ここでは、これら複数の測定対象信号は図中省略されている。図７に示すように、チップ内に、複数の測定対象信号に対して、ほぼ均等な数のマルチプレクサ（MUX）が配置され、リング発振器３２に対して等しい遅延量を有する経路が形成されている。

具体的には、図７には、最上段（即ち、第１段）の４つのマルチプレクサからなる階層、第２段目の２つのマルチプレクサからなる階層、中央に配置された単一マルチプレクサとインバータからなる階層、及び、図４に示されたリングカウンタ３２、カウンタ３５、及び、ＤＱ出力部４２及びＤＱ端子からなる階層が設けられている。更に、図７には、最下段の４つのマルチプレクサからなる階層及び４つのマルチプレクサに接続された２つのマルチプレクサからなる階層が示されている。図示されているように、各マルチプレクサ間を階層ごとに等長配線にすることで、最上層のマルチプレクサ（MUX）からリング発振器３２までの遅延時間をそろえることができる。これは、最下段のマルチプレクサからリング発振器３２までの遅延時間についても同様である。

これにより、同じような作用をする信号の遅延時間をチップ内で比較する場合、配線長による影響を考慮する必要がなくなり、判断が容易になる。

図８に示すように、リング発振器３２の直前に、２入力（ここでは、ＣＮＴＬ、ＩＮ）に応答するマルチプレクサが設けられている。このマルチプレクサは、測定対象信号の立ち上がりエッジを測定する場合には、同相側（上側）の経路を、立下りエッジを測定する場合には、反転側（下側）の経路を選択して、リング発振器３２は、入力は常に立ちあがりエッジとなるような出力を生成する出力回路として動作する。

このように、図４〜図８に示された内部タイミング測定回路では、リング発振器３２にエッジ検出回路４０を設け、発振停止時の立ち上がり（または立下り）エッジの場所を検出保持し、外部に読み出せるようにすることで、リング発振器３２の発振周期以下の高分解能を実現できる。即ち、この実施形態によれば、リング発振器の発振周期（１ｎｓ程度）以下の測定分解能（例えば、２００ｐｓ以下）の分解能を実現できる。

また、測定対象信号について、チップ内の局所領域ごとにマルチプレクサを設け、さらに各マルチプレクサの出力を入力としてそのうちのひとつを出力する別のマルチプレクサを複数直列接続し、最終的にリング発振器３２の入力として樹形図的にひとつにしぼることで、配線チャネルを最小限にすることができる。

更に、各マルチプレクサ間を結ぶ信号を、樹形図の同一階層に当たる部分ごとに等長配線にすることで各信号間の入力からリング発振器までの伝播遅延時間差を無くし、結果の解釈（チップ内バラツキによる信号遅延差）を容易にする。さらにリング発振器の入力の直前に、２入力マルチプレクサを設け、一方の入力では入力信号の同相信号を、他方の入力では入力信号の逆相（反転）信号を出力するようにすることで、測定対象が立下りエッジでも立ち上がりエッジでもリング発振器への入力はどちらか一方に統一することができる。これによって、測定対象信号の配線が存在する領域ごとにリング発振器３２までの距離が異なり、伝播遅延時間に差があっても、仕上がりばらつきのチップ内場所依存性をなくすことができる。

このように、第２の実施形態によれば、チップ上のリング発振器を、主要信号およびクロックで発振、停止させ、発振回数および停止時の発振器内の立ち上がりエッジの位置を、データ出力回路を介して出力することで、主要信号のタイミングをチップごとにウェハテスト時に測定することができる。これによって、立下りエッジを立ち上がりエッジに変換する等の手段が不要となり、素子数の増加を防止できる。

以上説明したように、第２の実施形態に係る半導体装置は、リング発振器３２に、発振回数をカウントするカウンタ３５と、リング発振器３２停止時のリング発振器３２内の信号エッジ位置を検出するエッジ検出回路４０を設けた構成の内部信号タイミング測定回路を有している。更に、内部信号タイミング測定回路には、カウンタの発振回数とエッジ検出回路の結果を必要時間保持するレジスタが設けられても良い。

更に、第２の実施形態に係る内部信号タイミング測定回路は、測定対象となる内部信号の発生回路と測定手段（リング発振器）の間に、複数のマルチプレクサを設け、これらのマルチプレクサを樹形図的な接続を経て最終的にひとつの信号出力に絞られるように配置すると共に、各階層内での出力配線長を等しくした構成を備えていても良い。

また、図８に示すように、上記測定手段であるリング発振器の直前に２入力マルチプレクサを設け、一方の入力では入力信号の同相信号を、他方の入力では入力信号の逆相（反転）信号を出力するようにすることで、測定対象が立下りエッジでも立ち上がりエッジでもリング発振器への入力はどちらか一方に統一することができることを特徴とする内部信号タイミング測定回路が得られる。

図９を参照して、本発明の第３の実施形態に係る半導体装置を説明する。図９に示された半導体装置は、リング発振器３２とカウンタ３５の間にハザードリジェクタ４６を備えると共に、エッジ検出回路４０ａの回路構成の点で、図４に示された内部信号タイミング測定回路と相違している。尚、ハザードリジェクタ４６は、エッジ検出回路４０からの出力信号を受けて、後述する特定条件において、カウンタ３５へのカウントアップ信号出力を停止させる機能を有する回路、即ち、予め定められた状態になるのを禁止する機能を備えた回路である。

図１０には、リング発振器３２、エッジ検出回路４０ａ、及びハザードリジェクタ４６の詳細回路図が示されており、図１１には、その動作波形図が示されている。図１０に示されたエッジ検出回路４０ａは、図５に示されたエッジ検出回路４０のアービタの出力Ｅ０〜Ｅ４を更に論理演算して、Ｄ０〜Ｄ４だけでなく、Ｄ５〜Ｄ９をエッジ検出出力として生成するＮＡＮＤ素子及びインバータを設けると共に、これらＤ０〜Ｄ９を論理演算する論理回路を設け、エッジ検出回路４０ａの判定結果信号Ｊ０〜Ｊ９を生成している。

具体的に説明すると、アービタ出力Ｅ０〜Ｅ４を出力する５つのアービタは図５に示されたものと同様である。一方、アービタ出力Ｅ０〜Ｅ４を演算して出力Ｄ０〜Ｄ９を出力する論理回路は、アービタ出力Ｅ０及びＥ１が与えられるＮＡＮＤ素子及びＮＯＲ素子を備える共に、アービタ出力Ｅ０はアービタ出力Ｅ４が与えられるＮＡＮＤ素子及びＮＯＲ素子にも与えられている。このように、リング発振器３２の互いに隣接する段の出力から生成されたアービタ出力ＥｎとＥｎ＋１が一組のＮＡＮＤ素子及びＮＯＲ素子に与えられている。更に、各ＮＯＲ素子は、それぞれ、インバータに出力されており、この結果、インバータからは、Ｄ０、Ｄ６、Ｄ２、Ｄ８、及び、Ｄ４が出力されると共に、ＮＡＮＤ素子からはＤ５、Ｄ１、Ｄ７、Ｄ３、及びＤ９が出力されている。出力Ｄ０はインバータを介して、出力Ｄ４と共にＮＡＮＤ素子に与えられ、エッジ検出信号Ｊ０として出力される。また、出力Ｄ０は、直接、隣接するＮＡＮＤ素子で、出力Ｄ６を反転した信号とのＮＡＮＤ動作によりエッジ検出信号Ｊ６が出力されている。出力Ｄ５の反転信号と出力Ｄ９はＮＡＮＤ素子に与えられ、エッジ検出信号Ｊ５が出力されている。以下、他のエッジ検出信号も同様な論理回路を介して出力されている。

また、図示されたハザードリジェクタ４６は、２のインバータを介して与えられるストップ制御信号ＳＴＯＰを遅延する遅延回路（DLY）４６０、出力Ｄ８、Ｄ９をそれぞれ反転するインバータ４６１、４６２、リング発振器３２のＲ３出力を反転するインバータ４６３、インバータ４６３の出力を遅延する遅延回路４６４、遅延回路４６０の入力及びインバータ４６２に接続されたＮＡＮＤ素子４６５、遅延回路４６０の出力及びインバータ４６１に接続されたＮＡＮＤ素子４６６とを備えている。遅延回路４６４、ＮＡＮＤ素子４６５及び４６６の出力はＮＡＮＤ素子４６７に与えられ、当該ＮＡＮＤ素子４６７の出力は２つのＮＡＮＤ素子、インバータ、及び遅延回路によって構成されたフリップフロップ回路４６９に与えられている。

図示されたエッジ検出回路４０ａは、リング発振器３２停止時の出力がＨ又はＬレベルである単位遅延素子が３段以上連続した場合、その連続した単位遅延素子に対しエッジの伝播遅延時間がもっとも早い単位遅延素子にてエッジが検出されたと判定する。

ここでは、まず、測定時間分解能の高精度化から説明する。リング発振器３２のスタート制御信号ＳＴＡＲＴとストップ信号ＳＴＯＰは、それぞれ前述した形式で、マルチプレクサを介して、測定対象信号に基づいて生成される。

図１１に示すように、初期状態はＳＴＡＲＴ、ＳＴＯＰともにＬである。スタート制御信号ＳＴＡＲＴがＨになると、リング発振器３２が発振を始め、立ち上がりエッジ及び立ち下がりエッジがリング発振器３２内を伝播し始める（図１１中のＲ０−Ｒ４）。そして、ストップＳＴＯＰがＨになるとリング発振器３２が停止する。停止の瞬間、リング発振器３２を構成する各段の出力Ｒ０−Ｒ４は、それぞれ２つのＮＡＮＤ素子から構成されるアービタにより判定され、Ｒｎ＝Ｌならアービタ出力Ｅｎ＝Ｌ、Ｒｎ＝ＨならＥｎ＝Ｈとなる。よって、Ｅｎ＝ＨかつＥｎ＋１＝Ｈのところ、またはＥｎ＝ＬかつＥｎ＋１＝Ｌのところにエッジは存在することになり、これらを、Ｄ０，２，４，６，８を出力するＮＯＲ＋ＩＮＶ列とＤ１，３，５，７，９を出力するＮＡＮＤ列で検出する。

図１１の場合、Ｅ４＝ＬかつＥ０＝ＬなのでＬエッジがここで検出されＤ４＝Ｌになる。上記によりリング発振器３２の遅延素子（図１０の場合、２ＮＡＮＤ）１段分が測定時間分解能になる。

ほとんどの場合、リング発振器３２停止時にＥｎ＝ＨかつＥｎ＋１＝Ｈ、またはＥｎ＝ＬかつＥｎ＋１＝Ｌになるのは１箇所であるが、場合によってはＥｎ＝ＨかつＥｎ＋１＝ＨかつＥｎ＋２＝Ｈ、またはＥｎ＝ＬかつＥｎ＋１＝ＬかつＥｎ＋２＝Ｌとなる場合がある。この場合、２箇所のＤｎがＬになってエッジ判定を誤ってしまう。

これを避けるため、連続するふたつのＬエッジ判定結果（Ｄ０とＤ６など）またはＨエッジ判定結果（Ｄ５とＤ１など）を比較し、リング発振器３２の伝播遅延時間が早い方（上記例ではＤ０またはＤ５）のエッジ判定結果がＬになれば、遅い方（上記例ではＤ６またはＤ１）はＨにしてしまう回路を設けてある。この回路を通して最終的に得られるエッジ判定結果信号がＪ０−９である。

図１０では、Ｒ３＝Ｌになったときに、カウンタ３５がカウントアップすることでリング発振器３２の周回数をカウントしている。ここで注意しなければならないのは、リング発振器３２がＳＴＡＲＴから実際に１周するタイミングはＲ４がＨになったタイミングであるということである。つまり、もしＲ３＝Ｌになったタイミングでリング発振器が停止した場合、あるいはＲ４＝Ｈになったタイミングでリング発振器３２が停止した場合には、カウンタ３５のカウントアップ動作は起きてはならない。

このカウントアップ動作が生じないように保証するために、図１０のハザードリジェクタ４６が設けられている。図示されたハザードリジェクタ４６は、リング発振器３２における停止状態を監視して、特定の停止状態が発生しないようにするための回路であり、図示された例は、Ｒ３＝Ｌになったタイミングでカウンタがカウントアップするのを防止する論理回路によって構成されている。

図示されたハザードリジェクタ４６を設けることにより、例えば、Ｒ３＝Ｌになったタイミングでリング発振器３２が停止した場合、Ｄ８＝Ｌとなる。このため、図示されたハザードリジェクタ４６は、Ｄ８＝Ｌの場合、Ｒ３＝Ｌがカウンタに伝わらないように、３入力ＮＡＮＤを遮断するような論理回路構成を備えている。更に、Ｒ３からの信号経路にはＤ８発生の伝播遅延時間を保証するため遅延回路が挿入されている。同様に、Ｒ４＝Ｈになったタイミングでリング発振器３２が停止した場合にはＤ９＝Ｌとなるので、Ｄ９＝Ｌの場合にもＲ３＝Ｌがカウンタに伝わらないように３入力ＮＡＮＤを遮断する論理回路が設けられている。

第３の実施形態に係る内部信号タイミング測定回路は、リング発振器３２とカウンタ３５の間にハザードリジェクタ４６を設け、エッジ検出回路４０ａの検出結果がある特定の場合（カウンタへカウントアップ信号を出力するリング発振器内の遅延素子の前後一定範囲内でエッジが検出された場合）、カウンタのカウントアップ動作が起こらないようにすることで、誤カウントアップを起こらないようにすることができる。また、エッジ判定回路４６を工夫することで、時間分解能が単位遅延素子１段分の高分解能を実現する。

以下、第３の実施形態に係る内部信号タイミング測定回路は、チップ上のリング発振器３２を、主要信号およびクロックで発振、停止させ、発振回数および停止時のリング発振器３２内の立ち上がりエッジの位置を、誤動作を生じることなく、データ出力回路を介して出力することができ、且つ、他の実施形態に係る内部信号タイミング測定回路と同様に、主要信号のタイミングをチップごとにウェハテスト時に測定することができる。

更に、第２の実施形態に比較して、単位遅延素子１段分の高分解能が実現できると言う利点もある。

本発明の第３の実施形態に係る内部信号タイミング測定回路は、リング発振器に、発振回数をカウントするカウンタ、リング発振器停止時のリング発振器内の信号エッジ位置を検出するエッジ検出回路、カウンタ及びエッジ検出回路の結果を必要期間保持するレジスタ、及び、カウンタとリング発振器の間にハザードリジェクタを有することによって特徴付けられる。

更に、本発明の第３の実施形態に係るエッジ検出回路は、連続した単位遅延素子２段のリング発振器停止時の出力がＨレベルであることを検出する回路と、連続した単位遅延素子２段のリング発振器停止時の出力がＬレベルであることを検出する回路によって特徴付けられる。具体的には、エッジ検出回路は、リング発振器停止時の出力がＨレベルである単位遅延素子が３段以上連続した場合、または、リング発振器停止時の出力がＬレベルである単位遅延素子が３段以上連続した場合には、その連続した単位遅延素子に対しエッジの伝播遅延時間がもっとも早い単位遅延素子にてエッジが検出されたと判定する処理を実施する回路を有することによっても特徴付けられる。

本発明は、ＤＲＡＭ等の半導体装置だけでなく、内部信号のタイミングを高精度で測定し、設定する必要のある電子回路等に広く応用できる。

本発明の第１の実施形態に係る半導体装置を示す回路図である。 図１に示された半導体装置内に設けられたリング発振器の発振周期を測定する場合における動作を説明する波形図である。 図１に示された半導体装置の内部信号タイミングを測定する動作を説明する波形図である。 本発明の第２の実施形態に係る内部信号タイミング回路の概略を示す回路図である。 図４の一部をより詳細に示す回路図である。 図５の回路の動作を説明する波形図である。 図４に示された内部信号タイミング回路におけるマルチプレクサとリング発振器の配置関係を示す概略図である。 図４に示された内部信号タイミング回路の出力部を示す図である。 本発明の第３の実施形態に係る内部信号タイミング回路の概略を示す回路図である。 図９に示された内部信号タイミング回路の一部をより具体的に示す回路図である。 図１０に示された内部信号タイミング回路の動作を説明する波形図である。

符号の説明

１０ コマンドデコーダ（CMDDEC）
１２ ロウ制御回路（ROWCNTL）
１４ カラム制御回路（COLCNTL）
１６ メモリアレイ（MEMARY）
１８ ロウデコーダ（ROWDEC）
２０ カラムデコーダ（COLDEC）
２２ メインアンプ／バッファ回路（MA/WRT.BF.）
２４ ライトＦＩＦＯ（WRITEFIFO）
２６ リードＦＩＦＯ（READFIFO）
３０ テスト制御回路
３２ リング発振器
３４、３５ カウンタ
３６ 第１のマルチプレクサ
３８ 第２のマルチプレクサ
４０、４０ａ エッジ検出回路
４２ レジスタ
４４ ＤＱ出力部
４６ ハザードリジェクタ

Claims (14)

1. 第１の内部回路制御信号と該第１の内部回路制御信号から所定の遅延時間経過後に発生する第２の内部回路制御信号を生成する内部回路と、
   前記第１の内部回路制御信号と前記第２の内部回路制御信号を受け、前記第１の内部回路制御信号を遅延時間測定開始信号として発生すると共に、前記第２の内部回路制御信号を遅延時間測定終了信号として発生する測定用信号発生回路と、
   前記遅延時間測定開始信号と前記遅延時間測定終了信号を入力とし、遅延時間測定結果を出力する遅延時間測定回路を備え、
   前記遅延時間測定開始信号及び前記遅延時間測定終了信号は外部から与えられるテストモード信号に基づいて生成され、且つ、
   前記測定用信号発生回路は、前記テストモード信号に応答して、テスト開始信号を生成するテスト制御回路と、前記第１及び第２の内部回路制御信号、及び、前記テスト開始信号とを受け、前記遅延時間測定開始信号及び前記遅延時間測定終了信号を前記遅延時間測定回路に出力するマルチプレクサを有することを特徴とする半導体装置。
2. 請求項１において、前記遅延時間測定回路は、リングオシレータとカウンタとを含み、前記リングオシレータは前記遅延時間測定開始信号を受けて発振を開始して発振出力を出力し、前記遅延時間測定終了信号に応じて発振を停止するように構成されており、前記カウンタは前記リングオシレータの前記発振出力をカウントする構成を備えていることを特徴とする半導体装置。
3. 請求項２において、前記遅延時間測定回路は、更に、前記リングオシレータの発振停止時における位相情報を出力する位相検出回路を有することを特徴とする半導体装置。
4. 請求項３において、前記位相検出回路は、前記リングオシレータの各ステージの出力電位を判定し、判定結果を出力する判定結果出力回路を備えていることを特徴とする半導体装置。
5. 請求項１において、前記テスト制御回路に与えられる前記テストモード信号として、外部から与えられる第１のテスト信号及び第２のテスト信号を含み、前記テスト制御回路は、前記第１のテスト信号に応答して前記遅延時間測定開始信号を発生し、前記第２のテスト信号に応答して前記遅延時間測定終了信号を発生するマルチプレクサを有していることを特徴とする半導体装置。
6. 請求項４において、前記判定結果出力回路は、前記リングオシレータの各ステージにおける出力電位の立ち上がり又は立下りを検出する論理回路であることを特徴とする半導体装置。
7. 請求項６において、前記論理回路は、前記出力電位の立ち上がり又は立下りのいずれか一方の電位にして出力する出力回路を含むことを特徴とする半導体装置。
8. 請求項６又は７において、前記論理回路は、前記出力電位の立下り又は立下りが生じた前記リングオシレータのステージを検出する回路を有することを特徴とする半導体装置。
9. 請求項１〜８のいずれかにおいて、前記第１及び第２の内部回路制御信号は、等しい遅延量を有する互いに異なる経路を介して前記遅延時間測定回路に供給されることを特徴とする半導体装置。
10. 請求項９において、互いに異なる前記経路は前記第１及び第２の内部回路制御信号に対して、等しい数のマルチプレクサを含んでいることを特徴とする半導体装置。
11. 請求項２において、更に、前記リングオシレータにおける複数ステージの状態が予め定められた状態で停止した場合に前記カウンタがカウントアップするのを防止するハザードリジェクタを有していることを特徴とする半導体装置。
12. 第１の内部回路制御信号と該第１の内部回路制御信号から所定の遅延時間経過後に発生する第２の内部回路制御信号を生成する内部回路と、
    前記第１の内部回路制御信号と前記第２の内部回路制御信号を受け、前記第１の内部回路制御信号を遅延時間測定開始信号として発生すると共に、前記第２の内部回路制御信号を遅延時間測定終了信号として発生する測定用信号発生回路と、
    前記遅延時間測定開始信号と前記遅延時間測定終了信号を入力とし、遅延時間測定結果を出力する遅延時間測定回路を備え、
    前記遅延時間測定回路は、リングオシレータとカウンタとを含み、前記リングオシレータは前記遅延時間測定開始信号を受けて発振を開始して発振出力を出力し、前記遅延時間測定終了信号に応じて発振を停止するように構成されており、前記カウンタは前記リングオシレータの前記発振出力をカウントする構成を備え、
    前記遅延時間測定回路は、更に、前記リングオシレータの発振停止時における位相情報を出力する位相検出回路を有することを特徴とする内部信号タイミング回路。
13. 請求項１２において、前記位相検出回路は、前記リングオシレータの各ステージの出力電位を判定し、判定結果を出力する回路を備えていることを特徴とする内部信号タイミング回路。
14. 請求項１２又は１３において、前記遅延時間測定開始信号及び前記遅延時間測定終了信号は外部から与えられるテスト信号に基づいて生成されることを特徴とする内部信号タイミング回路。

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