JP5564557B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置およびその製造技術に関し、特に、半導体装置の外部端子に加わる外力により外部端子下の絶縁膜にクラックが生じるのを抑制または防止する技術に関するものである。

半導体装置の製造工程では、半導体ウエハに形成された半導体チップの外部端子であるボンディングパッド（以下、単にパッドという）にプローブ（探針）を当てて半導体装置の電気的特性を検査するプローブ検査工程があるが、その際にパッドに加わる外力（衝撃）によりパッド下の絶縁膜にクラックが生じ、半導体装置の信頼性が低下する問題がある。

特開２００５−５０９６３号公報（特許文献１）には、ボンディングパッド直下に、アルミニウム配線層を用いて応力緩衝層を形成する構成が開示されている。

また、上記のようなパッド下のクラックを抑制または防止する技術として、例えば特開２００５−１０９４９１号公報（特許文献２）には、接触パッドの下に高融点金属で形成された補強層を設け、さらにその下に、パッドと同程度の大きさの銅またはアルミニウムにより形成される第１の金属層を設ける構成が開示されている。補強層としては、一定間隔で並んで配置された複数の高融点金属や、格子状パターンの高融点金属を用いる構成が開示されている。

また、例えば特開２００３−３２４１２２号公報（特許文献３）には、ボンディングパッド下の層間絶縁膜中にタングステンまたはタングステン合金からなるパッドと同程度の大きさで厚さ１μｍの補強層を埋設する構成が開示されている。

また、例えば特開２００２−３２４７９７号公報（特許文献４）には、第１パッド上に接触した状態で高融点金属層を設け、さらにその上に接触した状態で第２パッドを設ける構成が開示されている。この高融点金属層は、第１パッド上の絶縁膜に形成されたパッド開口部内に埋め込められ、第１パッドおよび第２パッドに接触した状態で設けられている。第１パッドは、第２パッドと同程度の大きさである。

また、例えば特開平１０−１９９９２５号公報（特許文献５）には、パッド下の絶縁層にタングステン構造物を埋設した構成が開示されている。この特許文献５には、一定間隔で並んで配置された複数のタングステン構造物をパッドの下面に接触させた状態で設ける構成やパッド直下の配線層にパッドとは接触しない状態でタングステン構造物を設ける構成が開示されている。

また、例えば特開２００３−６８７４０号公報（特許文献６）には、パッドと、その直下の配線層の配線との間にタングステンにより形成される断面凹状の積層膜を上記パッドおよび上記配線に接触した状態で設ける構成が開示されている。タングステン及びその直下の配線層は、パッドと同程度の大きさである。

特開２００５−５０９６３号公報 特開２００５−１０９４９１号公報 特開２００３−３２４１２２号公報 特開２００２−３２４７９７号公報 特開平１０−１９９９２５号公報 特開２００３−６８７４０号公報

ところで、近年は、半導体チップの面積削減のため、パッドの下方にも素子や配線を配置するようになってきている。このため、如何にしてパッド下の絶縁膜にクラックが生じないようにするかが重要な課題となっている。したがって、パッドの下方に素子等を配置する場合は、特に、上記の特許文献１〜６のように、パッドの直下に配線層と同じ材料で応力緩衝層を形成したり、ＳｉＯ₂より弾性率が高くかつ塑性変形しにくいタングステンや高融点金属で補強したりする必要性が高くなっている。

しかし、本発明者の検討によれば、特許文献１のように、配線層と同じ金属（アルミや銅）でパッドの直下に応力緩衝層を形成すると、パッドにプローブを当てた時の衝撃により、応力緩衝層が塑性変形し、これが原因で配線層中の絶縁膜にクラックが生じて下層に伝播する問題があることを見出した。さらに、特許文献２〜６のように、タングステンや高融点金属の補強層として用いても、以下のような問題点があることを見出した。第一に、特許文献２，４，６のように、タングステンや高融点金属の直下に配線層（アルミや銅）が接している構造では、その配線層の塑性変形により、タングステンや高融点金属にクラックが生じ、それが下層に伝播する。直下の配線層の幅が広いほど塑性変形は大きく、パッドと同程度の大きさ（３０〜１００μｍ）ではクラックが特に顕著となる。第二に、特許文献２，５にように、タングステンのある部分とない部分があると、その界面にクラックが発生して下層に伝播する。第三に、特許文献３のように、応力の高いタングステンを厚く形成すると、その応力自体でタングステンが剥離する。

一方、パッド下を含むチップ内の全領域では、各配線層の配線パターンの密度が低い部分に、配線材料で形成されたダミーパターンを配置して、パターン占有率をある程度以上に調整するのが一般的である。これは、占有率が低い領域があると、ＣＭＰ工程で高低差が生じ、それより上層でリソグラフィのフォーカスずれが発生するためである。

パッド直下に素子や配線を配置しない場合、上記目的によりパッド直下にもダミーパターンを設置することが考えられる。しかし、本発明者の検討によれば、パッド直下にもダミーパターンがあると、パッドにプローブを当てた時の衝撃により、ダミーパターン（配線材料）が塑性変形して絶縁膜にクラックが生じて下層に伝播する問題があることを見出した。

上記のように配線層中の絶縁膜にクラックが存在すると、そこから水分が侵入し、デバイスや配線の信頼性を低下させる問題がある。さらに、パッケージ後の熱ストレスにより、ワイヤボンドやバンプが力を受け、上記クラック部分を起点としてパッド部が剥離して断線を生じる問題がある。

このようなクラックや剥離の問題は、特に、配線層の絶縁膜として機械的強度の弱い低誘電率膜（Ｌｏｗ−ｋ膜）を用いると、顕著になる。

一方、上記クラックを抑制または防止する方法として、プローブ検査工程時におけるプローブの針圧を下げる方法があるが、針圧を下げると、プローブとパッドとの接触抵抗が大きくなり、半導体装置の電気的特性を正確に測定することができなくなる結果、半導体装置の信頼性が低下するという問題がある。

本発明の目的は、半導体装置の外部端子に加わる外力により外部端子下の絶縁膜にクラックが生じるのを抑制または防止することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、一実施の形態の概要を簡単に説明すれば、次のとおりである。

すなわち、本実施の形態は、半導体基板の主面上に形成された複数の配線層のうちの最上の配線層の直下の配線層において、前記最上の配線層に形成された外部端子の第１領域の直下には導体パターンが形成されておらず、前記外部端子の第１領域の直下以外には導体パターンが形成されているものである。

また、本願において開示される発明のうち、他の一実施の形態の概要を簡単に説明すれば、次のとおりである。

すなわち、本実施の形態は、半導体基板の主面上に形成された複数の配線層のうちの最上の配線層に形成された外部端子の第１領域の直下において、前記外部端子の下面には、高融点金属、高融点金属窒化物またはこれらの積層体により形成された断面凹状の導体パターンが前記外部端子の下面に接触した状態で、かつ、前記外部端子の第１領域内において境界を有しないようにパターン形成されており、前記最上の配線層の直下の配線層において、前記外部端子の第１領域および前記断面凹状の導体パターンの直下には導体パターンが存在しないものである。

本願において開示される発明のうち、一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、半導体装置の外部端子に加わる外力により外部端子の下方の絶縁膜にクラックが生じるのを抑制または防止することができる。

本発明の一実施の形態である半導体装置の半導体チップの要部平面図である。 左側は図１の半導体チップの内部領域のＹ１−Ｙ１線の断面図、右側は図１の半導体チップのパッド配置領域のＸ１−Ｘ１線の断面図である。 図２の破線Ａ内の配線層の拡大断面図である。 図２の破線Ｂ内の配線層の拡大断面図である。 図１の半導体チップのパッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 図１の半導体チップのパッド形成領域近傍での第４配線層の導体パターンのレイアウトを示す要部平面図である。 本発明者が検討した半導体チップの要部断面図である。 図７の半導体チップのパッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 図７の半導体チップのパッド形成領域近傍での第４配線層の導体パターンのレイアウトを示す要部平面図である。 図１〜図６で説明した半導体装置の製造工程中の半導体基板の内部領域（左側）とパッド配置領域（右側）の断面図である。 図１０に続く半導体装置の製造工程中の半導体基板の内部領域（左側）とパッド配置領域（右側）の断面図である。 図１１に続く半導体装置の製造工程中の半導体基板の内部領域（左側）とパッド配置領域（右側）の断面図である。 図１２に続く半導体装置の製造工程中の半導体基板の内部領域（左側）とパッド配置領域（右側）の断面図である。 図１３に続く半導体装置の製造工程中の半導体基板の内部領域（左側）とパッド配置領域（右側）の断面図である。 図１４に続く半導体装置の製造工程中の半導体基板の内部領域（左側）とパッド配置領域（右側）の断面図である。 図１の半導体チップの変形例における、パッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 図１の半導体チップの変形例における、パッド形成領域近傍での第４配線層の導体パターンのレイアウトを示す要部平面図である。 左側は本発明の他の実施の形態（実施の形態２）である半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図１８の半導体チップのパッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 図１８の半導体チップのパッド形成領域近傍での第４配線層の導体パターンのレイアウトを示す要部平面図である。 本発明者が検討した半導体チップの要部断面図である。 本発明者が検討した半導体チップの要部断面図である。 図１８の半導体チップの変形例における、パッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 左側は本発明の他の実施の形態（実施の形態３）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図２４の半導体チップのパッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 図２４の半導体チップのパッド形成領域近傍での第４配線層の導体パターンのレイアウトを示す要部平面図である。 左側は本発明の他の実施の形態（実施の形態４）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図２７の半導体チップのパッド配置領域の最上の配線層の要部拡大断面図である。 本発明者が検討した半導体装置の最上の配線層のパッド配置部分の断面図である。 図２７および図２８で説明した半導体装置の製造工程中の基板の内部領域（左側）とパッド配置領域（右側）の断面図である。 図２７および図２８で説明した半導体装置の図３０に続く製造工程中の基板の内部領域（左側）とパッド配置領域（右側）の断面図である。 図２７および図２８で説明した半導体装置の図３１に続く製造工程中の基板の内部領域（左側）とパッド配置領域（右側）の断面図である。 図２７および図２８で説明した半導体装置の図３２に続く製造工程中の基板の内部領域（左側）とパッド配置領域（右側）の断面図である。 左側は本発明の他の実施の形態（実施の形態５）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 左側は本発明の他の実施の形態（実施の形態６）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 左側は本発明の他の実施の形態（実施の形態７）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図３６の半導体チップのパッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 図２４の半導体チップのパッド形成領域近傍での第４配線層の導体パターンのレイアウトを示す要部平面図である。 本発明者が検討した半導体チップのパッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 左側は本発明の他の実施の形態（実施の形態８）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図４０の半導体チップのパッド形成領域近傍での第４配線層の導体パターンのレイアウトを示す要部平面図である。 左側は本発明の他の実施の形態（実施の形態９）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図４２の半導体チップのパッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 図４２の半導体チップの変形例における、パッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 左側は本発明の他の実施の形態（実施の形態１０）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図４５の半導体チップのパッド形成領域近傍での第４配線層の導体パターンのレイアウトを示す要部平面図である。 左側は本発明の他の実施の形態（実施の形態１１）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図４７の半導体チップのパッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 左側は本発明の他の実施の形態（実施の形態１２）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図４９の半導体チップのパッド形成領域近傍での第４配線層の導体パターンのレイアウトを示す要部平面図である。 左側は本発明の他の実施の形態（実施の形態１３）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 左側は本発明の他の実施の形態（実施の形態１４）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 左側は本発明の他の実施の形態（実施の形態１５）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 左側は本発明の他の実施の形態（実施の形態１６）の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図５４の半導体チップのパッド形成領域近傍での第５配線層の導体パターンのレイアウトを示す要部平面図である。 図５４の半導体チップのパッド形成領域近傍での第４配線層の導体パターンのレイアウトを示す要部平面図である。

以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。

また、本実施の形態においては、外部端子を例示するボンディングパッドを単にパッドという。また、本実施の形態で言う高融点金属は、銅よりも融点の高い金属を言う。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は本実施の形態１の半導体装置の半導体チップの要部平面図、図２の左側は図１の半導体チップの内部領域のＹ１−Ｙ１線の断面図、図２の右側は図１の半導体チップのパッド配置領域のＸ１−Ｘ１線の断面図、図３は図２の破線Ａ内の配線層の拡大断面図、図４は図２の破線Ｂ内の配線層の拡大断面図である。なお、図１の符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交する第２方向を示している。

半導体チップを構成する半導体基板（以下、単に基板という）１は、例えばｐ型のシリコン（Ｓｉ）単結晶により形成されている。この基板１の主面（第１主面）には、例えば溝型の分離部２が形成されている。この溝型の分離部２は、基板１の主面に掘られた溝内に、例えば酸化シリコン（ＳｉＯ₂等）のような絶縁膜が埋め込まれることにより形成されている。

この分離部２に囲まれた活性領域には、例えばＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor・Field Effect Transistor）に代表される電界効果トランジスタ（以下、ＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor・FET）という）Ｑのような集積回路素子が形成されている。

ＭＩＳ・ＦＥＴＱは、基板１の主面に形成されたソースおよびドレイン用の一対の半導体領域と、その一対の半導体領域間であって基板１の主面上に形成されたゲート絶縁膜と、そのゲート絶縁膜上に形成されたゲート電極とを有している。本実施の形態１においては、図２に示すように、半導体チップの内部領域は勿論のこと、パッド配置領域（パッドＰＤの直下）にも複数のＭＩＳ・ＦＥＴＱが配置されている場合が例示されている。

この基板１の主面上には、例えば７層の配線層が形成されている。この配線層は、最下の配線層ＭＬと、その上層の第１配線層Ｍ１から第５配線層Ｍ５（中間配線層）と、さらにその上層の最上の配線層ＭＨとを有している。この配線層の数はこれに限定されるものではなく種々変更可能である。

最下の配線層ＭＬは、絶縁膜３Ａ，４Ａ，３Ｂと、最下配線（導体パターン）５Ａと、プラグ（接続部）６Ａとを有している。

絶縁膜３Ａ，４Ａ，３Ｂは、基板１の主面上に下層から順に堆積されている。絶縁膜３Ａ，３Ｂは、例えば酸化シリコンによって形成されており、導体パターン（配線、プラグおよびダミー配線）間を絶縁する機能を有している。これら絶縁膜３Ａ，３Ｂよりも薄い絶縁膜４Ａは、例えば炭窒化シリコン（ＳｉＣＮ）によって形成されており、導体パターン（配線、プラグおよびダミー配線）間を絶縁する機能およびエッチングストッパとしての機能を有している。

最下配線５Ａは、絶縁膜３Ｂ，４Ａに形成された配線溝内に導体膜が埋め込まれることで形成されている（埋込配線またはダマシン配線）。最下配線５Ａを形成する導体膜は、主配線部材と、バリアメタル膜とを有している。この主配線部材は、例えば銅（Ｃｕ）のような金属により形成されている。この主配線部材には、マイグレーション対策のために、例えばアルミニウム、銀（Ａｇ）または錫（Ｓｎ）が添加される場合もある。バリアメタル膜は、主配線部材と、その外周（側面側および底面側）の絶縁膜との間に、その各々の部材に接した状態で設けられている。このバリアメタル膜は、主配線部材の銅の拡散を抑制または防止する機能、配線と絶縁膜との密着性を向上させる機能を有している。また、バリアメタル膜は、その厚さが主配線部材よりも薄く形成されており、例えば窒化タンタル（ＴａＮ）膜とその上のタンタル（Ｔａ）膜との積層膜により形成されている。窒化タンタル膜は絶縁膜に接し、タンタル膜は主配線部材と接している。

プラグ６Ａは、絶縁膜３Ａに形成されたコンタクトホール内に導体膜が埋め込まれることで形成されている。プラグ６Ａを形成する導体膜は、主配線部材と、バリアメタル膜とを有している。この主配線部材は、例えばタングステン（Ｗ）のような高融点金属により形成されている。バリアメタルは、主配線部材と、その外周（側面側および底面側）の絶縁膜との間に、その各々の部材に接した状態で設けられている。このバリアメタル膜は、タングステンの成長のきっかけとなる機能、配線と絶縁膜との密着性を向上させる機能を有している。また、バリアメタル膜は、その厚さが主配線部材よりも薄く形成されており、例えば窒化チタン（ＴｉＮ）膜により形成されている。

上記最下配線５Ａは、プラグ６Ａを通じてＭＩＳ・ＦＥＴＱのソース・ドレイン用の半導体領域に電気的に接続されている。

第１配線層Ｍ１は、絶縁膜４Ｂ，３Ｃ，３Ｄと、第１配線（導体パターン）５Ｂとを有している。

第１配線層Ｍ１の絶縁膜４Ｂ，３Ｃ，３Ｄは、絶縁膜３Ｂ上に下層から順に堆積されている。絶縁膜３Ｃは単層膜によって形成され、また、絶縁膜３Ｄは、図３に示すように、絶縁膜３Ｄ１と、その上の絶縁膜３Ｄ２との積層膜によって形成されている。絶縁膜３Ｃ，３Ｄは、導体パターン（配線、プラグおよびダミー配線）間を絶縁する機能を有している。

上記絶縁膜３Ｃ，３Ｄ１は、低誘電率膜（Ｌｏｗ−ｋ膜）により形成されている。本実施の形態において、低誘電率膜は、その比誘電率が酸化シリコン（ＳｉＯ₂）の比誘電率（＝３．８〜４．３）よりも低い絶縁膜をいい、特に、比誘電率が３．３よりも低い絶縁膜をいう。絶縁膜３Ｃ，３Ｄ１の具体的な材料としては、例えば炭素含有の酸化シリコン（ＳｉＯＣ（比誘電率＝２．０〜３．２））、ＳＩＬＫ（登録商標）（比誘電率＝２．７）、ＦＬＡＲＥ（登録商標）（比誘電率＝２．８）、メチル基含有の酸化シリコン（ＭＳＱ：methylsilsesquioxane）、ポーラスＭＳＱがある。

上記絶縁膜３Ｄ２は、例えば酸化シリコン（ＳｉＯ₂に代表されるＳｉＯ_x）またはＳｉＯＣ（炭素含有の酸化シリコン）によって形成されているが、ＳｉＯＣの場合には、上記絶縁膜３Ｄ１の誘電率と同じかそれ以上の誘電率を有するＳｉＯＣ膜が使用される。この絶縁膜３Ｄ２は、埋込配線（ダマシン配線）形成時において上記低誘電率膜（絶縁膜３Ｄ１，３Ｃ）が脆弱な場合にそれを保護する機能および低誘電率膜（絶縁膜３Ｄ１，３Ｃ）を含む配線層における機械的な強度を向上させる機能を有している。

これら絶縁膜３Ｃ，３Ｄよりも薄い絶縁膜４Ｂは、導体パターン（配線、プラグおよびダミー配線）間を絶縁する機能およびエッチングストッパとしての機能を有している。絶縁膜４Ｂは、例えばＳｉＣＮ（炭窒化シリコン）によって形成されている。

第１配線５Ｂは、絶縁膜３Ｄに形成された配線溝内およびその配線溝の底部の絶縁膜３Ｃ，４Ｂに形成されたスルーホール内に導体膜が埋め込まれることで形成されている（埋込配線またはデュアルダマシン配線）。すなわち、第１配線５Ｂは、配線溝内に形成される配線部分（導体パターン）と、スルーホール内に形成されるプラグ部分（接続部）とが一体形成されている。第１配線５Ｂを形成する導体膜は、図３に示すように、主配線部材ＭＭ１と、バリアメタル膜ＢＭ１とを有している。

この主配線部材ＭＭ１は、例えば銅（Ｃｕ）のような金属により形成されている。この主配線部材ＭＭ１には、マイグレーション対策のために、例えばアルミニウム、銀（Ａｇ）または錫（Ｓｎ）が添加される場合もある。

バリアメタル膜ＢＭ１は、主配線部材ＭＭ１と、その外周（側面側および底面側）の絶縁膜との間に、その各々の部材に接した状態で設けられている。このバリアメタル膜ＢＭ１は、主配線部材ＭＭ１の銅の拡散を抑制または防止する機能、配線と絶縁膜との密着性を向上させる機能を有している。また、バリアメタル膜ＢＭ１は、その厚さが主配線部材ＭＭ１よりも薄く形成されており、例えば窒化タンタル（ＴａＮ）膜とその上のタンタル（Ｔａ）膜との積層膜により形成されている。窒化タンタル膜は絶縁膜に接し、タンタル膜は主配線部材ＭＭ１と接している。

第１配線５Ｂは、そのプラグ部分を通じて上記最下配線５Ａに電気的に接続されている。

なお、第１配線５Ｂの幅（短方向長さ）、厚さ、ピッチおよび隣接間隔は、最下配線５Ａの幅（短方向長さ）、厚さ、ピッチおよび隣接間隔よりも大きい。

第２配線層Ｍ２は、絶縁膜４Ｄ，３Ｃ，３Ｄと、第２配線（導体パターン）５Ｃとを有している。

第２配線層Ｍ２の絶縁膜４Ｄ，３Ｃ，３Ｄは、第１配線層Ｍ１の絶縁膜３Ｄ上に下層から順に堆積されている。第２配線層Ｍ２の絶縁膜３Ｃ，３Ｄの構成および機能は、上記第１配線層Ｍ１の絶縁膜３Ｃ，３Ｄの構成および機能と同じである（図３参照）。

第２配線層Ｍ２の絶縁膜３Ｃ，３Ｄよりも薄い絶縁膜４Ｄは、導体パターン（配線、プラグおよびダミー配線）間を絶縁する機能およびエッチングストッパとしての機能を有している。第２配線層Ｍ２の絶縁膜４Ｄは、例えばＳｉＣＮ（炭窒化シリコン）によって形成されている。

第２配線５Ｃは、絶縁膜３Ｄに形成された配線溝内およびその配線溝の底部の絶縁膜３Ｃ，４Ｄに形成されたスルーホール内に導体膜が埋め込まれることで形成されている（埋込配線またはデュアルダマシン配線）。すなわち、第２配線５Ｃは、配線溝内に形成される配線部分（導体パターン）と、スルーホール内に形成されるプラグ部分（接続部）とが一体形成されている。第２配線５Ｃの材料構成は、上記第１配線５Ｂと同じである（図３参照）。第２配線５Ｃは、そのプラグ部分を通じて第１配線５Ｂに電気的に接続されている。

第３配線層Ｍ３の構成は、第２配線層Ｍ２の構成と同じである。第３配線層Ｍ３の第３配線５Ｄの構成は、上記第２配線５Ｃと同じである（図３参照）。第１配線層Ｍ１から第３配線層Ｍ３の配線（第１配線５Ｂから第３配線５Ｄ）の寸法（幅（短方向寸法）、厚さ、ピッチおよび隣接間隔）は、互いに等しい。第１配線５Ｂ、第２配線５Ｃおよび第３配線５Ｄの幅および隣接間隔は、例えば１００ｎｍ程度、厚さは、例えば２００ｎｍ程度である。

上記の例では、第１配線層Ｍ１から第３配線層Ｍ３の絶縁膜３Ｃ，３Ｄ１，３Ｄ２を、互いに異なる膜で形成した場合について説明した。この場合、例えば、絶縁膜３Ｃを上記ＭＳＱ（例えば比誘電率＝２．５程度）により形成し、絶縁膜３Ｄ１を上記ＳＩＬＫ（登録商標）（比誘電率＝２．７程度）により形成し、絶縁膜３Ｄ２をＳｉＯＣ膜（例えば比誘電率＝３．０程度）により形成することができる。

他の形態として、第１配線層Ｍ１から第３配線層Ｍ３の絶縁膜３Ｃ，３Ｄ１，３Ｄ２において、絶縁膜３Ｃ，３Ｄ１全体を同じ低誘電率膜（１つの低誘電率膜）で形成することもできる。この場合、例えば、絶縁膜３Ｄ２をＳｉＯＣ膜（例えば比誘電率＝３．０程度）により形成し、絶縁膜３Ｃ，３Ｄ１全体を、絶縁膜３Ｄ２よりも低い誘電率を有する他のＳｉＯＣ膜（例えば比誘電率＝２．５程度）により形成することができる。

更に他の形態として、第１配線層Ｍ１から第３配線層Ｍ３の絶縁膜３Ｃ，３Ｄ１，３Ｄ２において、絶縁膜３Ｃ，３Ｄ１，３Ｄ２全体を同じ低誘電率膜（１つの低誘電率膜）で形成することもできる。この場合には、低誘電率膜として、ＣＭＰ耐性が比較的高い膜を用いれば、より好ましい。例えば、絶縁膜３Ｃ，３Ｄ１，３Ｄ２全体を、ＳｉＯＣ膜（例えば比誘電率＝３．０程度）により形成することができる。

第４配線層Ｍ４は、絶縁膜４Ｄ，３Ｃ，３Ｄと、第４配線（導体パターン）５Ｅとを有している。

第４配線層Ｍ４の絶縁膜４Ｄ，３Ｃ，３Ｄは、第３配線層Ｍ３の絶縁膜３Ｄ上に下層から順に堆積されている。第４配線層Ｍ４の絶縁膜３Ｃ，３Ｄは、上記第１配線層Ｍ１〜第３配線層Ｍ３の絶縁膜３Ｃ，３Ｄとは異なり、例えば酸化シリコンの単体膜により形成されている。すなわち、第４配線層Ｍ４の絶縁膜３Ｃ，３Ｄは、低誘電率膜を有していない（図４参照）。また、第４配線層Ｍ４および第５配線層Ｍ５のそれぞれにおいて、絶縁膜３Ｃ，３Ｄ全体を、同じ膜（１つの膜）で形成することもできる。

第４配線層Ｍ４の絶縁膜３Ｃ，３Ｄよりも薄い絶縁膜４Ｄは、導体パターン（配線、プラグおよびダミー配線）間を絶縁する機能およびエッチングストッパとしての機能を有している。第４配線層Ｍ４の絶縁膜４Ｄは、例えばＳｉＣＮ（炭窒化シリコン）によって形成されている。

第４配線層Ｍ４の第４配線５Ｅの構成（寸法を除く）は、第３配線層Ｍ３の第３配線５Ｄと同じである（埋込配線またはデュアルダマシン配線）。第４配線５Ｅは、そのプラグ部分を通じて第３配線５Ｄに電気的に接続されている。

第４配線５Ｅの寸法（幅（短方向寸法）、厚さ、ピッチおよび隣接間隔）は、第１配線層Ｍ１から第３配線層Ｍ３の第１配線５Ｂ、第２配線５Ｃおよび第３配線５Ｄの寸法（幅（短方向寸法）、厚さ、ピッチおよび隣接間隔）よりも大きい。第４配線５Ｅの幅および隣接間隔は、例えば２００ｎｍ程度、厚さは、例えば４００ｎｍ程度である。

第５配線層Ｍ５の構成（寸法を除く）は、第４配線層Ｍ４の構成と同じである。第５配線層Ｍ５の第５配線５Ｆの構成は、上記第４配線５Ｅと同じである（図４参照）。第５配線層Ｍ５の第５配線５Ｆの寸法（幅（短方向寸法）、厚さ、ピッチおよび隣接間隔）は、第４配線層Ｍ４の第４配線５Ｅの寸法（幅（短方向寸法）、厚さ、ピッチおよび隣接間隔）よりも大きい。第５配線５Ｆの幅および隣接間隔は、例えば４００ｎｍ程度、厚さは、例えば８００ｎｍ程度である。

上記の例では、第５配線層Ｍ５の絶縁膜３Ｃ，３Ｄを酸化シリコンの単体膜で形成した場合について説明したが、第５配線層Ｍ５の絶縁膜３Ｃ，３Ｄの一方または両方に、フッ素含有の酸化シリコン（ＦＳＧ：Fluorinated Silicate Glass＝ＳｉＯＦ）を用いることもできる。このフッ素含有の酸化シリコンの比誘電率は３．３よりも大きく、例えば３．６〜３．８程度である。また、第５配線層Ｍ５において、絶縁膜３Ｃ，３Ｄ全体を同じ膜（１つの膜）で形成することもでき、この場合、酸化シリコン膜またはフッ素含有の酸化シリコン膜を用いることができる。

また、上記の例では、第４配線層Ｍ４の絶縁膜３Ｃ，３Ｄを酸化シリコンの単体膜で形成した場合について説明したが、第４配線層Ｍ４の絶縁膜３Ｃ，３Ｄの一方または両方に、上記フッ素含有の酸化シリコンを用いることもできる。また、第４配線層Ｍ４において、絶縁膜３Ｃ，３Ｄ全体を同じ膜（１つの膜）で形成することもできる。また、第４配線層Ｍ４の絶縁膜３Ｃ，３Ｄの膜構成を、第１配線層Ｍ１から第３配線層Ｍ３の絶縁膜３Ｃ，３Ｄの膜構成と同様の膜構成（低誘電率膜を用いた膜構成）とすることもできる。

最上の配線層ＭＨは、絶縁膜４Ｄ，３Ｅ，３Ｆと、最上配線（導体パターン）５Ｇと、パッドＰＤと、プラグ（接続部）６Ｃとを有している。

絶縁膜４Ｄ，３Ｅ，３Ｆは、第５配線層Ｍ５の絶縁膜３Ｄ上に下層から順に堆積されている。最上の配線層ＭＨの絶縁膜４Ｄの構成および機能は、第２配線層Ｍ２から第５配線層Ｍ５の絶縁膜４Ｄの構成および機能と同じである。絶縁膜３Ｅは、例えば酸化シリコンによって形成されており、導体パターン（配線、プラグおよびダミー配線）間を絶縁する機能を有している。

絶縁膜３Ｆは、例えば酸化シリコン膜と、その上に堆積された窒化シリコン膜と、さらにその上に堆積されたポリイミド樹脂膜との積層体により形成されており、導体パターン（配線、プラグおよびダミー配線）間を絶縁する機能および表面保護膜としての機能を有している。この絶縁膜３Ｆにより最上配線５Ｇの表面およびパッドＰＤの表面一部が覆われている。図１に示されるパッドＰＤの縦および横の寸法Ｗ１，Ｌ１は、例えば３０〜１００μｍ程度（すなわち概ね３０μｍ≦Ｗ１≦１００μｍ，３０μｍ≦Ｌ１≦１００μｍ）である。

この絶縁膜３Ｆには、パッドＰＤの上面一部が露出するような開口部Ｓが形成されている。このパッドＰＤの上面において開口部Ｓから露出する領域は、例えばボンディングワイヤ（以下、単にワイヤという）、バンプおよびプローブのような外部部材がパッドＰＤに接触することが可能な領域である。

本実施の形態においては、図１に示すように、開口部Ｓから露出するパッドＰＤの上面領域において、半導体チップの電気的特性試験時にプローブ（探針）が接触する領域をプローブ接触領域（第１領域）ＰＡという。このプローブ接触領域ＰＡの平面寸法は、開口部Ｓの形成領域よりは小さいが、パッドＰＤの上面に残されるプローブ痕の寸法よりは大きいことが好ましい。本実施の形態１では、プローブの先端の接触面（プローブ痕）の寸法が直径１０μｍ程度なので、プローブ接触領域ＰＡの平面寸法は、少なくとも１０μｍ×１０μｍ以上が好ましい。ただし、プローブとパッドＰＤとの位置合わせずれを考慮すると、プローブ接触領域ＰＡの大きさ（平面寸法）は、２０μｍ×２０μｍ以上がより好ましい。

また、開口部Ｓから露出するパッドＰＤの上面領域において、上記プローブ接触領域ＰＡと、ワイヤが接合されるワイヤ接合領域ＷＡとを内包する領域をワイヤ内包領域（第１領域）ＰＷＡという。このワイヤ内包領域ＰＷＡの平面寸法は、開口部Ｓの形成領域よりは小さいが、プローブ接触領域ＰＡおよびワイヤ接合領域ＷＡ（ワイヤ（またはバンプ）の接触面積）よりは大きいことが好ましい。本実施の形態１では、ワイヤ（またはバンプ）の接触面の寸法が直径３０μｍ程度なので、ワイヤ内包領域ＰＷＡの平面寸法は、少なくとも３０μｍ×３０μｍ以上が好ましい。ただし、ワイヤ（またはバンプ）とパッドＰＤとの位置合わせずれを考慮すると、ワイヤ内包領域ＰＷＡの大きさ（平面寸法）は、４０μｍ×４０μｍ以上がより好ましい。

さらに、パッドＰＤの上面領域において開口部Ｓの形成領域（パッドＰＤの上面において開口部Ｓから露出する全領域）を開口部形成領域（第１領域）ＳＡという。この場合は、プローブやワイヤ（またはバンプ）との位置合わせずれについて考慮する必要がない。

最上配線５ＧおよびパッドＰＤは、同じ導体膜をフォトリソグラフィ処理およびドライエッチング処理によってパターニングすることで形成されている。この最上配線５ＧおよびパッドＰＤを形成する導体膜は、図４に示すように、主配線部材ＭＭ２と、その上下面に形成された相対的に薄いバリアメタル膜ＢＭ２，ＢＭ３とを有している。ただし、パッドＰＤ上面の開口部Ｓから露出する部分においては、バリアメタル膜ＢＭ３が除去され、主配線部材ＭＭ２が露出されている。

この主配線部材ＭＭ２は、例えばアルミニウムにより形成されている。主配線部材ＭＭ２には、マイグレーション対策等のために、例えばシリコンまたは銅が添加される場合もある。

この主配線部材ＭＭ２の下面側のバリアメタル膜ＢＭ２は、主配線部材の材料（アルミニウム）と下層の配線との反応を抑制する機能、配線と絶縁膜との密着性を向上させる機能を有しており、例えばチタン膜と、その上の窒化チタン膜と、さらにその上のチタン膜との積層膜により形成されている。

一方、主配線部材ＭＭ２の上面側のバリアメタル膜ＢＭ３は、配線と絶縁膜との密着性を向上させる機能、フォトリソグラフィ処理の露光時の反射防止膜としての機能を有しており、例えば窒化チタン膜により形成されている。

プラグ６Ｃは、絶縁膜３Ｅ，４Ｄに形成されたスルーホール内に導体膜が埋め込まれることで形成されている。プラグ６Ｃの構成（寸法を除く）は、上記プラグ６Ａと同じである。プラグ６Ｃは、最上配線５Ｇ、第５配線５ＦおよびプラグＰＤに電気的に接続されている。すなわち、上記最上配線５ＧおよびパッドＰＤは、プラグ６Ｃを通じて、下層の第５配線５Ｆに電気的に接続されている。

図５および図６は本実施の形態１の半導体装置の半導体チップの要部平面図であり、図５には、パッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトの例が示され、図６には、パッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトの例が示されている。また、図５および図６には、パッドＰＤ、開口部形成領域ＳＡおよびプローブ接触領域ＰＡの位置が点線で示されている。

図５および図６に示されたダミー配線ＤＬは、各配線層の平坦性を高めるために設けられており、一般に同層の配線と同工程時に形成されているが、集積回路自体の構成には無関係な導体パターンで形成されている。ダミー配線ＤＬは、配線が配置されていない領域に、まんべんなく配置される。従って、図５に示される第５配線層Ｍ５のダミー配線ＤＬは、第５配線５Ｆと同工程時に形成されて、第５配線５Ｆが配置されていない領域にまんべんなく配置されている。また、図６に示される第４配線層Ｍ４のダミー配線ＤＬは、第４配線５Ｅと同工程時に形成されて、第４配線５Ｅが配置されていない領域にまんべんなく配置されている。なお、理解を簡単にするために、図２の断面図ではダミー配線の符号ＤＬを付していないが、図中の各配線は、必要に応じて一部がダミー配線ＤＬとなっている。

なお、図５において、第５配線５Ｆのうち、幅（配線幅）Ｗ２が２μｍよりも大きい（すなわちＷ２＞２μｍ）配線に符号５Ｆａを付して配線５Ｆａと称し、幅（配線幅）Ｗ２が２μｍ以下（すなわちＷ２≦２μｍ）の配線に符号５Ｆｂを付して配線５Ｆｂと称する。また、図６において、第４配線５Ｅのうち、幅（配線幅）Ｗ２が２μｍよりも大きい（すなわちＷ２＞２μｍである）配線に符号５Ｅａを付して配線５Ｅａと称し、幅（配線幅）Ｗ２が２μｍ以下の（すなわちＷ２≦２μｍである）配線に符号５Ｅｂを付して配線５Ｅｂと称する。これは、以降の図においても同様である。

本実施の形態１においては、図２、図５および図６からも分かるように、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記プローブ接触領域ＰＡ（プローブ痕）の直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。上記第５配線層Ｍ５において、パッドＰＤの上記プローブ接触領域ＰＡの直下以外の領域には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されている。すなわち、第５配線層Ｍ５において、プローブ接触領域ＰＡの直下以外の領域に、第５配線５Ｆおよびダミー配線ＤＬからなる導体パターンが、好ましくは、まんべんなく配置されている。なお、本実施の形態１では、パッドＰＤの上記プローブ接触領域ＰＡの直下でも、最下の配線層ＭＬ〜第４配線層Ｍ４には、導体パターン（配線、ダミー配線、プラグ）が形成されている場合が示されている。

このような構成にした理由を図７〜図９などにより説明する。図７は本発明者が検討した半導体チップ（比較例の半導体チップ）の要部断面図を示しており、本実施の形態の上記図２の右側の断面図に相当する断面図が示されている。また、図８および図９は本発明者が検討した図７の半導体チップ（比較例の半導体チップ）の要部平面図であり、本実施の形態の上記図５および図６に相当する平面図が示されている。従って、図８には、図７の半導体チップ（比較例の半導体チップ）のパッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトの例が示され、図９には、パッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトの例が示されている。

図７〜図９に示される比較例の半導体チップでは、最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤのプローブ接触領域ＰＡの直下に、第５配線５Ｆが形成されている。この第５配線５Ｆは、上記したように銅を主配線部材ＭＭ２とする埋込配線により形成されている。

この場合、半導体チップの電気的特性試験において試験装置のプローブＰＲＢの先端をパッドＰＤのプローブ接触領域ＰＡに押し当てると、プローブＰＲＢから加わる荷重により、パッドＰＤのプローブ接触領域ＰＡ直下の第５配線５Ｆが塑性変形する。その結果、パッドＰＤ直下の絶縁膜３Ｅやさらにその第５配線５Ｆ直下の絶縁膜３Ｃに応力が加わり、その絶縁膜３Ｅ，３ＣにクラックＣＬＫが生じる問題がある。パッドＰＤ直下の配線層の配線材料として銅やアルミニウムを用いた場合、銅やアルミニウムは、その弾性率（それぞれ７０ＧＰａ、１３０ＧＰａ）が酸化シリコン膜の弾性率（７０ＧＰａ）の２倍未満で、しかも酸化シリコン膜よりも塑性変形し易いので、上記クラックＣＬＫの問題が顕著になる。また、配線層の絶縁材料として上記のように低誘電率膜を用いた場合、低誘電率膜は機械的強度が弱いので、上記クラックＣＬＫの問題が顕著になる。

上記特許文献１の技術には、ボンディングパッド直下に、アルミニウム配線層を用いて応力緩衝層を形成している。しかし、この場合も、パッドにプローブを当てた時の衝撃により、応力緩衝層が塑性変形し、これが原因で配線層中の絶縁膜にクラックが生じて下層に伝播する問題があることを、本発明者は見出した。

上記特許文献２の技術には、接触パッド層の下に、高融点金属により形成される補強層を設け、さらにその下に、パッドと同程度の大きさの銅またはアルミニウムにより形成される第１の金属層を設けている。この特許文献２の技術では、一定間隔で並んで配置された高融点金属や格子状パターンの高融点金属の構造物を補強層としているため、プローブを接触パッド層に押し当てたときの荷重によりタングステン構造物のパターンの境界（エッジ）に応力が集中し、そのパターンの境界（エッジ）近傍にクラックが発生して、下層に伝播する。加えて、補強層直下の第１の金属層が塑性変形するため、クラックはさらに顕著となる。

上記特許文献３の技術では、パッド下の層間絶縁膜中にタングステンまたはタングステン合金からなるパッドと同程度の大きさで厚さ１μｍの補強層を埋設している。しかし、この場合は、補強層自体が厚く、補強層自体の応力により剥離してしまうおそれがある。

上記特許文献４の技術では、第２パッド下に接触した状態で高融点金属層を設け、さらにその下にその高融点金属層に接触した状態で第１パッドを設ける構成が開示されている。しかし、この場合も、第１パッドがアルミニウムにより形成されおり、加えて第１パッドと第２パッドとが同程度の大きさのため、プローブを第２パッドに押し当てたときの荷重により高融点金属層下の第１パッドに塑性変形が生じ絶縁膜にクラックが生じる。

上記特許文献５の技術では、パッド下の絶縁層に、一定間隔で並んで配置されたタングステン構造物をパッド下面に接触させた状態で埋設した構成が開示されている。しかし、この場合、タングステン構造物のパターンの境界（エッジ）に応力が集中し、そのパターンの境界（エッジ）近傍にクラックが発生し、下層に伝播する。

上記特許文献６の技術では、パッドと、その直下の配線層の配線との間にタングステンにより形成される断面凹状の積層体を、上記パッドおよび上記配線に接触した状態で設ける構成が開示されている。しかし、この場合も、パッド下の配線がアルミニウム合金により形成されており、かつパッドと同程度の大きさのため、プローブをパッドに押し当てたときの荷重により積層体下の配線に塑性変形が生じ絶縁膜にクラックが生じる。

また、パッドＰＤに対してワイヤ（またはバンプ）を接合し、さらにパッケージ化した後に、半導体チップとパッケージ材料（レジンや基板）の熱膨張率差によりワイヤボンドやバンプが力を受け、上記クラック部分を起点としてパッド部が剥離して断線を生じる問題もある。

これに対して本実施の形態１においては、図２および図５に示したように、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記プローブ接触領域ＰＡ（プローブ痕）の直下には、あえて導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）を設けないようにしている。

すなわち、第５配線層Ｍ５において、パッドＰＤのプローブ接触領域ＰＡの直下には、導体パターン（パッドと同程度の大きさ（３０〜１００μｍ）の幅広パターン）が存在せず酸化シリコンのような絶縁膜のみが形成されているので、プローブＰＲＢをパッドＰＤに押し当てても塑性変形し難く、絶縁膜にクラックが生じ難くなる。また、第５配線層Ｍ５において、パッドＰＤのプローブ接触領域ＰＡの直下には、導体パターンの境界（エッジ）が存在しないので、導体パターンの境界（エッジ）への応力集中に起因する絶縁膜のクラックも生じない。

したがって、プローブ検査の際にパッドＰＤに加わる外力によりパッドＰＤ下の絶縁膜にクラックＣＬＫが生じる不具合を抑制または防止することができる。このため、半導体装置の歩留まりおよび信頼性を向上させることができる。

また、第５配線層Ｍ５において導体パターンの配置禁止領域をプローブ接触領域ＰＡに限定できる。すなわち、パッドＰＤの下でもプローブ接触領域ＰＡ以外の領域なら第５配線５Ｆおよびダミー配線ＤＬを配置できる。また、第５配線層Ｍ５においてパッドＰＤのプローブ接触領域ＰＡの直下にダマシン法で形成される幅広の導体パターン（パッドと同程度の大きさの幅広パターン、衝撃緩衝パターンなど）を設けないので、第５配線層Ｍ５においてパッドＰＤのプローブ接触領域ＰＡの直下の導体パターンの配置禁止領域の近くまで第５配線５Ｆを配置できる。これらにより、第５配線層Ｍ５における第５配線５Ｆの配置の自由度を向上させることができる。したがって、半導体チップの配線設計を容易にすることができる。また、配線の迂回配置を少なくできるので、チップサイズを縮小することができる。

また、上記クラックＣＬＫを抑制または防止できるので、上記クラックＣＬＫに起因してワイヤ（またはバンプ）が剥離してしまう問題も抑制または防止することができる。このため、半導体装置の歩留まりおよび信頼性を向上させることができる。

また、半導体装置の電気的特性試験において、上記クラックＣＬＫの抑制または防止のためにプローブの針圧を下げる必要がないので、プローブとパッドとの接触抵抗を低減でき、半導体装置の電気的特性の測定精度を向上させることができる。このため、半導体装置の信頼性を向上させることができる。

また、本実施の形態１では、上記最上の配線層ＭＨの直下の第５配線層Ｍ５のさらに直下の第４配線層Ｍ４において、パッドＰＤの上記プローブ接触領域ＰＡ（プローブ痕）の直下には、幅が２μｍよりも大きい導体パターン（配線５Ｅａ、ダミー配線ＤＬおよびプラグ）は形成されていないようにすることが好ましい。そして、この第４配線層Ｍ４において、パッドＰＤの上記プローブ接触領域ＰＡの直下には、幅が２μｍ以下の導体パターン（配線５Ｅｂ、ダミー配線ＤＬおよびプラグ）が配置（形成）されるようにする。図６では、第４配線層Ｍ４において、パッドＰＤのプローブ接触領域ＰＡの直下には、２μｍ以下の幅（配線幅）を有する配線５Ｅｂが配置されているが、２μｍよりも大きな幅（配線幅）を有する配線５Ｅａは、パッドＰＤのプローブ接触領域ＰＡの直下には配置されず、プローブ接触領域ＰＡの直下以外の領域に配置している。

第４配線５Ｅは第５配線５ＦよりもパッドＰＤからの距離が遠いため、第５配線５Ｆより塑性変形しにくいが、それでもプローブの針圧が高ければ塑性変形し、絶縁膜中にクラックを生じる可能性がある。このため、上述のように、第４配線層Ｍ４において、パッドＰＤのプローブ接触領域ＰＡの直下に配置される導体パターン（第４配線５Ｅ）の幅を２μｍ以下に制限することで、この塑性変形が更に抑制され、より高い針圧でプローブをパッドＰＤに接触させることができるようになり、試験（プローブ検査）をより安定化することができる。このことは、以下の実施の形態４，１６でも同様である。

次に、本実施の形態１の半導体装置の製造方法を図１０〜図１５により説明する。なお、図１０〜図１５は図１〜図４で説明した半導体装置の製造工程中の基板１の上記内部領域（左側）と上記パッド配置領域（右側）の断面図を示している。

まず、図１０に示すように、厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有する基板１（この段階では半導体ウエハと称する平面円形状の半導体薄板）を用意する。

続いて、基板１の主面に、溝型の分離部２を形成した後、その分離部２で囲まれた活性領域に複数の素子（例えばＭＩＳ・ＦＥＴＱ）を形成する。

その後、基板１の主面上に複数の配線層を形成する。この配線層の形成方法を図１１〜図１５により説明する。図１１は第４配線層Ｍ４までが形成されている状態を示している。ここでは、第１配線層Ｍ１から第５配線層Ｍ５の形成方法は同じなので、第５配線層Ｍ５の形成方法を例にして第１配線層Ｍ１から第５配線層Ｍ５の形成方法を説明する。

すなわち、図１１に示すように、第４配線層Ｍ４の絶縁膜３Ｄ上に、第５配線層Ｍ５の絶縁膜４Ｄ，３Ｃ，３ＤをＣＶＤ（Chemical Vapor Deposition）法（低誘電率膜がある場合は塗布法等を用いる場合もある）により下層から順に堆積する。続いて、図１２に示すように、第５配線層Ｍ５の絶縁膜３Ｄの配線形成領域に配線溝ＬＶを形成し、第５配線層Ｍ５の絶縁膜３Ｃ，４Ｄに配線溝ＬＶの底部から第４配線５Ｅの上面に達するスルーホールＴＨを、フォトリソグラフィ処理およびドライエッチング処理により形成する。フォトリソグラフィ処理は、フォトレジスト膜の塗布、露光および現像のような一連の処理をいう。

この時、絶縁膜３Ｃ，３Ｄと絶縁膜４Ｄとのエッチング選択比を大きくする。これにより、絶縁膜３Ｄ，３Ｃのエッチング時には、絶縁膜４Ｄをエッチングストッパとして機能させ、絶縁膜４Ｄのエッチング時には絶縁膜３Ｄ，３Ｃがエッチングされないようにする。

また、本実施の形態１においては、第５配線層Ｍ５において、プローブ接触領域ＰＡ下に、配線溝ＬＶやスルーホールＴＨを形成しない。

その後、図１３に示すように、基板１の主面上に導体膜５を配線溝ＬＶおよびスルーホールＴＨを埋め込むように堆積する。導体膜５は、上記バリアメタル膜ＢＭ１および上記主配線部材ＭＭ１を下層から順に堆積したものである。バリアメタル膜ＢＭ１はスパッタリング法等により堆積する。主配線部材ＭＭ１は、スパッタリング法およびメッキ法等により堆積する。すなわち、最初、例えば銅により形成される薄いシード層をスパッタリング法等により堆積した後、そのシード層上に、例えば銅により形成される導体膜をメッキ法等により堆積することで形成される。

次いで、導体膜５において配線溝ＬＶおよびスルーホールＴＨの外部の部分を化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法により除去することにより、図１４に示すように、配線溝ＬＶおよびスルーホールＴＨ内に導体膜５により形成される第５配線５Ｆを形成する。

本実施の形態１においては、最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記プローブ接触領域ＰＡの直下には、第５配線５Ｆおよびプラグ６Ｃが形成されていない。

なお、最下配線５Ａは、シングルダマシン技術で形成するが、基本的な形成工程は第１配線５Ｂから第５配線５Ｆの形成方法と同じである。

続いて、図１５に示すように、基板１の主面上に、第５配線層Ｍ５の絶縁膜３Ｄおよび第５配線５Ｆの上面を覆うように、絶縁膜４Ｄ，３Ｅを下層から順にＣＶＤ法等により堆積した後、絶縁膜３Ｅ，４ＤにスルーホールＴＨを形成し、その内部に第５配線５Ｆと同様にしてプラグ６Ｃを形成する。

その後、基板１の主面上に、最上の配線層ＭＨの絶縁膜３Ｅおよびプラグ６Ｃの上面を覆うように上記バリアメタル膜ＢＭ２、上記主配線部材ＭＭ２および上記バリアメタル膜ＢＭ３をスパッタリング法等により下層から順に堆積した後、この積層導体膜をフォトリソグラフィ処理およびエッチング処理によりパターニングすることにより、最上配線（第１導体パターン）５Ｇおよびパッド（第１導体パターン、外部端子）ＰＤを同工程時に形成する。

次いで、基板１の主面上に、最上配線５ＧおよびパッドＰＤを覆うように、酸化シリコン膜、窒化シリコン膜を下層から順にＣＶＤ法等により堆積し、さらにその上にポリイミド樹脂膜を塗布法等により堆積して絶縁膜３Ｆを形成した後、絶縁膜３ＦにパッドＰＤの一部が露出するような開口部Ｓを形成する。この時、開口部Ｓから露出するパッドＰＤの最上のバリアメタル膜ＢＭ３部分も除去する。

続いて、基板１主面の複数の半導体チップの各々の複数のパッドＰＤにプローブＰＲＢを接触させて、基板１の複数の半導体チップの電気的特性を検査する。この時、本実施の形態１においては、最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記プローブ接触領域ＰＡの直下には、あえて導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）を設けないようにしていることにより、プローブＰＲＢからの荷重に起因してパッドＰＤの直下の絶縁膜にクラックが発生する不具合を抑制または防止することができる。この結果、半導体装置の歩留まりおよび信頼性を向上させることができる。

その後、基板１に対してダイシング処理を施すことにより、基板１から個々の半導体チップを切り出す。その後、半導体チップのパッドＰＤのワイヤ接合領域ＷＡにワイヤを接合する（パッドＰＤにバンプを接合する場合は半導体チップを半導体ウエハから切り出す前に行う）。その後、封止工程を経て半導体装置を製造する。

図１６および図１７は本実施の形態１の半導体装置の半導体チップの変形例を示す要部平面図であり、それぞれ上記図５および図６に対応するものである。すなわち、図１６には、パッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトの例が示され、図１７には、パッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトの例が示されている。また、図１６および図１７には、パッドＰＤ、開口部形成領域ＳＡおよびプローブ接触領域ＰＡの位置が点線で示されている。

図１６および図１７に示される本実施の形態１の変形例では、上記図１〜図６の場合よりもプローブ接触領域ＰＡの平面寸法（面積）を大きくしている。例えば、開口部形成領域ＳＡの約半分（図１６では開口部形成領域ＳＡの右半分）をプローブ接触領域ＰＡとしている。他の構成は上記図１〜図６の場合と同様である。従って、図１６および図１７に示される変形例の場合も、上記図１〜図６の場合と同様に、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記プローブ接触領域ＰＡ（プローブ痕）の直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。

図１６および図１７に示される本実施の形態１の変形例では、プローブ接触領域ＰＡの平面寸法（面積）を大きくしたことにより、プローブの位置合わせのずれに対するマージンを得ることができる。

（実施の形態２）
図１８の左側は本実施の形態２の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。また、図１９および図２０は本実施の形態２の半導体装置の半導体チップを示す要部平面図であり、それぞれ上記図５および図６に対応するものである。すなわち、図１９には、パッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトの例が示され、図２０には、パッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトの例が示されている。また、図１９および図２０には、パッドＰＤ、開口部形成領域ＳＡ、プローブ接触領域ＰＡおよびワイヤ接合領域ＷＡの位置が点線で示され、ワイヤ内包領域ＰＷＡの位置が一点鎖線で示されている。

図１８〜図２０からも分かるように、本実施の形態２においては、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記ワイヤ内包領域ＰＷＡ（プローブ接触領域ＰＡとワイヤ接合領域ＷＡとを含む領域）の直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。

上記第５配線層Ｍ５において、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下以外の領域には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されている。すなわち、第５配線層Ｍ５において、ワイヤ内包領域ＰＷＡの直下以外の領域に、第５配線５Ｆおよびダミー配線ＤＬからなる導体パターンが、好ましくは、まんべんなく配置されている。なお、本実施の形態２においては、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下でも、最下の配線層ＭＬ〜第４配線層Ｍ４には、導体パターン（配線、ダミー配線、プラグ）が形成されている。

このような本実施の形態２によれば、前記実施の形態１と同様の効果を得ることができる他、以下の効果を得ることができる。

まず、図２１および図２２により本発明者が見出した課題について説明する。この図２１および図２２は本発明者が検討した半導体チップの要部断面図を示している。

この図２１および図２２では、最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤのワイヤ内包領域ＰＷＡの直下にも、複数の第５配線５Ｆが形成されている。この第５配線５Ｆは、上記したように銅を主配線部材ＭＭ２とする埋込配線により形成されている。

この場合、図２１に示すように、パッドＰＤにワイヤＷＲ（またはバンプ）を接合した際あるいはワイヤＷＲ（またはバンプ）の接合状態を検査した際に加わる矢印Ｄ，Ｅで示すような力によって、パッドＰＤのワイヤ接合領域ＷＡ直下の第５配線５Ｆが塑性変形する。これにより、第５配線５Ｆの境界（エッジ）Ｃに応力が集中する。さらに、図２２に示すように、応力解放のためにクラックＣＬＫが生じ、ワイヤＷＲ（またはバンプ）が剥離する問題がある。

これに対して、本実施の形態２においては、図１８および図１９に示したように、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下には、あえて導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）を設けないようにしている。

すなわち、第５配線層Ｍ５において、パッドＰＤのワイヤ内包領域ＰＷＡの直下には、導体パターン（パッドと同程度の大きさの幅広パターン）が存在せず酸化シリコンのような絶縁膜のみが形成されているので塑性変形し難く、絶縁膜にクラックが生じ難くなる。また、第５配線層Ｍ５において、パッドＰＤのワイヤ内包領域ＰＷＡの直下には、導体パターンの境界（エッジ）が存在しないので、導体パターンの境界（エッジ）への応力集中に起因する絶縁膜のクラックも生じない。

したがって、ワイヤＷＲ（またはバンプ）の接合時または接合検査時にパッドＰＤに加わる外力によりパッドＰＤ下の絶縁膜にクラックＣＬＫが生じるのを抑制または防止することができるので、上記クラックＣＬＫに起因してワイヤＷＲ（またはバンプ）が剥離してしまう問題も抑制または防止することができる。このため、半導体装置の歩留まりおよび信頼性を向上させることができる。

また、第５配線層Ｍ５においてパッドＰＤ下の導体パターンの配置禁止領域が前記実施の形態１に比べて広くなったものの、第５配線層Ｍ５においてパッドＰＤのワイヤ内包領域ＰＷＡの直下にダマシン法で形成される幅広の導体パターン（パッドと同程度の大きさの幅広パターン、衝撃緩衝パターン）を設けないので、第５配線層Ｍ５においてワイヤ内包領域ＰＷＡの直下の導体パターンの配置禁止領域の近くまで第５配線５Ｆを配置できる。このため、パッドＰＤ下にダマシン法により形成される幅広の第５配線５Ｆ（パッドと同程度の大きさの幅広パターン）を配置する場合に比べて、第５配線層Ｍ５における第５配線５Ｆの配置の自由度を向上させることができる。したがって、パッドＰＤ下にダマシン法により形成される幅広の第５配線５Ｆ（パッドと同程度の大きさの幅広パターン）を配置する場合に比べて、半導体チップの配線設計を容易にすることができる。また、パッドＰＤ下にダマシン法により形成される幅広の第５配線５Ｆ（パッドと同程度の大きさの幅広パターン）を配置する場合に比べて、配線の迂回配置を少なくできるので、チップサイズを縮小することができる。

また、本実施の形態２では、上記最上の配線層ＭＨの直下の第５配線層Ｍ５のさらに直下の第４配線層Ｍ４において、パッドＰＤの上記ワイヤ内包領域ＰＷＡ（プローブ接触領域ＰＡとワイヤ接合領域ＷＡとを含む領域）の直下には、幅が２μｍよりも大きい導体パターン（配線５Ｅａ、ダミー配線ＤＬおよびプラグ）は形成されていないようにすることが好ましい。そして、この第４配線層Ｍ４において、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下には、幅が２μｍ以下の導体パターン（配線５Ｅｂ、ダミー配線ＤＬおよびプラグ）が配置（形成）されるようにする。図２０では、第４配線層Ｍ４において、パッドＰＤのワイヤ内包領域ＰＷＡの直下には、２μｍ以下の幅（配線幅）を有する配線５Ｅｂが配置されているが、２μｍよりも大きな幅（配線幅）を有する配線５Ｅａは、パッドＰＤのワイヤ内包領域ＰＷＡの直下には配置されず、ワイヤ内包領域ＰＷＡの直下以外の領域に配置している。

第４配線５Ｅは第５配線５ＦよりもパッドＰＤからの距離が遠いため、第５配線５Ｆより塑性変形しにくいが、それでもプローブの針圧が高ければ塑性変形し、絶縁膜中にクラックを生じる可能性がある。このため、上述のように、第４配線層Ｍ４において、パッドＰＤのワイヤ内包領域ＰＷＡの直下に配置される導体パターン（第４配線５Ｅ）の幅を２μｍ以下に制限することで、この塑性変形が更に抑制され、より高い針圧でプローブをパッドＰＤに接触させることができるようになり、試験（プローブ検査）をより安定化することができる。このことは、以下の実施の形態５でも同様である。

図２３は本実施の形態２の半導体装置の半導体チップの変形例を示す要部平面図であり、上記図１９に対応するものである。すなわち、図２３には、パッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトの例が示されている。

図２３に示される本実施の形態２の変形例では、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとを、少なくとも一部が重なる（平面的に重なる）ように配置している。他の構成は上記図１８〜図２０の場合と同様である。従って、図２３に示される本実施の形態２の変形例の場合も、上記図１８〜図２０の場合と同様に、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤのワイヤ内包領域ＰＷＡ（プローブ接触領域ＰＡとワイヤ接合領域ＷＡとを含む領域）の直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。

本実施の形態２の形態のように、パッドＰＤのワイヤ内包領域ＰＷＡ（プローブ接触領域ＰＡとワイヤ接合領域ＷＡとを含む領域）の直下に、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）を形成していない場合には、図２３に示される変形例のように、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとを、少なくとも一部で重なる（平面的に重なる）ように配置することもできる。これにより、両者の重なり領域を設けた分だけ、ワイヤ内包領域ＰＷＡの平面寸法（面積）を小さくすることができ、それによって、開口部形成領域ＳＡおよびパッドＰＤの平面寸法（面積）を小さくすることができる。このため、半導体チップの平面寸法（面積）を縮小することができる。また、プローブ接触領域ＰＡにプローブによるクラックが生じないため、パッケージ後の熱ストレスにより、ワイヤボンドやバンプが力を受け、プローブ接触領域ＰＡのクラック部分を起点としてパッド部が剥離して断線を生じる問題は生じない。

（実施の形態３）
図２４の左側は本実施の形態３の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。また、図２５および図２６は本実施の形態３の半導体装置の半導体チップを示す要部平面図であり、それぞれ上記図５および図６に対応するものである。すなわち、図２５には、パッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトの例が示され、図２６には、パッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトの例が示されている。また、図２５および図２６には、パッドＰＤ、開口部形成領域ＳＡおよびプローブ接触領域ＰＡの位置が点線で示されている。

図２４〜図２６からも分かるように、本実施の形態３においては、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記開口部形成領域ＳＡ（ワイヤ内包領域ＰＷＡを含む領域）の直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。

上記第５配線層Ｍ５において、パッドＰＤの上記開口部形成領域ＳＡの直下以外の領域には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されている。すなわち、第５配線層Ｍ５において、開口部形成領域ＳＡの直下以外の領域に、第５配線５Ｆおよびダミー配線ＤＬからなる導体パターンが、好ましくは、まんべんなく配置されている。なお、本実施の形態３においては、パッドＰＤの上記開口部形成領域ＳＡの直下でも、最下の配線層ＭＬ〜第４配線層Ｍ４には、導体パターン（配線、ダミー配線、プラグ）が形成されている。

このような本実施の形態３によれば、前記実施の形態１，２と同様の効果を得ることができる。

また、本実施の形態３では、上記最上の配線層ＭＨの直下の第５配線層Ｍ５のさらに直下の第４配線層Ｍ４において、パッドＰＤの上記開口部形成領域ＳＡ（ワイヤ内包領域ＰＷＡを含む領域）の直下には、幅が２μｍよりも大きい導体パターン（配線５Ｅａ、ダミー配線ＤＬおよびプラグ）は形成されていないようにすることが好ましい。そして、この第４配線層Ｍ４において、パッドＰＤの上記開口部形成領域ＳＡの直下には、幅が２μｍ以下の導体パターン（配線５Ｅｂ、ダミー配線ＤＬおよびプラグ）が配置（形成）されるようにする。図２６では、第４配線層Ｍ４において、パッドＰＤの開口部形成領域ＳＡの直下には、２μｍ以下の幅（配線幅）を有する配線５Ｅｂが配置されているが、２μｍよりも大きな幅（配線幅）を有する配線５Ｅａは、パッドＰＤの開口部形成領域ＳＡの直下には配置されず、開口部形成領域ＳＡの直下以外の領域に配置している。

第４配線５Ｅは第５配線５ＦよりもパッドＰＤからの距離が遠いため、第５配線５Ｆより塑性変形しにくいが、それでもプローブの針圧が高ければ塑性変形し、絶縁膜中にクラックを生じる可能性がある。このため、上述のように、第４配線層Ｍ４において、パッドＰＤの開口部形成領域ＳＡの直下に配置される導体パターン（第４配線５Ｅ）の幅を２μｍ以下に制限することで、この塑性変形が更に抑制され、より高い針圧でプローブをパッドＰＤに接触させることができるようになり、試験（プローブ検査）をより安定化することができる。このことは、以下の実施の形態６でも同様である。

また、本実施の形態３の変形例として、上記実施の形態２の変形例（図２３）のように、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとを、少なくとも一部が重なる（平面的に重なる）ように配置することもできる。これにより、パッドＰＤの平面寸法（面積）を縮小でき、半導体チップの平面寸法（面積）を縮小することができる。

（実施の形態４）
図２７の左側は本実施の形態４の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図、図２８は図２７の半導体チップのパッド配置領域の最上の配線層の要部拡大断面図である。

なお、本実施の形態４におけるパッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）および第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトは、上記実施の形態１（図５および図６）とほぼ同様であるので、ここではその図示を省略する。

本実施の形態４においては、前記実施の形態１と同様に、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記プローブ接触領域ＰＡ（プローブ痕）の直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。これにより、前記実施の形態１と同様の効果を得ることができる。

また、本実施の形態４においては、パッドＰＤのプローブ接触領域ＰＡ（プローブ痕）の直下に、断面凹状の導体パターン（第２導体パターン）６ＭがパッドＰＤの下面に接触した状態で形成されている。すなわち、本実施の形態４においては、最上の配線層ＭＨの絶縁膜３Ｅ，４Ｄにおいて上記プローブ接触領域ＰＡには、大きな孔ＴＨＡが形成されており、その孔ＴＨＡ内に、上記した断面凹状の導体パターン６Ｍと、パッドＰＤの導体膜の一部分とが下層から順に堆積（埋設）されている。

導体パターン６Ｍの構成は、上記プラグ６Ａ，６Ｃと同じである。すなわち、導体パターン６Ｍは、図２８に示すように、主配線部材ＭＭ０と、バリアメタル膜ＢＭ０とを有している。この導体パターン６Ｍの主配線部材ＭＭ０は、例えばタングステン（Ｗ）のような高融点金属により形成されている。ここでの主配線部材ＭＭ０の厚さは、例えば４００ｎｍ程度である。この導体パターン６Ｍの主配線部材ＭＭ０の上面は、上記パッドＰＤのバリアメタル膜ＢＭ２に接している。

バリアメタル膜ＢＭ０は、主配線部材ＭＭ０と、その外周（側面側および底面側）の絶縁膜との間に、その各々の部材に接した状態で設けられている。このバリアメタル膜ＢＭ０は、タングステンの成長のきっかけとなる機能、配線と絶縁膜との密着性を向上させる機能を有している。

また、バリアメタル膜ＢＭ０は、その厚さが主配線部材ＭＭ０よりも薄く形成されており、例えばチタン（Ｔｉ）膜とその上の窒化チタン（ＴｉＮ）膜との積層膜により形成されている。チタン膜は絶縁膜に接し、窒化チタン膜は主配線部材ＭＭ０と接している。ここでのバリアメタル膜ＢＭ０の厚さは、例えば６０ｎｍ程度である。

導体パターン６Ｍの材料としては、例えばタングステン、チタン、タンタルのような高融点金属、窒化タングステン、窒化チタンまたは窒化タンタルのような高融点金属窒化物またはこれらの材料のうち選択された２以上の材料の積層体により形成しても良い。

このタングステンやチタンは、その弾性率がそれぞれ４００ＧＰａ、６００ＧＰａと、酸化シリコンの弾性率７０ＧＰａに対して２倍以上である。しかも、タングステンやチタンのような高融点金属は、アルミニウムや銅よりも塑性変形し難い。

このように、本実施の形態４においては、パッドＰＤのプローブ接触領域ＰＡの直下に、断面凹状の導体パターン６Ｍを設けたことにより、プローブＰＲＢをパッドＰＤに押し当てた時にプローブ接触領域ＰＡの直下の絶縁膜に加わる応力を分散することができるので、さらに絶縁膜のクラック抑制または防止効果を向上させることができる。

また、上記孔ＴＨＡの形成範囲（平面位置および平面寸法）はプローブ接触領域ＰＡの平面範囲（平面位置および平面寸法）と同じである。このため、導体パターン６Ｍの形成範囲（平面位置および平面寸法）も、プローブ接触領域ＰＡの平面範囲（平面位置および平面寸法）と同じである。すなわち、導体パターン６Ｍは、プローブ接触領域ＰＡ内において境界（エッジ）を有しないようにパターン形成されている。したがって、パッドＰＤのプローブ接触領域ＰＡの直下に導体パターン６Ｍを設けたからといって、導体パターンの境界（エッジ）への応力集中に起因する絶縁膜のクラックも生じない。

これらにより、プローブ検査の際にパッドＰＤに加わる外力によりパッドＰＤ下の絶縁膜にクラックＣＬＫが生じるのをさらに抑制または防止することができるため、半導体装置の歩留まりおよび信頼性をさらに向上させることができる。

また、孔ＴＨＡの平面寸法は、同一配線層（最上の配線層ＭＨ）のスルーホールＴＨの平面寸法よりも大きく、導体パターン６Ｍが孔ＴＨＡ内を完全に埋め尽くしてしまうことのないように導体パターン６Ｍの厚さの２倍よりも大きい。これにより、導体パターン６Ｍは、孔ＴＨＡ内を埋め尽くすことなく、孔ＴＨＡの内側面および底面の絶縁膜３Ｅ，４Ｄを覆うように断面凹状に形成されている。すなわち、導体パターン６Ｍは、孔ＴＨＡの内側面に沿って被着されている部分と、孔ＴＨＡの底面に沿って被着されている部分とを有しており、その各々の部分の接続部であってパッドＰＤの構成材料が接する側に角が形成されている。このような構成にする理由を図２９により説明する。

図２９は本発明者が検討した半導体装置の最上の配線層のパッド配置部分の断面図を示している。この図２９に示すように、孔ＴＨＡ内を導体膜６で埋め尽くすことも考えられる。導体膜６の材料は導体パターン６Ｍと同じである。しかし、パッドＰＤおよび最上配線５Ｇとその直下の第５配線５Ｆとの間の絶縁膜３Ｅ，４Ｄの総厚は、パッドＰＤおよび最上配線５Ｇと第５配線５Ｆとの間の容量増大を防ぐために、例えば６００ｎｍ以上の厚さになっている。すなわち、孔ＴＨＡの深さが６００ｎｍ以上になっている。このため、孔ＴＨＡを導体膜６で埋め尽くすと導体膜６が厚くなりすぎて導体膜６がそれ自体の応力（矢印Ｆ）によって剥がれてしまうおそれがある。

これに対して、本実施の形態４においては、導体パターン６Ｍが孔ＴＨＡ内を埋め尽くすことなく、孔ＴＨＡの内側面および底面の絶縁膜３Ｅ，４Ｄを覆うように断面凹状に形成されているため、導体パターン６Ｍに大きな応力が加わらない。また、導体パターン６Ｍは図２９の応力（矢印Ｆ）の方向に沿って連続性を持たない断面形状に形成されている。すなわち、図２９の応力（矢印Ｆ）を分断するような断面形状に形成されている。これらにより、導体パターン６Ｍの剥離を防止できる。

本発明者の検討によれば、導体パターン６Ｍがそれ自体の応力で剥がれないようにするには、導体パターンの厚さを、例えば５００ｎｍ以下とすれば良いことが分かっている。ただし、導体パターン６Ｍが薄すぎると、上記プローブ接触領域ＰＡ下の絶縁膜のクラックを抑制または防止するのに充分な効果を得ることができない。本発明者の検討によれば、上記のようなパッドＰＤのプローブ接触領域ＰＡ下の絶縁膜のクラックを抑制または防止するのに充分な効果を得るには、導体パターン６Ｍの厚さを、上記パッドＰＤのバリアメタル膜ＢＭ２，ＢＭ３の厚さよりも厚く、例えば２００ｎｍ以上にすることが好ましいことが分かっている。したがって、本実施の形態４において、導体パターン６Ｍの厚さｈ１は、例えば２００ｎｍ〜５００ｎｍが好ましい。なお、孔ＴＨＡの深さが６００ｎｍ以上なので、導体パターン６Ｍの外周部の厚さｈ２は、例えば６００ｎｍ以上である。

また、本実施の形態４においては、導体パターン６Ｍが断面凹状に形成され、その凹部内にパッドＰＤの導体膜の一部が導体パターン６Ｍに接した状態で埋め込まれている。このため、導体パターン６ＭとパッドＰＤとの接触面積を向上させることができる等により、導体パターン６ＭとパッドＰＤとの密着性を向上させることができる。

本実施の形態４の変形例として、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記ワイヤ内包領域ＰＷＡまたは開口部形成領域ＳＡの直下に、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）を設けないようにしても良い。

次に、本実施の形態４の半導体装置の製造方法を図３０〜図３３により説明する。なお、図３０〜図３３は図２７および図２８で説明した半導体装置の製造工程中の基板１の上記内部領域（左側）と上記パッド配置領域（右側）の断面図を示している。

まず、前記実施の形態１の図１０〜図１４で説明したのと同じ工程を経て、図３０に示すように、基板１（この段階では半導体ウエハと称する平面円形状の半導体薄板）の主面上に複数の配線層を形成する。図３０では第５配線層Ｍ５までが形成された段階を示している。

続いて、図３１に示すように、第５配線層Ｍ５の絶縁膜３Ｄおよび第５配線５Ｆの上面上に、絶縁膜４Ｄ，３Ｅを下層から順にＣＶＤ法等により堆積した後、その絶縁膜４Ｄ，３ＥにスルーホールＴＨおよび孔ＴＨＡをフォトリソグラフィ処理およびドライエッチング処理により同工程時に形成する。

孔ＴＨＡの平面寸法は、スルーホールＴＨの平面寸法よりも大きい。孔ＴＨＡの底面からは第５配線層Ｍ５の絶縁膜３Ｄの上面が露出されている。スルーホールＴＨの底部からは第５配線５Ｆの上面の一部が露出されている。

スルーホールＴＨおよび孔ＴＨＡを形成する際には、まずレジストパターンをエッチングマスクとして絶縁膜３Ｅをエッチングするが、このエッチングでは絶縁膜４Ｄがエッチングされないようにする。次いでレジストパターンを除去した後に、絶縁膜４Ｄをエッチングする（この際、絶縁膜３Ｅがエッチングマスクとして機能する）。これにより、レジスト除去のための酸素プラズマ処理で第５層配線５Ｆが酸化するのを防止することができる。

その後、図３２に示すように、基板１の主面上に導体膜６を第５配線層Ｍ５の絶縁膜３Ｅ上に堆積する。導体膜６は、上記バリアメタル膜ＢＭ０および上記主配線部材ＭＭ０を下層から順に堆積したものである。バリアメタル膜ＢＭ０はスパッタリング法等により堆積する。主配線部材ＭＭ０はＣＶＤ法等により堆積する。

スルーホールＴＨの平面寸法は、導体膜６の厚さの２倍またはそれよりも小さいが、孔ＴＨＡの平面寸法は、導体膜６の厚さの２倍よりも大きい。このため、スルーホールＴＨは導体膜６により埋め込まれるが、孔ＴＨＡは導体膜６により完全に埋め込まれてしまうことはない。

次いで、導体膜６においてスルーホールＴＨおよび孔ＴＨＡの外部の部分をＣＭＰ法により除去することにより、図３３に示すように、スルーホールＴＨ内に導体膜６により形成されるプラグ６Ｃを形成するとともに、孔ＴＨＡ内に導体膜６により形成される導体パターン（第２導体パターン）６Ｍを形成する。

これ以降は前記実施の形態１と同様である。すなわち、最上の配線層ＭＨに図２７に示した最上配線５ＧおよびパッドＰＤを同工程時に形成する。続いて、最上配線５ＧおよびパッドＰＤを覆うように、絶縁膜３Ｆを形成した後、絶縁膜３ＦにパッドＰＤの一部が露出するような開口部Ｓを形成する。

その後、基板１主面の複数の半導体チップの各々の複数のパッドＰＤにプローブＰＲＢを接触させて、基板１の複数の半導体チップの電気的特性を検査する。この時、本実施の形態４においても、上記したようにパッドＰＤの直下の絶縁膜にクラックが発生する不具合を抑制または防止することができるため、半導体装置の歩留まりおよび信頼性を向上させることができる。

その後、基板１に対してダイシング処理を施し、基板１から個々の半導体チップを切り出した後、半導体チップのパッドＰＤにワイヤを接合し、封止工程を経て半導体装置を製造する。なお、パッドＰＤにバンプを接合する場合は、プローブ検査後に、半導体ウエハ内のチップ形成領域のパッドにバンプを接合し、その後、ダイシング処理を施す。

（実施の形態５）
図３４の左側は本実施の形態５の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。

なお、本実施の形態５におけるパッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）および第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトは、上記実施の形態２（図１９および図２０）とほぼ同様であるので、ここではその図示を省略する。

本実施の形態５においては、前記実施の形態２と同様に、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。これにより、前記実施の形態２と同様の効果を得ることができる。

また、本実施の形態５においては、パッドＰＤのワイヤ内包領域ＰＷＡの直下に、断面凹状の導体パターン６ＭがパッドＰＤの下面に接触した状態で形成されている。すなわち、本実施の形態５においては、最上の配線層ＭＨの絶縁膜３Ｅ，４Ｄにおいて上記プローブ接触領域ＰＡよりも広い範囲のワイヤ内包領域ＰＷＡには、大きな孔ＴＨＡが形成されており、その孔ＴＨＡ内に、上記した断面凹状の導体パターン６Ｍと、パッドＰＤの導体膜の一部分とが下層から順に堆積（埋設）されている。

また、本実施の形態５の孔ＴＨＡおよび導体パターン６Ｍの構成および形成方法は、平面寸法を除いて、前記実施の形態４で説明したのと同じである。本実施の形態５の場合、孔ＴＨＡおよび導体パターン６Ｍの形成範囲（平面位置および平面寸法）は、ワイヤ内包領域ＰＷＡの平面範囲（平面位置および平面寸法）と同じである。すなわち、導体パターン６Ｍは、ワイヤ内包領域ＰＷＡ内において境界（エッジ）を有しないようにパターン形成されている。したがって、パッドＰＤのワイヤ内包領域ＰＷＡの直下に導体パターン６Ｍを設けたからといって、導体パターンの境界（エッジ）への応力集中に起因する絶縁膜のクラックも生じない。

このような本実施の形態５によれば、前記実施の形態４の場合よりも、パッドＰＤ下の絶縁膜にクラックＣＬＫが生じるのをさらに抑制または防止することができるため、半導体装置の歩留まりおよび信頼性をさらに向上させることができる。これ以外は、前記実施の形態４と同様の効果を得ることができる。

本実施の形態５の変形例として、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記開口部形成領域ＳＡの直下に、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）を設けないようにしても良い。

また、本実施の形態５の変形例として、上記実施の形態２の変形例（図２３）のように、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとを、少なくとも一部が重なる（平面的に重なる）ように配置することもできる。これにより、パッドＰＤの平面寸法（面積）を縮小でき、半導体チップの平面寸法（面積）を縮小することができる。

（実施の形態６）
図３５の左側は本実施の形態６の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。

なお、本実施の形態６におけるパッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）および第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトは、上記実施の形態３（図２５および図２６）とほぼ同様であるので、ここではその図示を省略する。

本実施の形態６においては、前記実施の形態３と同様に、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記開口部形成領域ＳＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。これにより、前記実施の形態３と同様の効果を得ることができる。

また、本実施の形態６においては、パッドＰＤの開口部形成領域ＳＡの直下に、断面凹状の導体パターン６ＭがパッドＰＤの下面に接触した状態で形成されている。すなわち、本実施の形態６においては、最上の配線層ＭＨの絶縁膜３Ｅ，４Ｄにおいて上記プローブ接触領域ＰＡおよびワイヤ内包領域ＰＷＡよりも広い範囲の開口部形成領域ＳＡには、大きな孔ＴＨＡが形成されており、その孔ＴＨＡ内に、上記した断面凹状の導体パターン６Ｍと、パッドＰＤの導体膜の一部分とが下層から順に堆積（埋設）されている。

また、本実施の形態６の孔ＴＨＡおよび導体パターン６Ｍの構成および形成方法は、平面寸法を除いて、前記実施の形態４，５で説明したのと同じである。本実施の形態６の場合、孔ＴＨＡおよび導体パターン６Ｍの形成範囲（平面位置および平面寸法）は、開口部形成領域ＳＡの平面範囲（平面位置および平面寸法）と同じである。すなわち、導体パターン６Ｍは、開口部形成領域ＳＡ内において境界（エッジ）を有しないようにパターン形成されている。したがって、パッドＰＤの開口部形成領域ＳＡの直下に導体パターン６Ｍを設けたからといって、導体パターンの境界（エッジ）への応力集中に起因する絶縁膜のクラックも生じない。

このような本実施の形態６によれば、前記実施の形態５の場合よりも、パッドＰＤ下の絶縁膜にクラックＣＬＫが生じるのをさらに抑制または防止することができるため、半導体装置の歩留まりおよび信頼性をさらに向上させることができる。これ以外は、前記実施の形態４，５と同様の効果を得ることができる。

また、本実施の形態６の変形例として、上記実施の形態２の変形例（図２３）のように、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとを、少なくとも一部が重なる（平面的に重なる）ように配置することもできる。これにより、パッドＰＤの平面寸法（面積）を縮小でき、半導体チップの平面寸法（面積）を縮小することができる。

（実施の形態７）
図３６の左側は本実施の形態７の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。また、図３７および図３８は本実施の形態７の半導体装置の半導体チップを示す要部平面図であり、それぞれ上記図５および図６に対応するものである。すなわち、図３７には、パッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトの例が示され、図３８には、パッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトの例が示されている。また、図３７および図３８には、パッドＰＤ、開口部形成領域ＳＡおよびプローブ接触領域ＰＡの位置が点線で示されている。

本実施の形態７においては、パッドＰＤの下方に素子が形成されておらず、溝型の分離部２が形成されている。この場合、素子がある領域と素子が無い領域とで段差が生じてしまうのを防ぐため（すなわち、各配線層の平坦性を確保するため）、特にパッドＰＤの下方の各配線層にダミー配線ＤＬを設ける必要がある。ダミー配線ＤＬは、一般に同層の配線と同工程時に形成されているが、集積回路自体の構成には無関係な導体パターンで形成されている。ダミー配線ＤＬは、配線が配置されていない領域にまんべんなく配置されている。

ただし、本実施の形態７においても、前記実施の形態１と同様に、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記プローブ接触領域ＰＡ（プローブ痕）の直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。ここで、最上の配線層ＭＨの最小加工寸法は、第５配線層Ｍ５以下の配線層の最小加工寸法に比べて大きく、リソグラフィーの焦点深度が大きいので、第５配線層Ｍ５中のダミー配線ＤＬを部分的に無くしたとしても平坦性の劣化を許容できる。

また、第５配線層Ｍ５において、プローブ接触領域ＰＡの直下以外の領域には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されている。すなわち、第５配線層Ｍ５において、プローブ接触領域ＰＡの直下以外の領域に、第５配線５Ｆおよびダミー配線ＤＬからなる導体パターンが、好ましくは、まんべんなく配置されている。

また、パッドＰＤの上記プローブ接触領域ＰＡの直下であっても、第４配線層Ｍ４とそれよりも下層の配線層にはダミー配線ＤＬが配置されており、各配線層の平坦性が確保されている。これ以外の構成は前記実施の形態１と同様である。

図３９は、本発明者が検討した他の比較例の半導体チップの要部平面図であり、パッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトが示されており、上記実施の形態１で説明した比較例の半導体チップの図８に相当する。上記実施の形態１で説明した図７〜図９の比較例と、図３９の比較例とでは、パッドＰＤの下に形成されている導体パターンの種類（図７〜図９の場合は配線とダミー配線の混合、図３９の場合はほとんどダミー配線）が異なるが、図３９の比較例の場合も、上記実施の形態１で説明した図７〜図９の比較例と同様の問題が生じる。上記実施の形態１で説明したのと同様、本実施の形態７は、この問題を解決できる。

本実施の形態７によれば、前記実施の形態１と同様の効果を得ることができる他、以下の効果を得ることができる。すなわち、配線層の平坦性を確保できるので配線パターンの転写精度および形成精度を向上させることができる。このため、配線層の平坦性劣化によるレイアウト制限を最小限にできる。したがって、半導体装置の信頼性および歩留まりを向上させることができる。また、半導体チップのサイズ縮小を促進できる。

（実施の形態８）
図４０の左側は本実施の形態８の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。また、図４１は本実施の形態８の半導体装置の半導体チップを示す要部平面図であり、上記図３８に対応するものである。すなわち、図４１には、パッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトの例が示されている。また、図４１には、パッドＰＤ、開口部形成領域ＳＡおよびプローブ接触領域ＰＡの位置が点線で示されている。

なお、本実施の形態８におけるパッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトは、上記実施の形態７（図３７）とほぼ同様であるので、ここではその図示を省略する。

本実施の形態８は、前記実施の形態７の変形例である。すなわち、本実施の形態８においても、前記実施の形態７と同様に、パッドＰＤの下方に素子が形成されていないので、パッドの下方の複数の配線層の各々にダミー配線ＤＬが設けられている。

本実施の形態８の半導体装置の構成で前記実施の形態７と異なるのは以下の通りである。本実施の形態８においては、上記最上の配線層ＭＨの直下の第５配線層Ｍ５および第４配線層Ｍ４の２層において、パッドＰＤの上記プローブ接触領域ＰＡ（プローブ痕）の直下には、導体パターン（第５配線５Ｆ、第４配線５Ｅ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。すなわち、機械的強度の弱い低誘電率膜を有する配線層（第１配線層Ｍ１から第３配線層Ｍ３）よりも上層の、低誘電率膜を有さない全ての配線層（第４配線層Ｍ４および第５配線層Ｍ５）の当該箇所（パッドＰＤの上記プローブ接触領域ＰＡ（プローブ痕）の直下）の上記導体パターンを選択的に無くした。これにより、パッドＰＤの下方の絶縁膜のクラックを前記実施の形態１の場合よりも効果的に抑制または防止することができる。

また、第４配線層Ｍ４および第５配線層Ｍ５において、プローブ接触領域ＰＡの直下以外の領域には、導体パターン（第４配線５Ｅ、第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されている。すなわち、第４配線層Ｍ４および第５配線層Ｍ５において、プローブ接触領域ＰＡの直下以外の領域に、第４配線５Ｅおよびダミー配線ＤＬからなる導体パターンあるいは第５配線５Ｆおよびダミー配線ＤＬからなる導体パターンが、好ましくは、まんべんなく配置されている。

ここで、最上の配線層ＭＨおよび第５配線層Ｍ５の最小加工寸法は、第４配線層Ｍ４以下の配線層の最小加工寸法に比べて大きく、リソグラフィーの焦点深度が大きいので、第５配線層Ｍ５および第４配線層Ｍ４中のダミー配線ＤＬを部分的に無くしたとしても平坦性の劣化を許容できる。また、本実施の形態８においてはパッドＰＤの上記プローブ接触領域ＰＡの直下であっても、第３配線層Ｍ３とそれよりも下層の配線層にはダミー配線ＤＬが配置されており、各配線層の平坦性が確保されている。したがって、配線層の平坦性を確保できるので配線パターンの転写精度および形成精度を向上させることができる。このため、配線層の平坦性劣化によるレイアウト制限を最小限にできる。したがって、半導体装置の信頼性および歩留まりを向上させることができる。また、半導体チップのサイズ縮小を促進できる。これ以外は、前記実施の形態１，７と同様の効果を得ることができる。

（実施の形態９）
図４２の左側は本実施の形態９の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。また、図４３は本実施の形態９の半導体装置の半導体チップを示す要部平面図であり、上記図３７に対応するものである。すなわち、図４３には、パッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトの例が示されている。また、図４３には、パッドＰＤ、開口部形成領域ＳＡ、プローブ接触領域ＰＡおよびワイヤ接合領域ＷＡの位置が点線で示され、ワイヤ内包領域ＰＷＡの位置が一点鎖線で示されている。

なお、本実施の形態９におけるパッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトは、上記実施の形態７（図３８）とほぼ同様であるので、ここではその図示を省略する。

本実施の形態９においては、前記実施の形態７，８と同様に、パッドＰＤの下方に素子が形成されていないので、前記実施の形態７，８で説明したのと同様に、パッドＰＤの下方の複数の配線層の各々にダミー配線ＤＬが設けられている。

ただし、本実施の形態９においても、前記実施の形態２と同様に、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。したがって、前記実施の形態２と同様に、パッドＰＤの下方の絶縁膜のクラックを抑制または防止することができる。

また、第５配線層Ｍ５において、ワイヤ内包領域ＰＷＡの直下以外の領域には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されている。すなわち、第５配線層Ｍ５において、ワイヤ内包領域ＰＷＡの直下以外の領域に、第５配線５Ｆおよびダミー配線ＤＬからなる導体パターンが、好ましくは、まんべんなく配置されている。

ここで、最上の配線層ＭＨの最小加工寸法は、第５配線層Ｍ５以下の配線層の最小加工寸法に比べて大きく、リソグラフィーの焦点深度が大きいので、第５配線層Ｍ５中のダミー配線ＤＬを部分的に無くしたとしても平坦性の劣化を許容できる。また、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下であっても、第４配線層Ｍ４とそれよりも下層の配線層にはダミー配線ＤＬが配置されており、各配線層の平坦性が確保されている。したがって、配線層の平坦性を確保できるので配線パターンの転写精度および形成精度を向上させることができる。このため、配線層の平坦性劣化によるレイアウト制限を最小限にできる。したがって、半導体装置の信頼性および歩留まりを向上させることができる。また、半導体チップのサイズ縮小を促進できる。これ以外の構成および効果は前記実施の形態２と同様である。

図４４は本実施の形態９の半導体装置の半導体チップの変形例を示す要部平面図であり、上記図２３に対応するものである。すなわち、図４４には、パッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトの例が示されている。

上記図２３に示される変形例と同様、図４４に示される本実施の形態９の変形例では、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとを、少なくとも一部が重なる（平面的に重なる）ように配置している。この場合にも、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。これにより、両者の重なり領域を設けた分だけ、ワイヤ内包領域ＰＷＡの平面寸法（面積）を小さくすることができ、それによって、開口部形成領域ＳＡおよびパッドＰＤの平面寸法（面積）を小さくすることができる。このため、半導体チップの平面寸法（面積）を縮小することができる。

（実施の形態１０）
図４５の左側は本実施の形態１０の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。また、図４６は本実施の形態１０の半導体装置の半導体チップを示す要部平面図であり、上記図３８に対応するものである。すなわち、図４６には、パッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトの例が示されている。また、図４６には、パッドＰＤ、開口部形成領域ＳＡ、プローブ接触領域ＰＡおよびワイヤ接合領域ＷＡの位置が点線で示され、ワイヤ内包領域ＰＷＡの位置が一点鎖線で示されている。

なお、本実施の形態１０におけるパッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトは、上記実施の形態９（図４３）とほぼ同様であるので、ここではその図示を省略する。

本実施の形態１０は、前記実施の形態９の変形例である。すなわち、本実施の形態１０においても、前記実施の形態９と同様に、パッドＰＤの下方に素子が形成されていないので、パッドの下方の複数の配線層の各々にダミー配線ＤＬが設けられている。

本実施の形態１０の半導体装置の構成で前記実施の形態９と異なるのは以下の通りである。本実施の形態１０においては、上記最上の配線層ＭＨの直下の第５配線層Ｍ５および第４配線層Ｍ４の２層において、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下には、導体パターン（第５配線５Ｆ、第４配線５Ｅ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。すなわち、機械的強度の弱い低誘電率膜を有する配線層（第１配線層Ｍ１から第３配線層Ｍ３）よりも上層の、低誘電率膜を有さない全ての配線層（第４配線層Ｍ４および第５配線層Ｍ５）の当該箇所（パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下）の上記導体パターンを選択的に無くした。これにより、パッドＰＤの下方の絶縁膜のクラックを前記実施の形態２の場合よりも効果的に抑制または防止することができる。

また、第４配線層Ｍ４および第５配線層Ｍ５において、ワイヤ内包領域ＰＷＡの直下以外の領域には、導体パターン（第４配線５Ｅ、第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されている。すなわち、第４配線層Ｍ４および第５配線層Ｍ５において、ワイヤ内包領域ＰＷＡの直下以外の領域に、第４配線５Ｅおよびダミー配線ＤＬからなる導体パターンあるいは第５配線５Ｆおよびダミー配線ＤＬからなる導体パターンが、好ましくは、まんべんなく配置されている。

ここで、最上の配線層ＭＨおよび第５配線層Ｍ５の最小加工寸法は、第４配線層Ｍ４以下の配線層の最小加工寸法に比べて大きく、リソグラフィーの焦点深度が大きいので、第５配線層Ｍ５および第４配線層Ｍ４中のダミー配線ＤＬを部分的に無くしたとしても平坦性の劣化を許容できる。また、本実施の形態１０においては、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下であっても、第３配線層Ｍ３とそれよりも下層の配線層にはダミー配線ＤＬが配置されており、各配線層の平坦性が確保されている。したがって、配線層の平坦性を確保できるので配線パターンの転写精度および形成精度を向上させることができる。このため、配線層の平坦性劣化によるレイアウト制限を最小限にできる。したがって、半導体装置の信頼性および歩留まりを向上させることができる。また、半導体チップのサイズ縮小を促進できる。これ以外は、前記実施の形態２，９と同様の効果を得ることができる。

また、本実施の形態１０の変形例として、上記実施の形態９の変形例（図４４）のように、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとを、少なくとも一部が重なる（平面的に重なる）ように配置することもできる。これにより、パッドＰＤの平面寸法（面積）を縮小でき、半導体チップの平面寸法（面積）を縮小することができる。

（実施の形態１１）
図４７の左側は本実施の形態１１の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。また、図４８は本実施の形態１１の半導体装置の半導体チップを示す要部平面図であり、上記図３７に対応するものである。すなわち、図４８には、パッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトの例が示されている。また、図４８には、パッドＰＤ、開口部形成領域ＳＡおよびプローブ接触領域ＰＡの位置が点線で示されている。

なお、本実施の形態１１におけるパッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトは、上記実施の形態７（図３８）とほぼ同様であるので、ここではその図示を省略する。

本実施の形態１１においては、前記実施の形態７〜１０と同様に、パッドＰＤの下方に素子が形成されていないため、前記実施の形態７〜１０で説明したのと同様に、パッドの下方の複数の配線層の各々にダミー配線ＤＬが設けられている。

ただし、本実施の形態１１においても、前記実施の形態３と同様に、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記開口部形成領域ＳＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。したがって、前記実施の形態３と同様に、パッドＰＤの下方の絶縁膜のクラックを抑制または防止することができる。

また、第５配線層Ｍ５において、開口部形成領域ＳＡの直下以外の領域には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されている。すなわち、第５配線層Ｍ５において、開口部形成領域ＳＡの直下以外の領域に、第５配線５Ｆおよびダミー配線ＤＬからなる導体パターンが、好ましくは、まんべんなく配置されている。

ここで、最上の配線層ＭＨの最小加工寸法は、第５配線層Ｍ５以下の配線層の最小加工寸法に比べて大きく、リソグラフィーの焦点深度が大きいので、第５配線層Ｍ５中のダミー配線ＤＬを部分的に無くしたとしても平坦性の劣化を許容できる。また、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下であっても、第４配線層Ｍ４とそれよりも下層の配線層にはダミー配線ＤＬが配置されており、各配線層の平坦性が確保されている。したがって、配線層の平坦性を確保できるので配線パターンの転写精度および形成精度を向上させることができる。このため、配線層の平坦性劣化によるレイアウト制限を最小限にできる。したがって、半導体装置の信頼性および歩留まりを向上させることができる。また、半導体チップのサイズ縮小を促進できる。これ以外の構成および効果は前記実施の形態３と同様である。

また、本実施の形態１１の変形例として、上記実施の形態９の変形例（図４４）のように、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとを、少なくとも一部が重なる（平面的に重なる）ように配置することもできる。これにより、パッドＰＤの平面寸法（面積）を縮小でき、半導体チップの平面寸法（面積）を縮小することができる。

（実施の形態１２）
図４９の左側は本実施の形態１２の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。また、図５０は本実施の形態１２の半導体装置の半導体チップを示す要部平面図であり、上記図３８に対応するものである。すなわち、図５０には、パッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトの例が示されている。また、図５０には、パッドＰＤ、開口部形成領域ＳＡおよびプローブ接触領域ＰＡの位置が点線で示されている。

なお、本実施の形態１２におけるパッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトは、上記実施の形態１１（図４８）とほぼ同様であるので、ここではその図示を省略する。

本実施の形態１２は、前記実施の形態１１の変形例である。すなわち、本実施の形態１２においても、前記実施の形態１１と同様に、パッドＰＤの下方に素子が形成されていないので、パッドの下方に複数の配線層の各々にダミー配線ＤＬが設けられている。

本実施の形態１２の半導体装置の構成で前記実施の形態１１と異なるのは以下の通りである。本実施の形態１２においては、上記最上の配線層ＭＨの直下の第５配線層Ｍ５および第４配線層Ｍ４の２層において、パッドＰＤの上記開口部形成領域ＳＡの直下には、導体パターン（第５配線５Ｆ、第４配線５Ｅ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。

すなわち、機械的強度の弱い低誘電率膜を有する配線層（第１配線層Ｍ１から第３配線層Ｍ３）よりも上層の、低誘電率膜を有さない全ての配線層（第４配線層Ｍ４および第５配線層Ｍ５）の当該箇所（パッドＰＤの上記開口部形成領域ＳＡの直下）の上記導体パターンを選択的に無くした。これにより、パッドＰＤの下方の絶縁膜のクラックを前記実施の形態２の場合よりも効果的に抑制または防止することができる。

また、第４配線層Ｍ４および第５配線層Ｍ５において、開口部形成領域ＳＡの直下以外の領域には、導体パターン（第４配線５Ｅ、第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されている。すなわち、第４配線層Ｍ４および第５配線層Ｍ５において、開口部形成領域ＳＡの直下以外の領域に、第４配線５Ｅおよびダミー配線ＤＬからなる導体パターンあるいは第５配線５Ｆおよびダミー配線ＤＬからなる導体パターンが、好ましくは、まんべんなく配置されている。

ここで、最上の配線層ＭＨおよび第５配線層Ｍ５の最小加工寸法は、第４配線層Ｍ４以下の配線層の最小加工寸法に比べて大きく、リソグラフィーの焦点深度が大きいので、第５配線層Ｍ５および第４配線層Ｍ４中のダミー配線ＤＬを部分的に無くしたとしても平坦性の劣化を許容できる。また、本実施の形態１２においては、パッドＰＤの上記開口部形成領域ＳＡの直下であっても、第３配線層Ｍ３とそれよりも下層の配線層にはダミー配線ＤＬが配置されており、各配線層の平坦性が確保されている。したがって、配線層の平坦性を確保できるので配線パターンの転写精度および形成精度を向上させることができる。このため、配線層の平坦性劣化によるレイアウト制限を最小限にできる。したがって、半導体装置の信頼性および歩留まりを向上させることができる。また、半導体チップのサイズ縮小を促進できる。これ以外は、前記実施の形態３，１１と同様の効果を得ることができる。

また、本実施の形態１２の変形例として、上記実施の形態９の変形例（図４４）のように、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとを、少なくとも一部が重なる（平面的に重なる）ように配置することもできる。これにより、パッドＰＤの平面寸法（面積）を縮小でき、半導体チップの平面寸法（面積）を縮小することができる。

（実施の形態１３）
図５１の左側は本実施の形態１３の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。

なお、本実施の形態１３におけるパッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）および第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトは、上記実施の形態７（図３７および図３８）とほぼ同様であるので、ここではその図示を省略する。

本実施の形態１３においては、半導体チップの内部領域における複数の配線層の各々にダミー配線ＤＬが設けられているとともに、前記実施の形態７〜１２と同様に、パッドＰＤの下方に素子が形成されていないため、パッドＰＤの下方の複数の配線層の各々にもダミー配線ＤＬが設けられている。

ただし、本実施の形態１３においては、前記実施の形態３と同様に、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記開口部形成領域ＳＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。これにより、前記実施の形態３と同様の効果を得ることができる。

また、本実施の形態１３においては、前記実施の形態４と同様に、パッドＰＤのプローブ接触領域ＰＡ（プローブ痕）の直下に、断面凹状の導体パターン（第２導体パターン）６ＭがパッドＰＤの下面に接触した状態で形成されている。すなわち、本実施の形態１３においては、最上の配線層ＭＨの絶縁膜３Ｅ，４Ｄにおいて上記プローブ接触領域ＰＡには、大きな孔ＴＨＡが形成されており、その孔ＴＨＡ内に、上記した断面凹状の導体パターン６Ｍと、パッドＰＤの導体膜の一部分とが下層から順に堆積されている。導体パターン６Ｍの構成および形成方法は、前記実施の形態４で説明したのと同じである。これにより、前記実施の形態４と同様の効果を得ることができる。

また、上記のように、最上の配線層ＭＨの最小加工寸法は、第５配線層Ｍ５以下の配線層の最小加工寸法に比べて大きく、リソグラフィーの焦点深度が大きいので、第５配線層Ｍ５中のダミー配線ＤＬを部分的に無くしたとしても平坦性の劣化を許容できる。また、パッドＰＤの上記開口部形成領域ＳＡの直下であっても、第４配線層Ｍ４とそれよりも下層の配線層にはダミー配線ＤＬが配置されているので、各配線層の平坦性を確保できる。さらに、半導体チップの内部領域における複数の配線層の各々にダミー配線ＤＬが設けられているので、内部領域内の配線層の平坦性も確保できる。このように、配線層の平坦性を確保できるので配線パターンの転写精度および形成精度を向上させることができる。このため、配線層の平坦性劣化によるレイアウト制限を最小限にできる。したがって、半導体装置の信頼性および歩留まりを向上させることができる。また、半導体チップのサイズ縮小を促進できる。これ以外の構成および効果は前記実施の形態３，４と同様である。

本実施の形態１３の変形例として、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記プローブ接触領域ＰＡの直下に、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）を設けないようにしても良い。

また、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下に、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）を設けないようにしても良い。

（実施の形態１４）
図５２の左側は本実施の形態１４の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。

なお、本実施の形態１４におけるパッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）および第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトは、上記実施の形態９（図４３および図３８）とほぼ同様であるので、ここではその図示を省略する。

本実施の形態１４においては、半導体チップの内部領域における複数の配線層の各々にダミー配線ＤＬが設けられているとともに、前記実施の形態７〜１３と同様に、パッドＰＤの下方に素子が形成されていないため、パッドの下方の複数の配線層の各々にダミー配線ＤＬが設けられている。

ただし、本実施の形態１４においては、前記実施の形態３と同様に、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記開口部形成領域ＳＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。これにより、前記実施の形態３と同様の効果を得ることができる。

また、本実施の形態１４においては、前記実施の形態５と同様に、パッドＰＤのワイヤ内包領域ＰＷＡの直下に、断面凹状の導体パターン（第２導体パターン）６ＭがパッドＰＤの下面に接触した状態で形成されている。すなわち、本実施の形態１４においては、最上の配線層ＭＨの絶縁膜３Ｅ，４Ｄにおいて上記ワイヤ内包領域ＰＷＡには、大きな孔ＴＨＡが形成されており、その孔ＴＨＡ内に、上記した断面凹状の導体パターン６Ｍと、パッドＰＤの導体膜の一部分とが下層から順に堆積されている。導体パターン６Ｍの構成および形成方法は、前記実施の形態４で説明したのと同じである。これにより、前記実施の形態４，５と同様の効果を得ることができる。

また、上記のように、最上の配線層ＭＨの最小加工寸法は、第５配線層Ｍ５以下の配線層の最小加工寸法に比べて大きく、リソグラフィーの焦点深度が大きいので、第５配線層Ｍ５中のダミー配線ＤＬを部分的に無くしたとしても平坦性の劣化を許容できる。また、パッドＰＤの上記開口部形成領域ＳＡの直下であっても、第４配線層Ｍ４とそれよりも下層の配線層にはダミー配線ＤＬが配置されているので、各配線層の平坦性を確保できる。さらに、半導体チップの内部領域における複数の配線層の各々にダミー配線ＤＬが設けられているので、内部領域内の配線層の平坦性も確保できる。このように、配線層の平坦性を確保できるので配線パターンの転写精度および形成精度を向上させることができる。このため、配線層の平坦性劣化によるレイアウト制限を最小限にできる。したがって、半導体装置の信頼性および歩留まりを向上させることができる。また、半導体チップのサイズ縮小を促進できる。これ以外の構成および効果は前記実施の形態３，５と同様である。

本実施の形態１４の変形例として、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記ワイヤ内包領域ＰＷＡの直下に、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）を設けないようにしても良い。

また、本実施の形態１４の変形例として、上記実施の形態９の変形例（図４４）のように、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとを、少なくとも一部が重なる（平面的に重なる）ように配置することもできる。これにより、パッドＰＤの平面寸法（面積）を縮小でき、半導体チップの平面寸法（面積）を縮小することができる。

（実施の形態１５）
図５３の左側は本実施の形態１５の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。

なお、本実施の形態１５におけるパッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）および第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトは、上記実施の形態１１（図４８および図３８）とほぼ同様であるので、ここではその図示を省略する。

本実施の形態１５においては、半導体チップの内部領域における複数の配線層の各々にダミー配線ＤＬが設けられているとともに、前記実施の形態７〜１４と同様に、パッドＰＤの下方に素子が形成されていないため、パッドの下方の複数の配線層の各々にダミー配線ＤＬが設けられている。

ただし、本実施の形態１５においては、前記実施の形態３と同様に、上記最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤの上記開口部形成領域ＳＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線ＤＬおよびプラグ６Ｃ）が形成されていない。これにより、前記実施の形態３と同様の効果を得ることができる。

また、本実施の形態１５においては、前記実施の形態６と同様に、パッドＰＤの開口部形成領域ＳＡの直下に、断面凹状の導体パターン（第２導体パターン）６ＭがパッドＰＤの下面に接触した状態で形成されている。すなわち、本実施の形態１５においては、最上の配線層ＭＨの絶縁膜３Ｅ，４Ｄにおいて上記開口部形成領域ＳＡには、大きな孔ＴＨＡが形成されており、その孔ＴＨＡ内に、上記した断面凹状の導体パターン６Ｍと、パッドＰＤの導体膜の一部分とが下層から順に堆積されている。導体パターン６Ｍの構成および形成方法は、前記実施の形態４で説明したのと同じである。これにより、前記実施の形態４，６と同様の効果を得ることができる。

また、上記のように、最上の配線層ＭＨの最小加工寸法は、第５配線層Ｍ５以下の配線層の最小加工寸法に比べて大きく、リソグラフィーの焦点深度が大きいので、第５配線層Ｍ５中のダミー配線ＤＬを部分的に無くしたとしても平坦性の劣化を許容できる。また、パッドＰＤの上記開口部形成領域ＳＡの直下であっても、第４配線層Ｍ４とそれよりも下層の配線層にはダミー配線ＤＬが配置されているので、各配線層の平坦性を確保できる。さらに、半導体チップの内部領域における複数の配線層の各々にダミー配線ＤＬが設けられているので、内部領域内の配線層の平坦性も確保できる。このように、配線層の平坦性を確保できるので配線パターンの転写精度および形成精度を向上させることができる。このため、配線層の平坦性劣化によるレイアウト制限を最小限にできる。したがって、半導体装置の信頼性および歩留まりを向上させることができる。また、半導体チップのサイズ縮小を促進できる。これ以外の構成および効果は前記実施の形態３，６と同様である。

また、本実施の形態１５の変形例として、上記実施の形態９の変形例（図４４）のように、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとを、少なくとも一部が重なる（平面的に重なる）ように配置することもできる。これにより、パッドＰＤの平面寸法（面積）を縮小でき、半導体チップの平面寸法（面積）を縮小することができる。

（実施の形態１６）
図５４の左側は本実施の形態１６の半導体装置の半導体チップの内部領域の図１のＹ１−Ｙ１線に相当する箇所の断面図、右側は同じ半導体チップのパッド配置領域の図１のＸ１−Ｘ１線に相当する箇所の断面図である。また、図５５および図５６は本実施の形態１６の半導体装置の半導体チップを示す要部平面図であり、それぞれ上記図５および図６に対応するものである。すなわち、図５５には、パッドＰＤ形成領域近傍での第５配線層Ｍ５の導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）のレイアウトの例が示され、図５６には、パッドＰＤ形成領域近傍での第４配線層Ｍ４の導体パターン（第４配線５Ｅおよびダミー配線ＤＬ）のレイアウトの例が示されている。また、図５５および図５６には、パッドＰＤ、開口部形成領域ＳＡ、プローブ接触領域ＰＡおよびワイヤ接合領域ＷＡの位置が点線で示されている。

本実施の形態１６は、上記図１６および図１７に示される実施の形態１の半導体装置の半導体チップの変形例において、プラグ６Ｃの形成を省略した更なる変形例に対応する。

本実施の形態１６では、上記プラグ６Ｃは形成していない。その代わりに、図５４に示されるように、絶縁膜３Ｅ，４Ｄに開口部（孔、スルーホール）７Ａ，７Ｂを設け、この開口部７Ａ，７Ｂを埋めるように最上配線５ＧおよびパッドＰＤを形成している。開口部７Ａ内には、最上配線５Ｇの一部が形成（配置）され、開口部７Ｂ内にはパッドＰＤの一部が形成（配置）されている。

すなわち、本実施の形態１６では、上記実施の形態１と同様にして上記図１４の構造を得た後、絶縁膜４Ｄ，３Ｅを堆積してから、第５配線５Ｆを露出する開口部７Ａ，７Ｂを絶縁膜３Ｅ，４Ｄに形成し、開口部７Ａ，７Ｂ内を含む絶縁膜３Ｅ上に最上配線５ＧおよびパッドＰＤ形成用の導体膜を形成し、この導体膜をパターニングすることで、最上配線５ＧおよびパッドＰＤを形成している。最上配線５ＧおよびパッドＰＤ形成後の工程は、上記実施の形態１と同じである。

このため、本実施の形態１６では、最上配線５ＧおよびパッドＰＤの一部（開口部７Ａ，７Ｂ内の部分）が上記プラグ６Ｃを兼ね、最上配線５Ｇは、開口部７Ａの底部で第５配線５Ｆと電気的に接続され、パッドＰＤは、開口部７Ｂの底部で第５配線５Ｆ（すなわち第５配線５Ｆのうちの配線５Ｆｃ）と電気的に接続されている。

最上配線５ＧおよびパッドＰＤ形成用の導体膜（上記バリアメタル膜ＢＭ２，ＢＭ３および主配線部材ＭＭ２）は、スパッタリング法で形成するため、ＣＶＤ法で成膜したタングステン膜に比べて被覆率が低い。このため、開口部７Ａ，７Ｂの孔径（孔の直径）が小さすぎると、開口部７Ａ，７Ｂ内に最上配線５ＧおよびパッドＰＤ形成用の導体膜をうまく形成できず、最上配線５ＧおよびパッドＰＤと第５配線５Ｆとの間の電気的な接続を確保できなくなる可能性がある。従って、開口部７Ａ，７Ｂの孔径（孔の直径）は１μｍ以上であることが好ましく、これにより、最上配線５ＧおよびパッドＰＤと第５配線５Ｆとの間の電気的な接続を的確に確保することができる。上記プラグ６Ｃを埋め込んだスルーホールに比べて、開口部７Ａの孔径を大きくする（１μｍ以上にする）必要がある分、半導体チップの内部領域（図５４の左側）の必要面積が多少増大するが、プラグ６Ｃ形成工程を省略できるため、半導体装置の製造工程数を低減でき、それによって半導体装置の製造コストを低減できる。

一方、開口部７Ｂは、ワイヤ接合領域ＷＡと同程度の寸法とし（すなわちワイヤ接合領域ＷＡ全体に開口部７Ｂを設け）、パッドＰＤのうち開口部７Ｂ内の部分を、ワイヤ接合領域ＷＡとしている。プローブ接触領域ＰＡは、パッドＰＤのうち開口部７Ｂ外の部分に設けられている。これにより、パッド形成領域の面積増大を回避できる。

第５配線５Ｆのうち、開口部７Ｂの底部でパッドＰＤと接続される配線５Ｆｃは、開口部７Ｂを平面的に内包するパターン（例えばパッドＰＤの面積の半分程度）を有しているが、配線５Ｆｃはプローブ接触領域ＰＡの下方には延在していない。

図５４〜図５６からも分かるように、本実施の形態１６においては、最上の配線層ＭＨの直下の第５配線層Ｍ５において、パッドＰＤのプローブ接触領域ＰＡの直下には、導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）が形成されていない。第５配線層Ｍ５において、パッドＰＤのプローブ接触領域ＰＡの直下以外の領域には、導体パターン（第５配線５Ｆおよびダミー配線ＤＬ）が形成されている。すなわち、第５配線層Ｍ５において、プローブ接触領域ＰＡの直下以外の領域に、第５配線５Ｆおよびダミー配線ＤＬからなる導体パターンが、好ましくは、まんべんなく配置されている。なお、本実施の形態１６においては、パッドＰＤのプローブ接触領域ＰＡの直下でも、最下の配線層ＭＬ〜第４配線層Ｍ４には、導体パターン（配線、ダミー配線、プラグ）が形成されている。このような本実施の形態１６においても、前記実施の形態１と同様の効果を得ることができる。

更に、本実施の形態１６では、プラグ６Ｃ形成工程を省略できるため、半導体装置の製造工程数を低減でき、半導体装置の製造コストを低減できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば液晶表示装置やＭＥＭＳ（Micro Electro Mechanical Systems）にも適用できる。

本発明は、半導体装置の製造業に適用できる。

１ 半導体基板
２ 分離部
３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｄ１，３Ｄ２，３Ｅ，３Ｆ 絶縁膜
４Ａ，４Ｂ，４Ｄ 絶縁膜
５ 導体膜
５Ａ 最下配線
５Ｂ 第１配線
５Ｃ 第２配線
５Ｄ 第３配線
５Ｅ 第４配線
５Ｆ 第５配線
５Ｇ 最上配線
６ 導体膜
６Ａ，６Ｃ プラグ（接続部）
７Ａ，７Ｂ 開口部
６Ｍ 導体パターン（第２導体パターン）
Ｑ ＭＩＳ・ＦＥＴ
ＭＬ 最下の配線層
Ｍ１ 第１配線層
Ｍ２ 第２配線層
Ｍ３ 第３配線層
Ｍ４ 第４配線層
Ｍ５ 第５配線層
ＭＨ 最上の配線層
ＭＭ０，ＭＭ１，ＭＭ２ 主配線部材
ＢＭ０，ＢＭ１，ＢＭ２，ＢＭ３ バリアメタル膜
ＰＤ ボンディングパッド（外部端子）
Ｓ 開口部
ＰＡ プローブ接触領域（第１領域）
ＷＡ ワイヤ接合領域
ＰＷＡ ワイヤ内包領域（第１領域）
ＳＡ 開口部形成領域（第１領域）
ＰＲＢ プローブ
ＣＬＫ クラック
ＬＶ 配線溝
ＴＨ スルーホール
ＴＨＡ 孔
ＤＬ ダミー配線
Ｗ１，Ｌ１ 寸法
Ｗ２ 幅

Claims (4)

1. 半導体基板と、
   前記半導体基板上に形成された半導体素子と、
   前記半導体素子上に形成された第１絶縁膜と、
   前記第１絶縁膜中に形成された第１配線と、
   前記第１絶縁膜中に前記第１配線と同層で形成された第２配線と、
   前記第１絶縁膜、前記第１配線、及び、前記第２配線上に形成された第２絶縁膜と、
   前記第２絶縁膜中に形成された第３配線と、
   前記第２絶縁膜及び前記第３配線上に形成された第３絶縁膜と、
   前記第３絶縁膜上に形成されたパッドと、
   前記パッドを覆うように前記第３絶縁膜上に形成され、かつ、前記パッドの上部に開口部が形成された第４絶縁膜と、
   を有し、
   前記パッドは、最上の配線層に含まれ、
   前記開口部内の前記パッドは第１領域と第２領域とを含み、
   前記第１領域は、プローブの接触領域であり、
   前記第２領域は、ボンディングワイヤの接合領域であり、
   前記第３配線は、前記最上の配線層より１つ下の配線層に含まれ、かつ、前記第２領域の直下に配置されており、
   前記第１領域の直下には、前記第３配線と同層の導体パターンは形成されておらず、
   前記第１配線は、前記第２領域の直下に配置されており、
   前記第２配線は、前記第１領域の直下に配置されており、
   前記第２配線は、前記第１配線よりも幅が小さいことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１配線、前記第２配線、及び、前記第３配線は、銅を主原料として形成されていることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記第１絶縁膜、前記第２絶縁膜、または、前記第３絶縁膜は、酸化シリコンよりも誘電率が低い材料により形成されていることを特徴とする半導体装置。
4. 請求項１〜３のいずれか１項に記載の半導体装置において、
   前記第１配線および前記第２配線は、前記最上の配線層より２つ下の配線層に含まれることを特徴とする半導体装置。

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