JP5473397B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP5473397B2 JP5473397B2 JP2009117333A JP2009117333A JP5473397B2 JP 5473397 B2 JP5473397 B2 JP 5473397B2 JP 2009117333 A JP2009117333 A JP 2009117333A JP 2009117333 A JP2009117333 A JP 2009117333A JP 5473397 B2 JP5473397 B2 JP 5473397B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- ion implantation
- type
- conductivity type
- drift layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000005468 ion implantation Methods 0.000 claims description 169
- 239000000758 substrate Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 36
- 238000002513 implantation Methods 0.000 claims description 29
- 230000015572 biosynthetic process Effects 0.000 claims description 26
- 230000015556 catabolic process Effects 0.000 claims description 26
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 20
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 17
- 239000013078 crystal Substances 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 204
- 210000000746 body region Anatomy 0.000 description 39
- 238000010586 diagram Methods 0.000 description 30
- 230000008569 process Effects 0.000 description 17
- 150000002500 ions Chemical class 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000005465 channeling Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
- H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
図1は、本発明に係る半導体装置であるMOSFETの構成を示す断面図である。同図中の一点鎖線の間の領域のそれぞれが、MOSFETとして機能する単位領域(MOSFET構造の最小単位)に相当する。実際には、この単位領域の構造が横方向に繰り返され、櫛型もしくは多角形構造で連続することとなる。一方、図1の両端(一点鎖線よりも外側)には、MOSFETの形成領域の外周部(終端部)を示している。
また、空乏層幅d[μm]と、電界最大値Emaxおよびドリフト層のドーピング濃度Nとの関係は、誘電率e、電荷素量qを用いて、次の式(2)で与えられる。
式(1),(2)より、空乏層幅dはドーピング濃度Nを用いて次の式(3)で与えられる。
よって、ドリフト層厚t[μm](p型ボディ層3の下面とn型ドリフト層2の下面との間の距離)が、次の式(4)を満たす場合、パンチスルー型のデバイスとなる。
また図1の構成では省略していたが、本発明に係るMOSFETでは、図3または図4ように、ゲート電極8の下に、n型ソース領域4、p型ボディ層3(チャネル形成領域3b)およびn型ドリフト層2に渡るチャネル層6を設けてもよい。図3は、チャネル層6を、n型ドリフト層2の表面上にエピタキシャル成長によって形成した例であり、図4は、チャネル層6を、n型ドリフト層2内の表面部にイオン注入により形成した例である。
図8および図9は、実施の形態2に係るMOSFETの製造方法におけるイオン注入工程を示す図である。図8(a)は、p型ボディ層3、p型終端領域5およびn型ソース領域4のためのイオン注入工程が完了した状態を示している。実施の形態1と同様にn型基板1のオフ角は8°である。
図10および図11は、実施の形態3に係るMOSFETの製造方法におけるイオン注入工程を示す図である。図10(a)は、p型ボディ層3、p型終端領域5およびn型ソース領域4のためのイオン注入工程が完了した状態を示している。同図の如く、本実施の形態で用いたn型基板1のオフ角は4°である。
図12および図13は、実施の形態4に係るMOSFETの製造方法におけるイオン注入工程を示す図である。図12(a)は、p型ボディ層3、p型終端領域5およびn型ソース領域4のためのイオン注入工程が完了した状態を示している。実施の形態3と同様にn型基板1のオフ角は4°である。
図14は、実施の形態5に係る半導体装置であるMOSFETの構成を示す図である。当該MOSFETは、実施の形態1〜4それぞれのMOSFETに対し、p型ボディ層3のコンタクト領域3cの形成を省略したものである。そのことを除いては、MOSFETの構成および製造方法は実施の形態1〜4と同様である。実施の形態1〜4ではコンタクト領域3cはボディ領域3aに重畳して形成されていたため、本実施の形態では、p型ボディ層3の中央部分はボディ領域3aの一部となる。
実施の形態6では、本発明をダイオード素子に適用した例を示す。図15は、実施の形態6に係る半導体装置であるダイオード素子の構成図である。
図16および図17は、実施の形態7に係るMOSFETの製造方法におけるイオン注入工程を示す図である。当該MOSFETは、実施の形態1のMOSFETに対し、p型ボディ層3のチャネルが形成される領域(チャネル形成領域3bに相当)を、それ以外の領域と分けずに、ボディ領域3aの一部としている点で異なっている。
図18および図19は、実施の形態8に係るMOSFETの製造方法におけるイオン注入工程を示す図である。図18(a)は、p型ボディ層3、p型終端領域5およびn型ソース領域4のためのイオン注入工程が完了した状態を示している。本実施の形態でも、p型ボディ層3は、ボディ領域3aとコンタクト領域3cとから成っており、チャネルが形成される領域は、ボディ領域3aの一部である。またn型基板1のオフ角は8°である。
図20および図21は、実施の形態9に係るMOSFETの製造方法におけるイオン注入工程を示す図である。図20(a)は、p型ボディ層3、p型終端領域5およびn型ソース領域4のためのイオン注入工程が完了した状態を示している。本実施の形態でも、p型ボディ層3は、ボディ領域3aとコンタクト領域3cとから成っており、チャネルが形成される領域は、ボディ領域3aの一部である。またn型基板1のオフ角は4°である。
図22および図23は、実施の形態10に係るMOSFETの製造方法におけるイオン注入工程を示す図である。図22(a)は、p型ボディ層3、p型終端領域5およびn型ソース領域4のためのイオン注入工程が完了した状態を示している。本実施の形態でも、p型ボディ層3は、ボディ領域3aとコンタクト領域3cとから成っており、チャネルが形成される領域は、ボディ領域3aの一部である。またn型基板1のオフ角は4°である。
図24および図25は、それぞれ実施の形態11に係る半導体装置の構成を示す図であり、図24はMOSFETの構造、図25はダイオード素子の構造を示している。
Claims (11)
- 炭化珪素の基板上に形成された第1導電型のドリフト層と、
前記ドリフト層の上部に選択的に形成された第2導電型領域とを有し、
前記第2導電型領域と前記ドリフト層との境界のpn接合に降伏電圧が印加されたとき当該pn接合から伸びる空乏層が前記ドリフト層を突き抜けるパンチスルー型の半導体素子を備える半導体装置であって、
前記第2導電型領域は、
中央部に、端部よりも第2導電型不純物濃度プロファイルの前記ドリフト層の深さ方向への10 15 cm −3 台での裾引きが長い部分を有している
ことを特徴とする半導体装置。 - 前記半導体素子はMOSFETであり、
前記第2導電型領域は、前記MOSFETのボディ層であり、
前記第2導電型領域の端部は、前記MOSFETのチャネル形成領域である
請求項1記載の半導体装置。 - 前記半導体素子はMOSFETであり、
前記第2導電型領域は、前記MOSFETのボディ層であり、
前記第2導電型領域の端部は、前記MOSFETの形成領域の外周部である終端領域である
請求項1記載の半導体装置。 - 前記終端領域は、外側が浅く形成された段階的な構造を有している
請求項3記載の半導体装置。 - 前記MOSFETは、
前記第2導電型領域内に形成されたソース領域に接続するソース電極をさらに備え、
前記第2導電型領域は、
当該第2導電型領域の中央部に配設され、前記ソース電極に接続するコンタクト領域を含んでおり、
前記コンタクト領域の第2導電型不純物濃度プロファイルの前記ドリフト層の深さ方向への裾引きが、前記第2導電型領域の他の部分よりも長い
請求項2から請求項4のいずれか1項記載の半導体装置。 - 基準面である結晶面から所定のオフ角だけ傾いた表面を有する炭化珪素の基板を準備する工程と、
前記基板上に第1導電型のドリフト層を形成する工程と、
前記ドリフト層の上部に第2導電型領域を選択的に形成するイオン注入工程とを備え、
前記イオン注入工程は、
前記第2導電型領域の中央部を含む領域を形成するための第1のイオン注入と、
前記第2導電型領域の端部を形成するための第2のイオン注入とを含み、
前記第1のイオン注入の注入方向が前記基準面の垂線と成す角を、前記第2のイオン注入の注入方向が前記基準面の垂線と成す角度よりも小さくすることによって、前記第2導電型領域の中央部における第2導電型不純物濃度プロファイルの前記ドリフト層の深さ方向への10 15 cm −3 台での裾引きを、前記第2導電型領域の端部における前記裾引きよりも長くする
ことを特徴とする半導体装置の製造方法。 - 前記第2導電型領域は、MOSFETのボディ層であり、
前記第2導電型領域の端部は、前記MOSFETのチャネル形成領域である
請求項6記載の半導体装置の製造方法。 - 前記第2導電型領域は、MOSFETのボディ層であり、
前記第2導電型領域の端部は、前記MOSFETの形成領域の外周部である終端領域である
請求項6記載の半導体装置の製造方法。 - 前記終端領域の外側の部分に、イオン注入によって前記終端領域より浅く第2導電型の領域を形成する工程をさらに備える
請求項8記載の半導体装置の製造方法。 - 前記第2導電型領域内に、イオン注入によって第1導電型のソース領域を形成する工程と、
前記ソース領域に接続するソース電極を形成する工程とをさらに備え、
前記イオン注入工程は、
前記第2導電型領域の中央部に、前記ソース電極に前記ソース領域と共に接続する第2導電型のコンタクト領域を形成する第3のイオン注入を含み、
前記第3のイオン注入の注入方向が前記基準面の垂線と成す角は、前記第1のイオン注入の注入方向が前記基準面の垂線と成す角よりも小さい
請求項7から請求項9のいずれか1項記載の半導体装置の製造方法。 - 前記イオン注入工程は、
当該イオン注入工程で行う各イオン注入の注入方向を設定する工程を含み、
前記注入方向の設定工程では、
前記基準面の垂線に対する所望の注入角度を得ることが可能な注入方向が複数存在する場合、そのうち前記ドリフト層上面の垂線に近いものが選定される
請求項6から請求項10のいずれか1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009117333A JP5473397B2 (ja) | 2009-05-14 | 2009-05-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009117333A JP5473397B2 (ja) | 2009-05-14 | 2009-05-14 | 半導体装置およびその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010267762A JP2010267762A (ja) | 2010-11-25 |
JP2010267762A5 JP2010267762A5 (ja) | 2011-12-22 |
JP5473397B2 true JP5473397B2 (ja) | 2014-04-16 |
Family
ID=43364498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009117333A Active JP5473397B2 (ja) | 2009-05-14 | 2009-05-14 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5473397B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108604552A (zh) * | 2015-12-02 | 2018-09-28 | Abb瑞士股份有限公司 | 半导体装置以及用于制造这种半导体装置的方法 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9362392B2 (en) | 2012-04-24 | 2016-06-07 | Fuji Electric Co., Ltd. | Vertical high-voltage semiconductor device and fabrication method thereof |
WO2016084141A1 (ja) * | 2014-11-26 | 2016-06-02 | 株式会社日立製作所 | 半導体スイッチング素子および炭化珪素半導体装置の製造方法 |
JP6479615B2 (ja) * | 2015-09-14 | 2019-03-06 | 株式会社東芝 | 半導体装置の製造方法 |
JP2017063079A (ja) * | 2015-09-24 | 2017-03-30 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
WO2017081935A1 (ja) | 2015-11-12 | 2017-05-18 | 三菱電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
EP3198631B1 (en) | 2015-12-02 | 2018-03-07 | ABB Schweiz AG | Method for manufacturing a semiconductor device |
JP7081087B2 (ja) * | 2017-06-02 | 2022-06-07 | 富士電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
JP6592119B2 (ja) * | 2018-01-25 | 2019-10-16 | 株式会社日立製作所 | 半導体スイッチング素子および炭化珪素半導体装置の製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3959856B2 (ja) * | 1998-07-31 | 2007-08-15 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
JP2007019146A (ja) * | 2005-07-06 | 2007-01-25 | Toshiba Corp | 半導体素子 |
JP4627272B2 (ja) * | 2006-03-09 | 2011-02-09 | 三菱電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
JP2009302436A (ja) * | 2008-06-17 | 2009-12-24 | Denso Corp | 炭化珪素半導体装置の製造方法 |
JP5405089B2 (ja) * | 2008-11-20 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2009
- 2009-05-14 JP JP2009117333A patent/JP5473397B2/ja active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108604552A (zh) * | 2015-12-02 | 2018-09-28 | Abb瑞士股份有限公司 | 半导体装置以及用于制造这种半导体装置的方法 |
CN108604552B (zh) * | 2015-12-02 | 2022-03-22 | 日立能源瑞士股份公司 | 半导体装置以及用于制造这种半导体装置的方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2010267762A (ja) | 2010-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7182594B2 (ja) | ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法 | |
JP5473397B2 (ja) | 半導体装置およびその製造方法 | |
JP6475635B2 (ja) | ゲート酸化膜層において電界を低下させた半導体デバイス | |
JP6177812B2 (ja) | 絶縁ゲート型炭化珪素半導体装置及びその製造方法 | |
JP7190144B2 (ja) | 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法 | |
JP5034315B2 (ja) | 半導体装置及びその製造方法 | |
JP5592997B2 (ja) | 半導体素子およびその製造方法 | |
JP6099749B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP2008294214A (ja) | 半導体装置 | |
JP2009289904A (ja) | 半導体装置 | |
JP5790573B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP2008211178A (ja) | 電流抑制層を備える絶縁ゲート・バイポーラ・トランジスタ | |
JP2008258443A (ja) | 電力用半導体素子及びその製造方法 | |
JP6802454B2 (ja) | 半導体装置およびその製造方法 | |
JP2019003967A (ja) | 半導体装置および半導体装置の製造方法 | |
JP6463506B2 (ja) | 炭化珪素半導体装置 | |
JP5473398B2 (ja) | 半導体装置およびその製造方法 | |
JP2019079833A (ja) | スイッチング素子とその製造方法 | |
JP5676923B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JPWO2013161116A1 (ja) | 半導体装置及びその製造方法 | |
JP6571467B2 (ja) | 絶縁ゲート型スイッチング素子とその製造方法 | |
WO2019186785A1 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP2017195224A (ja) | スイッチング素子 | |
KR20130119873A (ko) | 파워 소자 및 그 제조방법 | |
JP6211933B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111109 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111109 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130808 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130820 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131016 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140107 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140204 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5473397 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |