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JP5459900B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、半導体装置の作製方法に関し、特に貼り合わせ技術を用いて形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）におけるパンチスルー電流を低減させる技術に関する。
近年、集積化回路の特性向上に伴い、ＴＦＴ等の半導体素子の微細化が進められている。しかしながら、サブミクロン領域の微細加工を行う上では様々な問題が生じている。
その問題の一つとして、短チャネル効果という現象が代表的に知られている。短チャネル効果とは、ソース領域とドレイン領域との間にチャネル形成領域を有する半導体素子において、チャネル形成領域が短くなるにつれて、チャネル形成領域の電荷がゲート電圧だけでなく、ソース領域、ドレイン領域の空乏層電荷や電界および電位分布の影響を大きく受ける様になるために引き起こされる現象である。
なお、短チャネル効果が半導体素子に与える影響としては、しきい値電圧（Ｖｔｈ）の低下やパンチスルー電流が知られている。
しきい値電圧が低下することにより、消費電力を低減させることができるが、一般的には集積回路の駆動電圧が小さくなることで周波数特性が高くならないことから、しきい値電圧を制御するための手段として、チャネル形成領域全体に一導電性を付与する不純物元素を添加して、その添加量でしきい値電圧を制御するといった手段がとられている。しかし、添加した不純物がキャリアを散乱させてキャリアの移動度を低下させるといった問題を有している。
さらに、パンチスルー電流によりドレイン電流に対するゲート電圧の影響が低下するとサブスレッショルド特性が悪くなり、半導体素子のスイッチング特性が劣化することが知られている。パンチスルー電流を抑える方法としては、チャネル形成領域の膜厚を薄くする方法があるが、チャネル形成領域の膜厚を薄くするとソース領域−ドレイン領域間における抵抗が増大し、半導体素子のオン電流が低下するという問題が生じる。
他の方法として、ソース領域およびドレイン領域とは逆の導電性を付与する不純物元素をチャネル形成領域の底部に注入する方法があるが、チャネル形成領域表面からの注入ではチャネル形成領域の底部のみに不純物元素を注入することは難しい。
それに対して、ＳＯＩ技術を利用してシリコン基板に予めソース領域およびドレイン領域とは逆の導電性を付与する不純物元素を注入した後、これをベース基板に貼り合わせ、研磨することでベース基板上に形成される半導体素子のチャネル形成領域の底部にパンチスルー電流を抑えるための不純物注入領域を形成する方法が知られている（例えば、特許文献１、２参照。）。
しかしながら、このような方法を用いる場合には、シリコン基板に不純物元素が注入されているため、貼り合わせた後、剥がしたシリコン基板を効率よく再利用することができず、省資源の面における問題を有している。
特開平５−３２６９６２号公報 特開平７−１４２７３８号公報
そこで、ＳＯＩ技術を用いて半導体装置を作製する上で、パンチスルー電流を抑えるだけでなく、貼り合わせに用いるシリコンウエハーの再利用を実現できる構造を有する半導体装置の作製方法を提供することを目的とする。
本発明の一態様は、基板上にソース領域およびドレイン領域とは逆の導電型の不純物が注入された半導体膜を形成し、その上にＳＯＩ技術を用いて単結晶半導体膜を接合して得られる積層の半導体膜を用いてチャネル形成領域を形成することにより、パンチスルー電流を抑えることができる半導体装置の作製方法である。
本発明の一態様は、基板上の半導体膜にソース領域、ドレイン領域、およびチャネル領域を備えた半導体装置の作製方法であって、単結晶半導体基板表面からイオン種を照射して、単結晶半導体基板表面から所定の深さの領域に脆化層を形成し、単結晶半導体基板の表面と別の基板の表面とを接合させ、単結晶半導体基板と基板とを重ね合わせた状態で熱処理し、脆化層に亀裂を生じさせ、基板上に単結晶半導体基板の一部を残存させたまま単結晶半導体基板を分離して単結晶半導体である第１の半導体膜を形成し、第１の半導体膜上にｎ型の不純物もしくはｐ型の不純物のいずれか一方、又は両方をドーピングし、第１の半導体膜上にエピタキシャル成長により結晶化させた第２の単結晶半導体膜を形成することを特徴とする半導体装置の作製方法である。
なお、上記構成において、脆化層を形成する前後にそれぞれ単結晶半導体基板表面に絶縁膜を形成しても良い。なお、ここで形成される絶縁膜には酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜を用いることができ、また、それぞれの膜は、単層構造であっても積層構造であっても良い。
また、本発明の一態様は、基板上の半導体膜にソース領域、ドレイン領域、およびチャネル形成領域を備えた半導体装置の作製方法であって、単結晶半導体基板表面からイオン種を照射して、単結晶半導体基板の所定の深さの領域に脆化層を形成し、単結晶半導体基板上にｎ型の不純物もしくはｐ型の不純物を含む非晶質半導体膜である第１の半導体膜を形成し、第１の半導体膜上に絶縁膜を形成し、絶縁膜の表面と別の基板の表面とを接合させ、単結晶半導体基板と基板とを重ね合わせた状態で熱処理し、第１の半導体膜を固相成長により単結晶化させると共に前記脆化層に亀裂を生じさせ、単結晶半導体基板の一部を残存させたまま単結晶半導体基板を分離し、基板上に前記絶縁膜、単結晶半導体膜である第１の半導体膜、および単結晶半導体基板の一部である第２の半導体膜を形成することを特徴とする半導体装置の作製方法である。
なお、上記構成において、第１の半導体膜上に形成される絶縁膜には酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜を用いることができ、また、単層構造であっても積層構造であっても良い。
また、上記構成において、脆化層を形成する前に単結晶半導体基板表面に絶縁膜を形成しても良い。なお、ここで形成される絶縁膜には酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜を用いることができ、また、単層構造であっても積層構造であっても良い。
また、上記構成において、第２の半導体膜上に絶縁膜を形成しても良い。なお、ここで形成される絶縁膜には酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜を用いることができ、また、単層構造であっても積層構造であっても良い。
なお、上記各構成において、前記第１の半導体膜は、前記ソース領域および前記ドレイン領域と逆の導電型の不純物を有していることを特徴とする。
また、上記各構成において、前記第１の半導体膜は、ｎ型もしくはｐ型の不純物濃度が、５×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下であることを特徴とする。
なお、上記各構成において、前記熱処理が、前記脆化層に照射された元素が離脱する温度で行われることを特徴とし、４００℃以上６００℃以下の温度で行われることを特徴とする。
半導体素子のチャネル形成領域の底部にソース領域およびドレイン領域とは逆の導電型の不純物領域を形成することにより、パンチスルー電流を抑えることができるため、スイッチング特性に優れ、かつ信頼性の高い半導体装置を作製することができる。また、半導体装置の作製方法では、ＳＯＩ技術を用いて形成されるが、貼り合わせに用いるシリコンウエハーは、作製工程において不純物による汚染を受けないことから、次に半導体装置を作製する際に再利用することができる。
以下、本発明の実施の一態様について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることが可能である。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態１では、本発明の一態様として、半導体装置の作製に用いるＳＯＩ基板の作製方法を図１および図２を用いて説明する。
図１（Ａ）に示すように、半導体基板１０１上に第１の絶縁膜１０２を形成する。なお、半導体基板１０１としては、代表的にはｐ型若しくはｎ型の単結晶シリコン基板（シリコンウエハー）を用いることができる。また、他の結晶半導体基板としては、シリコン、ゲルマニウム、その他ガリウムヒ素、インジウムリンなどの化合物半導体の基板も適用することができる。
なお、第１の絶縁膜１０２には、プラズマＣＶＤ法、減圧ＣＶＤ法、若しくはスパッタリング法等を用いて形成される酸化シリコン、窒化シリコン、酸素と窒素を含有したシリコン（酸窒化シリコン）等の絶縁材料を用いることができる。その他、半導体基板１０１を酸化処理して形成される酸化膜を用いてもよい。また、第１の絶縁膜１０２は、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）の膜厚とする。また、第１の絶縁膜１０２は、単層構造であっても積層構造であっても良い。
酸化膜を形成する場合において、ドライ酸化を行っても良いが、酸化雰囲気中にハロゲンを含むガスを添加することが好ましい。ハロゲンを含むガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ、ＣｌＦ、ＢＣｌ３、Ｆ、Ｂｒ２などから選ばれた一種類又は複数種類のガスを用いることができる。例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。９５０℃以上１１００℃以下の加熱温度で熱酸化を行うとよい。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。
次に、第１の絶縁膜１０２の表面から電界で加速されたイオン１０３を所定の深さに照射し、脆化層１０４を形成する（図１（Ｂ）。）。イオン１０３の照射は別の基板に転置される第１の半導体膜１０７の膜厚を考慮して行う。なお、第１の半導体膜１０７の膜厚は５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下の厚さとする。イオンを照射する際の加速電圧はこのような膜厚を考慮して、半導体基板１０１に照射されるようにする。
脆化層１０４は水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンを照射することで形成される。なお、脆化層１０４を形成するためのイオンの照射の方法としては、所謂イオンドーピング法およびイオン注入法を含むこととする。この場合、一又は複数の同一の原子から成る質量数の異なるイオンを照射することが好ましい。水素イオンを照射する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくことが好ましい。Ｈ３ ＋イオンの割合を高めておくと照射効率を高めることができ、照射時間を短縮することができる。このような構成とすることで、分離を容易に行うことができる。
次に、第２の絶縁膜１０５を形成する（図１（Ｃ）。）。第２の絶縁膜１０５としては、プラズマＣＶＤ法、減圧ＣＶＤ法、若しくはスパッタリング法等を用いて形成される酸化シリコン、窒化シリコン、酸素と窒素を含有したシリコン（酸窒化シリコン）等の絶縁材料を用いることができる。なお、第２の絶縁膜１０５は、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）の膜厚とする。また、第２の絶縁膜１０５は、単層構造であっても積層構造であっても良い。第２の絶縁膜１０５は、必ずしも設ける必要はないが、後の工程で基板１０６上に形成される第１の半導体膜１０７へ基板１０６からアルカリ金属などの不純物が拡散して汚染することを防ぐ上で有効である。
次に、図１（Ｄ）（Ｅ）で示すように半導体基板１０１と基板１０６とを密接させ、この両者を接合させる。なお、基板１０６は、絶縁表面を有する基板若しくは絶縁基板であり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を適用することができる。また、接合を形成する面は、十分に清浄化しておく。そして、半導体基板１０１と基板１０６を密着させることにより接合が形成する。この接合はファン・デル・ワールス力が作用しており、半導体基板１０１と基板１０６とを圧接することで水素結合により強固な接合を形成することが可能である。
半導体基板１０１と基板１０６とを貼り合わせた後は、加熱処理又は加圧処理を行うことが好ましい。加熱処理、又は加圧処理を行うことで接合強度を向上させることが可能となる。なお、加熱処理の温度は、基板１０６の耐熱温度以下であることが好ましい。また、加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、半導体基板１０１及び基板１０６の耐圧性を考慮して行う。
次に、図２（Ａ）で示すように熱処理を行い、脆化層１０４を劈開面として半導体基板１０１を基板１０６から分離する。熱処理の温度は４００℃以上、基板１０６の耐熱温度以下で行うことが好ましい。例えば、４００℃以上６００℃以下の熱処理を行うことにより、脆化層１０４に形成された微小な空洞の体積変化が起こり、脆化層１０４に沿って劈開することが可能となる。従って、基板１０６上には、第２の絶縁膜１０５、第１の絶縁膜１０２、および半導体基板１０１の一部である第１の半導体膜１０７が形成される。
ここで、基板１０６上の第１の半導体膜１０７の表面を平坦化処理してもよい。平坦化処理の方法としては、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザー光の照射等が挙げられる。
一方、分離した半導体基板１０１も分離面を平坦化させ、洗浄することにより再利用することができる。平坦化処理の方法としては、第１の半導体膜１０７の表面の平坦化処理と同様に化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザー光の照射等が挙げられる。
次に、第１の半導体膜１０７に不純物を注入する。まず、第１の半導体膜１０７の一部をレジスト１０８で覆った後、第１の半導体膜１０７にｐ型不純物１０９を注入する。ｐ型不純物１０９としては、例えばホウ素、アルミニウム、ガリウムなどを用いることができ、５×１０１５ａｔｏｍｓ／ｃｍ３〜５×１０１７ａｔｏｍｓ／ｃｍ３程度の濃度で添加すれば良い。これにより、図２（Ｂ）に示すように第１の半導体膜１０７のレジスト１０８で覆われていない部分にｐ型不純物１０９が注入された第１の半導体領域１１０を形成することができる。
また、ここで、レーザー光の照射を行ってもよい。レーザー光を照射することにより、先にドーピングされた不純物を膜中に拡散させることができる。
次に、レジスト１０８を除去し、ｐ型不純物１０９が注入された部分に別のレジスト１１１を形成し、第１の半導体膜１０７にｎ型不純物１１２を注入する。ｎ型不純物１１２としては、例えばリン若しくはヒ素を用いることができ、５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の濃度で添加すれば良い。これにより、図２（Ｃ）に示すように第１の半導体膜１０７のレジスト１１１で覆われていない部分にｎ型不純物１１２が注入された第２の半導体領域１１３を形成することができる。
以上により、形成された第１、第２の半導体領域１１０、１１３をトランジスタのチャネル形成領域の底部に用いることにより、チャネル形成領域の底部に流れるパンチスルー電流を抑えることができる。また、本実施の形態１で説明したＳＯＩ基板を用いて半導体装置を形成する場合には、ｐ型不純物が注入された第１の半導体領域１１０を用いてｎ型ＴＦＴのチャネル形成領域の底部を形成し、ｎ型不純物が注入された第２の半導体領域１１３を用いてｐ型ＴＦＴのチャネル形成領域の底部を形成する。なお、チャネル形成領域は、ゲート電極と重なる領域に形成されるものであり、ソース領域とドレイン領域の間に位置するものである。
次に、第１、第２の半導体領域１１０、１１３を含む第１の半導体膜１０７上に単結晶半導体膜である第２の半導体膜１１４を２０ｎｍ〜２５０ｎｍの膜厚で形成する（図２（Ｄ）。）。ここでは、第１の半導体膜１０７上にＣＶＤ法を用いて所定の条件で半導体膜（例えば、シリコン膜）を成膜することによって、第１の半導体膜１０７をシード層としてエピタキシャル成長（気相成長）させながら単結晶半導体膜である第２の半導体膜１１４を形成する。
また、第２の半導体膜１１４は、半導体材料としてシリコンやシリコンゲルマニウム等を用い、プラズマＣＶＤ法、減圧ＣＶＤ法、若しくはスパッタリング法等により形成された非晶質半導体膜（例えば、アモルファスシリコン）に熱処理を行い、固相成長させることにより得られる単結晶半導体膜を用いることもできる。この時の熱処理には、加熱炉、レーザー照射、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）、またはこれらを組み合わせて用いることができる。すなわち、第１、第２の半導体領域１１０、１１３を含む第１の半導体膜１０７上にＣＶＤ法を用いて所定の条件で非晶質半導体膜（例えば、アモルファスシリコン膜）を成膜した後、ＲＴＡにより５００℃〜８００℃、５ｓｅｃ〜１８０ｓｅｃで熱処理を行うことにより、単結晶半導体膜である第２の半導体膜１１４を形成する。
以上により、基板１０６上に絶縁膜（第１の絶縁膜１０２、第２の絶縁膜１０５）を介して不純物を含む単結晶半導体膜である第１の半導体膜１０７、および単結晶半導体膜である第２の半導体膜１１４が積層されたＳＯＩ基板を形成することができる。
なお、本実施の形態で説明したＳＯＩ基板を用いて半導体装置を作製する場合には、ｐ型不純物を含む第１の半導体領域１１０上にｎ型のＴＦＴを形成し、ｎ型不純物を含む第２の半導体領域１１３上にｐ型のＴＦＴを形成することができる。
本実施の形態に係るＳＯＩ基板の作製において、貼り合わせに用いた半導体基板は、不純物などを注入されることなく分離されているので、分離面の表面研磨や洗浄などを行うことにより、再利用が可能となる。また、作製されたＳＯＩ基板は、基板上に一導電型の不純物を含む単結晶半導体膜である第１の半導体膜と、単結晶半導体膜である第２の半導体膜とが積層された構造を有することから、これをチャネル形成領域に用いることでパンチスルー電流を抑えた薄膜トランジスタ（ＴＦＴ）等を有する半導体装置の作製が可能となる。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。
（実施の形態２）
本実施の形態２では、実施の形態１で説明したものとは異なるＳＯＩ基板の作製方法について、図３および図４を用いて説明する。
図３（Ａ）に示すように、半導体基板２０１上に第１の絶縁膜２０２を形成する。なお、半導体基板２０１としては、代表的にはｐ型若しくはｎ型の単結晶シリコン基板（シリコンウエハー）を用いることができる。また、他の結晶半導体基板としては、シリコン、ゲルマニウム、その他ガリウムヒ素、インジウムリンなどの化合物半導体の基板も適用することができる。
なお、第１の絶縁膜２０２には、プラズマＣＶＤ法、減圧ＣＶＤ法、若しくはスパッタリング法等を用いて形成される酸化シリコン、窒化シリコン、酸素と窒素を含有したシリコン（酸窒化シリコン）等の絶縁材料を用いることができる。その他、半導体基板２０１を酸化処理して形成される酸化膜を用いてもよい。また、第１の絶縁膜２０２は、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）の膜厚とする。また、第１の絶縁膜２０２は、単層構造であっても積層構造であっても良い。
ここでは、第１の絶縁膜２０２として、シリコンの酸化膜である酸化シリコン膜を形成する。なお、酸化膜を形成する場合において、ドライ酸化を行っても良いが、酸化雰囲気中にハロゲンを含むガスを添加することが好ましい。ハロゲンを含むガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ、ＣｌＦ、ＢＣｌ３、Ｆ、Ｂｒ２などから選ばれた一種類又は複数種類のガスを用いることができる。例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。９５０℃以上１１００℃以下の加熱温度で熱酸化を行うとよい。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。
次に、第１の絶縁膜２０２の表面から電界で加速されたイオン２０３を所定の深さに照射し、脆化層２０４を形成する（図３（Ｂ）。）。イオン２０３の照射は別の基板に転置される第２の半導体膜２０９の膜厚を考慮して行う。なお、第２の半導体膜２０９の膜厚は５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下の厚さとする。イオンを照射する際の加速電圧はこのような膜厚を考慮して、半導体基板２０１に照射されるようにする。
脆化層２０４は水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンを照射することで形成される。なお、脆化層２０４を形成するためのイオンの照射の方法としては、所謂イオンドーピング法およびイオン注入法を含むこととする。この場合、一又は複数の同一の原子から成る質量数の異なるイオンを照射することが好ましい。水素イオンを照射する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくことが好ましい。Ｈ３ ＋イオンの割合を高めておくと照射効率を高めることができ、照射時間を短縮することができる。このような構成とすることで、分離を容易に行うことができる。
次に、先に形成した第１の絶縁膜２０２をエッチングにより除去する。（図３（Ｃ）。）。そして、表面に露出した半導体基板２０１上にｎ型もしくはｐ型の不純物を含む非晶質半導体膜である第１の半導体膜２０５を形成する（図３（Ｄ）。）。
次に第２の絶縁膜２０６と第３の絶縁膜２０７を形成する（図３（Ｅ）。）。第２の絶縁膜２０６および第３の絶縁膜２０７は、プラズマＣＶＤ法、減圧ＣＶＤ法、若しくはスパッタリング法等を用いて形成することができ、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜等を用いることができる。ここでは、第２の絶縁膜２０６には、有機シラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）を原料ガスに用いてＣＶＤ法により形成した膜厚が５０ｎｍの酸化シリコン膜を用い、第３の絶縁膜２０７には、プラズマＣＶＤ法により形成した５０ｎｍの窒化酸化シリコン膜を用いることとする。なお、ここでは、絶縁膜が、第２の絶縁膜２０６と第３の絶縁膜２０７とからなる二層構造の場合について示したが、本発明では二層構造に限られることはなく、三層以上の多層構造としても良い。
次に、図４（Ａ）で示すように半導体基板２０１と基板２０８とを密接させ、この両者を接合させる。なお、基板２０８は、絶縁表面を有する基板若しくは絶縁基板であり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を適用することができる。また、接合を形成する面は、十分に清浄化しておく。そして、半導体基板２０１と基板２０８を密着させることにより接合が形成する。この接合はファン・デル・ワールス力が作用しており、半導体基板２０１と基板２０８とを圧接することで水素結合により強固な接合を形成することが可能である。
半導体基板２０１と基板２０８とを貼り合わせた後は、加熱処理又は加圧処理を行うことが好ましい。加熱処理、又は加圧処理を行うことで接合強度を向上させることが可能となる。なお、加熱処理の温度は、基板２０８の耐熱温度以下であることが好ましい。また、加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、半導体基板２０１及び基板２０８の耐圧性を考慮して行う。
次に、接合した半導体基板２０１及び基板２０８の熱処理を行い、脆化層２０４を劈開面として半導体基板２０１を基板２０８から分離する（図４（Ｂ）。）。熱処理の温度は４００℃以上、基板２０８の耐熱温度以下で行うことが好ましい。例えば、４００℃以上６００℃以下の熱処理を行うことにより、脆化層２０４に形成された微小な空洞の体積変化が起こり、脆化層２０４に沿って劈開することが可能となる。さらに、本実施の形態の場合には、ここでの熱処理の際に先に形成した非晶質半導体膜である第１の半導体膜２０５をエピタキシャル成長（固相成長）させることができるため、単結晶半導体膜である第１の半導体膜２１０とすることができる。
ここで、基板２０８上の第２の半導体膜２０９の表面を平坦化処理してもよい。平坦化処理の方法としては、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザー光の照射等が挙げられる。
一方、分離した半導体基板２０１も分離面を平坦化させ、洗浄することにより再利用することができる。平坦化処理の方法としては、第２の半導体膜２０９の表面の平坦化処理と同様に化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザー光の照射等が挙げられる。
以上により、基板２０８上に、第３の絶縁膜２０７、第２の絶縁膜２０６、単結晶半導体膜である第１の半導体膜２１０、および半導体基板２０１の一部である第２の半導体膜２０９が形成することができる（図４（Ｃ）。）。
なお、本実施の形態で説明したＳＯＩ基板を用いて半導体装置を作製する場合には、単結晶半導体膜である第１の半導体膜２１０がｐ型不純物を含んでいる場合にはｎ型のＴＦＴを形成することができ、また、単結晶半導体膜である第１の半導体膜２１０がｎ型不純物を含んでいる場合にはｐ型のＴＦＴをそれぞれ形成することができる。
本実施の形態に係るＳＯＩ基板の作製において、貼り合わせに用いた半導体基板は、不純物などを注入されることなく分離されているので、分離面の表面研磨や洗浄などを行うことにより、再利用が可能となる。また、作製されたＳＯＩ基板は、基板上に一導電型の不純物を含む単結晶半導体膜である第１の半導体膜と、単結晶半導体膜である第２の半導体膜とが積層された構造を有することから、これをチャネル形成領域に用いることでパンチスルー電流を抑えた薄膜トランジスタ（ＴＦＴ）等を有する半導体装置の作製が可能となる。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。
（実施の形態３）
本実施の形態３では、実施の形態１で説明したＳＯＩ基板を用いた半導体装置の作製方法の一態様について、図５〜図７を用いて説明する。従って、図中の番号は、図１、２に用いた番号と共通とする。
図２（Ｄ）で示した基板１０６上の第１の半導体領域（１１０、１１３）を含む第１の半導体膜１０７、および第２の半導体膜１１４をエッチングして半導体素子の配置に合わせて島状に分離した積層半導体膜３０１、３０２を形成する（図５（Ａ）。）。そして、図５（Ｂ）で示すようにゲート絶縁膜３０３を形成する。ゲート絶縁膜３０３は５ｎｍ以上５０ｎｍ以下の膜厚となるように形成する。ゲート絶縁膜３０３は、酸化シリコン膜、若しくは酸化窒化シリコン膜で形成することが好ましい。
ここでは、気相成長法によりゲート絶縁膜３０３を形成する。なお、４５０℃以下の温度で良質なゲート絶縁膜３０３を形成する場合にはプラズマＣＶＤ法を適用することが好ましい。特にマイクロ波プラズマＣＶＤ法によるものであって、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、電子温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）程度であるものを用いることが好ましい。電子密度が高く、電子温度が低いと活性種の運動エネルギーが低いプラズマを利用するとプラズマダメージが少なく欠陥が少ない膜を形成することができる。
ゲート絶縁膜３０３を形成した後、ゲート電極３０４、３０５を形成する（図５（Ｂ））。ゲート電極３０４、３０５の形成に用いる材料としては、例えば、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａ、Ｎｄ等の金属元素、または前記金属元素を主成分とする合金材料、前記金属元素を含む金属窒化物等の化合物材料または、これらを複数用いた材料を用いることができる。
次に、レジスト３０６を形成してｎ型不純物３０７を注入することにより、第１の不純物領域３０８を形成する（図５（Ｃ）。）。さらに、レジスト３０６を除去した後、レジスト３０９を形成してｐ型不純物３１０を注入することにより、第２の不純物領域３１１を形成する（図５（Ｄ）。）。
ここで、形成される第１の不純物領域３０８は、ｎ型トランジスタのソース領域およびドレイン領域として機能する。ｎ型不純物３０７としては、リン若しくはヒ素を用いることができ、ピーク濃度で１×１０１８〜１×１０２０ａｔｏｍｓ／ｃｍ３で添加することにより形成される。また、第２の不純物領域３１１は、ｐ型トランジスタのソース領域およびドレイン領域として機能する。ｐ型不純物３１０としては、ホウ素、アルミニウム、ガリウムなどを用いることができ、ピーク濃度で１×１０１８〜１×１０２０ａｔｏｍｓ／ｃｍ３で添加することにより形成される。
次に、サイドウオール絶縁層３１２を形成する（図６（Ａ）。）。次に、レジスト３１３を形成してｎ型不純物３１４を注入することにより、第３の不純物領域３１５を形成する（図６（Ｂ）。）。ｎ型不純物３１４としては、リン若しくはヒ素を用いることができ、ピーク濃度で１×１０１９〜１×１０２０ａｔｏｍｓ／ｃｍ３で添加することにより形成される。さらに、レジスト３１３を除去した後、レジスト３１６を形成してｐ型不純物３１７を注入することにより、第４の不純物領域３１８を形成する（図６（Ｃ）。）。ｐ型不純物３１７としては、ホウ素、アルミニウム、ガリウムなどを用いることができ、ピーク濃度で１×１０１９〜５×１０２１ａｔｏｍｓ／ｃｍ３で添加することにより形成される。
レジスト３１６を除去した後、保護膜３１９を形成する。保護膜３１９には、窒化シリコン膜又は窒化酸化シリコン膜を用いることができる。保護膜３１９上には、層間絶縁膜３２０を形成する。層間絶縁膜３２０には、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンなどの無機絶縁膜の他、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜やポリイミドに代表される有機樹脂膜を用いることができる。さらに、層間絶縁膜３２０にはコンタクトホール３２１を形成する（図６（Ｄ）。）。
次に、配線の形成について説明する。図７（Ａ）に示すようにコンタクトホール３２１にはコンタクトプラグ３２２を形成する。コンタクトプラグ３２２は、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法でタングステンシリサイドを形成し、コンタクトホール３２１に埋め込むことで形成される。また、ＷＦ６を水素還元してタングステンを形成しコンタクトホール３２１に埋め込んでも良い。その後、コンタクトプラグ３２２に合わせて配線３２３を形成する。配線３２３はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成する。さらにその上に層間絶縁膜３２４を形成する。配線は適宜設ければ良く、この上層にさらに配線層を形成して多層配線化しても良い。その場合にはダマシンプロセスを適用しても良い。
また、図７（Ｂ）には図７（Ａ）の層間絶縁膜３２４上に上層配線を形成し、多層配線化する態様を示す。配線３２３の上層に窒化シリコン膜でパッシベーション膜３２５を形成し、層間絶縁膜３２６を設ける。さらにパッシベーション膜３２７及び配線間絶縁膜３２８を形成する。上層配線は、例えば、ダマシン若しくはデュアルダマシンにより形成することができる。バリアメタル３２９はタンタル若しくは窒化タンタルで形成する。銅配線３３０はメッキ法で形成し、化学的機械研磨（ＣＭＰ）法により配線間絶縁膜３２８に埋め込む。その上層には窒化シリコンでパッシベーション膜３３１を形成する。配線の積層数は任意であり、適宜選択すれば良い。
以上により、不純物が添加された単結晶半導体膜である第１の半導体膜と、単結晶半導体膜である第２の半導体膜とが積層されたＳＯＩ基板を用いて薄膜トランジスタを作製することができる。
なお、本実施の形態に係る薄膜トランジスタは、単結晶半導体膜である第１の半導体膜と第２の半導体膜とが積層されてなる半導体膜によりチャネル形成領域が形成されており、チャネル形成領域のバックチャネル側（ゲート電極３０４と反対側）に設けられた第１の半導体膜に含まれる第１、第２の半導体領域（１１０、１１３）にソース領域およびドレイン領域とは逆の導電型の不純物（ｎ型不純物もしくはｐ型不純物）を注入することにより、トランジスタのチャネル形成領域底部を流れるパンチスルー電流を抑えることができるので、サブスレッシュルド特性が急峻でスイッチング特性に優れたトランジスタを得ることができる。また、チャネル形成領域を形成する第２の半導体膜１１４は、結晶方位が一定の単結晶半導体であるため、閾値電圧や移動度などトランジスタ特性として重要な特性値の不均一性を抑制し、高移動化などの高性能化を達成することができる。
（実施の形態４）
本実施の形態４では、実施の形態３で示した半導体装置の一例として、マイクロプロセッサについて図８を用いて説明する。
マイクロプロセッサ８００は、演算回路８０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ；ＡＬＵともいう。）、演算回路制御部８０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部８０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部８０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部８０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ８０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部８０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース８０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ８０９、及びメモリインターフェース８１０（ＲＯＭ Ｉ／Ｆ）を有している。
バスインターフェース８０８を介してマイクロプロセッサ８００に入力された命令は命令解析部８０３に入力され、デコードされた後に演算回路制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５に入力される。演算回路制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５は、デコードされた命令に基づき各種制御を行う。
具体的に演算回路制御部８０２は、演算回路８０１の動作を制御するための信号を生成する。また、割り込み制御部８０４は、マイクロプロセッサ８００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部８０７は、レジスタ８０６のアドレスを生成し、マイクロプロセッサ８００の状態に応じてレジスタ８０６の読み出しや書き込みを行う。タイミング制御部８０５は、演算回路８０１、演算回路制御部８０２、命令解析部８０３、割り込み制御部８０４、レジスタ制御部８０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部８０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図８に示すマイクロプロセッサ８００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
このようなマイクロプロセッサに含まれる半導体素子は、第１の半導体膜と第２の半導体膜とが積層されてなる半導体膜によりチャネル形成領域が形成されており、チャネル形成領域のバックチャネル側（ゲート電極と反対側）に設けられた第１の半導体膜にソース領域およびドレイン領域とは逆の導電型の不純物（ｎ型不純物もしくはｐ型不純物）を注入することにより、トランジスタのチャネル形成領域底部を流れるパンチスルー電流を抑えることができるので、スイッチング特性を向上させることができる。また、チャネル形成領域を形成する第２の半導体膜は、その結晶方位が一定の単結晶半導体であるため、閾値電圧や移動度などの特性値の不均一性を抑制し、高移動化などの高性能化を達成することができる。
なお、本実施の形態４においては、実施の形態１〜３に示した構成を自由に組み合わせて用いることができることとする。
（実施の形態５）
本実施の形態５では、実施の形態３で示した半導体装置の一例として、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置について説明する。
図９は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ９１１は、アナログ回路部９１２とデジタル回路部９１３を有している。アナログ回路部９１２として、共振容量を有する共振回路９１４、整流回路９１５、定電圧回路９１６、リセット回路９１７、発振回路９１８、復調回路９１９と、変調回路９２０を有している。デジタル回路部９１３は、ＲＦインターフェース９２１、制御レジスタ９２２、クロックコントローラ９２３、ＣＰＵインターフェース９２４、中央処理ユニット（ＣＰＵ）９２５、ランダムアクセスメモリ（ＲＡＭ）９２６、読み出し専用メモリ（ＲＯＭ）９２７を有している。
このような構成のＲＦＣＰＵ９１１の動作は以下の通りである。アンテナ９２８が受信した信号は共振回路９１４により誘導起電力を生じる。誘導起電力は整流回路９１５を経て容量部９２９に充電される。この容量部９２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部９２９はＲＦＣＰＵ９１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ９１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
リセット回路９１７は、デジタル回路部９１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路９１８は定電圧回路９１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路９１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路９２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路９２０は、共振回路９１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ９２３は、電源電圧又は中央処理ユニット９２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路９３０が行っている。
アンテナ９２８からＲＦＣＰＵ９１１に入力された信号は復調回路９１９で復調された後、ＲＦインターフェース９２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ９２２に格納される。制御コマンドには、読み出し専用メモリ９２７に記憶されているデータの読み出し、ランダムアクセスメモリ９２６へのデータの書き込み、中央処理ユニット９２５への演算命令などが含まれている。中央処理ユニット９２５は、ＣＰＵインターフェース９２４を介して読み出し専用メモリ９２７、ランダムアクセスメモリ９２６、制御レジスタ９２２にアクセスする。ＣＰＵインターフェース９２４は、中央処理ユニット９２５が要求するアドレスより、読み出し専用メモリ９２７、ランダムアクセスメモリ９２６、制御レジスタ９２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット９２５の演算方式は、読み出し専用メモリ９２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット９２５が実行する方式を適用することができる。
このようなＲＦＣＰＵ９１１は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部９２９を小型化しても長時間の動作を保証することができる。図９ではＲＦＣＰＵの形態について示しているが、通信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっても良い。
なお、本実施の形態５で説明したＲＦＣＰＵは、ソース領域およびドレイン領域とは逆の導電型の不純物（ｎ型不純物もしくはｐ型不純物）が注入された第１の半導体膜と、結晶方位が一定の単結晶半導体からなる第２の半導体膜とが積層された半導体膜によって集積回路が形成されているので、チャネル形成領域底部のパンチスルー電流が抑制されることによるスイッチング特性の向上が図れるだけでなく、処理速度の高速化や低消費電力化も図ることができる。
なお、本実施の形態５においては、実施の形態１〜４に示した構成を自由に組み合わせて用いることができることとする。
（実施の形態６）
本実施の形態６では、本発明の一態様として、マザーガラスと呼ばれる大型のガラス基板を用いて半導体装置を形成する場合について説明する。
図１０に示すように、基板１００１であるマザーガラス上に複数の表示パネル１００２が形成される。なお、これらの複数の表示パネル１００２はマザーガラスから切り出されるが、予め、表示パネル１００２の形成領域に合わせて半導体基板を接合し、半導体膜（第１の半導体膜１００３、または第１の半導体膜１００３と第２の半導体膜１００４の両方）を形成してから、切り出すのが好ましい。なお、半導体基板に比べて、マザーガラス基板は面積が大きいので、図１０（Ａ）で示すように、各表示パネル１００２の形成領域の内側に半導体膜（第１の半導体膜１００３、または第１の半導体膜１００３と第２の半導体膜１００４の両方）を配置することが好ましい。これによって、第２の半導体膜１００４を基板１００１上に複数個並べて配置する場合にも、隣接する間隔に余裕を持たせることができる。
表示パネル１００２には、走査線駆動回路領域１００５、信号線駆動回路領域１００６、画素形成領域１００７があり、これらの領域が含まれるように第２の半導体膜１００４が基板１００１上に接合される。
図１０（Ｂ）は図１０（Ａ）に対応する断面図である。大型のガラス基板である基板１００１からはナトリウムなどの不純物が拡散し、基板１００１上に形成される半導体膜を汚染する可能性があることから、図１０（Ｂ）に示すように基板１００１上にバリア膜として機能する絶縁膜１００８を形成するのが好ましい。
また、本実施の形態では、図１０に示すＳＯＩ基板の他、このようなＳＯＩ基板を用いて作製される表示装置の一例として、液晶表示装置について図１１を用いて説明する。図１１（Ａ）は液晶表示装置の画素の平面図であり、ｎ型もしくはｐ型の不純物を含む半導体膜上に単結晶半導体膜が形成された積層構造を有する半導体膜１１０９に走査線１１１０が交差し、信号線１１１２、画素電極１１１３が接続する画素を示す。なお、図１１（Ｂ）は、Ｊ−Ｋ切断線による図１１（Ａ）の断面図である。
図１１（Ｂ）において、基板１１０１上に絶縁膜１１０８、ｎ型もしくはｐ型の不純物を含む単結晶半導体膜と単結晶半導体膜との積層構造を有する半導体膜１１０９、ゲート絶縁膜１１１４、ゲート電極１１１５が積層して形成された部分があり、画素トランジスタ１１１６はそのような領域を含んで構成されている。
また、層間絶縁膜１１１７上には、信号線１１１２、画素電極１１１３および電極１１１８が設けられている。層間絶縁膜１１１７上には、柱状スペーサ１１１９が形成され、信号線１１１２、画素電極１１１３、電極１１１８および柱状スペーサ１１１９を覆って配向膜１１２０が形成されている。対向基板１１２１には、対向電極１１２２、対向電極を覆う配向膜１１２３が形成されている。柱状スペーサ１１１９は、基板１１０１と対向基板１１２２との隙間を維持するために形成される。柱状スペーサ１１１９によって形成される空隙に液晶層１１２４が形成されている。なお、半導体膜１１０９と信号線１１１２および電極１１１８との接続部は、コンタクトホールの形成によって層間絶縁膜１１１７に段差が生じるので、そこを埋めるように柱状スペーサ１１１９が設けられている。これにより、段差による液晶層１１２４の液晶の配向の乱れを防ぐことができる。
さらに、本実施の形態では、図１１に示す液晶表示装置の他、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について、図１２を用いて説明する。図１２（Ａ）はＥＬ表示装置の画素の平面図であり、信号線１２１２に接続する選択用トランジスタ１２０１と、電流供給線１２０２に接続する表示制御用トランジスタ１２０３を有している。また、走査線１２１１は、選択用トランジスタ１２０１のゲート電極と電気的に接続されている。この表示装置は、一対の電極間にエレクトロルミネセンス材料を含んで形成される層（ＥＬ層）を挟んでなる発光素子が各画素に設けられる構成となっている。発光素子を構成する一方の電極が画素電極１２１３であり、画素電極１２１３は表示制御用トランジスタ１２０３に接続されている。図１２（Ｂ）はこのような画素の要部を示す断面図である。
図１２（Ｂ）において、基板１２００上に絶縁膜１２１８、ｎ型もしくはｐ型の不純物を含む単結晶半導体膜と、単結晶半導体膜との積層構造を有する半導体膜１２１６、ゲート絶縁膜１２１４、ゲート電極１２１５が積層して形成された部分があり、選択用トランジスタ１２０１及び表示制御用トランジスタ１２０３はそのような領域を含んで構成されている。
また、表示制御用トランジスタ１２０３のゲート電極１２１５を覆って、層間絶縁膜１２１７が形成されている。層間絶縁膜１２１７上に、信号線１２１２、電流供給線１２０２、電極１２０９、１２１０などが形成されている。また、層間絶縁膜１２１７上には、電極１２１０に電気的に接続されている画素電極１２１３が形成されている。画素電極１２１３は周辺部が絶縁性の隔壁層１２０４で囲まれている。画素電極１２１３上にはＥＬ層１２０５が形成されている。ＥＬ層１２０５上には対向電極１２０６が形成されている。画素部は封止樹脂１２０７が充填され、補強板として対向基板１２０８が設けられている。
上述した表示装置（液晶表示装置、エレクトロルミネッセンス表示装置）は、いずれもソース領域およびドレイン領域とは逆の導電型の不純物（ｎ型不純物もしくはｐ型不純物）が注入された単結晶半導体膜である第１の半導体膜と単結晶半導体である第２の半導体膜とが積層されてなる半導体膜からなるチャネル形成領域を有する半導体素子を含んで形成されており、第１の半導体膜がチャネル形成領域のバックチャネル側（ゲート電極と反対側）に設けられていることにより、トランジスタのチャネル形成領域底部を流れるパンチスルー電流を抑えることができるので、スイッチング特性を向上させるとともに信頼性を高めることができ、高画質な表示を行うことができる。
なお、本実施の形態６においては、実施の形態１〜５に示した構成を自由に組み合わせて用いることができることとする。
（実施の形態７）
本実施の形態では、様々な電子機器について、図１３を用いて説明する。電子機器としては、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）などが挙げられる。その好ましい形態について、図１３を参照して説明する。
図１３（Ａ）は表示装置であり、筐体８００１、支持台８００２、表示部８００３、スピーカー部８００４、ビデオ入力端子８００５等を含む。表示部８００３には、図１１で説明した液晶表示装置や図１２で説明した発光装置を適用することができ、高画質な表示を行うことができる。なお、表示装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用装置が含まれる。
図１３（Ｂ）はノート型パーソナルコンピュータであり、本体８１０１、筐体８１０２、表示部８１０３、キーボード８１０４、外部接続ポート８１０５、マウス８１０６等を含む。表示部８１０３には、図１１で説明した液晶表示装置や図１２で説明した発光装置を適用することができ、高画質な表示を行うことができる。
図１３（Ｃ）はビデオカメラであり、本体８２０１、表示部８２０２、筐体８２０３、外部接続ポート８２０４、リモコン受信部８２０５、受像部８２０６、バッテリー８２０７、音声入力部８２０８、操作キー８２０９、接眼部８２１０等を含む。表示部８２０２には、図１１で説明した液晶表示装置や図１２で説明した発光装置を適用することができ、高画質な表示を行うことができる。
図１３（Ｄ）は、電子ブックであり、本体８３０１、表示部８３０２、筐体８３０３、操作スイッチ８３０４等を含む。またモデムが内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。なお、電子ブックのメモリ部は、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＯＲ型不揮発性メモリを用い、映像や音声（音楽）を記録、再生することができる。電子ブックの情報を記憶するメモリ部や、電子ブックを機能させるマイクロプロセッサに、図８で説明したマイクロプロセッサや、図９で説明したＲＦＣＰＵ等を適用することができる。また、表示部８３０２には、図１１で説明した液晶表示装置や図１２で説明した発光装置を適用することができ、高画質な表示を行うことができる。
図１３（Ｅ）は携帯電話であり、本体８４０１、筐体８４０２、表示部８４０３、音声入力部８４０４、音声出力部８４０５、操作キー８４０６、外部接続ポート８４０７、アンテナ８４０８等を含む。表示部８４０３には、図１１で説明した液晶表示装置や図１２で説明した発光装置を適用することができ、高画質な表示を行うことができる。
図１３（Ｆ）は、デジタルプレーヤーであり、オーディオ装置の１つの代表例である。本体８５０１、表示部８５０２、筐体８５０３、操作スイッチ８５０４、イヤホン８５０５などを含んでいる。イヤホン８５０５の代わりにヘッドホンや無線式イヤホンを用いることができる。デジタルプレーヤーの音楽情報を記憶するメモリ部や、デジタルプレーヤーを機能させるマイクロプロセッサに、図８で説明したマイクロプロセッサや、図９で説明したＲＦＣＰＵ等を適用することができる。デジタルプレーヤーは小型軽量化が可能であるが、表示部８５０２において、図１１で説明した液晶表示装置や図１２で説明した発光装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても高画質な表示を行うことができる。
図１４は、図１３（Ｅ）と構成の異なる携帯電話であり、図１４（Ａ）が正面図、図１４（Ｂ）が背面図、図１４（Ｃ）が展開図である。本体１４０１は、電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
本体１４０１は、筐体１４０２及び筐体１４０３の二つの筐体で構成されている。筐体１４０２には、表示部１４０４、スピーカー１４０５、マイクロフォン１４０６、操作キー１４０７、ポインティングデバイス１４０８、カメラ用レンズ１４０９、外部接続端子１４１０、イヤホン端子１４１１等を備え、筐体１４０３には、キーボード１４１２、外部メモリスロット１４１３、カメラ用レンズ１４１４、ライト１４１５等を備えている。また、アンテナは筐体１４０２内部に内蔵されている。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
表示部１４０４には、図１１で説明した液晶表示装置や図１２で説明した発光装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部１４０４と同一面上にカメラ用レンズ１４０９を備えているため、テレビ電話が可能である。また、表示部１４０４をファインダーとし、カメラ用レンズ１４１４及びライト１４１５で静止画及び動画の撮影が可能である。スピーカー１４０５、及びマイクロフォン１４０６は音声通話に限らず、テレビ電話、録音、再生等が可能である。
操作キー１４０７では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。更に、重なり合った筐体１４０２と筐体１４０３（図１４（Ａ））は、スライドし、図１４（Ｃ）のように展開し、携帯情報端末として使用できる。この場合、キーボード１４１２、ポインティングデバイス１４０８を用い円滑な操作が可能である。外部接続端子１４１０はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット１４１３に記録媒体を挿入しより大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能等を備えたものであってもよい。
上述した携帯電話は、その表示部１４０４に図１１で説明した液晶表示装置や図１２で説明した発光装置を適用することができ、高画質な表示を行うことができる。
なお、本実施の形態７に示す電子機器は、実施の形態１〜実施の形態６に示した構成を自由に組み合わせて実施することが可能である。
ＳＯＩ基板の作製方法を説明する図。 ＳＯＩ基板の作製方法を説明する図。 ＳＯＩ基板の作製方法を説明する図。 ＳＯＩ基板の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 マイクロプロセッサの構成を示すブロック図。 ＲＦＣＰＵの構成を示すブロック図。 大型基板に単結晶半導体膜を接合する場合を示す図。 液晶表示装置の一例を示す図。 エレクトロルミネセンス表示装置の一例を示す図。 電子機器を示す図。 電子機器を示す図。
符号の説明
１０１ 半導体基板
１０２ 第１の絶縁膜
１０３ イオン
１０４ 脆化層
１０５ 第２の絶縁膜
１０６ 基板
１０７ 第１の半導体膜
１０８ レジスト
１０９ ｐ型不純物
１１０ 第１の半導体領域
１１１ レジスト
１１２ ｎ型不純物
１１３ 第２の半導体領域
１１４ 第２の半導体膜
２０１ 半導体基板
２０２ 第１の絶縁膜
２０３ イオン
２０４ 脆化層
２０５ 第１の半導体膜
２０６ 第２の絶縁膜
２０７ 第３の絶縁膜
２０８ 基板
２０９ 第２の半導体膜
２１０ 第１の半導体膜
３０１、３０２ 積層半導体膜
３０３ ゲート絶縁膜
３０４、３０５ ゲート電極
３０６ レジスト
３０７ ｎ型不純物
３０８ 第１の不純物領域
３０９ レジスト
３１０ ｐ型不純物
３１１ 第２の不純物領域
３１２ サイドウオール絶縁層
３１３ レジスト
３１４ ｎ型不純物
３１５ 第３の不純物領域
３１６ レジスト
３１７ ｐ型不純物
３１８ 第４の不純物領域
３１９ 保護膜
３２０ 層間絶縁膜
３２１ コンタクトホール
３２２ コンタクトプラグ
３２３ 配線
３２４ 層間絶縁膜
３２５ パッシベーション膜
３２６ 層間絶縁膜
３２７ パッシベーション膜
３２８ 配線間絶縁膜
３２９ バリアメタル
３３０ 銅配線
３３１ パッシベーション膜
８００ マイクロプロセッサ
８０１ 演算回路
８０２ 演算回路制御部
８０３ 命令解析部
８０４ 割り込み制御部
８０５ タイミング制御部
８０６ レジスタ
８０７ レジスタ制御部
８０８ バスインターフェース
８０９ 読み出し専用メモリ
８１０ メモリインターフェース
９１１ ＲＦＣＰＵ
９１２ アナログ回路部
９１３ デジタル回路部
９１４ 共振回路
９１５ 整流回路
９１６ 定電圧回路
９１７ リセット回路
９１８ 発振回路
９１９ 復調回路
９２０ 変調回路
９２１ ＲＦインターフェース
９２２ 制御レジスタ
９２３ クロックコントローラ
９２４ ＣＰＵインターフェース
９２５ 中央処理ユニット
９２６ ランダムアクセスメモリ
９２７ 読み出し専用メモリ
９２８ アンテナ
９２９ 容量部
９３０ 電源管理回路
１００１ 基板
１００２ 表示パネル
１００３ 第１の半導体膜
１００４ 第２の半導体膜
１００５ 走査線駆動回路領域
１００６ 信号線駆動回路領域
１００７ 画素形成領域
１００８ 絶縁膜
１１０１ 基板
１１０８ 絶縁膜
１１０９ 半導体膜
１１１０ 走査線
１１１２ 信号線
１１１３ 画素電極
１１１４ ゲート絶縁膜
１１１５ ゲート電極
１１１６ 画素トランジスタ
１１１７ 層間絶縁膜
１１１８ 電極
１１１９ 柱状スペーサ
１１２０ 配向膜
１１２１ 対向基板
１１２２ 対向電極
１１２３ 配向膜
１１２４ 液晶層
１２００ 基板
１２０１ 選択用トランジスタ
１２０２ 電流供給線
１２０３ 表示制御用トランジスタ
１２０４ 隔壁層
１２０５ ＥＬ層
１２０６ 対向電極
１２０７ 封止樹脂
１２０８ 対向基板
１２０９、１２１０ 電極
１２１１ 走査線
１２１２ 信号線
１２１３ 画素電極
１２１４ ゲート絶縁膜
１２１５ ゲート電極
１２１６ 半導体膜
１２１７ 層間絶縁膜
１２１８ 絶縁膜
１４０１ 本体
１４０２ 筐体
１４０３ 筐体
１４０４ 表示部
１４０５ スピーカー
１４０６ マイクロフォン
１４０７ 操作キー
１４０８ ポインティングデバイス
１４０９ カメラ用レンズ
１４１０ 外部接続端子
１４１１ イヤホン端子
１４１２ キーボード
１４１３ 外部メモリスロット
１４１４ カメラ用レンズ
１４１５ ライト
８００１ 筐体
８００２ 支持台
８００３ 表示部
８００４ スピーカー部
８００５ ビデオ入力端子
８１０１ 本体
８１０２ 筐体
８１０３ 表示部
８１０４ キーボード
８１０５ 外部接続ポート
８１０６ マウス
８２０１ 本体
８２０２ 表示部
８２０３ 筐体
８２０４ 外部接続ポート
８２０５ リモコン受信部
８２０６ 受像部
８２０７ バッテリー
８２０８ 音声入力部
８２０９ 操作キー
８２１０ 接眼部
８３０１ 本体
８３０２ 表示部
８３０３ 筐体
８３０４ 操作スイッチ
８４０１ 本体
８４０２ 筐体
８４０３ 表示部
８４０４ 音声入力部
８４０５ 音声出力部
８４０６ 操作キー
８４０７ 外部接続ポート
８４０８ アンテナ
８５０１ 本体
８５０２ 表示部
８５０３ 筐体
８５０４ 操作スイッチ
８５０５ イヤホン

Claims (2)

  1. 単結晶半導体でなる第１の基板表面からイオン種を照射して、前記第１の基板表面から所定の深さの領域に脆化層を形成し、
    前記第１の基板の表面と第２の基板の表面とを接合させ、
    前記第１の基板と前記第２の基板とを重ね合わせた状態で熱処理し、前記脆化層に亀裂を生じさせ、
    前記第１の基板の一部の単結晶半導体を残存させたまま前記第１の基板を分離して、前記第２の基板上に第１の単結晶半導体膜を形成し、
    前記第１の単結晶半導体膜上にｎ型の不純物もしくはｐ型の不純物のいずれか一方、又は両方をドーピングし、
    前記第１の単結晶半導体膜に接するように第２の単結晶半導体膜を形成する半導体装置の作製方法であって、
    前記第２の単結晶半導体膜はエピタキシャル成長又は固相成長したものであることを特徴とする半導体装置の作製方法。
  2. 単結晶半導体でなる第１の基板表面からイオン種を照射して、前記第１の基板表面から所定の深さの領域に脆化層を形成し、
    前記第１の基板上にｎ型の不純物もしくはｐ型の不純物を含む第１の非晶質半導体膜を形成し、
    前記第１の非晶質半導体膜上に絶縁膜を形成し、
    前記絶縁膜の表面と第２の基板の表面とを接合させ、
    前記第１の基板と前記第２の基板とを重ね合わせた状態で熱処理し、前記第１の非晶質半導体膜をエピタキシャル成長により単結晶化させて第２の単結晶半導体膜を形成すると共に前記脆化層に亀裂を生じさせ、
    前記第１の基板の一部の単結晶半導体を残存させたまま前記第１の基板を分離して、前記第２の基板上に前記絶縁膜、前記第２の単結晶半導体膜、および第３の単結晶半導体膜を形成することを特徴とする半導体装置の作製方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5486781B2 (ja) * 2007-07-19 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20100221867A1 (en) * 2009-05-06 2010-09-02 International Business Machines Corporation Low cost soi substrates for monolithic solar cells
JP5706670B2 (ja) * 2009-11-24 2015-04-22 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8883612B2 (en) * 2011-09-12 2014-11-11 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device
JP2016134388A (ja) 2015-01-15 2016-07-25 株式会社ジャパンディスプレイ 表示装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03196567A (ja) * 1989-08-30 1991-08-28 Ricoh Co Ltd 半導体基板とその製造方法
JPH04116929A (ja) * 1990-09-07 1992-04-17 Seiko Epson Corp 薄膜半導体装置の製法
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US6709907B1 (en) 1992-02-25 2004-03-23 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor
TW222345B (en) 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
JP3200961B2 (ja) 1992-05-15 2001-08-20 ソニー株式会社 半導体装置の製造方法
JPH07142738A (ja) 1993-11-19 1995-06-02 Fujitsu Ltd 半導体装置の製造方法
FR2738671B1 (fr) * 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6251754B1 (en) * 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
US6388652B1 (en) 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6908797B2 (en) 2002-07-09 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6949761B2 (en) * 2003-10-14 2005-09-27 International Business Machines Corporation Structure for and method of fabricating a high-mobility field-effect transistor
FR2871172B1 (fr) * 2004-06-03 2006-09-22 Soitec Silicon On Insulator Support d'epitaxie hybride et son procede de fabrication
US20060272574A1 (en) * 2005-06-07 2006-12-07 Advanced Micro Devices, Inc. Methods for manufacturing integrated circuits
US7638372B2 (en) * 2005-06-22 2009-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101299604B1 (ko) 2005-10-18 2013-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5168788B2 (ja) * 2006-01-23 2013-03-27 信越半導体株式会社 Ｓｏｉウエーハの製造方法
US7608521B2 (en) * 2006-05-31 2009-10-27 Corning Incorporated Producing SOI structure using high-purity ion shower
JP5486781B2 (ja) * 2007-07-19 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7781308B2 (en) * 2007-12-03 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate

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