JP5334189B2 - 半導体装置および電子機器 - Google Patents

Description

本発明は、半導体装置および電子機器に関し、特に、ノーマリーオン型の電界効果トランジスタを備える半導体装置および電子機器に関する。

窒化ガリウム（ＧａＮ）、ＡｌＧａＮおよびＩｎＧａＮなどに代表されるＩＩＩ族窒化物半導体は、その材料的な優位性から、パワーデバイスに用いられた場合に、高耐圧、高速動作、高耐熱性および低オン抵抗などの良好なデバイス特性が期待され得る。このため、パワーデバイスとしての性能限界が近づいてきた従来のＳｉ材料に代わり、ＩＩＩ族窒化物半導体を利用するパワーデバイスの開発が進められている。

特に、電界効果トランジスタ（ＦＥＴ）に関しては、たとえばＡｌＧａＮとＧａＮとのヘテロ接合界面近傍に高濃度の２次元電子ガス（２ＤＥＧ）が形成されることにより、高電子移動度を有するトランジスタを実現することができる、すなわちＦＥＴのオン抵抗をより低くすることができる。そして、このようなヘテロ接合界面を利用する種々のデバイス構造が提案されている。

このようなＧａＮ電界効果トランジスタは、通常、負の電圧閾値を有し、ゲート電圧が０Ｖのときにはオン状態であり、ドレイン電流が流れるノーマリーオン型である。

一方、たとえば絶縁ゲート型電界効果トランジスタおよび絶縁ゲート型バイポーラトランジスタは、通常、ノーマリーオフ型である。すなわち、正の電圧閾値を有し、ゲート電圧が０Ｖのときにはオフ状態であり、ドレイン電流が流れない。

ノーマリーオン型のＧａＮ電界効果トランジスタは、高耐圧、高速動作、高耐熱性および低オン抵抗などの良好な特性を有している一方で、負電圧をゲートに供給する必要があることから、使用しにくいという問題点がある。

ここで、ＧａＮ電界効果トランジスタをノーマリーオフ型にするには、ゲート電極の先にゲート材料を付加する等の処置を行なう必要があることから、単価が上がったり、特性が劣化したりするというデメリットがある。

このようなパワー半導体素子を駆動するためのドライバＩＣ（Integrated Circuit）が開発されており、たとえば、特開平８−６５１４３号公報（特許文献１）には、以下のようなレベルシフト回路を備えるドライバが開示されている。すなわち、１つの電圧レベルから、異なる電圧レベルまで論理電圧状態を変換するためのリセット優先レベルシフト回路であって、上記レベルシフト回路は、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をターンオンするための出力信号を発生するセットレベル回路と、上記パワーＭＯＳＦＥＴをターンオフするためのリセットレベル回路と、上記リセットレベル回路に結合され、リセット信号と上記パルス発生器への入力信号に応答する上記セットレベル回路に結合したセットレベル信号を発生するパルス発生器と、上記レベルシフト回路に接続され、上記セットレベルシフト回路を作動させるために必要な値より低い入力信号で、上記リセットレベル回路を作動し、上記パワーＭＯＳＦＥＴをターンオフするリセット優先回路手段とを備える。

特開平８−６５１４３号公報

しかしながら、特許文献１に記載されたドライバＩＣを製造するためには、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスに加え、レベルシフタを構成する高耐圧ＭＯＳＦＥＴを形成するためのプロセスが必要となり、製造コストが増大してしまう。

この発明は、上述の課題を解決するためになされたもので、その目的は、パワー半導体素子を駆動するためのドライバを低コストで得ることが可能な半導体装置およびそれを備えた電子機器を提供することである。

上記課題を解決するために、この発明のある局面に係わる半導体装置は、入力信号に基づいてスイッチング制御信号を出力するための入力信号処理部と、上記入力信号処理部から受けた上記スイッチング制御信号の基準電圧をシフトした信号を出力するためのレベルシフト部と、上記レベルシフト部から出力された信号に基づいて駆動信号を出力するためのハイサイド駆動部と、上記スイッチング制御信号に基づいて駆動信号を出力するためのローサイド駆動部と、第１の電源電圧が供給されるべき第１導通電極と、第２導通電極と、出力ノードに結合された制御電極とを有するノーマリーオン型の第１の電界効果トランジスタと、上記第１の電界効果トランジスタの第２導通電極に結合された第１導通電極と、上記出力ノードに結合された第２導通電極と、上記ハイサイド駆動部からの上記駆動信号を受ける制御電極とを有するノーマリーオフ型の第２の電界効果トランジスタと、上記出力ノードに結合された第１導通電極と、第２導通電極と、上記第１の電源電圧よりも小さい第２の電源電圧が供給されるべき制御電極とを有するノーマリーオン型の第３の電界効果トランジスタと、上記第３の電界効果トランジスタの第２導通電極に結合された第１導通電極と、上記第２の電源電圧が供給されるべき第２導通電極と、上記ローサイド駆動部からの上記駆動信号を受ける制御電極とを有するノーマリーオフ型の第４の電界効果トランジスタとを備え、上記レベルシフト部は、ノーマリーオン型の第５の電界効果トランジスタを含み、上記スイッチング制御信号の基準電圧を上記出力ノードの電位へシフトした信号を出力し、上記レベルシフト部、上記第１の電界効果トランジスタおよび上記第３の電界効果トランジスタは第１の半導体チップに含まれている。

好ましくは、上記入力信号処理部、上記ハイサイド駆動部、上記ローサイド駆動部、上記第２の電界効果トランジスタおよび上記第４の電界効果トランジスタは第２の半導体チップに含まれている。

好ましくは、上記ハイサイド駆動部は、上記出力ノードに結合され、上記出力ノードの電圧を基準電圧として動作し、上記ローサイド駆動部は、上記第２の電源電圧を基準電圧として動作し、上記入力信号処理部は、上記第２の電源電圧を基準電圧として動作し、上記第１の電源電圧より低くかつ上記第２の電源電圧より高い第３の電源電圧を動作電源電圧として動作する。

好ましくは、上記入力信号処理部は、上記第５の電界効果トランジスタをオンすべきときは上記スイッチング制御信号のレベルを正電圧に設定し、上記第５の電界効果トランジスタをオフすべきときは上記スイッチング制御信号のレベルを負電圧に設定する。

好ましくは、上記第１の電界効果トランジスタ、上記第３の電界効果トランジスタおよび上記第５の電界効果トランジスタの各々は、エピタキシャル成長用基板と、上記エピタ
キシャル成長用基板の主表面上に形成された半導体層とを含み、第１導通電極、第２導通電極および制御電極が上記半導体層上に形成され、上記半導体層と電気的に接続され、上記制御電極および上記半導体層によってショットキー接合が形成されている。

上記課題を解決するために、この発明のある局面に係わる電子機器は、負荷と、上記負荷へ交流電圧を出力するための交流電圧供給部とを備え、上記交流電圧供給部は、入力信号に基づいてスイッチング制御信号を出力するための入力信号処理部と、上記入力信号処理部から受けた上記スイッチング制御信号の基準電圧をシフトした信号を出力するためのレベルシフト部と、上記レベルシフト部から出力された信号に基づいて駆動信号を出力するためのハイサイド駆動部と、上記スイッチング制御信号に基づいて駆動信号を出力するためのローサイド駆動部と、第１の電源電圧が供給されるべき第１導通電極と、第２導通電極と、出力ノードに結合された制御電極とを有するノーマリーオン型の第１の電界効果トランジスタと、上記第１の電界効果トランジスタの第２導通電極に結合された第１導通電極と、上記出力ノードに結合された第２導通電極と、上記ハイサイド駆動部からの上記駆動信号を受ける制御電極とを有するノーマリーオフ型の第２の電界効果トランジスタと、上記出力ノードに結合された第１導通電極と、第２導通電極と、上記第１の電源電圧よりも小さい第２の電源電圧が供給されるべき制御電極とを有するノーマリーオン型の第３の電界効果トランジスタと、上記第３の電界効果トランジスタの第２導通電極に結合された第１導通電極と、上記第２の電源電圧が供給されるべき第２導通電極と、上記ローサイド駆動部からの上記駆動信号を受ける制御電極とを有するノーマリーオフ型の第４の電界効果トランジスタとを含み、上記レベルシフト部は、ノーマリーオン型の第５の電界効果トランジスタを含み、上記スイッチング制御信号の基準電圧を上記出力ノードの電位へシフトした信号を出力し、上記レベルシフト部、上記第１の電界効果トランジスタおよび上記第３の電界効果トランジスタは第１の半導体チップに含まれている。

本発明によれば、パワー半導体素子を駆動するためのドライバを低コストで得ることができる。

本発明の実施の形態に係る半導体装置の構成を示す図である。 本発明の実施の形態に係る半導体装置のハイサイドにおける動作を示すタイミングチャートである。 本発明の実施の形態に係る半導体装置のローサイドにおける動作を示すタイミングチャートである。 本発明の実施の形態に係る電界効果トランジスタ５１の断面図である。 本発明の実施の形態に係る半導体装置のチップ構成を示す図である。 本発明の実施の形態に係る半導体装置の構造を示す図である。 本発明の実施の形態に係る電子機器の構成を示す図である。 本発明の実施の形態に係る電子機器におけるコンプレッサ部の構成を示す図である。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

図１は、本発明の実施の形態に係る半導体装置の構成を示す図である。
図１を参照して、半導体装置１０１は、入力信号処理部６５と、レベルシフト部６２と、ハイサイド駆動部６３と、ローサイド駆動部６４と、直流電源２９と、ダイオード３０と、キャパシタ３１と、電界効果トランジスタ５１〜５４とを備える。入力信号処理部６
５は、入力バッファ回路６１と、パルス発生回路１３と、レベルシフト回路３２とを含む。レベルシフト部６２は、抵抗１４，１５と、電界効果トランジスタ１６，１７とを含む。入力バッファ回路６１は、抵抗１〜３と、波形整形回路４〜６と、ＲＳフリップフロップ７，８と、論理回路９，１０と、レベルシフト回路１１，１２とを含む。ハイサイド駆動部６３は、低電圧検出回路１８と、パルスフィルタ１９と、ＲＳ（リセット・セット）フリップフロップ２０と、インバータ２１と、電界効果トランジスタ２２，２３とを含む。ローサイド駆動部６４は、低電圧検出回路２４と、遅延回路２５と、論理回路２６と、電界効果トランジスタ２７，２８とを含む。

電界効果トランジスタ５１および５３はノーマリーオン型であり、たとえばＧａＮ電界効果トランジスタである。電界効果トランジスタ５２および５４はノーマリーオフ型であり、たとえば絶縁ゲート型電界効果トランジスタである。

電界効果トランジスタ５１は、電源電圧ＶＨが供給されるノードに結合されたドレインと、ソースと、出力ノードＮＯＵＴに結合されたゲートとを有する。電界効果トランジスタ５２は、電界効果トランジスタ５１のソースに結合されたドレインと、出力ノードＮＯＵＴに結合されたソースと、ハイサイド駆動部６３からの駆動信号を受けるゲートとを有する。電界効果トランジスタ５３は、出力ノードＮＯＵＴに結合されたドレインと、ソースと、接地電圧が供給される接地ノードに結合されたゲートとを有する。電界効果トランジスタ５４は、電界効果トランジスタ５３のソースに結合されたドレインと、接地ノードに結合されたソースと、ローサイド駆動部６４からの駆動信号を受けるゲートとを有する。

カスコード接続された電界効果トランジスタ５１および５２の組と、カスコード接続された電界効果トランジスタ５３および５４の組とは、それぞれノーマリーオフ型の１つのトランジスタのように動作する。また、電源電圧ＶＨのレベルは、たとえば４００Ｖである。

また、直流電源２９は電源電圧Ｖｃｃを出力する。ダイオード３０は、直流電源２９の出力端子に結合されたアノードと、カソードとを有する。キャパシタ３１は、ダイオード３０のカソードに結合された第１端と、出力ノードＮＯＵＴに結合された第２端とを有する。電源電圧Ｖｃｃのレベルは、たとえば１５Ｖである。

ダイオード３０のカソードおよびキャパシタ３１の第１端の結合ノードである浮遊電源ノードＮＦに、電界効果トランジスタ２２のドレイン、低電圧検出回路１８、抵抗１４の第１端および抵抗１５の第１端が結合されている。電界効果トランジスタ２２のソースと電界効果トランジスタ２３のドレインと電界効果トランジスタ５２のゲートとが結合されている。電界効果トランジスタ２３のソースとキャパシタ３１の第２端とが結合されている。

電源電圧Ｖｃｃが供給されるノードに、電界効果トランジスタ２７のドレインおよび低電圧検出回路２４が結合されている。電界効果トランジスタ２７のソースと電界効果トランジスタ２８のドレインと電界効果トランジスタ５４のゲートとが結合されている。接地ノードに電界効果トランジスタ２８のソースが結合されている。

レベルシフト部６２において、電界効果トランジスタ１６および１７はノーマリーオン型であり、たとえばＧａＮ電界効果トランジスタである。電界効果トランジスタ１６は、抵抗１４の第２端に結合されたドレインと、接地ノードに結合されたソースと、パルス発生回路１３からのパルス信号を受けるゲートとを有する。電界効果トランジスタ１７は、抵抗１５の第２端に結合されたドレインと、接地ノードに結合されたソースと、パルス発
生回路１３からのパルス信号を受けるゲートとを有する。

キャパシタ３１には電源電圧Ｖｃｃに対応する電荷が蓄積される。出力ノードＮＯＵＴの電位すなわち半導体装置１０１の出力電圧をＶＡとすると、浮遊電源ノードＮＦの電位は（出力電圧ＶＡ＋電源電圧Ｖｃｃ）となる。キャパシタ３１と電界効果トランジスタ２２および２３の直列回路とが並列に結合されている。これにより、出力ノードＮＯＵＴの電位変動に関わらず、ハイサイド駆動部６３の電源電圧すなわち電界効果トランジスタ２２および２３の直列回路の両端電圧は電源電圧Ｖｃｃレベルに維持される。

なお、半導体装置１０１は、キャパシタ３１の代わりに電源を備える構成であってもよい。

次に、半導体装置１０１の動作について説明する。
図２は、本発明の実施の形態に係る半導体装置のハイサイドにおける動作を示すタイミングチャートである。図２において、ＨＰＩはレベルシフト回路１１からパルス発生回路１３へ出力される信号を示し、ＨＣＯ１はレベルシフト回路３２から電界効果トランジスタ１６のゲートへ出力される信号を示し、ＨＣＯ２はレベルシフト回路３２から電界効果トランジスタ１７のゲートへ出力される信号を示し、ＦＳＢはパルスフィルタ１９からＲＳフリップフロップ２０のセット端子へ出力される信号を示し、ＦＲＢはパルスフィルタ１９からＲＳフリップフロップ２０のリセット端子へ出力される信号を示し、ＨＯは電界効果トランジスタ２２，２３から電界効果トランジスタ５２のゲートへ出力される信号を示す。

図３は、本発明の実施の形態に係る半導体装置のローサイドにおける動作を示すタイミングチャートである。図３において、ＬＣＯはレベルシフト回路１２から遅延回路２５へ出力される信号を示し、ＬＯは電界効果トランジスタ２７，２８から電界効果トランジスタ５４のゲートへ出力される信号を示す。

なお、図２および図３では、説明を簡単にするために、各回路における信号遅延がゼロであると仮定した場合を示している。

図１〜図３を参照して、入力信号処理部６５は、半導体装置１０１外部から受けた信号に基づいてスイッチング制御信号を出力する。すなわち、入力信号処理部６５は、半導体装置１０１外部から受けた信号を半導体装置１０１内部において取り扱いしやすい信号に変換する前処理を行なう。

レベルシフト部６２は、入力信号処理部６５から受けたスイッチング制御信号の基準電圧をシフトした信号を出力する。

ハイサイド駆動部６３は、レベルシフト部６２から出力された信号に基づいて駆動信号を出力する。ローサイド駆動部６４は、入力信号処理部６５から受けたスイッチング制御信号に基づいて駆動信号を出力する。

より詳細には、波形整形回路４〜６は、たとえばシュミットトリガ回路であり、半導体装置１０１の外部から受けたハイサイド入力信号ＨＩＮ、出力ディスエーブル信号ＳＤおよびローサイド入力信号ＬＩＮの波形をそれぞれ整えて出力する。抵抗１〜３は、波形整形回路４〜６の入力端子にそれぞれ結合され、入力バッファ回路６１が静電破壊されることを防ぐ。波形整形回路４および５の出力信号は、ＲＳフリップフロップ７のリセット端子およびセット端子にそれぞれ与えられる。波形整形回路６および５の出力信号は、ＲＳフリップフロップ８のリセット端子およびセット端子にそれぞれ与えられる。

ＲＳフリップフロップ７および論理回路９は、出力ディスエーブル信号ＳＤがネゲートされているときは波形整形回路４から出力される信号をレベルシフト回路１１へ出力し、出力ディスエーブル信号ＳＤがアサートされているときはＬレベル（論理ローレベル）の信号をレベルシフト回路１１へ出力する。出力ディスエーブル信号ＳＤがアサートされているとき、電界効果トランジスタ５２はオフに制御される。

ＲＳフリップフロップ８および論理回路１０は、出力ディスエーブル信号ＳＤがネゲートされているときは波形整形回路６から出力される信号をレベルシフト回路１２へ出力し、出力ディスエーブル信号ＳＤがアサートされているときはＬレベル（論理ローレベル）の信号をレベルシフト回路１２へ出力する。出力ディスエーブル信号ＳＤがアサートされているとき、電界効果トランジスタ５４はオフに制御される。

レベルシフト回路１１は、論理回路９から受けた信号を昇圧して出力する。レベルシフト回路１２は、論理回路１０から受けた信号を昇圧して出力する。たとえば、レベルシフト回路１１および１２は、論理回路９および１０から受けたＨレベル（論理ハイレベル）が３ボルト、Ｌレベルがゼロボルトの信号を、Ｈレベルが１５ボルト、Ｌレベルがゼロボルトの信号にそれぞれ変換する。

パルス発生回路１３は、レベルシフト回路１１の出力信号の変化を捉え、レベルシフト回路１１の出力信号がＬレベルからＨレベルに変化する際、電界効果トランジスタ１６のゲートへ出力するためのパルス信号を生成する。また、パルス発生回路１３は、レベルシフト回路１１の出力信号がＨレベルからＬレベルに変化する際、電界効果トランジスタ１７のゲートへ出力するためのパルス信号を生成する。これらのパルス信号のパルス幅は、ハイサイド入力信号ＨＩＮおよびローサイド入力信号ＬＩＮのパルス幅よりも短い。

そして、これらのパルス信号が、電界効果トランジスタ５２，５４をスイッチングさせるためのスイッチング制御信号となる。パルス発生回路１３は、これらのパルス信号をレベルシフト回路３２経由で電界効果トランジスタ１６，１７のゲートへ出力する。これにより、電界効果トランジスタ１６，１７がオンする期間を短くすることができるため、半導体装置１０１の消費電力低減および半導体装置１０１の信頼性向上の少なくとも一方を実現することができる。

レベルシフト回路３２は、パルス発生回路１３から出力されたパルス信号を降圧して出力する。たとえば、レベルシフト回路３２は、パルス発生回路１３から出力されたＨレベルが１５ボルト、Ｌレベルがゼロボルトの信号を、Ｈレベルが１０ボルト、Ｌレベルが−５ボルトの信号に変換する。すなわち、ノーマリーオン型のＧａＮ電界効果トランジスタである電界効果トランジスタ１６，１７をオフすべきときにこれらの電界効果トランジスタのゲートに負電圧が供給され、オンすべきときにこれらの電界効果トランジスタのゲートに正電圧が供給される。言い換えれば、レベルシフト回路３２は、電界効果トランジスタ１６，１７をオンすべきときはパルス信号のレベルを正電圧に設定し、電界効果トランジスタ１６，１７をオフすべきときはパルス信号のレベルを負電圧に設定する。

これにより、電界効果トランジスタ１６，１７のゲートにゼロボルト以上の電圧が供給され続けることを防ぐことができるため、浮遊電源ノードＮＦから接地ノードへオン電流が流れ続けることを防ぐことができる。すなわち、この電流消費に起因する電力変換効率の低下およびオン電流が流れ続けることに起因する電界効果トランジスタ１６，１７の信頼性の低下等を防ぐことができる。

レベルシフト部６２における電界効果トランジスタ１６および１７はＮチャネルトラン
ジスタであるため、レベルシフト部６２はインバータとして動作する。レベルシフト部６２は、レベルシフト回路３２から受けたパルス信号の基準電圧を出力ノードＮＯＵＴの電位へシフトした信号を出力する。より詳細には、レベルシフト部６２は、レベルシフト回路３２によって降圧されたパルス信号が論理ローレベルのとき、出力ノードＮＯＵＴの電位よりも所定値大きいレベルの信号を出力し、上記パルス信号が論理ハイレベルのとき、出力ノードＮＯＵＴの電位と同レベルの信号を出力する。たとえば、レベルシフト部６２は、Ｈレベルが１５ボルト、Ｌレベルが−５ボルトの信号を、Ｈレベルが（出力電圧ＶＡ＋１５）ボルト、Ｌレベルが出力電圧ＶＡボルトの信号に変換する。レベルシフト部６２には（出力電圧ＶＡ＋電源電圧Ｖｃｃ）の電圧、たとえば４１５Ｖ程度の電圧が印加されるため、高耐圧素子が必須となる。

ハイサイド駆動部６３において、パルスフィルタ１９は、レベルシフト部６２によって昇圧されたパルス信号の波形を整えて出力する。

ＲＳフリップフロップ２０およびインバータ２１は、パルスフィルタ１９から出力されたパルス信号に基づいて、電界効果トランジスタ２２および２３をスイッチングさせるための信号を出力する。電界効果トランジスタ２２および２３は、ＲＳフリップフロップ２０およびインバータ２１から受けた信号に基づいて、電界効果トランジスタ５２を駆動するための駆動信号を電界効果トランジスタ５２のゲートへ出力する。

ローサイド駆動部６４において、遅延回路２５は、レベルシフト回路１２の出力信号を所定時間遅延させて出力する。これにより、ハイサイド駆動部６３およびローサイド駆動部６４の動作タイミングが調整される。すなわち、ハイサイドの電界効果トランジスタ５２およびローサイドの電界効果トランジスタ５４が同時にオン状態となり、電界効果トランジスタ５１〜５４を通して電源電圧ＶＨが供給されるノードから接地ノードへ大電流が流れることを防いでいる。

論理回路２６は、遅延回路２５の出力信号に基づいて、電界効果トランジスタ２７および２８をスイッチングさせるための信号を出力する。電界効果トランジスタ２７および２８は、論理回路２６から受けた信号に基づいて、電界効果トランジスタ５４を駆動するための駆動信号を電界効果トランジスタ５４のゲートへ出力する。

これらの駆動信号によって電界効果トランジスタ２２がオンされ、電界効果トランジスタ２３がオフされ、電界効果トランジスタ２４がオフされ、電界効果トランジスタ２５がオンされることにより、半導体装置１０１のハイサイドがオンする。すなわち、電界効果トランジスタ５２のゲート・ソース間の電圧が電源電圧Ｖｃｃレベルとなって電界効果トランジスタ５１および５２で構成されるトランジスタがオンし、また、電界効果トランジスタ５４のゲートに接地電圧が供給されて電界効果トランジスタ５３および５４で構成されるトランジスタがオフする。このとき、出力電圧ＶＡのレベルは電源電圧ＶＨから電界効果トランジスタ５１の閾値電圧を減じたレベルとなる。

また、これらの駆動信号によって電界効果トランジスタ２２がオフされ、電界効果トランジスタ２３がオンされ、電界効果トランジスタ２４がオンされ、電界効果トランジスタ２５がオフされることにより、半導体装置１０１のローサイドがオンする。すなわち、電界効果トランジスタ５２のゲートに接地電圧が供給されて電界効果トランジスタ５１および５２で構成されるトランジスタがオフし、また、電界効果トランジスタ５４のゲートに電源電圧Ｖｃｃが供給されて電界効果トランジスタ５３および５４で構成されるトランジスタがオンする。このとき、出力電圧ＶＡのレベルはゼロボルトとなる。また、キャパシタ３１に電源電圧Ｖｃｃに対応する電荷が蓄積され、浮遊電源ノードＮＦの電位は電源電圧Ｖｃｃレベルとなる。

低電圧検出回路１８は、浮遊電源ノードＮＦの電位が所定値より低い場合には、ＲＳフリップフロップ２０をリセットすることにより、電界効果トランジスタ２２をオフし、電界効果トランジスタ２３をオンする。これにより、ハイサイドの電界効果トランジスタ５２を強制的にオフし、半導体装置１０１全体の誤動作すなわち暴走を防ぐことができる。

低電圧検出回路２４は、電源電圧Ｖｃｃのレベルが所定値より低い場合には、パルス発生回路１３を制御することにより、電界効果トランジスタ２２をオフし、電界効果トランジスタ２３をオンする。これにより、ハイサイドの電界効果トランジスタ５２を強制的にオフし、半導体装置１０１全体の誤動作すなわち暴走を防ぐことができる。また、低電圧検出回路２４は、電源電圧Ｖｃｃのレベルが所定値より低い場合には、電界効果トランジスタ２７をオフし、電界効果トランジスタ２８をオンする。これにより、ローサイドの電界効果トランジスタ５４を強制的にオフし、半導体装置１０１全体の誤動作すなわち暴走を防ぐことができる。

図４は、本発明の実施の形態に係る電界効果トランジスタ５１の断面図である。
図４を参照して、電界効果トランジスタ５１は、たとえば窒化ガリウムＨＦＥＴ（Hetero Structure Field Effect Transistor）である。

電界効果トランジスタ５１は、シリコン基板９１と、バッファ層９２と、ＧａＮ層９３と、ＡｌＧａＮ層９４と、ＳｉＮ層９５と、ゲート電極ＥＬＧと、ソース電極ＥＬＳと、ドレイン電極ＥＬＤとを有する。なお、シリコン基板９１は、他の材料を用いたエピタキシャル成長用基板であってもよい。すなわち、エピタキシャル成長によって基板上に半導体層が形成される基板であればよい。

バッファ層９２は、たとえばＡｌＧａＮ層であり、シリコン基板９１の主表面上に形成されている。ＧａＮ層９３は、バッファ層９２上に形成されている。ＡｌＧａＮ層９４は、ＧａＮ層９３上に形成されている。

ソース電極ＥＬＳおよびドレイン電極ＥＬＤは、ＡｌＧａＮ層９４上に形成され、ＡｌＧａＮ層９４と電気的に接続されている。ソース電極ＥＬＳおよびＡｌＧａＮ層９４によって抵抗接合が形成されている。ドレイン電極ＥＬＤおよびＡｌＧａＮ層９４によって抵抗接合が形成されている。

ゲート電極ＥＬＧは、ＡｌＧａＮ層９４上に形成され、ＡｌＧａＮ層９４と電気的に接続されている。ゲート電極ＥＬＧおよびＡｌＧａＮ層９４によってショットキー接合が形成されている、すなわちゲート電極ＥＬＧおよびＡｌＧａＮ層９４に跨ってショットキーバリアダイオードが形成されている。

ＳｉＮ層９５は、ゲート電極ＥＬＧの一部とＡｌＧａＮ層９４とに挟まれるようにＡｌＧａＮ層９４上に形成され、かつ電界効果トランジスタ５１における各層の延在方向においてソース電極ＥＬＳおよびドレイン電極ＥＬＤとゲート電極ＥＬＧとの間に設けられている。

このように、電界効果トランジスタ５１は、非絶縁ゲートを有し、ゲート電極ＥＬＧおよびＡｌＧａＮ層９４に跨ってショットキーバリアダイオードが形成されているため、電界効果トランジスタ５１の各電極の電位関係によってはドレイン電極ＥＬＤからゲート電極ＥＬＧへゲートリーク電流ＩＧＬが流れる場合がある。このゲートリーク電流ＩＧＬは、たとえば１０ｕＡ〜１００ｕＡオーダである。

電界効果トランジスタ５３，１６，１７の構成は電界効果トランジスタ５１と同様であるため、ここでは詳細な説明を繰り返さない。

図５は、本発明の実施の形態に係る半導体装置のチップ構成を示す図である。
図５を参照して、レベルシフト部６２、電界効果トランジスタ５１および電界効果トランジスタ５３はＧａＮプロセスによって製造された半導体チップ７１に含まれている。

入力信号処理部６５、ハイサイド駆動部６３、ローサイド駆動部６４、電界効果トランジスタ５２および電界効果トランジスタ５４はＣＭＯＳプロセスによって製造された半導体チップ７２に含まれている。

ハイサイド駆動部６３は、出力ノードＮＯＵＴに結合され、出力ノードＮＯＵＴの電圧すなわち出力電圧ＶＡを基準電圧として動作し、（出力電圧ＶＡ＋電源電圧Ｖｃｃ）を動作電源電圧として動作する。ローサイド駆動部６４は、接地電圧を基準電圧として動作し、電源電圧Ｖｃｃを動作電源電圧として動作する。入力信号処理部６５は、接地電圧を基準電圧として動作し、電源電圧ＶＨより低くかつ接地電圧より高い電源電圧Ｖｃｃを動作電源電圧として動作する。

図６は、本発明の実施の形態に係る半導体装置の構造を示す図である。
図６を参照して、半導体装置１０１では、たとえば、ＭＣＭ（マルチチップモジュール）等の高密度実装技術によって製造される。

より詳細には、基板Ｂ上に感光性ポリイミド樹脂層ＲＳが形成され、感光性ポリイミド樹脂層ＲＳにおいて金属配線ＬＮが設けられている。

半導体チップ７１および半導体チップ７２は半田バンプＳＢＰを有している。半導体チップ７１および半導体チップ７２は、半田バンプＳＢＰが加熱されて基板Ｂに接着することにより、基板Ｂに実装されている。このように、高密度実装技術を採用することにより、配線長を短くすることができるため、インダクタ成分を大幅に低減することができる。

半導体チップ７２におけるレベルシフト回路３２および半導体チップ７１におけるレベルシフト部６２は、金属配線ＬＮを介して接続されている。また、半導体チップ７２におけるレベルシフト部６２および半導体チップ７１におけるパルスフィルタ１９は、金属配線ＬＮを介して接続されている。

特許文献１に記載の構成では、高耐圧ＭＯＳＦＥＴを他の回路とは別のプロセスによって製造して他の回路に外付けすることから、高耐圧ＭＯＳＦＥＴのゲート容量が大きい上にワイヤボンドのインダクタ成分が加わり、大きなノイズが発生してしまう。

これに対して、本発明の実施の形態に係る半導体装置では、レベルシフト部６２においてＧａＮ電界効果トランジスタを用いている。ＧａＮ電界効果トランジスタのゲート容量は高耐圧ＭＯＳと比較して極めて小さいため、レベルシフト部６２と他の回路とを金属配線ＬＮを介して接続した場合でも、ノイズを最低限度に抑制することができる。

なお、半導体装置１０１の製造において高密度実装技術を用いず、たとえば半導体チップ７１および半導体チップ７２を異なる基板に設けてもよい。この場合、レベルシフト回路３２およびレベルシフト部６２は、異なる基板間でワイヤボンド等を介して接続される。また、レベルシフト部６２およびパルスフィルタ１９は、異なる基板間でワイヤボンド等を介して接続される。このように、レベルシフト部６２と他の回路とをワイヤボンド等によって接続した場合でも、レベルシフト部６２においてＧａＮ電界効果トランジスタを
用いることにより、ノイズを最低限度に抑制することができる。

特許文献１に記載の構成では、電界効果トランジスタ５１〜５４に対応するものとしてパワーＭＯＳＦＥＴが用いられており、電界効果トランジスタ１６，１７に対応するものとして「ＬＤＭＯＳ」と呼ばれる横型の高耐圧ＭＯＳトランジスタが用いられている。パワーＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴを一体形成することは困難であるため、特許文献１に記載の構成ではプロセスコストが増大してしまう。

これに対し、本発明の実施の形態に係る半導体装置では、レベルシフト部６２、電界効果トランジスタ５１および電界効果トランジスタ５３は半導体チップ７１に含まれている。すなわち、レベルシフト部６２においてノーマリーオン型のＧａＮ電界効果トランジスタを用いることにより、パワー半導体素子である電界効果トランジスタ５１および５３と高耐圧トランジスタである電界効果トランジスタ１６，１７とを同一基板上に形成することができる。したがって、パワー半導体素子を駆動するためのドライバを低コストで得ることができる。

また、本発明の実施の形態に係る半導体装置では、入力信号処理部６５、ハイサイド駆動部６３と、ローサイド駆動部６４、電界効果トランジスタ５２および電界効果トランジスタ５４は半導体チップ７２に含まれている。すなわち、電界効果トランジスタ５１および５３ならびにレベルシフト部６２以外の回路である制御ロジックがＣＭＯＳプロセスのみを用いて一体形成されている。これにより、製造コストをさらに低減することができる。

また、電界効果トランジスタ５２および５４とハイサイド駆動部６３およびローサイド駆動部６４とを一体形成することにより、電界効果トランジスタ５２および５４とハイサイド駆動部６３およびローサイド駆動部６４とをそれぞれ接続する配線の長さを短くすることができるため、ノイズを低減することができる。したがって、信頼性の高いドライバを得ることができる。

図７は、本発明の実施の形態に係る電子機器の構成を示す図である。
図７を参照して、電子機器３０１は、たとえば冷蔵庫であり、冷媒を圧縮するためのコンプレッサ部２０１と、冷蔵室２０２と、冷凍室２０３と、野菜室２０４とを備える。

図８は、本発明の実施の形態に係る電子機器におけるコンプレッサ部の構成を示す図である。

図８を参照して、コンプレッサ部２０１は、交流電圧供給部１６５と、モータ１６０と、コンプレッサ１７０とを含む。交流電圧供給部１６５は、コイル１２０と、ダイオード部１３０と、コンデンサ１４０と、インバータ部１５０と、ベースドライバ１８０と、電圧検出器１９０と、マイクロプロセッサ２００とを含む。インバータ部１５０は、パワー半導体素子１５１〜１５６と、パワー半導体素子１５１〜１５６とそれぞれ並列に接続された複数のダイオードとを含む。ベースドライバ１８０およびパワー半導体素子１５１〜１５６は、半導体装置１０１に相当する。

ダイオード部１３０は、交流電源１１０からコイル１２０を介して受けた交流電圧を全波整流する。コンデンサ１４０は、ダイオード部１３０によって整流された交流電圧を平滑化する。インバータ部１５０におけるパワー半導体素子１５１〜１５６は、ベースドライバ１８０から受けた駆動信号に基づいてスイッチングすることにより、コンデンサ１４０によって平滑化された直流電圧を交流電圧に変換してモータ１６０のＵ相、Ｖ相、Ｗ相のコイルに供給する。モータ１６０は、インバータ部１５０から供給された交流電圧に基
づいて回転し、コンプレッサ１７０を駆動する。電圧検出器１９０は、インバータ部１５０からモータ１６０に供給される交流電圧を検出する。マイクロプロセッサ２００は、電圧検出器１９０による交流電圧の検出結果に基づいて、制御信号をベースドライバ１８０へ出力する。ベースドライバ１８０は、マイクロプロセッサ２００から受けた制御信号に基づいて駆動信号を生成する。

通常、冷蔵庫では、６００Ｖ程度の耐圧を有し、かつ出力電流が５Ａ程度のＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられる。電子機器３０１では、パワー半導体素子１５１〜１５６として従来用いられているＩＧＢＴの代わりに電界効果トランジスタ５１〜５４を用いている。

なお、本発明の第１の実施の形態に係る電子機器は冷蔵庫であるとしたが、これに限定するものではない。負荷と、この負荷に交流電圧を供給するための交流電圧供給部とを備え、この交流電圧供給部が半導体装置１０１を含む電子機器であればよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１〜３ 抵抗、４〜６ 波形整形回路、７，８ ＲＳフリップフロップ、９，１０ 論理回路、１１，１２ レベルシフト回路、１３ パルス発生回路、１４，１５ 抵抗、１６，１７ 電界効果トランジスタ、１８ 低電圧検出回路、１９ パルスフィルタ、２０
ＲＳフリップフロップ、２１ インバータ、２２，２３ 電界効果トランジスタ、２４
低電圧検出回路、２５ 遅延回路、２６ 論理回路、２７，２８ 電界効果トランジスタ、２９ 直流電源、３０ ダイオード、３１ キャパシタ、３２ レベルシフト回路、５１〜５４ 電界効果トランジスタ、６１ 入力バッファ回路、６２ レベルシフト部、６３ ハイサイド駆動部、６４ ローサイド駆動部、６５ 入力信号処理部、７１，７２
半導体チップ、９１ シリコン基板、９２ バッファ層、９３ ＧａＮ層、９４ ＡｌＧａＮ層、９５ ＳｉＮ層、１０１ 半導体装置、１２０ コイル、１３０ ダイオード部、１４０ コンデンサ、１５０ インバータ部、１５１〜１５６ パワー半導体素子、１６０ モータ、１６５ 交流電圧供給部、１７０ コンプレッサ、１８０ ベースドライバ、１９０ 電圧検出器、２００ マイクロプロセッサ、２０１ コンプレッサ部、２０２ 冷蔵室、２０３ 冷凍室、２０４ 野菜室、３０１ 電子機器、ＥＬＧ ゲート電極、ＥＬＳ ソース電極、ＥＬＤ ドレイン電極、Ｂ 基板、ＲＳ 感光性ポリイミド樹脂層、ＬＮ 金属配線、ＳＢＰ 半田バンプ。

Claims (6)

1. 入力信号に基づいてスイッチング制御信号を出力するための入力信号処理部と、
   前記入力信号処理部から受けた前記スイッチング制御信号の基準電圧をシフトした信号を出力するためのレベルシフト部と、
   前記レベルシフト部から出力された信号に基づいて駆動信号を出力するためのハイサイド駆動部と、
   前記スイッチング制御信号に基づいて駆動信号を出力するためのローサイド駆動部と、
   第１の電源電圧が供給されるべき第１導通電極と、第２導通電極と、出力ノードに結合された制御電極とを有するノーマリーオン型の第１の電界効果トランジスタと、
   前記第１の電界効果トランジスタの第２導通電極に結合された第１導通電極と、前記出力ノードに結合された第２導通電極と、前記ハイサイド駆動部からの前記駆動信号を受ける制御電極とを有するノーマリーオフ型の第２の電界効果トランジスタと、
   前記出力ノードに結合された第１導通電極と、第２導通電極と、前記第１の電源電圧よりも小さい第２の電源電圧が供給されるべき制御電極とを有するノーマリーオン型の第３の電界効果トランジスタと、
   前記第３の電界効果トランジスタの第２導通電極に結合された第１導通電極と、前記第２の電源電圧が供給されるべき第２導通電極と、前記ローサイド駆動部からの前記駆動信号を受ける制御電極とを有するノーマリーオフ型の第４の電界効果トランジスタとを備え、
   前記レベルシフト部は、ノーマリーオン型の第５の電界効果トランジスタを含み、前記スイッチング制御信号の基準電圧を前記出力ノードの電位へシフトした信号を出力し、
   前記レベルシフト部、前記第１の電界効果トランジスタおよび前記第３の電界効果トランジスタは第１の半導体チップに含まれている半導体装置。
2. 前記入力信号処理部、前記ハイサイド駆動部、前記ローサイド駆動部、前記第２の電界効果トランジスタおよび前記第４の電界効果トランジスタは第２の半導体チップに含まれている請求項１に記載の半導体装置。
3. 前記ハイサイド駆動部は、前記出力ノードに結合され、前記出力ノードの電圧を基準電圧として動作し、
   前記ローサイド駆動部は、前記第２の電源電圧を基準電圧として動作し、
   前記入力信号処理部は、前記第２の電源電圧を基準電圧として動作し、前記第１の電源電圧より低くかつ前記第２の電源電圧より高い第３の電源電圧を動作電源電圧として動作する請求項１または２に記載の半導体装置。
4. 前記入力信号処理部は、前記第５の電界効果トランジスタをオンすべきときは前記スイッチング制御信号のレベルを正電圧に設定し、前記第５の電界効果トランジスタをオフすべきときは前記スイッチング制御信号のレベルを負電圧に設定する請求項１から３のいずれかに記載の半導体装置。
5. 前記第１の電界効果トランジスタ、前記第３の電界効果トランジスタおよび前記第５の電界効果トランジスタの各々は、
   エピタキシャル成長用基板と、
   前記エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、
   第１導通電極、第２導通電極および制御電極が前記半導体層上に形成され、前記半導体層と電気的に接続され、
   前記制御電極および前記半導体層によってショットキー接合が形成されている請求項１から４のいずれかに記載の半導体装置。
6. 負荷と、
   前記負荷へ交流電圧を出力するための交流電圧供給部とを備え、
   前記交流電圧供給部は、
   入力信号に基づいてスイッチング制御信号を出力するための入力信号処理部と、
   前記入力信号処理部から受けた前記スイッチング制御信号の基準電圧をシフトした信号を出力するためのレベルシフト部と、
   前記レベルシフト部から出力された信号に基づいて駆動信号を出力するためのハイサイド駆動部と、
   前記スイッチング制御信号に基づいて駆動信号を出力するためのローサイド駆動部と、
   第１の電源電圧が供給されるべき第１導通電極と、第２導通電極と、出力ノードに結合された制御電極とを有するノーマリーオン型の第１の電界効果トランジスタと、
   前記第１の電界効果トランジスタの第２導通電極に結合された第１導通電極と、前記出力ノードに結合された第２導通電極と、前記ハイサイド駆動部からの前記駆動信号を受ける制御電極とを有するノーマリーオフ型の第２の電界効果トランジスタと、
   前記出力ノードに結合された第１導通電極と、第２導通電極と、前記第１の電源電圧よりも小さい第２の電源電圧が供給されるべき制御電極とを有するノーマリーオン型の第３の電界効果トランジスタと、
   前記第３の電界効果トランジスタの第２導通電極に結合された第１導通電極と、前記第２の電源電圧が供給されるべき第２導通電極と、前記ローサイド駆動部からの前記駆動信号を受ける制御電極とを有するノーマリーオフ型の第４の電界効果トランジスタとを含み、
   前記レベルシフト部は、ノーマリーオン型の第５の電界効果トランジスタを含み、前記スイッチング制御信号の基準電圧を前記出力ノードの電位へシフトした信号を出力し、
   前記レベルシフト部、前記第１の電界効果トランジスタおよび前記第３の電界効果トランジスタは第１の半導体チップに含まれている電子機器。

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