JP5332784B2

JP5332784B2 - Multiprocessor system

Info

Publication number: JP5332784B2
Application number: JP2009068809A
Authority: JP
Inventors: 盛久遠藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-03-19
Filing date: 2009-03-19
Publication date: 2013-11-06
Anticipated expiration: 2029-03-19
Also published as: JP2010224671A

Description

本発明は、複数のプロセッサを有するマルチプロセッサシステムに関する。 The present invention relates to a multiprocessor system having a plurality of processors.

近年、複数のプロセッサ（ＣＰＵ）を搭載したコンピュータシステムであるマルチプロセッサシステムが開発され使用されている。マルチプロセッサシステムでは、一般に、各プロセッサがＰＣＩデバイスなどのＩ／Ｏデバイスを制御するために、Ｉ／Ｏデバイス毎にメモリ空間上にアドレス領域が割り当てられる。このようなアドレス領域の割り当ては、たとえば、マルチプロセッサシステムの起動時に、あるいはＩ／Ｏデバイスのシステムへの接続時に自動的に実行される。 In recent years, multiprocessor systems, which are computer systems equipped with a plurality of processors (CPUs), have been developed and used. In a multiprocessor system, generally, in order for each processor to control an I / O device such as a PCI device, an address area is allocated on a memory space for each I / O device. Such address area allocation is automatically executed, for example, when the multiprocessor system is started or when an I / O device is connected to the system.

この種のマルチプロセッサシステムに関する先行技術は、たとえば、特許文献１（特開２００３−２９６２６２号公報）、特許文献２（特開２００１−１１７８９２号公報）および特許文献３（特開２００８−７７３８９号公報）に開示されている。 Prior arts related to this type of multiprocessor system include, for example, Patent Document 1 (Japanese Patent Laid-Open No. 2003-296262), Patent Document 2 (Japanese Patent Laid-Open No. 2001-117922), and Patent Document 3 (Japanese Patent Laid-Open No. 2008-77389). ).

特開２００３−２９６２６２号公報JP 2003-296262 A 特開２００１−１１７８９２号公報JP 2001-117892 A 特開２００８−７７３８９号公報JP 2008-77389 A

複数のプロセッサがＩ／Ｏデバイスを共有するマルチプロセッサシステムでは、プロセッサ間で当該Ｉ／Ｏデバイスに対して重複するアドレス空間が割り当てられると、システムの誤動作が発生するおそれがある。なぜならば、当該Ｉ／Ｏデバイス側で、どのプロセッサからアクセスがあったのかが判別できない事態が起こり得るからである。複数のプロセッサがＩ／Ｏデバイスを共有しなければ、その種の誤動作を確実に防止することが可能である。図１は、Ｉ／Ｏデバイスを共有しない３個のプロセッサ（ＣＰＵ）１０１Ａ，１０１Ｂ，１０１Ｃを搭載するマルチプロセッサシステム１００の概略構成を示す図である。図１に示されるように、ＣＰＵ１０１Ａ，１０１Ｂ，１０１Ｃは、Ｉ／Ｏインタフェース部１０２Ａ，１０２Ｂ，１０２Ｃを介してそれぞれ対応するＩ／Ｏデバイス１１０Ａ，１１０Ｂ，１１０Ｃに接続されている。 In a multiprocessor system in which a plurality of processors share an I / O device, a system malfunction may occur if an overlapping address space is assigned to the I / O device between the processors. This is because there may occur a situation in which it is impossible to determine which processor has accessed on the I / O device side. If a plurality of processors do not share an I / O device, it is possible to reliably prevent such a malfunction. FIG. 1 is a diagram showing a schematic configuration of a multiprocessor system 100 including three processors (CPUs) 101A, 101B, and 101C that do not share an I / O device. As shown in FIG. 1, the CPUs 101A, 101B, and 101C are connected to corresponding I / O devices 110A, 110B, and 110C via I / O interface units 102A, 102B, and 102C, respectively.

しかしながら、図１に示すように複数のＩ／Ｏインタフェース部１０２Ａ，１０２Ｂ，１０２Ｃを実装するシステムでは、ハードウェア構成が大きくなり、その小型化が難しくなるという問題がある。 However, as shown in FIG. 1, a system in which a plurality of I / O interface units 102A, 102B, and 102C are mounted has a problem that the hardware configuration becomes large and it is difficult to reduce the size.

上記に鑑みて本発明の目的は、複数のプロセッサがＩ／Ｏデバイスなどの周辺装置を共有しても、当該周辺装置に割り当てられたアドレス空間の重複に起因する誤動作を確実に防止し得、ハードウェア構成の小型化をも可能にするマルチプロセッサシステムを提供することである。 In view of the above, even if a plurality of processors share a peripheral device such as an I / O device, the object of the present invention can reliably prevent malfunction caused by duplication of address spaces assigned to the peripheral device, It is an object of the present invention to provide a multiprocessor system that can reduce the size of the hardware configuration.

本発明によれば、複数のプロセッサと、前記複数のプロセッサとバスを介して接続され、前記複数のプロセッサのうちアクセス要求を発したプロセッサからのアドレス情報を共有メモリ空間内のアドレス情報に変換するアドレス変換部と、周辺装置を前記アドレス変換部と電気的に接続する入出力インタフェース部と、を備えたマルチプロセッサシステムが提供される。このマルチプロセッサシステムでは、当該周辺装置に対して前記複数のプロセッサがそれぞれ使用すべき複数のアドレス空間が割り当てられており、前記共有メモリ空間は、前記複数のプロセッサにそれぞれ対応する複数のアドレス領域を有し、前記アドレス変換部は、前記アクセス要求を発した当該プロセッサからのアドレス情報を、当該プロセッサに対応する当該アドレス領域内のアドレス情報に変換する。 According to the present invention, a plurality of processors are connected to the plurality of processors via a bus, and address information from a processor that has issued an access request among the plurality of processors is converted into address information in a shared memory space. There is provided a multiprocessor system including an address conversion unit and an input / output interface unit that electrically connects a peripheral device to the address conversion unit. In this multiprocessor system, a plurality of address spaces to be used by the plurality of processors are allocated to the peripheral device, and the shared memory space has a plurality of address areas respectively corresponding to the plurality of processors. And the address conversion unit converts address information from the processor that issued the access request into address information in the address area corresponding to the processor.

本発明によるマルチプロセッサシステムは、複数のプロセッサが周辺装置を共有する構成を有するが、異なるプロセッサ間で当該周辺装置に割り当てられたアドレス空間が重複しても、誤動作の発生を確実に防止することができる。また、ハードウェア構成の小型化も可能である。 Although the multiprocessor system according to the present invention has a configuration in which a plurality of processors share a peripheral device, even if the address spaces assigned to the peripheral device overlap between different processors, it is possible to reliably prevent the occurrence of a malfunction. Can do. In addition, the hardware configuration can be reduced in size.

複数のプロセッサ（ＣＰＵ）を搭載するマルチプロセッサシステムの概略構成を示す図である。It is a figure which shows schematic structure of the multiprocessor system which mounts a some processor (CPU). 本発明に係る一実施形態のマルチプロセッサシステムの概略構成を示す図である。It is a figure which shows schematic structure of the multiprocessor system of one Embodiment which concerns on this invention. 複数のＣＰＵがそれぞれ使用するアドレス空間を例示する図である。It is a figure which illustrates the address space which several CPU each uses. 共有メモリ空間を例示する図である。It is a figure which illustrates a shared memory space. アドレス変換回路の構成の一例を概略的に示す機能ブロック図である。It is a functional block diagram which shows roughly an example of a structure of an address conversion circuit.

以下、本発明に係る実施の形態について図面を参照しつつ説明する。なお、すべての図面において、同様な構成要素には同一符号を付し、その詳細な説明は重複しないように適宜省略される。 Embodiments according to the present invention will be described below with reference to the drawings. In all the drawings, the same components are denoted by the same reference numerals, and detailed description thereof is appropriately omitted so as not to overlap.

図２は、本発明に係る一実施形態のマルチプロセッサシステム１の概略構成を示す図である。図２に示されるように、マルチプロセッサシステム１は、複数のプロセッサ（ＣＰＵ：Central Processing Unit）１０Ａ，１０Ｂ，１０Ｃとアドレス変換回路１３とを有する。図示しないが、マルチプロセッサシステム１は、ＣＰＵ１０Ａ，１０Ｂ，１０Ｃやアドレス変換回路１３の他に、マルチプロセッサシステム１の全体の制御を司るホストコントローラ、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）および各種演算処理ユニットなどの、実計算機を構成するハードウェア資源を有している。 FIG. 2 is a diagram showing a schematic configuration of a multiprocessor system 1 according to an embodiment of the present invention. As shown in FIG. 2, the multiprocessor system 1 includes a plurality of processors (CPU: Central Processing Unit) 10 A, 10 B, and 10 C and an address conversion circuit 13. Although not shown, the multiprocessor system 1 includes, in addition to the CPUs 10A, 10B, and 10C and the address conversion circuit 13, a host controller that controls the entire multiprocessor system 1, a ROM (Read Only Memory), and a RAM (Random Access Memory). And hardware resources constituting an actual computer such as various arithmetic processing units.

ＣＰＵ１０Ａ，１０Ｂ，１０Ｃは、それぞれ対応するバス１１Ａ，１１Ｂ，１１Ｃを介してアドレス変換回路１３に接続されている。これらバス１１Ａ，１１Ｂ，１１Ｃは、アドレスバスとデータバスを含むものである。アドレス変換回路１３には、ＰＣＩ（Peripheral Component Interconnect）デバイスなどの周辺装置であるＩ／Ｏデバイス１４が着脱自在に接続されており、このＩ／Ｏデバイス１４は、ＣＰＵ１０Ａ，１０Ｂ，１０Ｃによって共有されるものである。 The CPUs 10A, 10B, and 10C are connected to the address conversion circuit 13 via corresponding buses 11A, 11B, and 11C, respectively. These buses 11A, 11B, and 11C include an address bus and a data bus. An I / O device 14 that is a peripheral device such as a peripheral component interconnect (PCI) device is detachably connected to the address conversion circuit 13, and the I / O device 14 is shared by the CPUs 10A, 10B, and 10C. Is.

Ｉ／Ｏデバイス１４がアドレス変換回路１３に接続されたとき、あるいは、マルチプロセッサシステム１が起動されたとき、当該Ｉ／Ｏデバイス１４を制御するためにＣＰＵ１０Ａ，１０Ｂ，１０Ｃがそれぞれ使用すべきアドレス空間がメモリ空間内に自動的に割り当てられる。これらアドレス空間の割り当ては、たとえばＢＩＯＳ（Basic Input/Output System）などの起動システムにより実行される。 When the I / O device 14 is connected to the address conversion circuit 13 or when the multiprocessor system 1 is activated, the addresses to be used by the CPUs 10A, 10B, and 10C to control the I / O device 14 respectively. Space is automatically allocated in memory space. The allocation of these address spaces is executed by a startup system such as BIOS (Basic Input / Output System).

図３（Ａ）〜図３（Ｃ）は、ＣＰＵ１０Ａ，１０Ｂ，１０Ｃがそれぞれ使用するアドレス空間を例示する図である。ＣＰＵ１０Ａにより使用されるアドレス空間としては、図３（Ａ）のメモリ空間内のアドレス０ｘ０００２＿００００〜０ｘ０００５＿ＦＦＦＦ（「０ｘ」は１６進数形式のアドレスを表すための接頭記号）の領域が割り当てられている。ＣＰＵ１０Ｂにより使用されるべきアドレス空間として、図３（Ｂ）のメモリ空間内のアドレス０ｘ０００３＿００００〜０ｘ０００６＿ＦＦＦＦの領域が割り当てられている。そして、ＣＰＵ１０Ｃにより使用されるべきアドレス空間としては、図３（Ｃ）のメモリ空間内のアドレス０ｘ０００１＿００００〜０ｘ０００４＿ＦＦＦＦの領域が割り当てられている。これら図３（Ａ）〜図３（Ｃ）に示されるように、Ｉ／Ｏデバイス１４に対して割り当てられたアドレス空間は重複している。言い換えれば、ＣＰＵ１０Ａ，１０Ｂ，１０Ｃがそれぞれ使用するアドレスが同一になり得る。 3A to 3C are diagrams illustrating address spaces used by the CPUs 10A, 10B, and 10C, respectively. As an address space used by the CPU 10A, an area of addresses 0x0002 — 0000 to 0x0005_FFFF (“0x” is a prefix symbol for representing an address in hexadecimal format) in the memory space of FIG. 3A is allocated. As an address space to be used by the CPU 10B, an area of addresses 0x0003_0000 to 0x0006_FFFF in the memory space of FIG. 3B is allocated. As an address space to be used by the CPU 10C, an area of addresses 0x0001_0000 to 0x0004_FFFF in the memory space of FIG. 3C is allocated. As shown in FIGS. 3A to 3C, the address spaces assigned to the I / O devices 14 are overlapped. In other words, the addresses used by the CPUs 10A, 10B, and 10C can be the same.

ＣＰＵ１０Ａ，１０Ｂ，１０Ｃは、Ｉ／Ｏデバイス１４にアクセスしようとするとき、アクセス要求をアドレス変換回路１３に発する。アドレス変換回路１３が当該アクセス要求を許可したとき、この許可を受けたＣＰＵは、Ｉ／Ｏデバイス１４を制御するためにアドレス情報をアドレス変換回路１３に供給する。アドレス変換回路１３は、ＣＰＵ１０Ａ，１０Ｂ，１０Ｃのうちのいずれかから転送されたアドレス情報を共有メモリ空間内のアドレス情報に変換し、その変換後のアドレス情報をＩ／Ｏデバイス１４に供給する。 The CPUs 10 A, 10 B, and 10 C issue an access request to the address conversion circuit 13 when trying to access the I / O device 14. When the address conversion circuit 13 permits the access request, the CPU that has received this permission supplies address information to the address conversion circuit 13 in order to control the I / O device 14. The address conversion circuit 13 converts address information transferred from any of the CPUs 10A, 10B, and 10C into address information in the shared memory space, and supplies the converted address information to the I / O device 14.

共有メモリ空間は、ＣＰＵ１０Ａ，１０Ｂ，１０Ｃにそれぞれ対応するアドレス領域を有し、これらアドレス領域は、共有メモリ空間内で互いに重複しないように排他的に割り当てられている。アドレス変換回路１３は、この共有メモリ空間を利用して、アクセス要求の許可を受けたＣＰＵからのアドレス情報を当該ＣＰＵに対応するアドレス領域内のアドレス情報に変換する機能（アドレス変換機能）を有する。これにより、ＣＰＵ１０Ａ，１０Ｂ，１０Ｃが使用するアドレスが互いに重複したとしても、アドレスの競合が排除されるので、システムの誤動作を防止することが可能となる。 The shared memory space has address areas respectively corresponding to the CPUs 10A, 10B, and 10C, and these address areas are exclusively assigned so as not to overlap each other in the shared memory space. The address conversion circuit 13 has a function (address conversion function) for converting address information from a CPU that has received an access request permission into address information in an address area corresponding to the CPU by using the shared memory space. . As a result, even if the addresses used by the CPUs 10A, 10B, and 10C overlap each other, address conflicts are eliminated, so that it is possible to prevent system malfunction.

共有メモリ空間内のアドレス領域は、Ｉ／Ｏデバイス１４がアドレス変換回路１３に接続されたとき、あるいは、マルチプロセッサシステム１が起動されたときにＢＩＯＳなどの起動システムにより自動的に割り当てられる。 The address area in the shared memory space is automatically assigned by an activation system such as BIOS when the I / O device 14 is connected to the address conversion circuit 13 or when the multiprocessor system 1 is activated.

図４は、共有メモリ空間を例示する図である。図４に示されるように、共有メモリ空間内には、ＣＰＵ１０Ａに対応するアドレス０ｘ００００＿００００〜０ｘ０００３＿ＦＦＦＦの領域Ａ１が割り当てられ、ＣＰＵ１０Ｂに対応するアドレス０ｘ０００４＿００００〜０ｘ０００７＿ＦＦＦＦの領域Ａ２が割り当てられ、ＣＰＵ１０Ｃに対応するアドレス０ｘ０００８＿００００〜０ｘ０００Ｂ＿ＦＦＦＦの領域Ａ３が割り当てられている。 FIG. 4 is a diagram illustrating a shared memory space. As shown in FIG. 4, in the shared memory space, an area A1 of addresses 0x0000 — 0000 to 0x0003_FFFF corresponding to the CPU 10A is allocated, an area A2 of addresses 0x0004 — 0000 to 0x0007_FFFF corresponding to the CPU 10B is allocated, and an address corresponding to the CPU 10C A region A3 of 0x0008_0000 to 0x000B_FFFF is allocated.

図５は、アドレス変換回路１３の構成の一例を概略的に示す機能ブロック図である。図５に示されるように、アドレス変換回路１３は、ＣＰＵインタフェース部３０〜３２、調停部３３、スイッチ部３４、アドレス変換部３５およびＩ／Ｏインタフェース部（入出力インタフェース部）３６を有している。アドレス変換回路１３は、ＦＰＧＡ（Field Programmable Gate Array）と呼ばれる論理書き換え可能な集積回路を用いて実現することが可能である。 FIG. 5 is a functional block diagram schematically showing an example of the configuration of the address conversion circuit 13. As shown in FIG. 5, the address conversion circuit 13 includes CPU interface units 30 to 32, an arbitration unit 33, a switch unit 34, an address conversion unit 35, and an I / O interface unit (input / output interface unit) 36. Yes. The address conversion circuit 13 can be realized using a logic rewritable integrated circuit called FPGA (Field Programmable Gate Array).

図２のＣＰＵ１０Ａ，１０Ｂ，１０Ｃはそれぞれ対応するＣＰＵインタフェース部３０，３１，３２を介して調停部３３とスイッチ部３４とに接続されている。 The CPUs 10A, 10B, and 10C in FIG. 2 are connected to the arbitration unit 33 and the switch unit 34 through corresponding CPU interface units 30, 31, and 32, respectively.

調停部３３は、ＣＰＵ１０Ａ，１０Ｂ，１０Ｃのうち２個以上のＣＰＵから到来した複数のアクセス要求が競合した場合にその競合を調停する機能を有する。調停部３３は、その調停結果に基づいて、ＣＰＵ１０Ａ，１０Ｂ，１０Ｃのいずれかにアクセス要求を許可する。具体的には、複数のＣＰＵからのアクセス要求が競合するときにバスアクセスが競合するので、調停部３３は、かかる競合を調停する機能を有している。 The arbitration unit 33 has a function of arbitrating a conflict when a plurality of access requests coming from two or more CPUs among the CPUs 10A, 10B, and 10C compete. The arbitration unit 33 permits an access request to any of the CPUs 10A, 10B, and 10C based on the arbitration result. Specifically, since bus access competes when access requests from a plurality of CPUs compete, the arbitration unit 33 has a function of arbitrating such competition.

スイッチ部３４は、アクセス要求の許可を受けたＣＰＵをアドレス変換部３５に接続する機能を有する。より具体的には、スイッチ部３４は、アクセス要求の許可を受けたＣＰＵからのアクセスが発生すると、当該ＣＰＵからのアドレス情報を監視することで、どのＣＰＵからアドレス情報が転送されたかを判別することができる。この判別結果に基づいて、スイッチ部３４は、アクセス要求の許可を受けたＣＰＵとＩ／Ｏインタフェース部３６（またはアドレス変換部３５）との間の信号転送を実行する。当該ＣＰＵは、Ｉ／Ｏデバイス１４を制御するためにアドレス情報をアドレス変換部３５に供給することができる。 The switch unit 34 has a function of connecting a CPU that has received permission for an access request to the address conversion unit 35. More specifically, when an access from a CPU that has received an access request is permitted, the switch unit 34 monitors the address information from the CPU to determine from which CPU the address information has been transferred. be able to. Based on the determination result, the switch unit 34 executes signal transfer between the CPU that has received the access request permission and the I / O interface unit 36 (or the address conversion unit 35). The CPU can supply address information to the address conversion unit 35 in order to control the I / O device 14.

アドレス変換部３５は、上述の共有メモリ空間を使用して、アクセス要求の許可を受けたＣＰＵから転送されたアドレス情報を変換する。変換後のアドレス情報は、Ｉ／Ｏインタフェース部３６を介してＩ／Ｏデバイス１４に転送される。 The address conversion unit 35 uses the above-described shared memory space to convert the address information transferred from the CPU that has received the access request permission. The converted address information is transferred to the I / O device 14 via the I / O interface unit 36.

たとえば、ＣＰＵ１０ＡからＩ／Ｏデバイス１４へのアクセスが発生するとき、ＣＰＵ１０Ａは、図３（Ａ）のアドレス０ｘ０００２＿００００〜０ｘ０００５＿ＦＦＦＦの領域でのアドレス情報を利用したデータアクセスを行う。この場合、アドレス変換部３５は、ＣＰＵ１０Ａからのアクセスが発生したと認識し、ＣＰＵ１０Ａからのアドレス情報を図４のアドレス領域Ａ１内のアドレス情報へ変換する。 For example, when access from the CPU 10A to the I / O device 14 occurs, the CPU 10A performs data access using address information in the area of addresses 0x0002_0000 to 0x0005_FFFF in FIG. In this case, the address conversion unit 35 recognizes that the access from the CPU 10A has occurred, and converts the address information from the CPU 10A into the address information in the address area A1 of FIG.

同様に、ＣＰＵ１０ＢからＩ／Ｏデバイス１４へのアクセスが発生するときは、ＣＰＵ１０Ｂは、図３（Ｂ）のアドレス０ｘ０００３＿００００〜０ｘ０００６＿ＦＦＦＦの領域でのアドレス情報を利用したデータアクセスを行う。この場合、アドレス変換部３５は、ＣＰＵ１０Ｂからのアクセスが発生したと認識し、ＣＰＵ１０Ｂからのアドレス情報を図４のアドレス領域Ａ２内のアドレス情報へ変換する。また、ＣＰＵ１０ＣからＩ／Ｏデバイス１４へのアクセスが発生するときは、ＣＰＵ１０Ｃは、図３（Ｃ）のアドレス０ｘ０００１＿００００〜０ｘ０００４＿ＦＦＦＦの領域でのアドレス情報を利用したデータアクセスを行う。この場合、アドレス変換部３５は、ＣＰＵ１０Ｃからのアクセスが発生したと認識し、ＣＰＵ１０Ｃからのアドレス情報を図４のアドレス領域Ａ３内のアドレス情報へ変換する。 Similarly, when access from the CPU 10B to the I / O device 14 occurs, the CPU 10B performs data access using the address information in the area of addresses 0x0003_0000 to 0x0006_FFFF in FIG. In this case, the address conversion unit 35 recognizes that the access from the CPU 10B has occurred, and converts the address information from the CPU 10B into the address information in the address area A2 of FIG. When access from the CPU 10C to the I / O device 14 occurs, the CPU 10C performs data access using address information in the area of addresses 0x0001_0000 to 0x0004_FFFF in FIG. In this case, the address conversion unit 35 recognizes that the access from the CPU 10C has occurred, and converts the address information from the CPU 10C into the address information in the address area A3 in FIG.

本実施形態のマルチプロセッサシステム１が奏する効果は以下の通りである。 The effects produced by the multiprocessor system 1 of the present embodiment are as follows.

上述した通り、マルチプロセッサシステム１は、複数のＣＰＵ（プロセッサ）１０Ａ，１０Ｂ，１０ＣがＩ／Ｏデバイス１４を共有する構成を有するが、異なるＣＰＵ間で当該Ｉ／Ｏデバイス１４に割り当てられたアドレス空間が重複しても、アドレス変換回路１３は、アドレスの競合を排除することができる。よって、アドレス空間の重複に起因するシステムの誤動作の発生を確実に防止することができる。また、Ｉ／Ｏデバイス１４を共有できるので、マルチプロセッサシステム１のハードウェア構成を小型化することが可能である。 As described above, the multiprocessor system 1 has a configuration in which a plurality of CPUs (processors) 10A, 10B, and 10C share the I / O device 14, but addresses assigned to the I / O device 14 between different CPUs. Even if the spaces overlap, the address conversion circuit 13 can eliminate address conflicts. Therefore, it is possible to reliably prevent the malfunction of the system due to the overlapping address space. Further, since the I / O device 14 can be shared, the hardware configuration of the multiprocessor system 1 can be reduced in size.

また、ＣＰＵ（プロセッサ）１０Ａ，１０Ｂ，１０Ｃが使用するアドレス空間の重複が許されるので、これらアドレス空間を割り当てるためのアルゴリズムとして既存のアルゴリズムを流用することが可能である。また、ＣＰＵ１０Ａ，１０Ｂ，１０Ｃが使用するアドレス空間を割り当てるために新たにソフトウェアやドライバソフトを開発する必要がない。 Further, since duplication of address spaces used by the CPUs (processors) 10A, 10B, and 10C is allowed, existing algorithms can be used as algorithms for assigning these address spaces. Further, it is not necessary to develop new software or driver software in order to allocate an address space used by the CPUs 10A, 10B, and 10C.

さらに、アドレス変換回路１３はハードウェア構成で実現することができる。これにより、Ｉ／Ｏデバイス１４への高速なデータアクセスが可能となり、システムの高性能化を実現することが可能である。 Further, the address conversion circuit 13 can be realized by a hardware configuration. As a result, high-speed data access to the I / O device 14 becomes possible, and high performance of the system can be realized.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、マルチプロセッサシステム１は、３個のプロセッサ（ＣＰＵ）１０Ａ，１０Ｂ，１０Ｃを有するが、プロセッサの数は３個に限らず、４個以上であってよい。
以下、参考形態の例を付記する。
１．複数のプロセッサと、
前記複数のプロセッサとバスを介して接続され、前記複数のプロセッサのうちアクセス要求を発したプロセッサからのアドレス情報を共有メモリ空間内のアドレス情報に変換するアドレス変換部と、
周辺装置を前記アドレス変換部と電気的に接続する入出力インタフェース部と、
を備え、
当該周辺装置に対して前記複数のプロセッサがそれぞれ使用すべき複数のアドレス空間が割り当てられており、
前記共有メモリ空間は、前記複数のプロセッサにそれぞれ対応する複数のアドレス領域を有し、
前記アドレス変換部は、前記アクセス要求を発した当該プロセッサからのアドレス情報を、当該プロセッサに対応する当該アドレス領域内のアドレス情報に変換する、マルチプロセッサシステム。
２．１．に記載のマルチプロセッサシステムであって、前記複数のアドレス領域は、前記複数のプロセッサにそれぞれ対応しかつ互いに重複しない排他的なアドレス領域である、マルチプロセッサシステム。
３．１．または２．に記載のマルチプロセッサシステムであって、前記複数のプロセッサのうちの２個以上のプロセッサから到来した複数の前記アクセス要求の競合を調停する調停部をさらに備える、マルチプロセッサシステム。
４．３．に記載のマルチプロセッサシステムであって、前記周辺装置はＰＣＩ（Peripheral Component Interconnect）デバイスである、マルチプロセッサシステム。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable. For example, the multiprocessor system 1 includes three processors (CPUs) 10A, 10B, and 10C, but the number of processors is not limited to three, and may be four or more.
Hereinafter, examples of the reference form will be added.
1. Multiple processors,
An address conversion unit that is connected to the plurality of processors via a bus and converts address information from a processor that has issued an access request among the plurality of processors into address information in a shared memory space;
An input / output interface unit for electrically connecting a peripheral device to the address conversion unit;
With
A plurality of address spaces to be used by the plurality of processors are allocated to the peripheral device,
The shared memory space has a plurality of address areas respectively corresponding to the plurality of processors,
The address conversion unit converts address information from the processor that issued the access request into address information in the address area corresponding to the processor.
2. 1. The multiprocessor system according to claim 1, wherein the plurality of address areas are exclusive address areas that respectively correspond to the plurality of processors and do not overlap each other.
3. 1. Or 2. The multiprocessor system according to claim 1, further comprising an arbitration unit that arbitrates contention between the plurality of access requests coming from two or more of the plurality of processors.
4). 3. The multiprocessor system according to claim 1, wherein the peripheral device is a PCI (Peripheral Component Interconnect) device.

１マルチプロセッサシステム
１０Ａ，１０Ｂ，１０ＣＣＰＵ（プロセッサ）
１３アドレス変換回路
１４Ｉ／Ｏデバイス（周辺装置）
３０，３１，３２ＣＰＵインタフェース部
３３調停部
３４スイッチ部
３５アドレス変換部
３６Ｉ／Ｏインタフェース部（入出力インタフェース部） 1 Multiprocessor system 10A, 10B, 10C CPU (processor)
13 Address conversion circuit 14 I / O device (peripheral device)
30, 31, 32 CPU interface unit 33 Arbitration unit 34 Switch unit 35 Address conversion unit 36 I / O interface unit (input / output interface unit)

Claims

Multiple processors,
An address conversion unit that is connected to the plurality of processors via a bus and converts address information from a processor that has issued an access request among the plurality of processors into address information in a shared memory space;
An input / output interface unit for electrically connecting a peripheral device to the address conversion unit;
With
A plurality of address spaces to be used by the plurality of processors are allocated to the peripheral device,
The shared memory space has a plurality of address areas respectively corresponding to the plurality of processors,
The address conversion unit converts the address information from the processor that has issued the access request into address information in the address area corresponding to the processor ,
The plurality of address areas are exclusive address areas corresponding to the plurality of processors and not overlapping each other,
Multiprocessor system.

2. The multiprocessor system according to claim 1, further comprising an arbitration unit that arbitrates contention between a plurality of the access requests arriving from two or more processors of the plurality of processors.

3. The multiprocessor system according to claim 2 , wherein the peripheral device is a PCI (Peripheral Component Interconnect) device.