JP5234892B2 - Thin film transistor substrate and display device - Google Patents
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Description
本発明は、薄膜トランジスタ基板および表示デバイスに関する技術分野に属するものである。 The present invention belongs to a technical field related to a thin film transistor substrate and a display device.
液晶ディスプレイなどのアクティブマトリクス型の液晶表示装置においては、薄膜トランジスタ:Thin Film Transistor(以降、TFTともいう)がスイッチング素子として用いられる。TFT素子の概略図を図2に示す。TFT素子はガラス基板上に形成されたゲート電極と、ゲート絶縁膜を介して設けられたノンドープの半導体シリコン層、そして、それに接触する不純物ドープされた半導体シリコン層からなる。不純物ドープされた半導体シリコン層はそれぞれAl合金などの配線金属で電気的に接続される。これら配線金属をソース電極、ドレイン電極と呼ぶ。ドレイン電極には、さらに液晶表示部に使用される透明導電膜が接続される。配線金属(ソース電極、ドレイン電極)としては、従来から様々なAl合金が提案されている(例えば、特開平7−45555号、特開2005−171378号公報など)。その際、配線金属とTFT素子(半導体シリコン層)あるいは配線金属と液晶表示部に使用される透明導電膜(以下、ITO膜ともいう)とが直接接触しないよう、その間にバリアメタルとしてMo、Cr、Ti、W等の高融点金属からなる積層膜を介在させている構造が用いられている。 In an active matrix liquid crystal display device such as a liquid crystal display, a thin film transistor (hereinafter also referred to as TFT) is used as a switching element. A schematic diagram of the TFT element is shown in FIG. The TFT element comprises a gate electrode formed on a glass substrate, a non-doped semiconductor silicon layer provided via a gate insulating film, and an impurity-doped semiconductor silicon layer in contact therewith. The impurity-doped semiconductor silicon layers are each electrically connected by a wiring metal such as an Al alloy. These wiring metals are called a source electrode and a drain electrode. The drain electrode is further connected to a transparent conductive film used in the liquid crystal display unit. As wiring metals (source electrode, drain electrode), various Al alloys have been conventionally proposed (for example, JP-A-7-45555, JP-A-2005-171378, etc.). At that time, the wiring metal and the TFT element (semiconductor silicon layer) or the wiring metal and the transparent conductive film (hereinafter also referred to as ITO film) used for the liquid crystal display unit are not directly in contact with each other as a barrier metal such as Mo, Cr. A structure in which a laminated film made of a refractory metal such as Ti, W is interposed is used.
これまで、配線金属とITO膜との間に存在するバリアメタルを省略する技術については、例えば特開2004−214606号、特開2005−303003号、特開2006−23388号公報等においてみられるように、種々の提案がなされているが、配線金属とTFT素子(半導体シリコン層)間に設けられるバリアメタルを省略する技術については、未だ検討が十分になされていない状況であった。
配線金属(ソース電極、ドレイン電極)とTFT素子(シリコン層)間にバリアメタルを介在させる理由は、配線を構成する純AlまたはAl合金とTFT素子の半導体層とを直接接触させた場合の素子への悪影響を防止するためである。半導体層としてはアモルファスシリコンや多結晶シリコンが利用されている。この素子への悪影響の発生メカニズムは次の通りである。 The reason why the barrier metal is interposed between the wiring metal (source electrode and drain electrode) and the TFT element (silicon layer) is that the pure Al or Al alloy constituting the wiring and the semiconductor layer of the TFT element are in direct contact with each other This is to prevent adverse effects on the environment. As the semiconductor layer, amorphous silicon or polycrystalline silicon is used. The mechanism of the adverse effect on the device is as follows.
即ち、配線(純Al又はAl合金)と半導体層(例えばシリコン)とが直接した状態で、TFT製造の工程において、CVD (Chemical vapor deposition)成形やシンタリング、アニーリングなどの加熱工程が加えられると、配線のアルミニウム原子(Al原子)が半導体シリコン中に熱拡散したり、半導体シリコン層から配線の純AlまたはAl合金中にシリコン原子(Si原子)が熱拡散する。Al原子が半導体シリコン中に熱拡散すると、半導体シリコンの半導体性能が著しく劣化する。これにより、リーク電流の増加、オン電流の低下、スイッチング速度の低下などを引き起こし、所望のスイッチングの性能が得られなくなる。また、配線中にSi原子が拡散してもシリコン半導体の半導体性能が劣化し、同様のスイッチング性能の劣化を引き起こす。即ち、ディスプレイとしての性能、品質が低下することになる。 That is, when a wiring process (pure Al or Al alloy) and a semiconductor layer (for example, silicon) are directly applied, a heating process such as CVD (Chemical Vapor Deposition) molding, sintering, annealing, etc. is applied in the TFT manufacturing process. The aluminum atoms (Al atoms) of the wiring thermally diffuse into the semiconductor silicon, or the silicon atoms (Si atoms) diffuse from the semiconductor silicon layer into the pure Al or Al alloy of the wiring. When Al atoms are thermally diffused into the semiconductor silicon, the semiconductor performance of the semiconductor silicon is significantly deteriorated. This causes an increase in leakage current, a decrease in on-current, a decrease in switching speed, and the like, and desired switching performance cannot be obtained. Further, even if Si atoms diffuse in the wiring, the semiconductor performance of the silicon semiconductor deteriorates, and the same switching performance deteriorates. That is, the performance and quality as a display deteriorate.
バリアメタルは、Al原子とSi原子の相互拡散を抑制するために有効であるが、一方で、この構造を形成するためのバリアメタル形成工程が不可欠である。即ち、Al配線などの形成に要する成膜装置に加え、バリアメタル形成用の成膜装置を余分に必要とする。製造量増大による液晶ディスプレイなどの低コスト化が進むにつれ、バリアメタル形成に伴う製造コストアップが軽視できなくなっている。 Barrier metal is effective for suppressing interdiffusion of Al atoms and Si atoms, but on the other hand, a barrier metal forming step for forming this structure is indispensable. That is, in addition to a film forming apparatus required for forming an Al wiring or the like, an extra film forming apparatus for forming a barrier metal is required. As the cost of liquid crystal displays and the like is reduced due to an increase in the production amount, the increase in production cost due to the formation of the barrier metal cannot be ignored.
本発明はこのような事情に着目してなされたものであって、その目的は、薄膜トランジスタの半導体層とソース電極およびドレイン電極との間のバリアメタル形成の省略が可能な(薄膜トランジスタの半導体層とソース電極およびドレイン電極との間にバリアメタルを形成する必要のない)薄膜トランジスタ基板および表示デバイスを提供しようとするものである。 The present invention has been made paying attention to such a situation, and the object thereof is to omit the formation of a barrier metal between the semiconductor layer of the thin film transistor and the source electrode and the drain electrode (the semiconductor layer of the thin film transistor). It is an object of the present invention to provide a thin film transistor substrate and a display device that do not require a barrier metal to be formed between a source electrode and a drain electrode.
本発明者らは、上記目的を達成するため、鋭意研究を行なった結果、本発明を完成するに至った。本発明によれば上記目的を達成することができる。 In order to achieve the above object, the present inventors have intensively studied, and as a result, completed the present invention. According to the present invention, the above object can be achieved.
このようにして完成され上記目的を達成することができた本発明は、薄膜トランジスタ基板および表示デバイスに係わり、特許請求の範囲の請求項1〜4記載の薄膜トランジスタ基板(第1〜4発明に係る薄膜トランジスタ基板)、請求項5記載の表示デバイス(第5発明に係る表示デバイス)であり、それは次のような構成としたものである。 The present invention thus completed and capable of achieving the above object relates to a thin film transistor substrate and a display device. The thin film transistor substrate according to claims 1 to 4 (thin film transistor according to the first to fourth inventions) Substrate) and a display device according to claim 5 (display device according to the fifth invention), which has the following configuration.
即ち、請求項1記載の薄膜トランジスタ基板は、薄膜トランジスタの半導体層と、ソース電極、ドレイン電極と、透明導電膜とを有する薄膜トランジスタ基板において、前記ソース電極およびドレイン電極が前記薄膜トランジスタの半導体層と直接接続した構造を有すると共に、前記ソース電極およびドレイン電極がNi:0.1 〜6.0 原子%、La:0.1 〜1.0 原子%、Si:0.1 〜1.5 原子%、残部Alおよび不可避的不純物を含有するAl合金薄膜よりなることを特徴とする薄膜トランジスタ基板である〔第1発明〕。 That is, the thin film transistor substrate according to claim 1 is a thin film transistor substrate having a semiconductor layer of a thin film transistor, a source electrode, a drain electrode, and a transparent conductive film, wherein the source electrode and the drain electrode are directly connected to the semiconductor layer of the thin film transistor. The source electrode and the drain electrode are made of an Al alloy thin film containing Ni: 0.1 to 6.0 atomic%, La: 0.1 to 1.0 atomic%, Si: 0.1 to 1.5 atomic%, the balance Al and inevitable impurities. A thin film transistor substrate characterized in that [First invention].
請求項2記載の薄膜トランジスタ基板は、前記ドレイン電極が前記透明導電膜と直接接続した構造を有する請求項1記載の薄膜トランジスタ基板である〔第2発明〕。 The thin film transistor substrate according to claim 2 is the thin film transistor substrate according to claim 1, wherein the drain electrode has a structure directly connected to the transparent conductive film [second invention].
請求項3記載の薄膜トランジスタ基板は、前記半導体層が多結晶シリコンである請求項1または2記載の薄膜トランジスタ基板である〔第3発明〕。 The thin film transistor substrate according to claim 3 is the thin film transistor substrate according to claim 1 or 2, wherein the semiconductor layer is polycrystalline silicon [third invention].
請求項4記載の薄膜トランジスタ基板は、前記Al合金薄膜がスパッタリング法により形成されている請求項1〜3のいずれかに記載の薄膜トランジスタ基板である〔第4発明〕。 The thin film transistor substrate according to claim 4 is the thin film transistor substrate according to any one of claims 1 to 3, wherein the Al alloy thin film is formed by sputtering.
請求項5記載の表示デバイスは、薄膜トランジスタ基板として請求項1〜4のいずれかに記載の薄膜トランジスタ基板が設けられていることを特徴とする表示デバイスである〔第5発明〕。 The display device according to claim 5 is a display device in which the thin film transistor substrate according to any one of claims 1 to 4 is provided as a thin film transistor substrate [fifth invention].
本発明によれば、薄膜トランジスタの半導体層とソース電極およびドレイン電極との間のバリアメタル形成の省略が可能となる。即ち、薄膜トランジスタの半導体層とソース電極およびドレイン電極との間にバリアメタルを形成する必要がなくなる。 According to the present invention, it is possible to omit the formation of a barrier metal between the semiconductor layer of the thin film transistor and the source electrode and the drain electrode. That is, it is not necessary to form a barrier metal between the semiconductor layer of the thin film transistor and the source and drain electrodes.
本発明者らは、Alに種々の元素を添加した薄膜を用いて評価用素子を形成し、Al/Si の相互拡散(Al原子とSi原子との相互拡散)、電気抵抗率、耐ヒロック性を調べた。その結果、Ni、Si、Laの添加が上記特性に対し有効であることを見いだした。 The inventors of the present invention formed an evaluation element using a thin film obtained by adding various elements to Al, Al / Si interdiffusion (interdiffusion between Al atom and Si atom), electric resistivity, hillock resistance. I investigated. As a result, we found that the addition of Ni, Si, and La is effective for the above characteristics.
AlにSiを添加すると、添加量の増加とともにAl原子とSi原子との相互拡散を抑制する効果が向上することが知られている。一方で、これらを単独で用いた場合(Siのみを添加した場合)には、Al/Si の相互拡散を抑制可能な温度の上限が高々250 ℃程度に限られてしまう。しかし、Al-Si 合金に更にNiを添加(AlにSiを添加し、更にNiを添加)し、SiとNiを含有するAl合金にすると、Al/Si の相互拡散がより高温まで抑制できることを見いだした。 It is known that when Si is added to Al, the effect of suppressing interdiffusion between Al atoms and Si atoms is improved as the addition amount is increased. On the other hand, when these are used alone (when only Si is added), the upper limit of the temperature at which Al / Si interdiffusion can be suppressed is limited to about 250 ° C. at most. However, if Ni is added to the Al-Si alloy (Si is added to Al and Ni is further added) to form an Al alloy containing Si and Ni, the interdiffusion of Al / Si can be suppressed to higher temperatures. I found it.
相互拡散を抑制するメカニズムは、次のように考察される。まずSiを含有させる効果としては、Si半導体層からAl膜中へSi原子が拡散するのを防止する効果を有する。即ち、あらかじめAl膜中にSi原子と同種の原子を添加しておくことで、拡散のドライビングフォースである濃度差を低減することができる。また、Niを含有させる効果としては、Al合金膜とSi半導体層との界面(Al合金膜/Si半導体層界面)に拡散防止層を形成するためと考えられる。即ち、Niは低温で容易にSiと反応しシリサイドを形成する。一旦、シリサイドが生成されると、シリサイド層がバリアとして働き、それ以上相互拡散が進まないものと考えられる。これらの相乗効果により飛躍的に改善され、Al/Si の相互拡散がより高温まで抑制できるものと考えられる。 The mechanism for suppressing interdiffusion is considered as follows. First, as an effect of containing Si, it has an effect of preventing Si atoms from diffusing from the Si semiconductor layer into the Al film. That is, by adding atoms of the same type as Si atoms in advance in the Al film, the concentration difference that is the driving force for diffusion can be reduced. Further, the effect of containing Ni is considered to be that a diffusion preventing layer is formed at the interface between the Al alloy film and the Si semiconductor layer (Al alloy film / Si semiconductor layer interface). That is, Ni easily reacts with Si at a low temperature to form silicide. Once silicide is generated, it is considered that the silicide layer acts as a barrier and the interdiffusion does not proceed any further. These synergistic effects will drastically improve and Al / Si interdiffusion can be suppressed to higher temperatures.
Al/Si の相互拡散がより高温まで抑制できる一方で、Al-Si-Ni合金よりなる膜では、耐ヒロック性が十分ではない。しかし、Al-Si-Ni合金に更にLaを添加することで、耐ヒロック性が向上することがわかった。 While Al / Si interdiffusion can be suppressed to higher temperatures, a film made of an Al—Si—Ni alloy does not have sufficient hillock resistance. However, it was found that hillock resistance was improved by adding La to the Al—Si—Ni alloy.
これらの元素を添加することで、Al/Si の相互拡散を抑制できると共に、Al合金膜の耐ヒロック性が向上するメリットがあるが、一方で添加元素を増加させると配線の電気抵抗率も増大する問題がある。Al/Si の相互拡散を抑制すると共に、Al合金膜の耐ヒロック性を向上させ、同時に電気抵抗率を低く保つためには、Ni、La、Siの含有量は、Ni:0.1 〜6.0 原子%、La:0.1 〜1.0 原子%、Si:0.1 〜1.5 原子%とする必要がある。より好ましくは、Ni:0.15〜5.0 原子%、La:0.15〜0.8 原子%、Si:0.1 〜1.0 原子%である。 By adding these elements, it is possible to suppress the Al / Si interdiffusion and to improve the hillock resistance of the Al alloy film. On the other hand, increasing the added elements also increases the electrical resistivity of the wiring. There is a problem to do. In order to suppress Al / Si interdiffusion and improve the hillock resistance of the Al alloy film, while keeping the electrical resistivity low, the content of Ni, La, and Si is Ni: 0.1 to 6.0 atomic%. , La: 0.1 to 1.0 atomic%, Si: 0.1 to 1.5 atomic% are necessary. More preferably, they are Ni: 0.15-5.0 atomic%, La: 0.15-0.8 atomic%, Si: 0.1-1.0 atomic%.
本発明は、かかる知見に基づき完成されたものであり、それは薄膜トランジスタ基板および表示デバイスに係わるものである。このようにして完成された本発明に係る薄膜トランジスタ基板および表示デバイスの中、先ず、本発明に係る薄膜トランジスタ基板は、薄膜トランジスタの半導体層と、ソース電極、ドレイン電極と、透明導電膜とを有する薄膜トランジスタ基板において、前記ソース電極およびドレイン電極(以下、ソース・ドレイン電極ともいう)が前記薄膜トランジスタの半導体層と直接接続した構造を有すると共に、前記ソース電極およびドレイン電極がNi:0.1 〜6.0 原子%、La:0.1 〜1.0 原子%、Si:0.1 〜1.5 原子%を含有するAl合金薄膜よりなることを特徴とする薄膜トランジスタ基板である。 The present invention has been completed based on such knowledge, and it relates to a thin film transistor substrate and a display device. Of the thin film transistor substrate and display device according to the present invention thus completed, first, the thin film transistor substrate according to the present invention includes a thin film transistor semiconductor layer, a source electrode, a drain electrode, and a transparent conductive film. The source and drain electrodes (hereinafter also referred to as source / drain electrodes) have a structure in which they are directly connected to the semiconductor layer of the thin film transistor, and the source and drain electrodes are Ni: 0.1 to 6.0 atomic%, La: A thin film transistor substrate comprising an Al alloy thin film containing 0.1 to 1.0 atomic% and Si: 0.1 to 1.5 atomic%.
本発明に係る薄膜トランジスタ基板においては、ソース・ドレイン電極が薄膜トランジスタの半導体層と直接接続した構造を有するが、このソース・ドレイン電極がNi:0.1 〜6.0 原子%、La:0.1 〜1.0 原子%、Si:0.1 〜1.5 原子%を含有するAl合金薄膜よりなるので、前記知見からもわかるように、Al/Si の相互拡散を抑制し得ると共に、Al合金薄膜の耐ヒロック性が向上し、同時にAl合金薄膜の電気抵抗率を低く保つことができる。 The thin film transistor substrate according to the present invention has a structure in which the source / drain electrodes are directly connected to the semiconductor layer of the thin film transistor. The source / drain electrodes are Ni: 0.1 to 6.0 atomic%, La: 0.1 to 1.0 atomic%, Si : Since it is made of an Al alloy thin film containing 0.1 to 1.5 atomic%, as can be seen from the above knowledge, the Al / Si interdiffusion can be suppressed, and the hillock resistance of the Al alloy thin film is improved. The electrical resistivity of the thin film can be kept low.
以上よりわかるように、本発明に係る薄膜トランジスタ基板においては、ソース・ドレイン電極が薄膜トランジスタの半導体層と直接接続した構造を有することによって特性面での支障が生じることはない。即ち、薄膜トランジスタの半導体層とソース・ドレイン電極との間にバリアメタルを形成しなくても、Al/Si の相互拡散を抑制でき、同時にAl合金薄膜の耐ヒロック性が向上すると共にAl合金薄膜の電気抵抗率を低く保つことができる。 As can be seen from the above, the thin film transistor substrate according to the present invention has a structure in which the source / drain electrodes are directly connected to the semiconductor layer of the thin film transistor, so that there is no problem in terms of characteristics. In other words, Al / Si interdiffusion can be suppressed without forming a barrier metal between the semiconductor layer of the thin film transistor and the source / drain electrodes. At the same time, the hillock resistance of the Al alloy thin film is improved and the Al alloy thin film is improved. The electrical resistivity can be kept low.
従って、本発明に係る薄膜トランジスタ基板によれば、薄膜トランジスタの半導体層とソース・ドレイン電極との間のバリアメタル形成の省略が可能となる。即ち、薄膜トランジスタの半導体層とソース・ドレイン電極(ソース電極及びドレイン電極)との間にバリアメタルを形成する必要がなくなる。 Therefore, according to the thin film transistor substrate of the present invention, it is possible to omit the formation of the barrier metal between the semiconductor layer of the thin film transistor and the source / drain electrodes. That is, it is not necessary to form a barrier metal between the semiconductor layer of the thin film transistor and the source / drain electrodes (source electrode and drain electrode).
本発明に係る薄膜トランジスタ基板において、ソース・ドレイン電極を形成するAl合金薄膜でのNi、La、Siの含有量について、Ni:0.1 〜6.0 原子%、La:0.1 〜1.0 原子%、Si:0.1 〜1.5 原子%(以下、at%ともいう)としている。この理由を以下説明する。 In the thin film transistor substrate according to the present invention, the contents of Ni, La , and Si in the Al alloy thin film forming the source / drain electrodes are as follows: Ni: 0.1 to 6.0 atomic%, La: 0.1 to 1.0 atomic%, Si: 0.1 ~ 1.5 Atomic% (hereinafter also referred to as at%). The reason for this will be described below.
Si:0.1 〜1.5 at%としているのは、Si:0.1 at%未満では、Al/Si の相互拡散の抑制効果が低下してAl/Si の相互拡散の抑制が不充分となり、Si:1.5 at%超では、電気抵抗率が増大して電気抵抗率を低く保つことができなくなるからである。Ni:0.1 〜6.0 at%としているのは、Ni:0.1 at%未満では、Al/Si の相互拡散の抑制効果が低下してAl/Si の相互拡散の抑制が不充分となり、Ni:6.0 at%超では、電気抵抗率が増大して電気抵抗率を低く保つことができなくなるからである。La:0.1 〜1.0 at%としているのは、La:0.1 at%未満では、耐ヒロック性の向上効果が低下して耐ヒロック性が不充分となり、La:1.0 at%超では、電気抵抗率が増大して電気抵抗率を低く保つことができなくなるからである。 Si: 0.1 to 1.5 at% is defined as follows. When Si is less than 0.1 at%, the effect of suppressing the Al / Si interdiffusion is reduced, and the suppression of the Al / Si interdiffusion is insufficient. If it exceeds%, the electrical resistivity will increase and the electrical resistivity cannot be kept low. Ni: 0.1 to 6.0 at%, if Ni: less than 0.1 at%, the effect of suppressing Al / Si interdiffusion is reduced and the suppression of Al / Si interdiffusion is insufficient, and Ni: 6.0 at% If it exceeds%, the electrical resistivity will increase and the electrical resistivity cannot be kept low. La: 0.1 to 1.0 at% is the reason why if La: less than 0.1 at%, the effect of improving hillock resistance is reduced and the hillock resistance is insufficient. If La: more than 1.0 at%, the electrical resistivity is low. This is because the electrical resistivity cannot be kept low by increasing.
本発明に係る薄膜トランジスタ基板において、ドレイン電極は前述のような組成を有するAl合金よりなるので、薄膜トランジスタの半導体層のみならず、透明導電膜とも直接接続した構造とすることができる〔第2発明〕。これは、主にNiを含有することにより、コナタクト抵抗が低いためである。 In the thin film transistor substrate according to the present invention, since the drain electrode is made of an Al alloy having the above-described composition, it can have a structure directly connected not only to the semiconductor layer of the thin film transistor but also to the transparent conductive film [second invention]. . This is because the contact resistance is low mainly by containing Ni.
Al/Si の相互拡散の始まる温度は、半導体層が多結晶シリコンである場合には一層高くなるので、半導体層が多結晶シリコンであることが望ましい〔第3発明〕。また、多結晶シリコンと同様、連続粒界結晶シリコンにも本発明は適用することができる。 Since the temperature at which Al / Si interdiffusion begins is higher when the semiconductor layer is polycrystalline silicon, it is desirable that the semiconductor layer be polycrystalline silicon (third invention). In addition, the present invention can be applied to continuous grain boundary crystalline silicon as well as polycrystalline silicon.
ソース・ドレイン電極のAl合金薄膜はスパッタリング法により形成されていることが望ましい〔第4発明〕。即ち、ソース・ドレイン電極のAl合金薄膜の形成に際し、その形成方法としては特には限定されないが、スパッタリング法を適用することが望ましい。スパッタリング法によれば、使用するターゲットの組成を調整することにより容易に所望の組成を得ることができるからである。 The Al alloy thin film of the source / drain electrodes is preferably formed by sputtering [fourth invention]. That is, when forming the Al alloy thin film of the source / drain electrodes, the formation method is not particularly limited, but it is desirable to apply the sputtering method. This is because according to the sputtering method, a desired composition can be easily obtained by adjusting the composition of the target to be used.
本発明に係る薄膜トランジスタ基板は、種々の電子機器に用いることができ、例えば表示デバイスの薄膜トランジスタ基板として用いることができる〔第5発明〕。 The thin film transistor substrate according to the present invention can be used in various electronic devices, for example, as a thin film transistor substrate of a display device [fifth invention].
本発明の実施例および比較例について、以下説明する。なお、本発明はこの実施例に限定されるものではなく、本発明の趣旨に適合し得る範囲で適当に変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に含まれる。 Examples of the present invention and comparative examples will be described below. The present invention is not limited to this embodiment, and can be implemented with appropriate modifications within a range that can be adapted to the gist of the present invention, all of which are within the technical scope of the present invention. include.
〔例1〕
本発明の実施例および比較例に係る評価用素子(pn接合素子)を作製した。このプロセスフローを図1に示す。この作製方法について、以下説明する。
[Example 1]
Evaluation elements (pn junction elements) according to examples and comparative examples of the present invention were manufactured. This process flow is shown in FIG. This manufacturing method will be described below.
図1に示すように、先ず、p型低抵抗シリコン基板上にLPCVD 法により膜厚200nm の多結晶シリコン膜を形成した〔図1(a) 〕。このとき、原料ガスには、SiH4を用いた。続いて、 BF2 + イオンを10keV 、3e15/cm2の条件にてイオン注入した〔図1(b) 〕。次に、このイオン注入後のものを、800 ℃、30分のアニールを行い、p型にドーピングされた多結晶シリコン膜とした〔図1(c) 〕。続いて、この上に膜厚約40nmのn型にドーピングされた多結晶シリコン膜を形成した〔図1(d) 〕。このとき、成膜には、SiH4とドーピングガスとしてPH3 を用いた。これにより、多結晶シリコンのpn接合が形成された。 As shown in FIG. 1, a polycrystalline silicon film having a thickness of 200 nm was first formed on a p-type low resistance silicon substrate by LPCVD [FIG. 1 (a)]. At this time, SiH 4 was used as the source gas. Subsequently, BF 2 + ions were implanted at 10 keV and 3e 15 / cm 2 [FIG. 1 (b)]. Next, the material after this ion implantation was annealed at 800 ° C. for 30 minutes to form a p-type doped polycrystalline silicon film [FIG. 1 (c)]. Subsequently, an n-type doped polycrystalline silicon film having a thickness of about 40 nm was formed thereon [FIG. 1 (d)]. At this time, SiH 4 and PH 3 as a doping gas were used for film formation. As a result, a pn junction of polycrystalline silicon was formed.
そして、この多結晶シリコン膜の上に膜厚約300nm のAl合金膜をスパッタリング法により成膜した。次に、フォトリソグラフィによりレジストパターンを形成した後、レジストをマスクとしてAl合金膜のエッチングを行うことで、図に示す評価用素子を形成した〔図1(e) 〕。なお、このAl合金膜の組成は、表1(表1−a、表1−b)のソース・ドレイン電極の欄に示すとおりである。この図1(e) に示す評価用素子において、Al合金膜がソース・ドレイン電極に相当し、その下部(図1(c) に示す部分)のn型多結晶シリコン膜およびp型多結晶シリコン膜が薄膜トランジスタの半導体層に相当する。ソース・ドレイン電極(Al合金膜)と薄膜トランジスタの半導体層とは、バリアメタルを介在させることなく、直接接続した構造を有している。 Then, an Al alloy film having a thickness of about 300 nm was formed on the polycrystalline silicon film by a sputtering method. Next, after a resist pattern was formed by photolithography, the Al alloy film was etched using the resist as a mask to form the evaluation element shown in the figure [FIG. 1 (e)]. The composition of the Al alloy film is as shown in the column of source / drain electrodes in Table 1 (Tables 1-a and 1-b). In the evaluation element shown in FIG. 1 (e), the Al alloy film corresponds to the source / drain electrode, and the n-type polycrystalline silicon film and the p-type polycrystalline silicon below (the part shown in FIG. 1 (c)). The film corresponds to a semiconductor layer of the thin film transistor. The source / drain electrodes (Al alloy film) and the semiconductor layer of the thin film transistor have a structure in which they are directly connected without interposing a barrier metal.
このようにして作製された評価用素子(pn接合素子)について、250 〜400 ℃の温度で、30分間のアニールを施した。そして、このアニール後のpn接合素子について、電流電圧特性を測定することにより、Al原子とSi原子の相互拡散の程度を調べた。即ち、多結晶シリコン(半導体層)中のSi原子とAl合金膜(ソース・ドレイン電極)中のAl原子との拡散現象は、pn接合素子の電流電圧特性を測定することにより、評価できる。正常なpn接合を有する素子は、n型領域に負の電圧、p型領域に正の電圧(以下、正バイアスと呼ぶ)を印可することで電流を流し、逆にn型領域に正の電圧、p型領域に負の電圧(以下、逆バイアスと呼ぶ)を印可することで電流を遮断するという整流性を有する。しかし、Al合金膜(ソース・ドレイン電極)からAl原子がpn接合領域に拡散してしまうと、正常な整流性が得られなくなる。即ち、逆バイアスを印可した場合でも電流を遮断できなくなってしまう。従って、逆バイアス時に流れる電流(以下、リーク電流と呼ぶ)の大小を評価することでAl原子とSi原子の相互拡散の影響を把握することができる。そこで、このリーク電流の値を測定し、このリーク電流の測定値よりAl原子とSi原子の相互拡散の程度を評価した。評価した素子のサイズは、30μm ×30μm のpn接合面積を有しており、これに逆バイアスとして+1Vを印加した際の電流値をリーク電流と定義した。 The evaluation element (pn junction element) thus fabricated was annealed at a temperature of 250 to 400 ° C. for 30 minutes. The degree of mutual diffusion between Al atoms and Si atoms was examined by measuring current-voltage characteristics of the annealed pn junction element. That is, the diffusion phenomenon between Si atoms in the polycrystalline silicon (semiconductor layer) and Al atoms in the Al alloy film (source / drain electrodes) can be evaluated by measuring the current-voltage characteristics of the pn junction element. A device having a normal pn junction causes a current to flow by applying a negative voltage to the n-type region and a positive voltage (hereinafter referred to as a positive bias) to the p-type region, and conversely, a positive voltage to the n-type region. , Has a rectifying property of interrupting current by applying a negative voltage (hereinafter referred to as reverse bias) to the p-type region. However, if Al atoms diffuse from the Al alloy film (source / drain electrodes) into the pn junction region, normal rectification cannot be obtained. That is, even when a reverse bias is applied, the current cannot be cut off. Therefore, the influence of interdiffusion between Al atoms and Si atoms can be grasped by evaluating the magnitude of the current that flows during reverse bias (hereinafter referred to as leakage current). Therefore, the value of this leakage current was measured, and the degree of mutual diffusion between Al atoms and Si atoms was evaluated from the measured value of this leakage current. The size of the evaluated element has a pn junction area of 30 μm × 30 μm, and a current value when +1 V was applied as a reverse bias to this was defined as a leakage current.
この結果を表1(表1−a、表1−b)の相互拡散の欄に示す。ソース・ドレイン電極(Al合金膜)と薄膜トランジスタの半導体層との間にバリアメタルとしてCrを介在させたものについてのリーク電流は4.0 ×10-9Aであり、その10倍の値(4.0 ×10-8A)と比較し、リーク電流が小さいものを○、リーク電流が大きいものを×にて示した。即ち、リーク電流が4.0 ×10-8A以下のものを良好、リーク電流が4.0 ×10-8A超のものを不適とした。 The results are shown in the column of mutual diffusion in Table 1 (Tables 1-a and 1-b). The leakage current of a material in which Cr is interposed as a barrier metal between the source / drain electrodes (Al alloy film) and the semiconductor layer of the thin film transistor is 4.0 × 10 −9 A, which is 10 times the value (4.0 × 10 -8 Compared with A), those having a small leakage current are indicated by ○, and those having a large leakage current are indicated by ×. That is, a leakage current of 4.0 × 10 −8 A or less was good, and a leakage current of over 4.0 × 10 −8 A was unsuitable.
また、アニールによるヒロックの発生について、次のようにして評価した。前記pn接合素子試料に対し、10μm 幅のラインアンドスペースパターンの配線を形成し、350 ℃にて30分の真空熱処理を行った。その後、電子顕微鏡で配線表面を観察し、直径0.1 μm 以上のヒロックの個数をカウントした。ヒロック密度が、1×109 個/m2 以下のものを良好(○)、1×109 個/m2 超のものを不良(×)とした。この結果を表1(表1−a、表1−b)のヒロック耐性の欄に示す。 Further, the generation of hillocks due to annealing was evaluated as follows. A 10 μm wide line and space pattern wiring was formed on the pn junction element sample, and vacuum heat treatment was performed at 350 ° C. for 30 minutes. Thereafter, the surface of the wiring was observed with an electron microscope, and the number of hillocks having a diameter of 0.1 μm or more was counted. Hillock density, 1 × 10 9 pieces / m 2 good following ones (○), and those of 1 × 10 9 pieces / m 2 than bad (×). The results are shown in the hillock resistance column of Table 1 (Tables 1-a and 1-b).
〔例2〕
ガラス基板上に膜厚300nm のAl合金膜を、スパッタリング法により成膜した。次に、フォトリソグラフィによりレジストパターンを形成した後、レジストをマスクとしてAl合金膜のエッチングを行い、幅100 μm 、長さ10mmのストライプパターン形状に加工した。なお、このAl合金膜の組成は表1(表1−a、表1−b)のソース・ドレイン電極の欄に示すものと同様である。
[Example 2]
An Al alloy film having a thickness of 300 nm was formed on a glass substrate by a sputtering method. Next, after forming a resist pattern by photolithography, the Al alloy film was etched using the resist as a mask, and processed into a stripe pattern shape having a width of 100 μm and a length of 10 mm. The composition of the Al alloy film is the same as that shown in the source / drain electrode column of Table 1 (Tables 1-a and 1-b).
上記エッチング後のAl合金膜について、250 〜400 ℃の温度で30分間のアニールを施した。そして、このアニール後のAl合金膜について、四端子法により電気抵抗率を測定した。この結果を表1(表1−a、表1−b)の電気抵抗率の欄に示す。なお、純Al膜の電気抵抗率(3.3 μΩcm)の1.3 倍の電気抵抗率(3.3 ×1.3 =4.3 μΩcm)を基準とし、これと比較して電気抵抗率が小さいものを良好とし、電気抵抗率が大きいものを不良とした。 The Al alloy film after the etching was annealed at a temperature of 250 to 400 ° C. for 30 minutes. Then, the electrical resistivity of the annealed Al alloy film was measured by a four-terminal method. The results are shown in the electric resistivity column of Table 1 (Tables 1-a and 1-b). The electrical resistivity (3.3 × 1.3 = 4.3 μΩcm) 1.3 times the electrical resistivity of the pure Al film (3.3 × 1.3 = 4.3 μΩcm) is the standard. Those with a large are considered defective.
〔例1〜2での結果の評価〕
表1(表1−a、表1−b)からわかるように、Al合金膜(ソース・ドレイン電極)がAl-Si 合金よりなる場合は、アニール温度が250 ℃の場合も400 ℃の場合も、リーク電流が大きくて不適(×)であり、Al原子とSi原子の相互拡散の抑制が不充分である(No.3〜7 )。ヒロック耐性も不良(×)であり、不充分である(No.3〜7 )。
[Evaluation of results in Examples 1 and 2]
As can be seen from Table 1 (Table 1-a, Table 1-b), when the Al alloy film (source / drain electrode) is made of an Al—Si alloy, the annealing temperature is 250 ° C. or 400 ° C. The leakage current is large and inappropriate (x), and the mutual diffusion of Al atoms and Si atoms is not sufficiently suppressed (Nos. 3 to 7). The hillock resistance is also poor (x) and insufficient (No. 3 to 7).
Al合金膜(ソース・ドレイン電極)がAl-Si-Ni合金よりなる場合は、アニール温度が250 ℃の場合も400 ℃の場合も、リーク電流が小さくて良好(○)であり、Al原子とSi原子の相互拡散の抑制が充分であるが、ヒロック耐性が不良(×)であり、不充分である(No.13 〜18)。 When the Al alloy film (source / drain electrode) is made of an Al-Si-Ni alloy, the leakage current is small and good (○) regardless of whether the annealing temperature is 250 ° C or 400 ° C. Although suppression of interdiffusion of Si atoms is sufficient, hillock resistance is poor (x) and insufficient (No. 13 to 18).
これに対し、Al合金膜(ソース・ドレイン電極)がAl-Si-Ni-La 合金よりなる場合は、アニール温度が250 ℃の場合も400 ℃の場合も、リーク電流が小さくて良好(○)であり、Al原子とSi原子の相互拡散の抑制が充分であると共に、ヒロック耐性が良好(○)である(No.25 〜29、35〜38、43〜46)。 In contrast, when the Al alloy film (source / drain electrode) is made of an Al-Si-Ni-La alloy, the leakage current is small and good regardless of whether the annealing temperature is 250 ° C or 400 ° C. In addition, the interdiffusion between Al atoms and Si atoms is sufficiently suppressed, and the hillock resistance is good (◯) (No. 25 to 29, 35 to 38, 43 to 46).
このNo.25 〜29、35〜38、43〜46の中、No.46 の場合は、Al合金膜のSi量が多すぎるため、電気抵抗率が基準値(純Al膜の電気抵抗率×1.3 =4.3 μΩcm)よりも大きくて不良である。これら以外の場合は、本発明に係る薄膜トランジスタ基板でのAl合金薄膜の組成を満たすAl合金膜よりなるので、電気抵抗率も基準値より小さくて良好である(No.25 〜29、35〜38、43〜45)。 Of these Nos. 25-29, 35-38, 43-46, No. 46 has too much Si in the Al alloy film, so the electrical resistivity is the reference value (the electrical resistivity of the pure Al film x 1.3 = 4.3 μΩcm), which is bad. In cases other than these, since the Al alloy film satisfying the composition of the Al alloy thin film in the thin film transistor substrate according to the present invention is used, the electrical resistivity is smaller than the reference value and good (No. 25 to 29, 35 to 38). 43-45).
従って、Al合金膜(ソース・ドレイン電極)が本発明に係る薄膜トランジスタ基板でのAl合金薄膜の組成を満たすAl合金膜よりなる場合は、アニール温度が250 ℃の場合も400 ℃の場合も、リーク電流が小さくて良好(○)であり、Al原子とSi原子の相互拡散の抑制が充分であると共に、ヒロック耐性が良好(○)であり、また、電気抵抗率も小さくて良好であることが確認された。 Therefore, when the Al alloy film (source / drain electrode) is made of an Al alloy film satisfying the composition of the Al alloy thin film on the thin film transistor substrate according to the present invention, the leakage temperature is 250 ° C. or 400 ° C. The current is small and good (○), the interdiffusion between Al atoms and Si atoms is sufficiently suppressed, the hillock resistance is good (○), and the electrical resistivity is also small and good. confirmed.
〔例3〕
Al合金電極と透明導電膜とを直接接続した際の接触性(コンタクト抵抗)を調べた。
表2(表2−a、表2−b)に示す種々のAl合金電極上にITO膜が形成された試料をArガス雰囲気下、圧力3mTorr 、温度200 ℃の条件にて形成した。ITO膜は、酸化インジウムに10質量%の酸化スズを加えたものを使用した。
[Example 3]
The contact property (contact resistance) when the Al alloy electrode and the transparent conductive film were directly connected was examined.
Samples in which ITO films were formed on various Al alloy electrodes shown in Table 2 (Table 2-a and Table 2-b) were formed under conditions of a pressure of 3 mTorr and a temperature of 200 ° C. in an Ar gas atmosphere. As the ITO film, indium oxide added with 10% by mass of tin oxide was used.
コンタクト抵抗率は、10μm 角のコンタクトホールを有するケルビンパターンを作製し、4端子法にて測定した。Cr薄膜とITOとのコンタクト抵抗率2×10-4Ωcm2 を基準値とし、この基準値以下のものを良好(○)、基準値を超えるものを不良(×)とした。評価結果を表2(表2−a、表2−b)に示す。 The contact resistivity was measured by a four-terminal method by preparing a Kelvin pattern having a 10 μm square contact hole. A contact resistivity of 2 × 10 −4 Ωcm 2 between the Cr thin film and ITO was taken as a reference value, a value below this reference value was good (◯), and a value exceeding the reference value was bad (×). The evaluation results are shown in Table 2 (Table 2-a and Table 2-b).
Al合金電極がAl-Si 合金よりなる場合は、コンタクト抵抗率が大きくて不良(×)である(No.3〜7 )。 In the case where the Al alloy electrode is made of an Al—Si alloy, the contact resistivity is large and it is defective (×) (No. 3 to 7).
これに対し、Al合金電極がAl-Si-Ni-La 合金よりなる場合は、コンタクト抵抗率が小さくて良好(○)である(No.25 〜29、35〜38、43〜46)。Al合金電極がAl-Si-Ni合金よりなる場合も、コンタクト抵抗率が小さくて良好(○)である(No.13 〜18)。 On the other hand, when the Al alloy electrode is made of an Al—Si—Ni—La alloy, the contact resistivity is small and good (◯) (No. 25 to 29, 35 to 38, 43 to 46). Even when the Al alloy electrode is made of an Al—Si—Ni alloy, the contact resistivity is small and good (◯) (No. 13 to 18).
本発明に係る薄膜トランジスタ基板は、薄膜トランジスタの半導体層とソース・ドレイン電極との間にバリアメタルを形成する必要がないので、経済性に優れていて、表示デバイス等の薄膜トランジスタ基板として好適に用いることができる。 Since the thin film transistor substrate according to the present invention does not need to form a barrier metal between the semiconductor layer of the thin film transistor and the source / drain electrodes, the thin film transistor substrate is excellent in economy and can be suitably used as a thin film transistor substrate for a display device or the like. it can.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007138245A JP5234892B2 (en) | 2006-05-31 | 2007-05-24 | Thin film transistor substrate and display device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006152092 | 2006-05-31 | ||
JP2006152092 | 2006-05-31 | ||
JP2007138245A JP5234892B2 (en) | 2006-05-31 | 2007-05-24 | Thin film transistor substrate and display device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008010844A JP2008010844A (en) | 2008-01-17 |
JP5234892B2 true JP5234892B2 (en) | 2013-07-10 |
Family
ID=39068722
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007138245A Expired - Fee Related JP5234892B2 (en) | 2006-05-31 | 2007-05-24 | Thin film transistor substrate and display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5234892B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009076536A (en) | 2007-09-19 | 2009-04-09 | Mitsubishi Electric Corp | Aluminum alloy film, electronic device, and active matrix substrate for electro-optical display device |
JP2009282514A (en) * | 2008-04-24 | 2009-12-03 | Kobe Steel Ltd | Al ALLOY FILM FOR DISPLAY DEVICE, DISPLAY DEVICE, AND SPUTTERING TARGET |
JP6434859B2 (en) * | 2015-05-18 | 2018-12-05 | 株式会社神戸製鋼所 | Al alloy film for power semiconductor devices |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0239535A (en) * | 1988-07-29 | 1990-02-08 | Hitachi Ltd | Semiconductor integrated circuit device |
JP2733006B2 (en) * | 1993-07-27 | 1998-03-30 | 株式会社神戸製鋼所 | Electrode for semiconductor, method for manufacturing the same, and sputtering target for forming electrode film for semiconductor |
JP3707704B2 (en) * | 1995-03-08 | 2005-10-19 | 日本アイ・ビー・エム株式会社 | Wiring material, liquid crystal display device, and method of forming wiring layer |
KR100312548B1 (en) * | 1995-10-12 | 2001-12-28 | 니시무로 타이죠 | Sputter target for wiring film, wiring film formation and electronic components using the same |
JP2798066B2 (en) * | 1996-08-05 | 1998-09-17 | 日本電気株式会社 | Thin film transistor, manufacturing method thereof and display device |
JP2003089864A (en) * | 2001-09-18 | 2003-03-28 | Mitsui Mining & Smelting Co Ltd | Aluminum alloy thin film, wiring circuit having the same thin film, and target material depositing the thin film |
JP2004363556A (en) * | 2003-05-13 | 2004-12-24 | Mitsui Mining & Smelting Co Ltd | Semiconductor device |
JP2005317579A (en) * | 2004-04-27 | 2005-11-10 | Idemitsu Kosan Co Ltd | Thin-film transistor, thin-film transistor substrate and manufacturing method therefor, and liquid crystal display using the same |
-
2007
- 2007-05-24 JP JP2007138245A patent/JP5234892B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008010844A (en) | 2008-01-17 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090929 |
|
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A02 | Decision of refusal |
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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