JP5211479B2

JP5211479B2 - 半導体装置および半導体装置の製造方法

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Publication number: JP5211479B2
Application number: JP2006346107A
Authority: JP
Inventors: 哲也林; 正勝星; 秀明田中; 滋春山上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2006-12-22
Filing date: 2006-12-22
Publication date: 2013-06-12
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Description

本発明は、半導体基体とヘテロ接合するヘテロ半導体領域を有するスイッチ構造を備える半導体装置および半導体装置の製造方法に関する。

従来技術として、Ｎ^＋型炭化珪素基板上にＮ⁻型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ⁻型多結晶シリコン領域が接するように形成されたスイッチ構造を有する半導体装置がある（特許文献１参照）。当該スイッチ構造において、Ｎ⁻型炭化珪素エピタキシャル領域とＮ⁻型多結晶シリコン領域とはヘテロ接合している。また、Ｎ⁻型炭化珪素エピタキシャル領域とＮ⁻型多結晶シリコン領域とのヘテロ接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ⁻型多結晶シリコン領域はソース電極に接続され、Ｎ^＋型炭化珪素基板の裏面にはドレイン電極が形成されている。

上記のような構成のスイッチ構造を有する半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ⁻型多結晶シリコン領域とＮ⁻型炭化珪素エピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ⁻型多結晶シリコン領域とＮ⁻型炭化珪素エピタキシャル領域とのヘテロ接合界面にゲート電界が作用する。これから、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。上記のスイッチ構造を有する半導体装置においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
特開２００３−３１８３９８号公報

しかしながら、上述した従来のスイッチ構造を複数配置した所定の大きさの半導体チップを実現しようとすると、複数の上記スイッチ構造からなる活性領域部分の外側に、例えば、耐圧を保持するために生じる耐圧構造部分などが形成される。このため、上記耐圧構造部分などと接するスイッチ構造が、上記活性領域部分の最も外側にあたる最外部に存在する。導通時におけるスイッチ構造毎の電流経路を考えると、最外部に形成されるスイッチ構造の直下のＮ⁻型炭化珪素エピタキシャル領域やＮ^＋型炭化珪素基板に電流が流れる際、当該活性領域部分の外側のスイッチ構造が形成されない部分にも拡がって流れるため、最外部に形成されたスイッチ構造は、最外部以外に形成されたスイッチ構造に比べて、電流が流れやすくなる。つまり、上記の従来のスイッチ構造を単に半導体チップ上に複数配置した場合、最外部に形成されたスイッチ構造の電流密度が、最外部以外に形成されたスイッチ構造の電流密度より高くなる。すなわち、最外部に形成されたスイッチ構造に電流が集中することから、半導体チップを通常状態で使用しても、最外部以外のスイッチ構造に比べて、最外部のスイッチ構造が最も劣化しやすく、長期信頼性の向上に限界があった。

また、上記の従来のスイッチ構造からなる半導体チップを、例えばＬ負荷回路などに使用した場合、導通状態時、遮断状態から導通状態に移行する際の過渡応答時および導通状態から遮断状態に移行する際の過渡応答時に過電流・過電圧が発生する場合がある。そのため、上記の半導体チップは、上記の過電流・過電圧に耐えうる、短絡負荷耐量、アバランシェ耐量その他の破壊耐量を備える必要がある。しかし、上記のように最外部に形成されたスイッチ構造の電流密度が、最外部以外に形成されたスイッチ構造の電流密度より高くなり、最外部に形成されたスイッチ構造に電流が集中することから、上記破壊耐量を向上するにも限界があった。

本発明は、こうした問題に鑑みてなされたものであり、最外部に配置されたスイッチ構造に電流が集中することを緩和し、長期信頼性および破壊耐量に優れた半導体装置および半導体装置の製造方法を提供することを目的とする。

上記目的達成のため、本発明は、第１のスイッチ構造は半導体装置の最外部に配置され、第２のスイッチ構造は半導体装置の最外部以外に繰り返して配置され、第１のスイッチ構造の電流駆動力が、第２のスイッチ構造の電流駆動力よりも小さいことを特徴としている。

本発明により、導通状態の場合、半導体装置の最外部に配置された第１のスイッチ構造を流れる電流を、最外部以外に配置された第２のスイッチ構造を流れる電流より小さくなるので、第１のスイッチ構造の電流密度が、第２のスイッチ構造の電流密度より高くなることを防止でき、第１のスイッチ構造に電流が集中することを緩和できる。よって、長期信頼性および破壊耐量を向上することができる。

以下に、本発明の第１乃至第３の実施形態に係る半導体装置について、図１乃至図１４を参照して説明する。

（第１の実施形態）
第１の実施形態に係る半導体装置について図１乃至図６を参照して説明する。図１は本発明の第１の実施形態に係る半導体装置の断面図、図２は図１に示す半導体装置が形成された半導体チップ１００を示す図である。図２に示すように、第１の実施形態に係る半導体装置は、所定の大きさの半導体チップ１００のＡ−Ａ’部分に形成されている。また、図１に示すように、第１の実施形態に係る半導体装置は、活性領域部分と、当該活性領域部分の外周に形成された耐圧構造からなる。当該活性領域部分は、当該活性領域部分の最も外側にあたる最外部に形成され、上記耐圧構造と接する第１のスイッチ構造である最外部スイッチ構造と、半導体チップ１００の中心から最外部スイッチ構造に向けて、第２のスイッチ構造である基本セルが複数繰り返し形成される繰り返し部スイッチ構造から形成されている。図１に示した第１の実施形態に係る半導体装置では、上記基本セルが３つ形成されている。

ここで、上記基本セルは、半導体基体である基板領域１およびドリフト領域２を備えている。基板領域１は、炭化珪素のポリタイプが４ＨタイプのＮ型高濃度（以下、Ｎ^＋型とする。）の炭化珪素から形成されている。基板領域１の表面上に、Ｎ型低濃度（以下、Ｎ⁻型とする。）の炭化珪素からなるＮ⁻型のドリフト領域２が形成されている。更に、ドリフト領域２と基板領域１との接合面の対向面、すなわち、ドリフト領域２の表面の所定領域に形成されたヘテロ半導体領域３と、ドリフト領域２とヘテロ半導体領域３とのヘテロ接合部に接するように、ドリフト領域２の表面およびヘテロ半導体領域３の表面および側面に形成されたゲート絶縁膜４と、ゲート絶縁膜４に接して形成されたゲート電極５と、ヘテロ半導体領域３とドリフト領域２とのヘテロ接合部に対向するヘテロ半導体領域３のソースコンタクト部と直接接続されたソース電極６と、基板領域１の裏面で、電気的に低抵抗でオーミック接続されたドレイン電極７と、ゲート電極５とソース電極６を絶縁する層間絶縁膜８とを備えている。

ここで、上記基本セルのヘテロ半導体領域３は、ドリフト領域２と異なるバンドキャップ幅を有する半導体材料であるＮ型の多結晶シリコンから成り、ドリフト領域２とヘテロ接合している。そのため、ドリフト領域２とヘテロ半導体領域３とのヘテロ接合部であるヘテロ接合界面にはエネルギー障壁が存在している。また、ゲート絶縁膜４は、シリコン酸化膜から形成される。ヘテロ半導体領域３のソースコンタクト部は、ヘテロ半導体領域３のソース電極６と直接接続される部分である。なお、以降、ドリフト領域２とヘテロ半導体領域３とのヘテロ接合部であるヘテロ接合界面の内、ゲート絶縁膜４と接する部分をヘテロ半導体領域３のヘテロ接合駆動端部とする。

一方、第１の実施形態に係る半導体装置の特徴部分である最外部スイッチ構造は、上記基本セルとほぼ同じ構造を有している。最外部スイッチ構造が、上記基本セルと異なる点は、ヘテロ半導体領域３の代わりに、Ｐ^＋型の多結晶シリコンからなる最外周ヘテロ半導体領域９が形成されたことだけである。すなわち、最外周ヘテロ半導体領域９は、ヘテロ半導体領域３と不純物の導電型や不純物密度が異なるだけで、構造体としての断面形状は同様であり、半導体チップ１００中での断面構造の構造体としての対称性を有している。これから、後述するが、最外部スイッチ構造を流れる電流を、上記基本セルを流れる電流より小さくしている。なお、最外部スイッチ構造において、最外周ヘテロ半導体領域９のソースコンタクト部は、最外周ヘテロ半導体領域９のソース電極６と直接接続される部分である。また、以降、ドリフト領域２と最外周ヘテロ半導体領域９とのヘテロ接合部であるヘテロ接合界面の内、ゲート絶縁膜４と接する部分を最外周ヘテロ半導体領域９のヘテロ接合駆動端部とする。

次に、第１の実施形態に係る半導体装置の製造方法について図３乃至図６を参照して説明する。図３乃至図６は、図１に示す半導体装置の製造方法を示す断面図である。まず、図３（１）に示すように、Ｎ^＋型の基板領域１の上にＮ⁻型のドリフト領域２をエピタキシャル成長させて、Ｎ型の炭化珪素半導体基体を形成する。次に、Ｎ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法でヘテロ半導体層である多結晶シリコン層１９を形成する。次に、図３（２）に示すように、多結晶シリコン層１９に、例えばフォトリソグラフィにより所定のマスク材１２を形成し、最外周ヘテロ半導体領域９が形成される部分以外の多結晶シリコン層１９に、例えばイオン注入法でリンもしくはヒ素を不純物導入し、第２の不純物導入領域であるＮ型の不純物導入領域１３を形成する。次に、図４（１）に示すように、マスク材１２を除去した後、再度多結晶シリコン層１９上に、例えばフォトリソグラフィにより所定のマスク材１４を形成し、最外周ヘテロ半導体領域９が形成される部分の多結晶シリコン層１９中に、例えばイオン注入法でボロンを不純物導入し、第１の不純物導入領域であるＰ型の不純物導入領域１５を形成する。

次に、図４（２）に示すように、マスク材１４を除去した後、多結晶シリコン層１９上に、例えばフォトリソグラフィにより所定のマスク材（不図示）を形成する。当該マスク材が開口した多結晶シリコン層１９を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングした後、上記マスク材を除去し、不純物導入領域１３および１５の不純物を活性化し、Ｎ型のヘテロ半導体領域３とＰ型の最外周ヘテロ半導体領域９をそれぞれ形成する。次に、図５に示すように、ヘテロ半導体領域３、最外周ヘテロ半導体領域９および剥き出しになったドリフト領域２上に、例えばＬＰ−ＣＶＤ法によってシリコン酸化膜からなるゲート絶縁膜４と、例えばＬＰ−ＣＶＤ法によって形成された多結晶シリコン層とを堆積する。そして、上記の多結晶シリコン層に、例えばイオン注入法でリンもしくはヒ素を不純物導入し、所定のマスク材（不図示）を用いて、例えばドライエッチングによってパターンニングし、Ｎ型のゲート電極５を形成する。

最後に、図６に示すように、ゲート電極５および表面が剥き出しになったゲート絶縁膜４上に、例えばＣＶＤ法によって絶縁層を形成し、例えば反応性イオンエッチング（ドライエッチング）により、選択的にエッチングしパターニングして、層間絶縁膜８を形成する。また、ヘテロ半導体領域３のソースコンタクト部、ゲート絶縁膜４、最外周へテロ半導体領域９のソースコンタクト部および層間絶縁膜８に接するように、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）からなるソース電極６を形成する。一方、基板領域１の裏面側に例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を順不同で形成する。このようにして、図１に示した第１の実施形態に係る半導体装置を、一般的な製造プロセスを組み合わせることで容易に製造することができる。

次に、第１の実施形態に係る半導体装置の動作原理について説明する。本半導体装置は、例えばソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。更に、ゲート電極５を例えば接地電位もしくは負電位とする。この場合、ヘテロ半導体領域３および最外周ヘテロ半導体領域９とドリフト領域２とのヘテロ接合界面に、伝導電子に対するエネルギー障壁が形成されているため、本半導体装置は遮断状態を保持する。遮断状態時、ヘテロ接合界面では、エネルギー障壁高さおよびドレイン電界の大きさに応じて漏れ電流が生じる。しかし、最外部スイッチ構造にＰ^＋型の最外周ヘテロ半導体領域９を形成しているため、最外周ヘテロ半導体領域９のエネルギー障壁高さが、Ｎ型のヘテロ半導体領域３のエネルギー障壁高さより高くなる。すなわち、遮断状態時、最外部に基本セルを形成した従来の半導体チップではドレイン電界の電界集中による漏れ電流が増加するが、半導体チップ１００では、Ｐ^＋型の最外周ヘテロ半導体領域９を形成しているため、上記の漏れ電流を低減することができる。つまり、半導体チップ１００としての遮断性能が向上する。

次に、遮断状態から導通状態へと転じるべく、ゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介してゲート電界が及ぶヘテロ半導体領域３のヘテロ接合駆動端部およびドリフト領域２の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域３およびドリフト領域２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁の厚みが小さくなる。その結果、電子電流が導通する。上記基本セルの導通状態時、最外部スイッチ構造では、最外周ヘテロ半導体領域９がＰ^＋型で構成されているため、ゲート電極５からゲート絶縁膜４を介してゲート電界が及んでも、反転層はほとんど形成されず、電子電流はほとんど流れない。このため、半導体チップ１００では、導通状態時に流れるほとんどの電流は、並列に複数配置された上記基本セルでほぼ均一に流れることになり、電流が集中する部分が生じない。次に、導通状態から遮断状態に転じるべく、再びゲート電極５を接地電位とすると、ヘテロ半導体領域３のヘテロ接合駆動端部およびドリフト領域２の表層部に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域３からドリフト領域２への伝導電子の流れが止まり、更にドリフト領域２中にあった伝導電子が基板領域１に流れ枯渇すると、ドリフト領域２側はヘテロ接合部から空乏層が広がり遮断状態となる。

また、第１の実施形態に係る半導体装置では、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。例えばソース電極６およびゲート電極５を接地電位とし、ドレイン電極７に所定の負電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域２側からヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。逆導通状態時、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。一方、逆導通状態時、最外部スイッチ構造では、最外周へテロ半導体領域９とドリフト領域２とのエネルギー障壁高さが、へテロ半導体領域３とドリフト領域２とのエネルギー障壁高さよりも高いため、流れる電子電流も小さい。このため、半導体チップ１００では、逆導通状態時に流れるほとんどの電流は、並列に複数配置された上記基本セルでほぼ均一に流れることになり、電流が集中する部分が生じない。なお、上述したゲート電極５を接地にせずに制御電極として使用する場合も可能である。

以上のように、第１の実施形態に係る半導体装置に示す構成にすることにより、従来の基本セルを単に半導体チップ上に複数配置した場合と異なり、導通状態時および逆導通状態時、活性領域部分の最外部に形成された最外部スイッチ構造にほとんど電流が流れないので、導通状態時および逆導通状態時、半導体チップ１００に流れるほとんどの電流は、並列に複数配置された上記基本セルでほぼ均一に流れることになり、半導体チップ１００内で電流が集中する部分がほとんど生じない。これから、最外部スイッチ構造の電流密度が、上記基本セルの電流密度より高くなることを防止でき、最外部スイッチ構造に電流が集中することを緩和できる。よって、電流集中による最外部スイッチ構造の劣化を防止でき、容易に長期信頼性を向上することができる。

また、例えば半導体チップ１００をＬ負荷回路などで使用した場合においても、導通状態時、遮断状態から導通状態に移行する際の過渡応答時および導通状態から遮断状態に移行する際の過渡応答時に過電流・過電圧が発生する場合があることから、半導体チップ１００は、上記の過電流・過電圧に耐えうる、短絡負荷耐量、アバランシェ耐量その他の破壊耐量を備える必要があるものの、従来と異なり、最外部スイッチ構造の電流密度が、上記基本セルの電流密度より高くなることを防止でき、最外部スイッチ構造に電流が集中することを緩和できるので、半導体チップ１００の破壊耐量を容易に向上することができる。更に、遮断状態時、ドレイン電界が集中する最外部にＰ^＋型の最外周ヘテロ半導体領域９が配置されているため、半導体チップ１００における漏れ電流を容易に低減することが可能である。

（第２の実施形態）
次に、第２の実施形態に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点を中心に図７乃至図１０を参照して説明する。また、第２の実施形態に係る半導体装置について、第１の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。

図７は、本発明の第２の実施形態に係る半導体装置の断面図である。まず、第２の実施形態に係る半導体装置の構成について説明する。図７に示すように、第２の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と基本的には同じ構造を有している。第２の実施形態に係る半導体装置が第１の実施形態と異なる点は、繰り返し部スイッチ構造に複数繰り返し形成された基本セルのドリフト領域２、ヘテロ半導体領域３およびゲート絶縁膜４に接するように形成された電界緩和領域１０と、最外部スイッチ構造のドリフト領域２、ゲート絶縁膜４および最外周ヘテロ半導体領域９のヘテロ接合駆動端部に接し、かつ、基本セルのヘテロ半導体領域３のヘテロ接合駆動端部には接しないように形成された最外周電界緩和領域１１を備えていることだけである。よって、第１の実施形態と同様の効果を取得できる。

更に、上記基本セルに電界緩和領域１０が形成されているので、遮断状態時、ヘテロ半導体領域３とドリフト領域２とのヘテロ接合部に及ぶドレイン電界が緩和され、上記基本セルに流れる漏れ電流をより低減することが可能となる。しかし、導通状態時、ゲート電極５からヘテロ接合駆動端部に及ぶゲート電界強度は低下しないようにする必要がある。そこで、第２の実施形態に係る半導体装置の基本セルでは、電界緩和領域１０および最外周電界緩和領域１１をヘテロ半導体領域３のヘテロ接合駆動端部から所定距離離れたところに形成している。また、最外部スイッチ構造の最外周ヘテロ半導体領域９に最外周電界緩和領域１１が形成されているので、遮断状態時、最外周ヘテロ半導体領域９とドリフト領域２とのヘテロ接合部に及ぶドレイン電界が緩和され、最外部スイッチ構造に流れる漏れ電流をより低減することが可能となる。更に、最外周ヘテロ半導体領域９のヘテロ接合駆動端部に接して、最外周電界緩和領域１１が形成されているので、導通状態時、最外周ヘテロ半導体領域９とドリフト領域２とのヘテロ接合部に及ぶゲート電界が緩和され、最外部スイッチ構造の最外周ヘテロ半導体領域９のヘテロ接合駆動端部のゲート電極強度が、基本セルのヘテロ半導体領域３のヘテロ接合駆動端部のゲート電界強度より小さくなる。これから、最外周ヘテロ半導体領域９のヘテロ接合駆動端部における電流駆動力はヘテロ半導体領域３のヘテロ接合駆動端部より小さくなる。よって、最外周ヘテロ半導体領域９の不純物の導電型や不純物濃度に関係なく、導通状態時、最外部スイッチ構造の電流をほとんど流れなくすることができる。

次に、第２の実施形態に係る半導体装置の製造方法について図８乃至図１０を参照して説明する。図８乃至図１０は、図７に示す半導体装置の製造方法を示す断面図である。まず、図８（１）に示すように、Ｎ^＋型の基板領域１の上にＮ⁻型のドリフト領域２をエピタキシャル成長させて、Ｎ型の炭化珪素半導体基体を形成する。次に、Ｎ型の炭化珪素半導体基体上に、例えばフォトリソグラフィにより所定のマスク材１６を形成し、例えばイオン注入法でアルミもしくはボロンなどの不純物をドリフト領域２中に導入し、電界緩和領域１０および最外周電界緩和領域１１を形成する。なお、電界緩和領域１０と最外周電界緩和領域１１を同じとしているが異なっていても良い。

次に、第１の実施形態と同様に、例えばＬＰ−ＣＶＤ法によって形成された多結晶シリコン層１９（図３参照）を形成し、多結晶シリコン層１９に例えばフォトリソグラフィにより所定のマスク材１２（図３参照）を形成し、最外周ヘテロ半導体領域９が形成される部分以外の多結晶シリコン層１９に、例えばイオン注入法でリンもしくはヒ素を不純物導入し、Ｎ型の不純物導入領域１３（図３参照）を形成する。次に、第１の実施形態と同様に、マスク材１２を除去した後、再度多結晶シリコン層１９上に、例えばフォトリソグラフィにより所定のマスク材１４（図３参照）を形成し、最外周ヘテロ半導体領域９が形成される部分の多結晶シリコン層１９中に、例えばイオン注入法でボロンを不純物導入し、Ｐ型の不純物導入領域１５（図３参照）を形成する。次に、図８（２）に示すように、マスク材１４を除去した後、多結晶シリコン層１９上に、例えばフォトリソグラフィにより所定のマスク材（不図示）を形成する。当該マスク材が開口した多結晶シリコン層１９を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングした後、上記マスク材を除去し、Ｎ型のヘテロ半導体領域３とＰ型の最外周ヘテロ半導体領域９をそれぞれ形成する。

次に、図９に示すように、ヘテロ半導体領域３、最外周ヘテロ半導体領域９、電界緩和領域１０、最外周電界緩和領域１１および剥き出しになったドリフト領域２上に、例えばＬＰ−ＣＶＤ法によってシリコン酸化膜からなるゲート絶縁膜４と、例えばＬＰ−ＣＶＤ法によって形成された多結晶シリコン層とを堆積する。そして、上記の多結晶シリコン層に、例えばイオン注入法でリンもしくはヒ素を不純物導入し、所定のマスク材（不図示）を用いて、例えばドライエッチングによってパターンニングし、Ｎ型のゲート電極５を形成する。最後に、図１０に示すように、ゲート電極５および表面が剥き出しになったゲート絶縁膜４上に、例えばＣＶＤ法によって絶縁層を形成し、例えば反応性イオンエッチング（ドライエッチング）により、選択的にエッチングしパターニングして、層間絶縁膜８を形成する。また、ヘテロ半導体領域３のソースコンタクト部、ゲート絶縁膜４、最外周へテロ半導体領域９のソースコンタクト部および層間絶縁膜８に接するように、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）からなるソース電極６を形成する。一方、基板領域１の裏面側に例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を順不同で形成する。このようにして、図７に示した第２の実施形態に係る半導体装置を、一般的な製造プロセスを組み合わせることで容易に製造することができる。

（第３の実施形態）
次に、第３の実施形態に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点を中心に図１１乃至図１４を参照して説明する。また、第３の実施形態に係る半導体装置について、第１の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。

図１１は、本発明の第３の実施形態に係る半導体装置の断面図である。まず、第３の実施形態に係る半導体装置の構成について説明する。図１１に示すように、第３の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と基本的には同じ構造を有している。第３の実施形態に係る半導体装置が第１の実施形態と異なる点は、最外部スイッチ構造の最外周ヘテロ半導体領域９のヘテロ接合駆動端部である最外周ヘテロ半導体領域端部に傾斜角ａを形成した点、基本セルのヘテロ半導体領域３のヘテロ接合駆動端部であるヘテロ半導体領域端部に傾斜角ｂを形成した点および傾斜角ａが傾斜角ｂより大きくしている点だけである。よって、第１の実施形態と同様の効果を取得できる。また、導通状態時、ゲート電極５から印加されるゲート電界の強度は、ヘテロ接合駆動端部の傾斜角が小さいほど強く、大きくなるほど弱まるので、第３の実施形態に係る半導体装置の構成とすることで、最外周ヘテロ半導体領域９のヘテロ接合駆動端部である最外周ヘテロ半導体領域端部のゲート電界強度が、ヘテロ半導体領域３のヘテロ接合駆動端部であるヘテロ半導体領域端部のゲート電界強度より小さくなる。これから、最外周ヘテロ半導体領域端部における電流駆動力はヘテロ半導体領域端部より小さくなる。よって、最外周ヘテロ半導体領域９の不純物の導電型や不純物濃度に関係なく、導通状態時、最外部スイッチ構造の電流をほとんど流れなくすることができる。

次に、第３の実施形態に係る半導体装置の製造方法について図１２乃至図１４を参照して説明する。図１２乃至図１４は、図１１に示す半導体装置の製造方法を示す断面図である。まず、図１２（１）に示すように、Ｎ^＋型の基板領域１の上にＮ⁻型のドリフト領域２をエピタキシャル成長させて、Ｎ型の炭化珪素半導体基体を形成する。次に、Ｎ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法によって多結晶シリコン層１９を形成する。次に、第１の実施形態と同様に、多結晶シリコン層１９に例えばフォトリソグラフィにより所定のマスク材１２（図３参照）を形成し、最外周ヘテロ半導体領域９が形成される部分以外の多結晶シリコン層１９に、例えばイオン注入法でリンもしくはヒ素を不純物導入し、Ｎ型の不純物導入領域１３（図３参照）を形成する。次に、第１の実施形態と同様に、マスク材１２を除去した後、再度多結晶シリコン層１９上に、例えばフォトリソグラフィにより所定のマスク材１４（図３参照）を形成し、最外周ヘテロ半導体領域９が形成される部分の多結晶シリコン層１９中に、例えばイオン注入法でボロンを不純物導入し、Ｐ型の不純物導入領域１５（図３参照）を形成する。次に、最外周ヘテロ半導体領域９が形成される部分の多結晶シリコン層１９上に、例えばＳｉＯ_２膜からなる所定のマスク材１７を形成する。

次に、図１２（２）に示すように、ヘテロ半導体領域３が形成される部分の多結晶シリコン層１９上に、例えばフォトリソグラフィにより所定のマスク材１８を形成する。図１２（２）に示した工程で、マスク材１８の厚みや傾斜角を制御することで、ヘテロ半導体領域端部に形成される傾斜角ｂおよび最外周ヘテロ半導体領域端部に形成される傾斜角ａを制御することができる。次に、図１３に示すように、マスク材１７および１８が開口した多結晶シリコン層１９を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。マスク材１７および１８を除去し、Ｎ型のヘテロ半導体領域３とＰ型の最外周ヘテロ半導体領域９をそれぞれ形成する。図１３に示した工程で、マスク材１７および１８のエッチングレートとマスク材１７および１８自体の傾斜角によって、マスク材１７および１８の後退する距離を制御することが可能である。すなわち、図１３に示したように、最外周へテロ半導体領域端部の傾斜角ａをヘテロ半導体領域端部の傾斜角ｂより大きくすることができる。

最後に、図１４に示すように、第１および第２の実施形態と同様に、ヘテロ半導体領域３、最外周ヘテロ半導体領域９および剥き出しになったドリフト領域２上に、例えばＬＰ−ＣＶＤ法によってシリコン酸化膜からなるゲート絶縁膜４と、例えばＬＰ−ＣＶＤ法によって形成された多結晶シリコン層とを堆積する。そして、上記の多結晶シリコン層に、例えばイオン注入法でリンもしくはヒ素を不純物導入し、所定のマスク材（不図示）を用いて、例えばドライエッチングによってパターンニングし、Ｎ型のゲート電極５を形成する。更に、ゲート電極５および表面が剥き出しになったゲート絶縁膜４上に、例えばＣＶＤ法によって絶縁層を形成し、例えば反応性イオンエッチング（ドライエッチング）により、選択的にエッチングしパターニングして、層間絶縁膜８を形成する。また、ヘテロ半導体領域３のソースコンタクト部、ゲート絶縁膜４、最外周へテロ半導体領域９のソースコンタクト部および層間絶縁膜８に接するように、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）からなるソース電極６を形成する。一方、基板領域１の裏面側に例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を順不同で形成する。このようにして、図１１に示した第３の実施形態に係る半導体装置を、一般的な製造プロセスを組み合わせることで容易に製造することができる。

なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、第１乃至第３の実施形態では、本発明の特徴的部分をわかりやすく説明するために、基本的な構造を具備した半導体装置について説明したが、特にこれに限定されるものでなく、少なくとも導通状態時に最外部スイッチ構造を流れる電流が、基本セルを流れる電流よりも小さくなれば、半導体装置としてどのような構造が付加されていても、またどのように変形されていても同様の効果を得ることができる。例えば、第１乃至第３の実施形態の半導体装置では、本発明の特徴的部分をドレイン電極７とソース電極６とをドリフト領域２を挟んで対向するように配置し、電流を縦方向に流す所謂縦型構造のトランジスタに適用しているが、例えばドレイン電極７とソース電極６とを同一主面上に配置し、電流を横方向に流す所謂横型構造のトランジスタにも適用可能である。また、例えば、第１および第２の実施形態の半導体装置では、ヘテロ半導体領域端部および最外周ヘテロ半導体領域端部を垂直形状にした場合で説明しているが、ヘテロ半導体領域端部または最外周ヘテロ半導体領域端部を鋭角形状または鈍角形状にしていても良い。更に、例えば、第１乃至第３の実施形態の半導体装置では、ドリフト領域２を掘り込まず、ゲート電極５を形成した所謂プレーナ型トランジスタについて説明したが、ドリフト領域２を掘り込んだ所謂トレンチ型トランジスタとすることもできる。また、例えば、第１乃至第３の実施形態の半導体装置では、基本セルが３つ繰り返し形成される繰り返し部スイッチ構造を備えているが、繰り返し部スイッチ構造に形成される基本セルは、何個でも良い。

また、第１乃至第３の実施形態では、半導体チップ１００の最外部に形成された最外部スイッチ構造に本発明の特徴的部分を適用しているが、特にこれに限定されるものでなく、複数のスイッチ構造を含む複数の繰り返し部スイッチ構造を備える装置において、少なくとも繰り返し部スイッチ構造が途切れる端部であれば、半導体チップの外周でなくとも、同様の効果を得ることができる。

また、第１乃至第３の実施形態の半導体装置では、基板領域１の材料およびドリフト領域２の材料を炭化珪素としているが、特にこれに限定されるものでなく、基板材料は窒化ガリウム、ダイヤモンドその他の半導体材料でも良い。更に、第１乃至第３の実施形態では、炭化珪素のポリタイプとして４Ｈタイプを用いているが、特にこれに限定されるものでなく、６Ｈ、３Ｃその他のポリタイプを用いることもできる。

また、第１乃至第３の実施形態の半導体装置では、ヘテロ半導体領域３および最外周ヘテロ半導体領域９の材料に、多結晶シリコンを用いているが、特にこれに限定されるものでなく、炭化珪素とヘテロ接合を形成する材料であれば、どの材料を用いても良い。例えば、単結晶シリコン、アモルファスシリコンその他のシリコン材料、ゲルマニウム、シリコンゲルマンその他の半導体材料および６Ｈ、３Ｃその他の炭化珪素のポリタイプなどでも良い。

また、第１乃至第３の実施形態の半導体装置では、ドリフト領域２としてＮ型の炭化珪素を、ヘテロ半導体領域３としてＮ型の多結晶シリコンを用いて説明しているが、特にこれに限定されるものでなく、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでも良い。

また、第１乃至第３の実施形態の半導体装置では、ゲート電極５を多結晶シリコンを用いて形成しているが、特にこれに限定されるものでなく、ゲート電極５として機能する導電性の高い材料であれば、多結晶シリコン以外の材料を用いても良い。

また、第１乃至第３の実施形態の半導体装置では、ヘテロ半導体領域３、ゲート電極５および最外周へテロ半導体領域９を多結晶シリコンで形成しているが、特にこれに限定されるものでなく、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても良い。

また、第１乃至第３の実施形態の半導体装置では、マスク材１２、マスク材１４およびマスク材（不図示）の材料として、フォトレジストを用いているが、特にこれに限定されるものでなく、ＳｉＯ_２膜やＳｉＮ膜など別の材料を用いていても良い。

また、第１乃至第３の実施形態の半導体装置では、ゲート絶縁膜４の材料として、シリコン酸化膜を用いているが、特にこれに限定されるものでなく、ＳｉＮなど絶縁性を有していればどのような材料を用いても良い。

また、第１乃至第３の実施形態の半導体装置では、層間絶縁膜８の材料について説示していないが、例えばシリコン酸化膜やＳｉＮ膜など少なくとも絶縁性を有する材料ならばどの材料を用いても良い。

また、第１乃至第３の実施形態の半導体装置では、ヘテロ半導体領域３および最外周ヘテロ半導体領域９を単一の不純物濃度の場合で説示しているが、特にこれに限定されるものでなく、複数の不純物濃度または複数の導電型を有していても良い。

また、第１乃至第３の実施形態の半導体装置の製造方法では、多結晶シリコン層をＬＰ−ＣＶＤ法で形成しているが、特にこれに限定されるものでなく、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても良い。

また、第１乃至第３の実施形態の半導体装置の製造方法では、ゲート絶縁膜４をＬＰ-ＣＶＤ法で形成しているが、特にこれに限定されるものでなく、熱酸化法やプラズマＣＶＤ法などどのような方法を用いても良い。

また、第１乃至第３の実施形態の半導体装置の製造方法では、多結晶シリコン層１９をエッチングする工程で、ドライエッチングを用いているが、特にこれに限定されるものでなく、例えばウエットエッチングまたは熱酸化法によって酸化した後、例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングによる酸化膜除去を行う方法を用いても良い。更に、ウエットエッチングおよび熱酸化法を組み合わせた方法を用いても良い。

また、第１乃至第３の実施形態の半導体装置の製造方法では説示していないが、多結晶シリコン層１９をエッチングした後に、犠牲酸化と酸化膜除去を行っても良い。この場合、ドライエッチング後に犠牲酸化を行うこともできる。なお、イオン注入法によるＮ型の不純物導入領域１３及びＰ型の不純物導入領域１５の形成と、ドライエッチング後に犠牲酸化などの熱処理を組み合わせることによって、導入した不純物がヘテロ半導体領域３と最外周へテロ半導体領域９とが別構造体になった後に活性化されるため、ヘテロ半導体領域３と最外周へテロ半導体領域９の距離が小さくても容易に不純物分布を明確に分離できる。

また、第１乃至第３の実施形態の半導体装置の製造方法では、ゲート電極５を形成するため、多結晶シリコン層をドライエッチングでパターンニングしているが、特にこれに限定されるものでなく、ウエットエッチングでパターンニングしても良い。

また、第１乃至第３の実施形態の半導体装置の製造方法では、イオン注入法で不純物導入しているが、特にこれに限定されるものでなく、固相拡散や気相拡散を用いても構わない。

また、第１乃至第３の実施形態の半導体装置の製造方法では、Ｎ型の不純物導入領域１３およびＰ型の不純物導入領域１５を多結晶シリコン層１９にそれぞれ形成する際、マスク材１２および１４をそれぞれ形成しているが、特にこれに限定されるものでなく、例えばＮ型の不純物導入領域１３およびＰ型の不純物導入領域１５の不純物密度の大きさに差があれば、不純物密度が小さい領域については、多結晶シリコン層１９全面に不純物導入し、不純物密度が大きい領域のみ、マスク材を用いて選択的に形成しても良い。

また、第１乃至第３の実施形態の半導体装置では、最外周ヘテロ半導体領域９がＰ^＋型の場合で説明したが、特にこれに限定されるものでなく、最外部スイッチ構造の最外周ヘテロ半導体領域９の不純物密度を、基本セルのヘテロ半導体領域３の不純物密度より小さくしても、最外周ヘテロ半導体領域９とドリフト領域２とのエネルギー障壁高さが、ヘテロ半導体領域３とドリフト領域２とのエネルギー障壁高さよりも高くなり、かつ、少なくとも導通状態時、蓄積層もしくは反転層の抵抗が高くなるため、同様の効果を取得できる。例えば、導通状態時、電流経路の少なくとも一部が例えばＰ⁻型、Ｎ⁻型もしくは不純物ドーピングがないイントリシック層となるスイッチ構造でも良い。

更に、第１乃至第３の実施形態の半導体装置では、一様なＰ^＋型の最外周ヘテロ半導体領域９が形成された最外部スイッチ構造について説明したが、特にこれに限定されるものでなく、最外部スイッチ構造に電流が集中しない構成であれば、如何なる構成であっても、同様の効果を取得できる。また、導通状態時の電流の低減という観点では、最外部スイッチ構造の最外周ヘテロ半導体領域９のヘテロ接合駆動端部から最外周ヘテロ半導体領域９のソースコンタクト部までの抵抗を、基本セルのヘテロ半導体領域３のヘテロ接合駆動端部からヘテロ半導体領域３のソースコンタクト部までの抵抗より大きくしても良い。具体的には、最外周ヘテロ半導体領域９のソースコンタクト部と、最外周ヘテロ半導体領域９のヘテロ接合駆動端部の間の距離を大きくして抵抗を大きくしても良い。また、最外周ヘテロ半導体領域９の全部もしくは所定部の厚みを小さくして抵抗を大きくしても良い。更に、第２の実施形態の特徴的部分である電界緩和領域１０および最外周電界緩和領域１１を組み合わせても良いし、第３の実施形態の特徴的部分であるヘテロ半導体領域端部の傾斜角ｂより大きい最外周へテロ半導体領域端部の傾斜角ａを組み合わせても良い。

また、第２の実施形態の半導体装置では、例えばイオン注入法でアルミもしくはボロンなどの不純物をドリフト領域２中に導入して形成した電界緩和領域１０および最外周電界緩和領域１１を備えているが、特にこれに限定されるものでなく、不純物の活性化熱処理をしない高抵抗領域構造からなる電界緩和領域および最外周電界緩和領域でも良い。また、例えばマスク材１６の除去後、例えば１０００℃〜２０００℃程度の活性化熱処理を実施し、Ｐ型ＳｉＣ領域構造からなる電界緩和領域１０および最外周電界緩和領域１１としても良い。

また、第２の実施形態の半導体装置では、Ｐ^＋型の最外周ヘテロ半導体領域９を形成しているが、特にこれに限定されるものでなく、最外周電界緩和領域１１を形成しているので、最外周ヘテロ半導体領域９の不純物の導電型や不純物濃度は、いずれとしても良い。

また、第２の実施形態の半導体装置では、ヘテロ半導体領域３のヘテロ接合駆動端部に接しない電界緩和領域１０を基本セルに形成し、最外周ヘテロ半導体領域９のヘテロ接合駆動端部に接し、かつ、基本セルのヘテロ半導体領域３のヘテロ接合駆動端部には接しないように、最外部スイッチ構造に最外周電界緩和領域１１を形成することで、最外部スイッチ構造の最外周ヘテロ半導体領域９のヘテロ接合駆動端部のゲート電界強度を、基本セルのヘテロ半導体領域３のヘテロ接合駆動端部のゲート電界強度より小さくしているが、特にこれに限定されるものでなく、最外周ヘテロ半導体領域９のヘテロ接合駆動端部のゲート電界強度を、ヘテロ半導体領域３のヘテロ接合駆動端部のゲート電界強度より小さくできる構造であれば、同様の効果を取得できる。同様に、第３の実施形態の半導体装置では、最外周ヘテロ半導体領域端部の傾斜角ａを、ヘテロ半導体領域端部の傾斜角ｂより大きく形成することで、最外部スイッチ構造の最外周ヘテロ半導体領域９のヘテロ接合駆動端部のゲート電界強度を、基本セルのヘテロ半導体領域３のヘテロ接合駆動端部のゲート電界強度より小さくしているが、特にこれに限定されるものでなく、最外周ヘテロ半導体領域９のヘテロ接合駆動端部のゲート電界強度を、ヘテロ半導体領域３のヘテロ接合駆動端部のゲート電界強度より小さくできる構造であれば、同様の効果を取得できる。

また、第２の実施形態の半導体装置では、電界緩和領域１０と最外周電界緩和領域１１を同じとしているが、特にこれに限定されるものでなく、異なっていても良い。また、電界緩和領域１０を形成しなくても良い。電界緩和領域１０を形成しない場合、遮断状態時、最外周ヘテロ半導体領域９とドリフト領域２とのヘテロ接合部に及ぶドレイン電界のみ緩和されることから、最外部スイッチ構造の最外周ヘテロ半導体領域９のヘテロ接合駆動端部のドレイン電界強度を、基本セルのヘテロ半導体領域３のヘテロ接合駆動端部のドレイン電界強度より小さくすることができる。よって、遮断状態時、最外周ヘテロ半導体領域９の不純物の導電型や不純物濃度に関係なく、最外部スイッチ構造の漏れ電流をほとんど流れなくすることができる。なお、上述のように、電界緩和領域１０を形成せず、最外周電界緩和領域１１を形成した場合に限定されず、最外部スイッチ構造の最外周ヘテロ半導体領域９のヘテロ接合駆動端部のドレイン電界強度を、基本セルのヘテロ半導体領域３のヘテロ接合駆動端部のドレイン電界強度より小さくできる構造であれば、どのような構造であっても、同様の効果を取得できる。

また、第３の実施形態の半導体装置では、Ｐ^＋型の最外周ヘテロ半導体領域９を形成しているが、特にこれに限定されるものでなく、最外周ヘテロ半導体領域端部の傾斜角ａをヘテロ半導体領域端部の傾斜角ｂより大きくしているので、最外周ヘテロ半導体領域９の不純物の導電型や不純物濃度は、いずれとしても良い。

また、第３の実施形態の半導体装置では、マスク材１７の材料をＳｉＯ_２膜とし、マスク材１８の材料をフォトレジストとしているが、特にこれに限定されるものでなく、ＳｉＮ膜など別の材料でも良い。同様に、マスク材１７および１８の材料の組合せとして、ＳｉＯ_２膜とフォトレジストの組合せを採用しているが、特にこれに限定されるものでなく、ＳｉＮ膜など別の材料を組み合わせても良い。また、マスク材１７の材料とマスク材１８の材料を異ならしめているが、特にこれに限定されるものでなく、傾斜角や厚みのみ変化させた同一のマスク材料でも良い。

本発明の第１の実施形態に係る半導体装置の断面図図１に示す半導体装置が形成された半導体チップを示す図図１に示す半導体装置の製造方法を示す断面図図３に続く断面図図４に続く断面図図５に続く断面図本発明の第２の実施形態に係る半導体装置の断面図図７に示す半導体装置の製造方法を示す断面図図８に続く断面図図９に続く断面図本発明の第３の実施形態に係る半導体装置の断面図図１１に示す半導体装置の製造方法を示す断面図図１２に続く断面図図１３に続く断面図

符号の説明

１基板領域、２ドリフト領域、３ヘテロ半導体領域、４ゲート絶縁膜、
５ゲート電極、６ソース電極、７ドレイン電極、８層間絶縁膜、
９最外周ヘテロ半導体領域、１０電界緩和領域、
１１最外周電界緩和領域、１２マスク材、１３不純物導入領域、
１４マスク材、１５不純物導入領域、１６マスク材、１７マスク材、
１８マスク材、１９多結晶シリコン層、１００半導体チップ
ａ最外周ヘテロ半導体領域端部の傾斜角、
ｂヘテロ半導体領域端部の傾斜角

Claims

半導体基体と、
前記半導体基体と異なるバンドギャップを有する半導体材料から成り、前記半導体基体とヘテロ接合し、前記半導体基体の表面の一部に設けられたヘテロ半導体領域と、
少なくとも前記ヘテロ半導体領域の側面及び前記ヘテロ半導体領域が形成されていない前記半導体基体の表面にまたがって形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記ヘテロ半導体領域のソースコンタクト部と接続されたソース電極と、
前記半導体基体と接続されたドレイン電極とを含む第１および第２のスイッチ構造が配置された半導体装置において、
前記第１のスイッチ構造は、前記半導体装置の最外部に配置され、
前記第２のスイッチ構造は、前記半導体装置の最外部以外に繰り返して配置され、
前記第１のスイッチ構造の電流駆動力が、前記第２のスイッチ構造の電流駆動力よりも小さい
ことを特徴とする半導体装置。
前記第１のスイッチ構造を構成する前記ヘテロ接合部のヘテロ障壁は、前記第２のスイッチ構造を構成する前記ヘテロ接合部のヘテロ障壁高さより高いことを特徴とする請求項１に記載の半導体装置。
前記第１のスイッチ構造を構成する前記ヘテロ半導体領域の前記ゲート絶縁膜と接する部分であるヘテロ接合駆動端部から前記ソースコンタクト部までの抵抗が、前記第２のスイッチ構造を構成する前記ヘテロ半導体領域の前記ソースコンタクト部から前記ヘテロ接合駆動端部までの抵抗より大きいことを特徴とする請求項１または２に記載の半導体装置。
前記第１のスイッチ構造を構成する前記ヘテロ接合駆動端部のゲート電界強度が、前記第２のスイッチ構造を構成する前記ヘテロ接合駆動端部のゲート電界強度より小さいことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
前記第１のスイッチ構造を構成する前記ヘテロ接合駆動端部のドレイン電界強度が、前記第２のスイッチ構造を構成する前記ヘテロ接合駆動端部のドレイン電界強度より小さいことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
前記第１のスイッチ構造を構成する前記ヘテロ半導体領域の不純物密度が、前記第２のスイッチ構造を構成する前記ヘテロ半導体領域の不純物密度より小さいことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
前記第１のスイッチ構造を構成する前記ヘテロ接合駆動端部に接し、かつ、前記第２のスイッチ構造を構成する前記ヘテロ接合駆動端部には接しない電界緩和領域を有することを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
前記第１のスイッチ構造を構成する前記ヘテロ接合駆動端部の傾斜角が、前記第２のスイッチ構造を構成する前記ヘテロ接合駆動端部の傾斜角よりも大きいことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
前記半導体基体が炭化珪素、ダイヤモンド、窒化ガリウムからなることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
前記ヘテロ半導体領域が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンからなることを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
請求項１に記載の半導体装置の製造方法において、
前記半導体基体上にヘテロ半導体層を形成し、
前記ヘテロ半導体層の前記第１、第２のスイッチ構造が形成される部分にそれぞれ第１、第２の不純物導入領域を形成し、
前記ヘテロ半導体層をエッチングした後に熱処理を行うことにより前記ヘテロ半導体領域を形成することを特徴とする半導体装置の製造方法。