JP5211468B2

JP5211468B2 - 半導体装置の製造方法

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Publication number: JP5211468B2
Application number: JP2006316807A
Authority: JP
Inventors: 哲也林; 正勝星; 秀明田中; 滋春山上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2006-11-24
Filing date: 2006-11-24
Publication date: 2013-06-12
Anticipated expiration: 2026-11-24
Also published as: EP1926147B1; US20080121933A1; KR20080047294A; JP2008130959A; KR100944056B1; US7605017B2; CN101188201B; CN101188201A; EP1926147A3; EP1926147A2

Description

本発明は、半導体基体とヘテロ接合するヘテロ半導体領域を有する半導体装置の製造方法に関する。

従来技術として、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域が接するように形成された半導体装置がある（特許文献１参照）。当該半導体装置において、Ｎ−型炭化珪素エピタキシャル領域とＮ−型多結晶シリコン領域とはヘテロ接合している。また、Ｎ−型炭化珪素エピタキシャル領域とＮ−型多結晶シリコン領域とのヘテロ接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域は、層間絶縁膜に形成したソースコンタクトホールを介してソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。

上記のような構成の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ−型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合界面にゲート電界が作用する。これから、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁ΔＥｃの厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。上記の半導体装置においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。このとき、ゲート絶縁膜を介してゲート電極が接するＮ−型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合界面に印加するゲート電界およびドレイン電界が高いほど、より低抵抗の導通が得られる。
特開２００３−３１８３９８号公報

しかしながら、上記の半導体装置では、Ｎ−型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合部では、遮断状態において、ヘテロ障壁の高さに応じた漏れ電流が発生する。そのため、上記の半導体装置の構成では、遮断時における漏れ電流を低減するのに限界があった。

本発明は、こうした問題に鑑みてなされたものであり、漏れ電流を低減できる半導体装置の製造方法を提供することを目的とする。

上記目的達成のため、本発明に係る半導体装置の製造方法では、半導体基体と異なるバンドギャップを有する半導体材料から成り、半導体基体とヘテロ接合すし、且つ半導体基体の表面の一部に設けられたヘテロ半導体領域と、少なくともヘテロ半導体領域の側面及びヘテロ半導体領域が形成されていない半導体基体の表面にまたがって形成されたゲート絶縁膜と、ゲート絶縁膜に接して形成されたゲート電極と、半導体基体及びヘテロ半導体領域がゲート絶縁膜に同時に接するヘテロ接合駆動端部から所定距離離れて、半導体基体およびゲート絶縁膜に接する第１の電界緩和領域とを備えた半導体装置の製造方法において、半導体基体上にヘテロ半導体領域を形成する工程と、所定形状にパターニングされた第１のマスク材をヘテロ半導体領域上に形成する工程と、第１のマスク材で覆われていない部分の半導体基体に第１の電界緩和領域を形成する工程と、第１の電界緩和領域を形成後に第１のマスク材で覆われていない部分よりも広くヘテロ半導体領域を選択的に除去する工程と、ゲート絶縁膜を形成する工程とを含むことを特徴としている。

本発明により、ゲート電界が及ぶヘテロ接合駆動端部から所定距離に離れた所定部分に、漏れ電流を低減する第１の電界緩和領域をセルフアライメントで形成することにより、オン抵抗に優れ、かつ漏れ電流を低減できる。また、本発明の半導体装置の単位セルを複数有する構造とした場合、導通時の電流経路や遮断時の電界分布など、セルフアライメント形成により均一になるため、高い信頼性を得ることもできる。

以下に、本発明の第１乃至第８の実施形態に係る半導体装置の製造方法について、図１乃至図１６を参照して説明する。

（第１の実施形態）
第１の実施形態に係る半導体装置の製造方法により製造された半導体装置について図１を参照して説明する。図１は、本発明の第１の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図１に示す第１の実施形態に係る半導体装置では、電界効果トランジスタの単位セルを２つ対向して並べた構造を備えている。なお、実際には、上記電界効果トランジスタの単位セルが複数並列に配置接続されて１つのトランジスタを形成している。

図１に示す半導体装置は、半導体基体である基板領域１およびドリフト領域２を備えている。基板領域１は、炭化珪素のポリタイプが４ＨタイプのＮ＋型（高濃度）の炭化珪素から形成されている。基板領域１の表面上に、Ｎ−型（低濃度）の炭化珪素からなるドリフト領域２が形成されている。

図１に示す半導体装置は、更に、電界効果トランジスタの各セルに対応して、ドリフト領域２と基板領域１との接合面の対向面、すなわち、ドリフト領域２の表面の所定領域に形成されたヘテロ半導体領域である第１のヘテロ半導体領域３と、ドリフト領域２と第１のヘテロ半導体領域３とのヘテロ接合部に接するように、ドリフト領域２の表面、第１のヘテロ半導体領域３の表面および側面に形成されたゲート絶縁膜４と、ゲート絶縁膜４に接して形成されたゲート電極５と、第１のヘテロ半導体領域３とドリフト領域２との接合面に対向する第１のヘテロ半導体領域３の表面と直接オーミック接続されたソース電極６と、基板領域１の裏面でオーミック接続されたドレイン電極７と、ソース電極５とゲート電極６を絶縁する層間絶縁膜８とを備えている。更に、第１のヘテロ半導体領域３とドリフト領域２とのヘテロ接合部の内、ゲート絶縁膜４と接する部分であるヘテロ接合駆動端部から所定距離離れ、かつ、ゲート絶縁膜４に接するドリフト領域２中に、第１の電界緩和領域であるＰ型のゲート電極下電界緩和領域９を備えている。ここで、第１の実施形態の第１のヘテロ半導体領域３は、ドリフト領域２と異なるバンドキャップ幅を有する半導体材料であるＮ型の多結晶シリコンを材料とし、ドリフト領域２とヘテロ接合している。そのため、ドリフト領域２と第１のヘテロ半導体領域３とのヘテロ接合界面にはエネルギー障壁ΔＥｃが存在している。また、ゲート絶縁膜４は、シリコン酸化膜から形成される。

次に、第１の実施形態に係る半導体装置の製造方法について図２乃至図３を参照して説明する。図２乃至図３は、図１に示す半導体装置の第１の製造方法を示す断面図である。まず、図２（１）に示すように、Ｎ＋型の基板領域１上にＮ−型のドリフト領域２をエピタキシャル成長させて、Ｎ型の炭化珪素半導体基体を形成する。次に、Ｎ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法で多結晶シリコン層を形成する。次に、多結晶シリコン層に、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、Ｎ型の第１のヘテロ半導体領域３が形成される。次に、図２（２）に示すように、第１のヘテロ半導体領域３上に、例えばＣＶＤ酸化膜をフォトリソグラフィによって、所定形状に開口した第１のマスク材１０を形成する。次に、図２（３）に示すように、第１のマスク材１０で覆われていない部分において、第１のヘテロ半導体領域３を介してドリフト領域２中に、例えばイオン注入法を用いて、例えばボロンもしくはアルミなどを不純物導入し、第１の不純物導入領域１１を形成する。

次に、図２（４）に示すように、さらに引き続き、第１のマスク材１０で覆われていない部分において、第１のヘテロ半導体領域３を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。次に、図３（５）に示すように、例えばフッ化アンモニウムとフッ酸との混合溶液で第１のマスク材１０をウエットエッチングして除去する。次に、図３（６）に示すように、例えばドライＯ２酸化によって、第１のヘテロ半導体領域３の一部を所定の厚さ酸化すると同時に、第１の不純物導入領域１１を活性化してゲート電極下電界緩和領域９を形成する。次に、例えばフッ化アンモニウムとフッ酸との混合溶液で、第１のヘテロ半導体領域３の酸化された部分をウエットエッチングして等方的に除去する。このように、共に第１のマスク材１０を用いて、第１のヘテロ半導体領域３並びにゲート電極下電界緩和領域９を形成することで、全ての単位セルにおいて、それぞれ均一に所定距離離れるように形成する。

最後に、図３（７）に示すように、第１のヘテロ半導体領域３並びに露出したドリフト領域２上に、例えばＬＰ−ＣＶＤ法によってシリコン酸化膜からなるゲート絶縁膜４および、例えばＬＰ−ＣＶＤ法によって形成された多結晶シリコン層を堆積する。そして、多結晶シリコン層に、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、Ｎ型のゲート電極５が形成される。そして、所定のマスク材で、ゲート電極５をパターニングし、ゲート絶縁膜４およびゲート電極５上に、例えばＣＶＤ法によって層間絶縁膜８を形成する。そして、ドリフト領域２と基板領域１との接合面の対向面、すなわち、基板領域１の裏面側に、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成する。順不同で、層間絶縁膜８、ゲート絶縁膜４および第１のヘテロ半導体領域３に接するように、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）からなるソース電極６を形成し、図１に示した本発明の第１の実施形態による半導体装置を完成させる。

以上のように、第１の実施形態に係る半導体装置では、ゲート電界が及ぶヘテロ接合駆動端部から所定距離に離れた所定部分に、漏れ電流を低減するゲート電極下電界緩和領域９をセルフアライメントで形成しているので、オン抵抗に優れ、かつ漏れ電流を低減できる。また、第１の製造方法では、ヘテロ接合駆動端部とゲート電極下電界緩和領域９とが、共に第１のマスク材１０を用いて、かつ、厚み制御が容易な熱酸化法を用いて形成されるため、セルフアライメントで最適の距離に離して形成することができる。また、第１の実施形態に係る半導体装置の単位セルを複数有するデバイス構造とした場合も、ヘテロ接合駆動端部とゲート電極下電界緩和領域９との距離が全てのセルにおいて均一になるように形成することができ、高い信頼性を得ることができる。

次に、第１の実施形態に係る半導体装置の動作について説明する。第１の実施形態に係る半導体装置では、ソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。まず、ゲート電極５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第１のヘテロ半導体領域３とドリフト領域２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁ΔＥｃが形成されているためである。上記遮断状態時、ヘテロ接合界面ではエネルギー障壁ΔＥｃの高さ並びにドレイン電界の大きさに応じて漏れ電流が生じる。第１の実施形態においては、ゲート電極下電界緩和領域９がヘテロ接合駆動端部よりも深い位置に形成されており、ゲート電極下電界緩和領域９とドリフト領域２の接合部にも逆バイアスが印加されるため、上記ゲート電極下電界緩和領域９とドリフト領域２の接合部から主にドリフト領域２側に空乏層が広がる。上記ゲート電極下電界緩和領域９から伸びた空乏層によって、ヘテロ接合駆動端部周辺のドレイン電界を緩和することができるため、上記漏れ電流を低減することができる。また、ゲート電極下電界緩和領域９の深さが深いほど、より高い漏れ電流低減効果を取得することができる。

次に、遮断状態から導通状態へと転じるべく、ゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介して、第１のヘテロ半導体領域３のヘテロ接合駆動端部並びにドリフト領域２の表層部にゲート電界が及び、上記ヘテロ接合駆動端部並びに上記表層部に、電子の蓄積層が形成される。すると、第１のヘテロ半導体領域３並びにドリフト領域２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域２側に伸びていたエネルギー障壁ΔＥｃが急峻になり、エネルギー障壁ΔＥｃの厚みが小さくなる。その結果、電子電流が導通する。また、第１の実施形態では、遮断状態時に漏れ電流をより低減するために、ゲート電極下電界緩和領域９を形成しているが、導通状態においては、電流の導通特性を妨げないようにする必要がある。すなわち、ゲート電界が及ぶヘテロ接合駆動端部とゲート電極下電界緩和領域９が近すぎると導通時に所望の導通特性が得られず、遠すぎると遮断時の漏れ電流低減効果が低下するためである。そこで、第１の実施形態に係る半導体装置の製造方法を用いることで、遮断時の漏れ電流を大きく低減し、かつ、導通時の高い導通特性が得られる所定の位置に、ゲート電極下電界緩和領域９をセルフアライメントで、かつ、位置制御が容易に形成することができる。また、第１の実施形態に係る半導体装置の単位セルを複数有するデバイス構造とした場合も、ヘテロ接合駆動端部とゲート電極下電界緩和領域９との距離が全てのセルにおいて均一になるため、導通時の電流経路や遮断時の電界分布などが均一となることから、導通時、遮断時の面内バラつきが生じにくくなり、信頼性を含め、単位セルを複数有するデバイス素子自体の基本性能が向上する。

次に、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、第１のヘテロ半導体領域３並びにドリフト領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁ΔＥｃ中のトンネリングが止まる。そして、第１のヘテロ半導体領域３からドリフト領域２への伝導電子の流れが止まり、さらにドリフト領域２中にあった伝導電子は基板領域１に流れ枯渇すると、ドリフト領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。また、ゲート電極下電界緩和領域９から伸びた空乏層によって、ヘテロ接合駆動端部周辺に広がっていたドレイン電界を緩和し、低い漏れ電流で遮断状態を維持する。

また、第１の実施形態においては、従来構造と同様に、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。上記の場合、ソース電極６並びにゲート電極５を接地電位とし、ドレイン電極７に所定の負電位が印加されると、伝導電子に対するエネルギー障壁ΔＥｃは消滅し、ドリフト領域２側から第１のヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。上記逆導通状態時、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極５を接地にせずに制御電極として使用する場合も可能である。

（第２の実施形態）
次に、第２の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる点を中心に図４を参照して説明する。また、第２の実施形態に係る半導体装置の製造方法により製造された半導体装置は、第１の実施形態に係る半導体装置と全く同じ構造を有している。図４は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。第２の実施形態に係る半導体装置の製造方法では、第１の実施形態と異なり、第１のマスク材１０で覆われていない第１のヘテロ半導体領域３の一部分をエッチングする工程を第１の不純物導入領域１１を形成する工程より先に実施する場合を示している。具体的には、図２（２）に示した工程の後、図４（１）に示すように、第１のマスク材１０で覆われていない部分において、第１のヘテロ半導体領域３を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。次に、図４（２）では、第１のマスク材１０で覆われていない部分において、ドリフト領域２中に、例えばイオン注入法を用いて、例えばボロンもしくはアルミなどを不純物導入し、第１の不純物導入領域１１を形成する。最後に、第１の実施形態と同様に、図３（５）〜図３（７）の工程を実施し、図１に示した半導体装置と同じ構造の半導体装置を完成させる。これにより、第１のヘテロ半導体領域３と第１の不純物導入領域１１の製造順序を逆にしても容易に製造することができる。また、第１の実施形態と同様の効果も取得できる。

（第３の実施形態）
次に、第３の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる点を中心に図５を参照して説明する。また、第３の実施形態に係る半導体装置の製造方法により製造された半導体装置は、第１の実施形態に係る半導体装置と全く同じ構造を有している。図５は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。第３の実施形態に係る半導体装置の製造方法では、第１および第２の実施形態と異なり、第１のマスク材１０で覆われていない第１のヘテロ半導体領域３の一部分をエッチングする工程で、第１のヘテロ半導体領域３を所定厚み残す場合を示している。具体的には、図２（３）に示した工程の後、図５（１）に示すように、第１のマスク材１０で覆われていない部分において、第１のヘテロ半導体領域３を所定厚み残すように、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。次に、図５（２）では、例えばフッ化アンモニウムとフッ酸との混合溶液で第１のマスク材１０をウエットエッチングして除去した後に、例えばドライＯ２酸化によって、第１のヘテロ半導体領域３の表面を酸化する。特に、図５（１）の工程で残したエッチング残し部分（底部）とエッチングサイド部が所定厚み酸化されるようにする。同時に、第１の不純物導入領域１１を活性化し、ゲート電極下電界緩和領域９も形成する。次に、フッ化アンモニウムとフッ酸との混合溶液で、第１のヘテロ半導体領域３の酸化された部分をウエットエッチングして等方的に除去する。最後に、第１の実施形態と同様に、図３（７）の工程を実施し、図１に示した半導体装置と同じ構造の半導体装置を完成させる。これにより、第１のヘテロ半導体領域３の端部とゲート電極下電界緩和領域９が所定距離離れるように形成することができる。また、第１の実施形態と同様の効果も取得できる。更に、エッチング選択比の高いドライエッチとダメージ除去が可能な熱酸化とを組み合わせて、第１のヘテロ半導体領域３を所定厚み残してドライエッチングした後、上記の厚みを酸化することで、ドライエッチング時に生じるプラズマダメージがヘテロ接合駆動端部やドリフト領域２表面に生じなくなり、微細加工が可能となる。これにより、導通動作時において、ダメージによるゲート電界の終端が起こらず、高い導通特性を得ることができる。

（第４の実施形態）
次に、第４の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる点を中心に図６を参照して説明する。また、第４の実施形態に係る半導体装置の製造方法により製造された半導体装置は、第１の実施形態に係る半導体装置と全く同じ構造を有している。図６は、本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図である。第４の実施形態では、第１乃至第３の実施形態と異なり、第１のマスク材１０の開口部を広げた後、ヘテロ接合駆動端部を形成する場合を示している。具体的には、図２（３）に示した工程の後、図６（１）に示すように、例えばフッ化アンモニウムとフッ酸との混合溶液で第１のマスク材１０を所定厚みだけ等方的にウエットエッチングして開口部を広げる。次に、図６（２）では、第１のマスク材１０で覆われていない第１のヘテロ半導体領域３の一部分を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。次に、図６（３）では、例えばフッ化アンモニウムとフッ酸との混合溶液で第１のマスク材１０をウエットエッチングして除去する。次に、図６（４）では、所定の熱処理によって、第１の不純物導入領域１１を活性化し、ゲート電極下電界緩和領域９を形成する。最後に、第１の実施形態と同様に、図３（７）の工程を実施し、図１に示した半導体装置と同じ構造の半導体装置を完成させる。これにより、第１乃至第３の実施形態で示した第１のヘテロ半導体領域３の犠牲酸化を用いずとも、容易にヘテロ接合駆動端部とゲート電極下電界緩和領域９が所定距離離れるように形成することができる。また、第１の実施形態と同様の効果も取得できる。

（第５の実施形態）
次に、第５の実施形態に係る半導体装置の製造方法について、第１の実施形態と異なる点を中心に図７乃至図９を参照して説明する。また、第５の実施形態に係る半導体装置の製造方法により製造された半導体装置について、第１の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。

まず、第５の実施形態に係る半導体装置の製造方法により製造された半導体装置について図７を参照して説明する。図７は、本発明の第５の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図７に示すように、第５の実施形態に係る半導体装置の構造は、第１の実施形態の半導体装置の構造と基本的には同じである。第５の実施形態の半導体装置が、第１の実施形態と異なる点は、ヘテロ接合駆動端部から所定距離はなれ、かつ第１のヘテロ半導体領域３に接するように、ドリフト領域２中に第２の電界緩和領域であるソース領域下電界緩和領域１２が形成されている点だけである。これにより、第１の実施形態と同様に、ゲート電界が及ぶヘテロ接合駆動端部から所定距離に離れた所定部分に、漏れ電流を低減するゲート電極下電界緩和領域９をセルフアライメントで形成しているので、オン抵抗に優れ、かつ漏れ電流を低減できる。また、ソース領域下電界緩和領域１２の形成によって、第１のヘテロ半導体領域３とドリフト領域２とが接するヘテロ接合面の面積が小さくなるため、遮断状態時に上記ヘテロ接合面で生じる漏れ電流を、第１の実施形態に係る半導体装置よりも低減することができる。

次に、第５の実施形態に係る半導体装置の製造方法について、図８および図９を参照して説明する。図８乃至図９は、図７に示す半導体装置の製造方法を示す断面図である。まず、図８（１）においては、第１の実施形態の図２（１）に示した工程の後、第１のヘテロ半導体領域３上に、例えばＣＶＤ酸化膜をフォトリソグラフィによって所定形状に開口した第１のマスク材１０を形成する。次に、図８（２）に示すように、第１のマスク材１０で覆われていない部分において、第１のヘテロ半導体領域３を介してドリフト領域２中に、例えばイオン注入法を用いて、例えばボロンもしくはアルミなどを不純物導入し、第１の不純物導入領域１１並びに第２の不純物導入領域１３を形成する。次に、図８（３）に示すように、第１のマスク材１０で覆われていない部分の内、所定部分、すなわち、第２の不純物導入領域１３（ソース領域下電界緩和領域１２）と接する第１のヘテロ半導体領域３の部分を覆うように、例えばレジストマスクからなる第２のマスク材１４を形成する。第５の実施形態では、第２のマスク材１４を第１のマスク材１０と異なる材料を用いて形成しているので、容易にパターニングすることができる。しかしながら、第２のマスク材１４と第１のマスク材１０を同一の材料を用いて形成する場合にも、厚みや熱処理などの履歴を変えることで、図８（３）の構造を形成することも可能である。

次に、図８（４）に示すように、第１のマスク材１０および第２のマスク材１４のどちらにも覆われていない第１のヘテロ半導体領域３の剥き出し部分を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。次に、図９（５）に示すように、例えば硫酸と過酸化水素水の混合溶液で第２のマスク材１４を除去した後、例えばフッ化アンモニウムとフッ酸との混合溶液で第１のマスク材１０をウエットエッチングして除去する。次に、図９（６）に示すように、例えばドライＯ２酸化によって、第１のヘテロ半導体領域３の一部を所定の厚さ酸化すると同時に、第１の不純物導入領域１１並びに第２の不純物導入領域１３を活性化し、ゲート電極下電界緩和領域９並びにソース領域下電界緩和領域１２を形成する。第５の実施形態では、ゲート電極下電界緩和領域９の深さとソース領域下電界緩和領域１２の深さは同じにしている。次に、フッ化アンモニウムとフッ酸との混合溶液で、第１のヘテロ半導体領域３の酸化された部分をウエットエッチングして等方的に除去する。最後に、図９（７）に示すように、第１のヘテロ半導体領域３並びに露出したドリフト領域２上に、例えばＬＰ−ＣＶＤ法によってシリコン酸化膜からなるゲート絶縁膜４および、例えばＬＰ−ＣＶＤ法によって形成された多結晶シリコン層を堆積する。そして、多結晶シリコン層に、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、Ｎ型のゲート電極５が形成される。そして、所定のマスク材で、ゲート電極５をパターニングし、ゲート絶縁膜４およびゲート電極５上に例えばＣＶＤ法によって層間絶縁膜８を形成する。そして、基板領域１の裏面側に、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成する。順不同で、層間絶縁膜８、ゲート絶縁膜４および第１のヘテロ半導体領域３に接するように、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）からなるソース電極６を形成し、図７に示した本発明の第５の実施形態による半導体装置を完成させる。

以上のように、第５の実施形態に係る半導体装置の製造方法では、ヘテロ接合駆動端部、ゲート電極下電界緩和領域９並びにソース領域下電界緩和領域１２が、共に第１のマスク材１０を用いて、かつ、厚み制御が容易な熱酸化法を用いて形成されるため、セルフアライメントで最適の距離に離して形成することができる。そのため、第５の実施形態に係る半導体装置の単位セルを複数有するデバイス構造とした場合も、ヘテロ接合駆動端部とゲート電極下電界緩和領域９並びにソース領域下電界緩和領域１２との距離が全てのセルにおいて均一になるように形成することができる。よって、導通時の電流経路や遮断時の電界分布などが均一となることから、導通時、遮断時の面内バラつきが生じにくくなり、信頼性を含め、上記単位セルを複数有するデバイス素子自体の基本性能が向上する。

（第６の実施形態）
次に、第６の実施形態に係る半導体装置の製造方法について、第５の実施形態に係る半導体装置の製造方法と異なる点を中心に図１０乃至図１１を参照して説明する。また、第６の実施形態に係る半導体装置の製造方法により製造された半導体装置について、第５の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。

まず、第６の実施形態に係る半導体装置の製造方法により製造された半導体装置について図１０を参照して説明する。図１０は、本発明の第６の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図１０に示すように、第６の実施形態に係る半導体装置の構造は、第５の実施形態の半導体装置の構造と基本的には同じである。第６の実施形態の半導体装置が、第５の実施形態と異なる点は、ゲート電極下電界緩和領域９の深さを、ソース領域下電界緩和領域１２の深さより深くしている点だけである。これにより、第５の実施形態と同様の効果を取得できる。更に、ゲート電極下電界緩和領域９とソース領域下電界緩和領域１２の深さを違えることで、導通時の駆動性能と遮断時の漏れ電流低減との両立を容易に設計することが可能になる。

次に、第６の実施形態に係る半導体装置の製造方法について、図１１を参照して説明する。図１１は、図１０に示す半導体装置の製造方法を示す断面図である。まず、図１１（１）において、第５の実施形態の図８（３）に示した工程の後、第１のマスク材１０並びに第２のマスク材１４で覆われていない部分において、第１のヘテロ半導体領域３を介して第１の不純物導入領域１１より深い領域で、かつドリフト領域２中に、例えばイオン注入法を用いて、例えばボロンもしくはアルミなどを不純物導入し、第３の不純物導入領域１５を追加して形成する。次に、図１１（２）に示すように、第１のマスク材１０および第２のマスク材１４のどちらにも覆われていない第１のヘテロ半導体領域３の剥き出し部分を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。次に、例えば硫酸と過酸化水素水の混合溶液で第２のマスク材１４を除去した後、例えばフッ化アンモニウムとフッ酸との混合溶液で第１のマスク材１０をウエットエッチングして除去する。

次に、図１１（３）に示すように、例えばドライＯ２酸化によって、第１のヘテロ半導体領域３の一部を所定の厚さ酸化すると同時に、第１の不純物導入領域１１、第３の不純物導入領域１５並びに第２の不純物導入領域１３を活性化し、ゲート電極下電界緩和領域９並びにソース領域下電界緩和領域１２を形成する。第６の実施形態では、第３の不純物導入領域１５を形成しているので、ゲート電極下電界緩和領域９の深さは、ソース領域下電界緩和領域１２の深さより深くなる。次に、フッ化アンモニウムとフッ酸との混合溶液で、第１のヘテロ半導体領域３の酸化された部分をウエットエッチングして等方的に除去する。最後に、第５の実施形態と同様に、図９（７）の工程を実施し、図１０に示した本発明の第６の実施形態による半導体装置を完成させる。上記のようにすることで、第１のヘテロ半導体領域３の端部とゲート電極下電界緩和領域９並びにソース領域下電界緩和領域１２が所定距離離れ、かつゲート電極下電界緩和領域９がソース領域下電界緩和領域１２より深くなるように形成することができる。

（第７の実施形態）
次に、第７の実施形態に係る半導体装置の製造方法について、第５の実施形態と異なる点を中心に図１２乃至図１４を参照して説明する。また、第７の実施形態に係る半導体装置の製造方法により製造された半導体装置について、第５の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。

まず、第７の実施形態に係る半導体装置の製造方法により製造された半導体装置について図１２を参照して説明する。図１２は、本発明の第７の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図１２に示すように、第７の実施形態に係る半導体装置の構造は、第５の実施形態の半導体装置の構造と基本的には同じである。第７の実施形態の半導体装置が、第５の実施形態と異なる点は、ゲート電極下電界緩和領域９が形成されていない点だけである。これにより、ゲート電極５下にゲート電極下電界緩和領域９が形成されていないため、ゲート電極５の幅をより小さく形成することができる。よって、半導体装置の集積化が可能となる。

次に、第７の実施形態に係る半導体装置の製造方法について、図１３および図１４を参照して説明する。図１３乃至図１４は、図１２に示す半導体装置の製造方法を示す断面図である。まず、図１３（１）においては、第５の実施形態の図８（１）に示した工程の後、第１のヘテロ半導体領域３上に、第１のマスク材１０で覆われていない部分の内、所定部分、すなわち、ソース領域下電界緩和領域１２と接しない第１のへテロ半導体領域３の部分を、第１のマスク材１０とともに覆うように、例えばレジストマスクからなる第３のマスク材１６を形成する。第７の実施形態では、第３のマスク材１６は第１のマスク材１０と異なる材料を用いて形成しているので、容易にパターニングすることができる。しかしながら、第３のマスク材１６と第１のマスク材１０を同一の材料を用いて形成する場合にも、厚みや熱処理などの履歴を変えることによって、図１３（１）の構造を形成することも可能である。次に、図１３（２）に示すように、第１のマスク材１０および第３のマスク材１６のどちらにも覆われていない第１のヘテロ半導体領域３の剥き出し部分を通してドリフト領域２中に、例えばイオン注入法を用いて、例えばボロンもしくはアルミなどを不純物導入し、第２の不純物導入領域１３を形成する。次に、図１３（３）に示すように、第３のマスク材１６を例えば硫酸と過酸化水素水の混合溶液で除去する。次に、第１のマスク材１０で覆われていない部分の内、所定部分、すなわち、第２の不純物導入領域１３（ソース領域下電界緩和領域１２）と接する第１のヘテロ半導体領域３の部分を覆うように、例えばレジストマスクから成る第２のマスク材１４を形成する。第２のマスク材１４は第１のマスク材１０と異なる材料を用いることで、容易にパターニングすることができる。しかしながら、第２のマスク材１４と第１のマスク材１０を同一の材料を用いて形成する場合にも、厚みや熱処理などの履歴を変えることによって、図１３（３）の構造を形成することも可能である。

次に、図１３（４）に示すように、第１のマスク材１０および第２のマスク材１４のどちらにも覆われていない第１のヘテロ半導体領域３の剥き出し部分を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。次に、図１４（５）に示すように、例えば硫酸と過酸化水素水の混合溶液で第２のマスク材１４を除去した後、例えばフッ化アンモニウムとフッ酸との混合溶液で第１のマスク材１０をウエットエッチングして除去する。次に、図１４（６）に示すように、例えばドライＯ２酸化によって、第１のヘテロ半導体領域３の一部を所定の厚さ酸化すると同時に、第２の不純物導入領域１３を活性化し、ソース領域下電界緩和領域１２を形成する。次に、フッ化アンモニウムとフッ酸との混合溶液で、第１のヘテロ半導体領域３の酸化された部分をウエットエッチングして等方的に除去する。

最後に、図１４（７）に示すように、第１のヘテロ半導体領域３並びに剥き出しになったドリフト領域２上に、例えばＬＰ−ＣＶＤ法によってシリコン酸化膜からなるゲート絶縁膜４および、例えばＬＰ−ＣＶＤ法によって形成された多結晶シリコン層を堆積する。そして、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、Ｎ型のゲート電極５が形成される。そして、所定のマスク材で、ゲート電極５をパターニングし、ゲート絶縁膜４およびゲート電極５上に例えばＣＶＤ法によって層間絶縁膜８を形成する。そして、基板領域１の裏面側に、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成する。順不同で、層間絶縁膜８、ゲート絶縁膜４および第１のヘテロ半導体領域３に接するように、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）からなるソース電極６を形成し、図１２に示した本発明の第７の実施形態による半導体装置を完成させる。

以上のように、第７の実施形態に係る半導体装置の製造方法では、第５および第６の実施形態と同様に、ヘテロ接合駆動端部とソース領域下電界緩和領域１２とが、共に第１のマスク材１０を用いて、かつ、厚み制御が容易な熱酸化法を用いて形成されるため、セルフアライメントで最適の距離に離して形成することができる。そのため、第７の実施形態に係る半導体装置の単位セルを複数有するデバイス構造とした場合も、ヘテロ接合駆動端部とソース領域下電界緩和領域１２との距離が全てのセルにおいて均一になるように形成することができる。よって、導通時の電流経路や遮断時の電界分布などが均一となることから、導通時、遮断時の面内バラつきが生じにくくなり、信頼性を含め、上記単位セルを複数有するデバイス素子自体の基本性能が向上する。

（第８の実施形態）
次に、第８の実施形態に係る半導体装置の製造方法について、第５の実施形態と異なる点を中心に図１５乃至図１６を参照して説明する。また、第８の実施形態に係る半導体装置の製造方法により製造された半導体装置について、第５の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。

まず、第８の実施形態に係る半導体装置の製造方法により製造された半導体装置について図１５を参照して説明する。図１５は、本発明の第８の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図１５に示すように、第８の実施形態に係る半導体装置の構造は、第５の実施形態の半導体装置の構造と基本的には同じである。第８の実施形態の半導体装置が、第５の実施形態と異なる点は、ゲート電極下電界緩和領域９の深さをソース領域下電界緩和領域１２の深さよりも浅くしている点だけである。これにより、第５の実施形態と同様の効果を取得することができる。

次に、第８の実施形態に係る半導体装置の製造方法について、図１６を参照して説明する。図１６は、図１５に示す半導体装置の製造方法を示す断面図である。まず、図１６（１）においては、第５の実施形態の図８（１）に示した工程の後、第１のヘテロ半導体領域３上に、第１のマスク材１０で覆われていない部分の内、所定部分、すなわち、ソース領域下電界緩和領域１２と接しない第１のへテロ半導体領域３の部分を、第１のマスク材１０とともに覆うように、例えばレジストマスクからなる第３のマスク材１６を形成する。第８の実施形態では、第３のマスク材１６は第１のマスク材１０と異なる材料を用いて形成しているので、容易にパターニングすることができる。しかしながら、第３のマスク材１６と第１のマスク材１０を同一の材料を用いて形成する場合にも、厚みや熱処理などの履歴を変えることによって、図１６（１）の構造を形成することも可能である。次に、第１のマスク材１０および第３のマスク材１６のどちらにも覆われていない第１のヘテロ半導体領域３の剥き出し部分を通してドリフト領域２中に、例えばイオン注入法を用いて、例えばボロンもしくはアルミなどを不純物導入し、第２の不純物導入領域１３を形成する。次に、図１６（２）に示すように、第３のマスク材１６を例えば硫酸と過酸化水素水の混合溶液で除去する。次に、第１のマスク材１０で覆われていない部分の内、所定部分、すなわち、第２の不純物導入領域１３（ソース領域下電界緩和領域１２）と接する第１のヘテロ半導体領域３の部分を覆うように、例えばレジストマスクから成る第２のマスク材１４を形成する。第２のマスク材１４は第１のマスク材１０と異なる材料を用いることで、容易にパターニングすることができる。しかしながら、第２のマスク材１４と第１のマスク材１０を同一の材料を用いて形成する場合にも、厚みや熱処理などの履歴を変えることによって、図１６（２）の構造を形成することも可能である。

次に、第１のマスク材１０および第２のマスク材１４のどちらにも覆われていない第１のヘテロ半導体領域３の剥き出し部分を通して、例えばイオン注入法を用いてドリフト領域２中に、例えばボロンもしくはアルミなどを不純物導入し、第１の不純物導入領域１１を形成する。なお、第８の実施形態では、第１の不純物導入領域１１よりも深い領域に第３の不純物導入領域１３を形成している。次に、図１６（３）に示すように、第１のマスク材１０および第２のマスク材１４のどちらにも覆われていない第１のヘテロ半導体領域３の剥き出し部分を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。次に、例えば硫酸と過酸化水素水の混合溶液で第２のマスク材１４を除去した後、例えばフッ化アンモニウムとフッ酸との混合溶液で第１のマスク材１０をウエットエッチングして除去する。次に、例えばドライＯ２酸化によって、第１のヘテロ半導体領域３の一部を所定の厚さ酸化すると同時に、第１の不純物導入領域１１と第２の不純物導入領域１３を活性化し、ゲート電極下電界緩和領域９とソース領域下電界緩和領域１２を形成する。次に、フッ化アンモニウムとフッ酸との混合溶液で、第１のヘテロ半導体領域３の酸化された部分をウエットエッチングして等方的に除去する。

最後に、第５の実施形態と同様に、図９（７）の工程を実施し、図１５に示した本発明の第８の実施形態による半導体装置を完成させる。これにより、第８の実施形態に係る半導体装置の製造方法では、ソース領域下電界緩和領域１２よりも浅いゲート電極下電界緩和領域９をセルフアライメントで形成することもできる。また、第５の実施形態と同様の効果も取得できる。

なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、第１乃至第８の実施形態に係る半導体装置においては、本発明の特徴をわかりやすく説明するために、基本的な構造を具備したトランジスタ構造で説明したが、特にこれに限定されるものでなく、少なくとも、ヘテロ接合駆動端部と、ソース領域下電界緩和領域１２もしくはゲート電極下電界緩和領域９のいずれか一方もしくは両方とが、所定距離離れるように、第１のマスク材１０を用いてセルフアライメントで形成する本発明と同様の製造方法により製造される半導体装置であれば、当該半導体装置にどのような構造が付加されていても良い。また、どのように変形されていても良い。

具体的には、図１７乃至図１９に示す第１の実施形態に係る半導体装置、第５の実施形態に係る半導体装置および第７の実施形態に係る半導体装置を利用した半導体装置でも良い。ここで、図１７乃至図１９は、各実施形態に係る半導体装置のドリフト領域２に形成された溝に接するように、ゲート絶縁膜４を介してゲート電極５が形成された半導体装置を示している。これから、図１７乃至図１９に示す半導体装置は、各実施形態に係る半導体装置と同様の効果を取得できる。また、図１７乃至図１９に示す半導体装置は、第４の実施形態で説明したように、第１のマスク材１０を等方性のエッチングによって開口部を広げた後に、第１のヘテロ半導体領域３とドリフト領域２の表層部をドライエッチングすることによって、容易に製造することもできる。

更に、図２０乃至図２２に示す第１の実施形態に係る半導体装置、第５の実施形態に係る半導体装置および第７の実施形態に係る半導体装置を利用した半導体装置でも良い。ここで、図２０乃至図２２は、各実施形態に係る半導体装置のドリフト領域２に形成された溝とヘテロ接合駆動端部が所定距離離れており、溝ならびにヘテロ接合駆動端部に接するように、ゲート絶縁膜４を介してゲート電極５が形成された半導体装置を示している。これから、図２０乃至図２２に示す半導体装置は、各実施形態に係る半導体装置と同様の効果を取得できる。また、図２０乃至図２２に示す半導体装置は、例えば図３（５）の工程において、第１のヘテロ半導体領域３だけでなくドリフト領域２の表層部をドライエッチングして、ドライエッチング後、犠牲酸化によって第１のヘテロ半導体領域３の端部が後退することで、容易に製造することができる。

更に、図２３乃至図２５に示す第１の実施形態に係る半導体装置、第５の実施形態に係る半導体装置および第７の実施形態に係る半導体装置を利用した半導体装置でも良い。ここで、図２３乃至図２５は、各実施形態に係る半導体装置の第１のヘテロ半導体領域３中に不純物の導電型および不純物濃度のいずれか一方もしくは両方が異なる領域から形成され、ソース電極６とオーミックコンタクする、例えばＮ＋型の第２のヘテロ半導体領域１７を有する半導体装置を示している。これから、図２３乃至図２５に示す半導体装置は、各実施形態に係る半導体装置と同様の効果を取得できる。なお、図２３乃至図２５に示す半導体装置においては、第２のヘテロ半導体領域１７を、第１のヘテロ半導体領域３が形成された時点で、所定の不純物を導入して形成しても良い。また、ゲート電極５をパターニングした後に不純物を導入して形成しても良い。これから、第２のヘテロ半導体領域１７を容易に形成することができる。更に、図２３乃至図２５に示す半導体装置では、所定深さで所定位置に第２のヘテロ半導体領域１７を形成しているが、第２のヘテロ半導体領域１７を層状に形成しても良い。また、ライン状などローカルに形成しても良い。

更に、図２６乃至図２８に示す第１の実施形態に係る半導体装置、第５の実施形態に係る半導体装置および第７の実施形態に係る半導体装置を利用した半導体装置でも良い。ここで、図２６乃至図２８は、各実施形態に係る半導体装置のヘテロ接合駆動端部に接するように、ドリフト領域２中に例えばＮ＋型の導通領域１８が形成された半導体装置を示している。これより、導通時、より低い抵抗で電流を流すことができる。また、導通領域１８は第１のヘテロ半導体領域３の端部を犠牲酸化によって後退させた後に形成することができる。これから、容易に製造することができる。

また、全ての実施形態の半導体装置、すなわち、第１乃至第８の実施形態に係る半導体装置および図１７乃至図２８に示した各実施形態を利用した半導体装置では、第１のヘテロ半導体領域３の側壁は全て垂直形状としているが、特にこれに限定されるものでなく、傾斜を持っていても良い。更に、全ての実施形態の半導体装置において、炭化珪素からなる半導体基体を有する半導体装置について説明したが、特にこれに限定されるものでなく、半導体基体の基板材料は窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施形態の半導体装置において、炭化珪素のポリタイプが４Ｈタイプの炭化珪素から形成された基板領域１について説明したが、特にこれに限定されるものでなく、６Ｈ、３Ｃ等その他のポリタイプで形成された基板領域を用いることもできる。また、全ての実施形態の半導体装置を、ドレイン電極７とソース電極６とをドリフト領域２を挟んで対向するように配置し、電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、特にこれに限定されるものでなく、例えばドレイン電極７とソース電極６とを同一主面上に配置し、電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。

また、全ての実施形態の半導体装置において、第１のヘテロ半導体領域３の材料として多結晶シリコンを用いているが、特にこれに限定されるものでなく、炭化珪素とヘテロ接合を形成する材料であれば、例えば単結晶シリコン、アモルファスシリコン等その他のシリコン材料、ゲルマニウムやシリコンゲルマン等その他の半導体材料または６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でもかまわない。また、全ての実施形態の半導体装置では、Ｎ型の炭化珪素からなるドリフト領域２とＮ型の多結晶シリコンを材料とする第１のヘテロ半導体領域３とからなるヘテロ接合部を有する半導体装置について説明しているが、特にこれに限定されるものでなく、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでも良い。更に、全ての実施形態の半導体装置では、基板領域１とゲート電極５の導電型もＮ型としているが、特にこれに限定されるものでなく、Ｐ型としても良い。

また、全ての実施形態の半導体装置では、第１のマスク材１０の材料としてＣＶＤ酸化膜を用いているが、特にこれに限定されるものでなく、フォトレジスト膜やＳｉＮ膜など別の材料を用いていても良い。

また、全ての実施形態の半導体装置の層間絶縁膜８の材料として、例えばシリコン酸化膜やＳｉＮ膜など少なくとも絶縁性を有する材料ならばどの材料でも使用可能である。

また、全ての実施形態の半導体装置のゲート電極５の材料として、多結晶シリコンを用いているが、特にこれに限定されるものでなく、ゲート電極５として機能する導電性の高い材料であればどの材料でもかまわない。

また、全ての実施形態の半導体装置のゲート絶縁膜４をシリコン酸化膜から形成しているが、特にこれに限定されるものでなく、ＳｉＮなど絶縁性を有していればどのような材料を用いてもかまわない。

また、第１乃至第８の実施形態に係る半導体装置の製造方法では、Ｎ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法で多結晶シリコン層を形成した後、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、Ｎ型の第１のヘテロ半導体領域３を形成しているが、特にこれに限定されるものでなく、電子ビーム蒸着法やスパッタ法などで多結晶シリコン層を堆積した後、レーザーアニールなどで再結晶化させて形成しても良い。また、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。

また、第１乃至第８の実施形態に係る半導体装置の製造方法おいて、第１の不純物導入領域１１、第２の不純物導入領域１３または第３の不純物導入領域１５に用いられる不純物導入法として、イオン注入法を用いているが、特にこれに限定されるものでなく、少なくともドリフト領域２中に不純物導入できれば、イオン注入法以外にも固相拡散法など別の方法を用いても良い。同様に、第１乃至第８の実施形態に係る半導体装置の製造方法では、不純物ドーピングにイオン注入法を用いているが、特にこれに限定されるものでなく、固相拡散法や気相拡散法を用いても構わない。

また、第１乃至第８の実施形態に係る半導体装置の製造方法では、第１のヘテロ半導体領域３をエッチングする際、ドライエッチングを用いているが、特にこれに限定されるものでなく、例えばウエットエッチング法や、熱酸化法によって酸化した後、例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングによる酸化膜除去を行う方法などを用いても良いし、それらを組み合わせた方法を用いても良い。

また、第１乃至第８の実施形態に係る半導体装置の製造方法では、第１のヘテロ半導体領域３の酸化法として、ドライＯ２酸化を用いているが、特にこれに限定されるものでなく、ウエット酸化やＨ２Ｏ酸化、プラズマ酸化などの酸化を用いても良い。

また、第１乃至第８の実施形態に係る半導体装置の製造方法では、例えばＬＰ−ＣＶＤ法によって形成された多結晶シリコン層に、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、Ｎ型のゲート電極５を形成しているが、特にこれに限定されるものでなく、電子ビーム蒸着法やスパッタ法などで多結晶シリコン層を堆積した後にレーザーアニールなどで再結晶化させて形成しても良い。同様に、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。

また、第１乃至第８の実施形態に係る半導体装置の製造方法では、ゲート絶縁膜４をＬＰ-ＣＶＤ法で形成しているが、特にこれに限定されるものでなく、熱酸化法やプラズマＣＶＤ法などどのような方法を用いてもかまわない。

また、第１乃至第３の実施形態に係る半導体装置の製造方法では、第１のヘテロ半導体領域３の所定部の酸化と、第１の不純物導入領域１１の活性化を同時に行う製造方法を示したが、特にこれに限定されるものでなく、それぞれ別々の工程としても良い。同様に、第５、第６および第８の実施形態に係る半導体装置の製造方法では、第１のヘテロ半導体領域３の所定部の酸化と、第１の不純物導入領域１１並びに第２の不純物導入領域１３の活性化を同時に行う製造方法を示したが、特にこれに限定されるものでなく、それぞれ別々の工程としても良い。同様に、第７の実施形態に係る半導体装置の製造方法では、第１のヘテロ半導体領域３の所定部の酸化と、第２の不純物導入領域１３の活性化を同時に行う製造方法を示したが、特にこれに限定されるものでなく、それぞれ別々の工程としても良い。

また、第１乃至第６および第８の実施形態に係る半導体装置の製造方法では、ゲート電極下電界緩和領域９をＰ型として説明しているが、特にこれに限定されるものでなく、例えば不純物が活性化せずに抵抗が高くなる所謂高抵抗層としても良い。その場合、導入する不純物はボロンやアルミに限らず、バナジウムなど不活性層を形成する不純物なら何でも良いし、活性化のアニールも特に必要としない。同様に、第５乃至第８の実施形態に係る半導体装置では、ソース領域下電界緩和領域１２を、例えば不純物が活性化せずに抵抗が高くなる所謂高抵抗層としても良い。その場合、導入する不純物はボロンやアルミに限らず、バナジウムなど不活層を形成する不純物なら何でも良いし、活性化のアニールも特に必要としない。

また、第１乃至第３および第５乃至第８の実施形態に係る半導体装置の製造方法では、第１のマスク材１０を除去してから第１のヘテロ半導体領域３を熱酸化しているが、特にこれに限定されるものでなく、第１のマスク材１０を有した状態で酸化してもよい。上記の場合、第１のマスク材１０で覆われた第１のヘテロ半導体領域３の表面が酸化されにくくなるため、第１のヘテロ半導体領域３の膜厚を保持できるというメリットがある。

また、本発明では、第３の実施形態と第４の実施形態を別個としているが、例えば、図６で用いた第１のマスク材１０の開口部分を広げる工程の後、図５で用いた、第１のヘテロ半導体領域３の一部を残すエッチング方法を用いることも可能であり、それぞれを組み合わせて製造することもできる。

また、第５、第６および第８の実施形態に係る半導体装置の製造方法では、第５、第６および第８の実施形態に係る半導体装置を第１の実施形態に係る半導体装置の製造方法と同様の方法で製造する方法について説示したが、特にこれに限定されるものでなく、第３または第４の実施形態に係る半導体装置の製造方法を用いて製造することも可能である。上記の場合、第３または第４の実施形態に係る半導体装置の製造方法により得られる効果と同様の効果を得ることができる。

本発明の第１の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図図１に示す半導体装置の製造方法を示す断面図図２に続く製造方法を示す断面図本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図本発明の第５の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図図７に示す半導体装置の製造方法を示す断面図図８に続く製造方法を示す断面図本発明の第６の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図図１０に示す半導体装置の製造方法を示す断面図本発明の第７の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図図１２に示す半導体装置の製造方法を示す断面図図１３に続く製造方法を示す断面図本発明の第８の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図図１５に示す半導体装置の製造方法を示す断面図本発明を利用した半導体装置の一例を示す断面図本発明を利用した半導体装置の一例を示す断面図本発明を利用した半導体装置の一例を示す断面図本発明を利用した半導体装置の一例を示す断面図本発明を利用した半導体装置の一例を示す断面図本発明を利用した半導体装置の一例を示す断面図本発明を利用した半導体装置の一例を示す断面図本発明を利用した半導体装置の一例を示す断面図本発明を利用した半導体装置の一例を示す断面図本発明を利用した半導体装置の一例を示す断面図本発明を利用した半導体装置の一例を示す断面図本発明を利用した半導体装置の一例を示す断面図

符号の説明

１基板領域、２ドリフト領域、３第１のヘテロ半導体領域、
４ゲート絶縁膜、５ゲート電極、６ソース電極、７ドレイン電極、
８層間絶縁膜、９ゲート電極下電界緩和領域、１０第１のマスク材、
１１第１の不純物導入領域、１２ソース領域下電界緩和領域、
１３第２の不純物導入領域、１４第２のマスク材、
１５第３の不純物導入領域、１６第３のマスク材、
１７第２のヘテロ半導体領域、１８導通領域

Claims

半導体基体と、
前記半導体基体と異なるバンドギャップを有する半導体材料から成り、前記半導体基体とヘテロ接合し、且つ前記半導体基体の表面の一部に設けられたヘテロ半導体領域と、
少なくとも前記ヘテロ半導体領域の側面及び前記ヘテロ半導体領域が形成されていない前記半導体基体の表面にまたがって形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記半導体基体及び前記ヘテロ半導体領域が前記ゲート絶縁膜に同時に接するヘテロ接合駆動端部から所定距離離れて、前記半導体基体および前記ゲート絶縁膜に接する第１の電界緩和領域と、
前記ヘテロ半導体領域とオーミック接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、
前記半導体基体上に前記ヘテロ半導体領域を形成する工程と、
所定形状にパターニングされた第１のマスク材を前記へテロ半導体領域上に形成する工程と、
前記第１のマスク材で覆われていない部分の前記半導体基体に前記第１の電界緩和領域を形成する工程と、
前記第１の電界緩和領域を形成後に前記第１のマスク材で覆われていない部分よりも広く前記ヘテロ半導体領域を選択的に除去する工程と、
前記ゲート絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記第１の電界緩和領域を形成する際、前記第１のマスク材で覆われていない前記半導体基体に、イオン注入法を用いて所定の不純物を導入することを特徴とする請求項１記載の半導体装置の製造方法。
前記第１の電界緩和領域を形成する際、前記不純物を活性化する処理を行うことを特徴とする請求項２に記載の半導体装置の製造方法。
半導体基体と、
前記半導体基体と異なるバンドギャップを有する半導体材料から成り、前記半導体基体とヘテロ接合し、且つ前記半導体基体の表面の一部に設けられたヘテロ半導体領域と、
少なくとも前記ヘテロ半導体領域の側面及び前記ヘテロ半導体領域が形成されていない前記半導体基体の表面にまたがって形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記半導体基体及び前記ヘテロ半導体領域が前記ゲート絶縁膜に同時に接するヘテロ接合駆動端部から所定距離離れて、前記半導体基体および前記ゲート絶縁膜に接する第１の電界緩和領域と、
前記ヘテロ半導体領域とオーミック接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極と、
前記半導体基体および前記ヘテロ半導体領域に接し、前記ヘテロ接合駆動端部から所定距離離れて形成された第２の電界緩和領域とを有する半導体装置の製造方法において、
前記半導体基体上に前記ヘテロ半導体領域を形成する工程と、
所定形状にパターニングされた第１のマスク材を前記へテロ半導体領域上に形成する工程と、
前記第１のマスク材で覆われていない部分の前記半導体基体に前記第１の電界緩和領域及び前記第２の電界緩和領域を形成する工程と、
所定形状にパターニングされた第２のマスク材を前記第１のマスク材及び前記ヘテロ半導体領域の上に形成する工程と、
前記第１のマスク材及び前記第２のマスク材で覆われていない部分よりも広く前記ヘテロ半導体領域を選択的に除去する工程と、
前記ゲート絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記第２の電界緩和領域と接する前記ヘテロ半導体領域を覆い隠す第２のマスク材を前記へテロ半導体領域上に形成する工程と含み、
前記第１のマスク材と前記第２のマスク材を共用して、前記ヘテロ接合駆動端部を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
前記第２のマスク材の材質が、前記第１のマスク材の材質と異なることを特徴とする請求項５に記載の半導体装置の製造方法。
前記第２の電界緩和領域と接しない前記へテロ半導体領域を、前記第１のマスク材とともに覆い隠す第３のマスク材を前記へテロ半導体領域上に形成する工程と、
前記第２の電界緩和領域と接する前記ヘテロ半導体領域を覆い隠す第２のマスク材を前記へテロ半導体領域上に形成する工程と含み、
前記第１のマスク材および前記第３のマスク材を共用して、前記第２の電界緩和領域を形成し、
前記第１のマスク材および前記第２のマスク材を共用して、前記ヘテロ接合駆動端部を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
前記第２のマスク材もしくは前記第３のマスク材のいずれか一方もしくは両方の材質が、前記第１のマスク材の材質と異なることを特徴とする請求項７に記載の半導体装置の製造方法。
前記第２の電界緩和領域を形成する際、前記第１のマスク材で覆われていない前記半導体基体に、イオン注入法を用いて所定の不純物を導入することを特徴とする請求項４乃至８のいずれかに記載の半導体装置の製造方法。
前記第２の電界緩和領域を形成する際、前記不純物を活性化するべく熱処理を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
前記ヘテロ接合駆動端部を形成する際、前記第１のマスク材で覆われていない前記へテロ半導体領域の少なくとも一部を等方的に除去する工程を有することを特徴とする請求項４乃至１０のいずれかに記載の半導体装置の製造方法。
前記等方的に除去する工程を犠牲酸化によっておこなうことを特徴とする請求項１１に記載の半導体装置の製造方法。
前記ヘテロ接合駆動端部を形成する際、前記第１のマスク材の少なくとも一部を等方的に除去した後、前記ヘテロ接合駆動端部を形成することを特徴とする前記請求項１乃至３のいずれかに記載の半導体装置の製造方法。
前記半導体基体が炭化珪素、ダイヤモンドまたは窒化ガリウムからなることを特徴とする前記請求項１乃至１３のいずれかに記載の半導体装置の製造方法。
前記ヘテロ半導体領域が単結晶シリコン、多結晶シリコンまたはアモルファスシリコンからなることを特徴とする請求項1乃至１４のいずれかに記載の半導体装置の製造方法。