JP5280670B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5280670B2 JP5280670B2 JP2007316545A JP2007316545A JP5280670B2 JP 5280670 B2 JP5280670 B2 JP 5280670B2 JP 2007316545 A JP2007316545 A JP 2007316545A JP 2007316545 A JP2007316545 A JP 2007316545A JP 5280670 B2 JP5280670 B2 JP 5280670B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- region
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 101
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000010410 layer Substances 0.000 claims description 107
- 239000000758 substrate Substances 0.000 claims description 65
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 58
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 58
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 47
- 206010021143 Hypoxia Diseases 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 39
- 229910052739 hydrogen Inorganic materials 0.000 claims description 30
- 239000001257 hydrogen Substances 0.000 claims description 28
- 238000010438 heat treatment Methods 0.000 claims description 25
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 24
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 20
- 230000009467 reduction Effects 0.000 claims description 19
- 230000000295 complement effect Effects 0.000 claims description 18
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 150000001875 compounds Chemical class 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 230000003197 catalytic effect Effects 0.000 claims description 12
- 229910052697 platinum Inorganic materials 0.000 claims description 8
- 229910052702 rhenium Inorganic materials 0.000 claims description 7
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 246
- 230000008569 process Effects 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 150000002431 hydrogen Chemical class 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910002058 ternary alloy Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0181—Manufacturing their gate insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は、半導体装置およびその製造技術に関し、特に、相補型ＭＩＳＦＥＴ（complementary Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置およびその製造技術工程に適用して有効な技術に関するものである。
特開２００３−２８２８７５号公報には、ゲート絶縁膜として酸化アルミニウム（Ａｌ２Ｏ３）膜を用いた相補型ＭＩＳＦＥＴおよびその製造工程が開示されている。
特開２００３−２８２８７５号公報
近年、ＭＩＳＦＥＴをはじめとする半導体素子の高集積化の要求から、半導体素子を微細に加工することが求められている。ＭＩＳＦＥＴの特性はゲート絶縁膜の静電容量に左右されるものであり、ＭＩＳＦＥＴを微細に加工した場合でも特性を同じくするために、ゲート絶縁膜の静電容量が変化しないように加工することが求められている。微細加工に伴って、ゲート絶縁膜は面積が小さくなってしまうことから、その静電容量を保つためにはゲート絶縁膜の膜厚を薄くする手段が用いられている。
ここで、ゲート絶縁膜として酸化シリコン膜を選択した場合には、膜厚が薄くなることによって、チャネルを流れる電子がゲート絶縁膜によって形成されている障壁を通り抜けてゲート電極に流れ込んでしまう、いわゆるトンネル電流の発生が懸念される。そこで、ゲート絶縁膜として、酸化シリコン膜より誘電率の大きい薄膜（以降、高誘電率膜と記す）を用いることによって、酸化シリコン膜を用いた場合に比べて膜厚を薄くすることなくゲート絶縁膜の静電容量を保つ手段が検討されている。
ところで、このような高誘電率膜をゲート絶縁膜として用いて相補型ＭＩＳＦＥＴを製造する場合には、ｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴとで、それぞれ適切な高誘電率膜およびゲート電極材料を選択して、それぞれに要求されるしきい値電圧を実現している。そのため、ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴの双方に要求されるしきい値電圧を容易に実現することが困難となっている。
本発明の目的は、高誘電率膜をゲート絶縁膜として用い、ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのそれぞれに要求されるしきい値電圧を容易に実現できる相補型ＭＩＳＦＥＴおよびその製造技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明による半導体装置は、半導体基板の主面上において、酸化シリコンより相対的に誘電率の大きい第１ゲート絶縁膜および水素に対する還元触媒効果を有する第１金属膜を含む第１ゲート電極を備えたＭＩＳＦＥＴを含む半導体装置であって、
前記第１ゲート絶縁膜は、下層から酸化シリコン層、酸素欠損調整層および前記酸化シリコン層より相対的に誘電率の大きい高誘電率層が積層されて形成され、
前記酸素欠損調整層は、２Ａ族元素、３Ａ族元素、３Ｂ族元素、４Ａ族元素または５Ａ族元素を含む酸化物である。
前記第１ゲート絶縁膜は、下層から酸化シリコン層、酸素欠損調整層および前記酸化シリコン層より相対的に誘電率の大きい高誘電率層が積層されて形成され、
前記酸素欠損調整層は、２Ａ族元素、３Ａ族元素、３Ｂ族元素、４Ａ族元素または５Ａ族元素を含む酸化物である。
（２）また、本発明による半導体装置の製造方法は、相補型ＭＩＳＦＥＴを備えた半導体装置の製造方法であって、
（ａ）半導体基板の主面に酸化シリコン層を形成する工程、
（ｂ）前記酸化シリコン層上に酸素欠損調整層を形成する工程、
（ｃ）前記半導体基板の前記主面上の第１領域における前記酸素欠損調整層を残し、前記半導体基板の前記主面上の第２領域における前記酸素欠損調整層を除去する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板の前記主面上に前記酸化シリコン層より相対的に誘電率の大きい高誘電率層を形成する工程、
（ｅ）前記第１領域において、前記高誘電率層上に水素に対する還元触媒効果を有する第１金属膜を形成する工程、
（ｆ）前記第２領域において、前記高誘電率層上に第２金属膜を形成する工程、
（ｇ）前記（ｅ）工程後、前記半導体基板に対して熱処理を施す工程、
（ｈ）前記第１領域の前記第１金属膜上および前記第２領域の前記第２金属膜上に、シリコンおよび金属の化合物膜を形成する工程、
（ｉ）前記第１領域において、前記化合物膜、前記第１金属膜、前記高誘電率層、前記酸素欠損調整層および前記酸化シリコン層をパターニングしてｐチャネル型ＭＩＳＦＥＴの第１ゲート電極および第１ゲート絶縁膜を形成し、前記第２領域において、前記化合物膜、前記第２金属膜、前記高誘電率層および前記酸化シリコン層をパターニングしてｎチャネル型ＭＩＳＦＥＴの第２ゲート電極および第２ゲート絶縁膜を形成する工程、
を含み、
前記酸素欠損調整層は、２Ａ族元素、３Ａ族元素、３Ｂ族元素、４Ａ族元素または５Ａ族元素を含む酸化物である。
（ａ）半導体基板の主面に酸化シリコン層を形成する工程、
（ｂ）前記酸化シリコン層上に酸素欠損調整層を形成する工程、
（ｃ）前記半導体基板の前記主面上の第１領域における前記酸素欠損調整層を残し、前記半導体基板の前記主面上の第２領域における前記酸素欠損調整層を除去する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板の前記主面上に前記酸化シリコン層より相対的に誘電率の大きい高誘電率層を形成する工程、
（ｅ）前記第１領域において、前記高誘電率層上に水素に対する還元触媒効果を有する第１金属膜を形成する工程、
（ｆ）前記第２領域において、前記高誘電率層上に第２金属膜を形成する工程、
（ｇ）前記（ｅ）工程後、前記半導体基板に対して熱処理を施す工程、
（ｈ）前記第１領域の前記第１金属膜上および前記第２領域の前記第２金属膜上に、シリコンおよび金属の化合物膜を形成する工程、
（ｉ）前記第１領域において、前記化合物膜、前記第１金属膜、前記高誘電率層、前記酸素欠損調整層および前記酸化シリコン層をパターニングしてｐチャネル型ＭＩＳＦＥＴの第１ゲート電極および第１ゲート絶縁膜を形成し、前記第２領域において、前記化合物膜、前記第２金属膜、前記高誘電率層および前記酸化シリコン層をパターニングしてｎチャネル型ＭＩＳＦＥＴの第２ゲート電極および第２ゲート絶縁膜を形成する工程、
を含み、
前記酸素欠損調整層は、２Ａ族元素、３Ａ族元素、３Ｂ族元素、４Ａ族元素または５Ａ族元素を含む酸化物である。
（３）また、本発明による半導体装置の製造方法は、相補型ＭＩＳＦＥＴを備えた半導体装置の製造方法であって、
（ａ）半導体基板の主面に酸化シリコン層を形成する工程、
（ｂ）前記酸化シリコン層上に酸素欠損調整層を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記主面上に前記酸化シリコン層より相対的に誘電率の大きい高誘電率層を形成する工程、
（ｄ）前記半導体基板の前記主面上の第１領域および第２領域において、前記高誘電率層上に水素に対する還元触媒効果を有する第１金属膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第１金属膜上に第２金属膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板に対して熱処理を施す工程、
（ｇ）前記第１領域の前記第１金属膜上および前記第２領域の前記第２金属膜上に、シリコンおよび金属の化合物膜を形成する工程、
（ｈ）前記第２領域において、前記化合物膜、前記第２金属膜、前記第１金属膜、前記高誘電率層および前記酸化シリコン層をパターニングしてｎチャネル型ＭＩＳＦＥＴの第１ゲート電極および第１ゲート絶縁膜を形成し、前記第１領域において、前記化合物膜、前記第１金属膜、前記高誘電率層、前記酸素欠損調整層および前記酸化シリコン層をパターニングしてｐチャネル型ＭＩＳＦＥＴの第２ゲート電極および第２ゲート絶縁膜を形成する工程、
を含み、
前記酸素欠損調整層は、２Ａ族元素、３Ａ族元素、３Ｂ族元素、４Ａ族元素または５Ａ族元素を含む酸化物である。
（ａ）半導体基板の主面に酸化シリコン層を形成する工程、
（ｂ）前記酸化シリコン層上に酸素欠損調整層を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記主面上に前記酸化シリコン層より相対的に誘電率の大きい高誘電率層を形成する工程、
（ｄ）前記半導体基板の前記主面上の第１領域および第２領域において、前記高誘電率層上に水素に対する還元触媒効果を有する第１金属膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第１金属膜上に第２金属膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板に対して熱処理を施す工程、
（ｇ）前記第１領域の前記第１金属膜上および前記第２領域の前記第２金属膜上に、シリコンおよび金属の化合物膜を形成する工程、
（ｈ）前記第２領域において、前記化合物膜、前記第２金属膜、前記第１金属膜、前記高誘電率層および前記酸化シリコン層をパターニングしてｎチャネル型ＭＩＳＦＥＴの第１ゲート電極および第１ゲート絶縁膜を形成し、前記第１領域において、前記化合物膜、前記第１金属膜、前記高誘電率層、前記酸素欠損調整層および前記酸化シリコン層をパターニングしてｐチャネル型ＭＩＳＦＥＴの第２ゲート電極および第２ゲート絶縁膜を形成する工程、
を含み、
前記酸素欠損調整層は、２Ａ族元素、３Ａ族元素、３Ｂ族元素、４Ａ族元素または５Ａ族元素を含む酸化物である。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
高誘電率膜をゲート絶縁膜として用いた相補型ＭＩＳＦＥＴのしきい値電圧を容易に制御できる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置は、たとえば相補型ＭＩＳＦＥＴを有するものである。このような本実施の形態１の半導体装置について、その製造工程と併せて図１〜図１７を用いて説明する。
本実施の形態１の半導体装置は、たとえば相補型ＭＩＳＦＥＴを有するものである。このような本実施の形態１の半導体装置について、その製造工程と併せて図１〜図１７を用いて説明する。
まず、図１に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板と記す）１を用意する。図１に示す基板１の断面では、ｎチャネル型ＭＩＳＦＥＴが形成される領域（第２領域）ＡＮＭと、ｐチャネル型ＭＩＳＦＥＴが形成される領域（第１領域）ＡＰＭとが示されている。
次いで、基板１の主面の素子分離領域に素子分離溝２を形成する。素子分離溝２を形成するには、たとえば基板１の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜などの絶縁膜を堆積した後、溝の外部の不要な酸化シリコン膜を化学的機械研磨（Chemical Mechanical Polishing;ＣＭＰ）法で研磨、除去することによって、溝の内部に酸化シリコン膜を残す。
続いて、領域ＡＰＭにおける基板１の主面にｎ型の不純物（たとえばＰ（リン））をイオン注入し、領域ＡＮＭにおける基板１の主面にｐ型の不純物（たとえばＢ（ホウ素））をイオン注入する。次いで、基板１を熱処理してこれら不純物を基板１中に拡散させることにより、領域ＡＰＭにおける基板１の主面にｎ型ウエル３を形成し、領域ＡＮＭにおける基板１の主面にｐ型ウエル４を形成する。
続いて、たとえばフッ酸系の洗浄液を用いて基板１（ｎ型ウエル３およびｐ型ウエル４）の主面をウェット洗浄した後、熱酸化によりｎ型ウエル３およびｐ型ウエル４のそれぞれの表面に清浄な酸化シリコン膜５を形成する。
次に、図２に示すように、ＡＬＤ（Atomic Layer Deposition）法を用い、基板１の主面上に膜厚０．５ｎｍ程度のＡｌ２Ｏ３膜を成膜して酸素欠損調整層６を形成する。この酸素欠損調整層６としては、Ａｌ２Ｏ３膜以外に、２Ａ族元素の酸化物（たとえばＭｇＯ、ＣａＯ、ＳｒＯおよびＢａＯ）、３Ａ族元素の酸化物（たとえばＹ２Ｏ３）、３Ｂ族元素の酸化物、４Ａ族元素の酸化物（たとえばＨｆＯ２）、および５Ａ族元素の酸化物（Ｌａ２Ｏ３）等の単層膜、積層膜または合金膜としてもよい。酸素欠損調整層６は、後の工程で領域ＡＰＭにのみ残されるものであり、製造するｐチャネル型ＭＩＳＦＥＴの特性に合わせて酸素欠損調整層６の材料は適宜選択することができる。
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜７をマスクとしてｎ型ウエル３上（領域ＡＰＭ）以外の酸素欠損調整層６をエッチングして除去する。
次に、図３に示すように、たとえばＡＬＤ法によって基板１の主面上にＨｆＯ２膜を成膜して、相補型ＭＩＳＦＥＴのゲート絶縁膜となる高誘電率膜（高誘電率層）８を形成する。続いて、基板１に対して、たとえば約８５０℃のＰＤＡ（Post Deposition Anneal）処理を施す。
次に、図４に示すように、フォトリソグラフィ技術にてパターニングされたフォトレジスト膜９によって領域ＡＮＭ以外の領域を覆った後、たとえば基板１の主面上に膜厚２０ｎｍ程度の窒化タンタル膜（第２金属膜）１０を堆積する。図示は省略するが、この後、フォトレジスト膜９を除去することで領域ＡＮＭ以外の領域の窒化タンタル膜１０を除去することができる（いわゆるリフトオフ法）。
次に、フォトレジスト膜９を除去することで領域ＡＮＭ以外の領域の窒化タンタル膜１０を除去した後、図５に示すように、フォトリソグラフィ技術にてパターニングされたフォトレジスト膜１１によって領域ＡＮＭ以外の領域を覆った後、たとえば基板１の主面上に水素に対する還元触媒効果を有する導電性膜（第１金属膜）１２として膜厚２０ｎｍ程度のＰｔ（白金）膜を成膜する。本実施の形態１においては、この水素に対する還元触媒効果を有する導電性膜１２としてはＰｔ膜を例示するが、Ｒｅ（レニウム）膜、あるいはＰｔ膜とＲｅ膜との積層膜としてもよい。
次に、図６に示すように、リフトオフ法により、フォトレジスト膜１１を除去することで領域ＡＰＭ以外の領域の導電性膜１２を除去する。
続いて、約３％のＨ２（水素）を含む雰囲気中にて基板１に対して約４５０℃の熱処理を施す。それにより、後の工程で完成するｐチャネル型ＭＩＳＦＥＴの実効仕事関数を制御することができる。この原理について、以下に詳述する。
前述したように、導電性膜１２は水素に対する還元触媒効果を有しており、図７に示すように、上記の約３％のＨ２を含む雰囲気中での熱処理により、ＨｆＯ２膜からなる高誘電率膜８を組成するＯ（酸素）を還元しＨ２Ｏ（水）を生成する。この還元により、高誘電率膜８はＯが欠損した組成となるが、下層のＡｌ２Ｏ３膜からなる酸素欠損調整層６からＯを取り込み、そのＯの欠損を補う。そのため、酸素欠損調整層６はＯが欠損した組成となり、酸素欠損調整層６と酸化シリコン膜５との間にダイポール（２ｅ−， Ｖｏ２＋）が形成される。
ここで、図８は、上記水素に対する還元を行う熱処理時の温度と後の工程で完成するｐチャネル型ＭＩＳＦＥＴの実効仕事関数φｍ，ｅｆｆ（ｅＶ）との関係を示しており、酸素欠損調整層６として図２を用いて説明したＡｌ２Ｏ３を用いた場合と、ＨｆＯ２を用いた場合と、Ｙ２Ｏ３を用いた場合とが示されている。図８中では、実際に測定した熱処理時の温度の範囲として４００℃〜６００℃が示されているが、これは導電性膜１２の水素に対する還元触媒効果が得られる上限および下限だからである。また、図９および図１０は、上記水素に対する還元を行う熱処理時の温度と、後の工程で完成するｐチャネル型ＭＩＳＦＥＴのフラットバンド電圧（しきい値電圧）ＶＦＢ（Ｖ）の変化量（ΔＶＦＢ（Ｖ））との関係（４００℃時を基準）を示したものである。図９中では、酸素欠損調整層６として図２を用いて説明したＡｌ２Ｏ３を用いた場合と、ＳｉＯ２（酸化シリコン）を用いた場合と、ＨｆＯ２を用いた場合と、Ａｌ２Ｏ３およびＨｆＯ２の積層膜（Ａｌ２Ｏ３が上層となる場合および下層となる場合の２通り）を用いた場合とが示されている。図１０中では、酸素欠損調整層６として図２を用いて説明したＡｌ２Ｏ３を用いた場合と、ＳｉＯ２（酸化シリコン）を用いた場合と、Ｙ２Ｏ３を用いた場合と、Ａｌ２Ｏ３およびＹ２Ｏ３の積層膜（Ａｌ２Ｏ３が上層となる場合および下層となる場合の２通り）を用いた場合とが示されている。なお、図９は、高誘電率膜８形成後のＰＤＡ処理温度（図２を用いた前述の説明を参照）が８５０℃の場合を示し、図１０は、高誘電率膜８形成後のＰＤＡ処理温度（図２を用いた前述の説明を参照）が６５０℃の場合を示している。また、図１１は、酸素欠損調整層６と酸化シリコン膜５との間にてダイポール（２ｅ−， Ｖｏ２＋）が形成されたことによるｐチャネル型ＭＩＳＦＥＴの仕事関数φｍ（ｅＶ）の変化をエネルギー帯を用いて示したものであり、実効仕事関数φｍ，ｅｆｆ（ｅＶ）についても示している。なお、図１１中にて、ＶＬ、ＥｖおよびＥｃは、それぞれ真空順位、伝導帯および価電子帯を示している。また、図１２は、酸素欠損調整層６と酸化シリコン膜５との間にてダイポール（２ｅ−， Ｖｏ２＋）が形成されたことによるｐチャネル型ＭＩＳＦＥＴのゲート電圧とゲート電極−基板１（ｎ型ウエル３）間の容量値との関係を示したものであり、ダイポール（２ｅ−， Ｖｏ２＋）が形成されている場合のグラフと、ダイポール（２ｅ−， Ｖｏ２＋）が形成されていない場合のグラフとが示されている。
これら図８〜図１２に示すように、水素に対する還元触媒効果を有する導電性膜１２の形成後のＨ２（水素）を含む雰囲気中での熱処理により、酸化シリコン膜５と接する酸素欠損調整層６の酸素欠損（Ｖｏ）に起因する上記ダイポール（２ｅ−， Ｖｏ２＋）が形成され、ｐチャネル型ＭＩＳＦＥＴの実効仕事関数φｍ，ｅｆｆ（ｅＶ）が下がり、フラットバンド電圧（しきい値電圧）も下がる。また、図８〜図１０に示すように、酸素欠損調整層６として用いた主な材料について、導電性膜１２の形成後のＨ２（水素）を含む雰囲気中での熱処理の温度の変化に対する、ｐチャネル型ＭＩＳＦＥＴのフラットバンド電圧（しきい値電圧）の変化の大きさを比較すると、Ａｌ２Ｏ３＞ＨｆＯ２＞Ｙ２Ｏ３となる。単結晶シリコンからなる基板１の主面上に形成されたｐチャネル型ＭＩＳＦＥＴが相補型ＭＩＳＦＥＴを形成する場合には、たとえば実効仕事関数は４．９５ｅＶ〜５．１５ｅＶ程度となり、図８より、酸素欠損調整層６としてはＡｌ２Ｏ３またはＨｆＯ２を用いることが好ましいことがわかる。すなわち、ゲート絶縁膜としてＨｆＯ２膜のような高誘電率膜８を用いた場合に、酸素欠損調整層６の材料と導電性膜１２の形成後のＨ２（水素）を含む雰囲気中での熱処理の温度とを適宜選択することにより、ｐチャネル型ＭＩＳＦＥＴのフラットバンド電圧（しきい値電圧）を広範囲で精度よく制御できるようになり、所望のｐチャネル型ＭＩＳＦＥＴのフラットバンド電圧（しきい値電圧）を得ることが可能となる。
次に、図１３に示すように、基板１上に非晶質シリコン膜を堆積した後、その非晶質シリコン膜に熱処理を施すことによって多結晶シリコン膜１３を形成する。ここでは、非晶質シリコン膜の堆積を省略して、たとえばＣＶＤ法で多結晶シリコン膜を堆積してもよい。前述の導電性膜１２の形成後のＨ２（水素）を含む雰囲気中での熱処理は、この多結晶シリコン膜１３の形成直後に行ってもよい。
次に、図１４に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして多結晶シリコン膜１３、導電性膜１２、窒化タンタル膜１０、高誘電率膜８、酸素欠損調整層６および酸化シリコン膜５をエッチングする。それにより、領域ＡＮＭにおいては、窒化タンタル膜１０および多結晶シリコン膜１３からなるゲート電極１６Ａと、酸化シリコン膜５および高誘電率膜８からなるゲート絶縁膜（第２ゲート絶縁膜）１７Ａとを形成し、領域ＡＰＭにおいては、導電性膜１２および多結晶シリコン膜１３からなるゲート電極１６Ｂと、酸化シリコン膜５、酸素欠損調整層６および高誘電率膜８からなるゲート絶縁膜（第１ゲート絶縁膜）１７Ｂとを形成することができる。
次に、図１５に示すように、たとえばｎ型ウエル３にｐ型の不純物としてＢをイオン注入することによって比較的低濃度のｐ−型半導体領域１８を形成し、ｐ型ウエル４にｎ型の不純物としてＰまたはＡｓをイオン注入することによって比較的低濃度のｎ−型半導体領域１９を形成する。ｐ−型半導体領域１８およびｎ−型半導体領域１９は、ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのソース、ドレインをＬＤＤ（Lightly Doped Drain）構造にするために形成するものである。
続いて、ゲート電極１６Ａ、１６Ｂの側壁に絶縁膜からなるサイドウォールスペーサ２０を形成する。サイドウォールスペーサ２０を形成するには、たとえば基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングする。
次に、ｎ型ウエル３にｐ型の不純物としてＢをイオン注入することによって比較的高濃度のｐ＋型半導体領域２１を形成し、ｐ型ウエル４にｎ型の不純物としてＰまたはＡｓをイオン注入することによって比較的高濃度のｎ＋型半導体領域２２を形成する。ｐ＋型半導体領域２１およびｎ＋型半導体領域２２は、それぞれｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する。ここまでの工程により、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎを形成することができる。導入した不純物を活性化させるための約１０００℃以上の熱処理工程は、ｐ−型半導体領域１８およびｎ−型半導体領域１９とｐ＋型半導体領域２１およびｎ＋型半導体領域２２との各々作製工程で行っても、一括して最後に行ってもこれら半導体領域が作製できればよい。
次に、図１６に示すように、たとえばＣＶＤ法により、埋め込み酸化シリコン膜を前述のトランジスタ素子構造の全面に堆積した後に、ＣＭＰ技術によって平坦化して、多結晶シリコン膜１３の上面を出す。この段階で、前述のＨ２（水素）を含む雰囲気中での熱処理を行ってもよい。
続いて、多結晶シリコン膜１３上に、たとえばＮｉ（ニッケル）膜を堆積して金属膜を形成する。この金属膜としては、Ｎｉ膜以外にＴｉ（チタン）膜、Ｗ（タングステン）膜、Ｔａ（タンタル）膜、ニッケル（Ｎｉ）膜、Ｐｔ（白金）膜またはＲｕ（ルテニウム）膜等を用いてもよい。次いで、基板１に４００℃程度の熱処理を１０分間程度施すことによって金属膜と多結晶シリコン膜１３とを反応させ、金属シリサイド膜（化合物膜）１５を形成する。その後、未反応の金属膜は、ウエットエッチング等により除去する。
上記のように形成された本実施の形態１のｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎは、ゲート絶縁膜１７Ａ、１７Ｂに酸化シリコン膜より誘電率の高い高誘電率膜８を含むことから、酸化シリコン膜を用いた場合に比べて膜厚を薄くすることなくゲート絶縁膜１７Ａ、１７Ｂの静電容量を保つことができる。それにより、ゲート絶縁膜１７Ａ、１７Ｂにおけるトンネル電流の発生を抑制できるので、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎの消費電力を低く抑えることが可能となる。
次に、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎを覆う絶縁膜として、たとえばＣＶＤ法で酸化シリコン膜２３を堆積し、続いて化学的機械研磨法で酸化シリコン膜２３の表面を平坦化する。
次に、フォトレジスト膜をマスクにして上記酸化シリコン膜２３をドライエッチングすることにより、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｐ＋型半導体領域２１およびｎ＋型半導体領域２２）の上部にコンタクトホール２４を形成する。続いて、コンタクトホール２４の内部にプラグ２５を形成する。プラグ２５を形成するには、たとえばコンタクトホール２４の内部を含む酸化シリコン膜２３上にスパッタリング法でＴｉ膜およびＴｉＮ（窒化チタン）膜を堆積し、続いてＣＶＤ法でＴｉＮ膜および金属膜としてＷ膜を堆積した後、コンタクトホール２４の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。
次いで、酸化シリコン膜２３およびプラグ２５上に配線２６を形成し、本実施の形態１の半導体装置を製造する。配線２６を形成するには、たとえば酸化シリコン膜２３上にＴｉ膜、Ａｌ（アルミニウム）合金膜およびＴｉＮ膜をスパッタリング法により順次堆積し、続いてフォトレジスト膜をマスクとしたドライエッチングによりそのＴｉ膜、Ａｌ合金膜およびＴｉＮ膜をパターニングする。
なお、プラグ２５および配線２６を形成した工程を繰り返してさらに多層に配線を形成してもよい。
（実施の形態２）
本実施の形態２の半導体装置も前記実施の形態１の半導体装置と同様に相補型ＭＩＳＦＥＴを有するものである。以下、本実施の形態２の半導体装置について、その製造工程と併せて図１７〜図２１を用いて説明する。
本実施の形態２の半導体装置も前記実施の形態１の半導体装置と同様に相補型ＭＩＳＦＥＴを有するものである。以下、本実施の形態２の半導体装置について、その製造工程と併せて図１７〜図２１を用いて説明する。
本実施の形態２の半導体装置の製造工程は、前記実施の形態１にて説明した酸素欠損調整層６を形成する工程（図２参照）までは前記実施の形態１と同様である。その後、図１７に示すように、前記実施の形態１で説明した高誘電率膜８（図３も参照）と同様の高誘電率膜８を基板１の主面上に形成する。
次に、図１８に示すように、前記実施の形態１で説明した水素に対する還元触媒効果を有する導電性膜１２（図５も参照）と同様の導電性膜１２を基板１の主面上に形成する。
次いで、図１９に示すように、フォトリソグラフィ技術にてパターニングされたフォトレジスト膜（図示は省略）によって領域ＡＮＭ以外の領域を覆った後、導電性膜１２上に膜厚２０ｎｍ程度の窒化タンタル膜１０を堆積する。続いて、リフトオフ法により領域ＡＮＭ以外の領域の窒化タンタル膜１０を除去する。すなわち、前記フォトレジスト膜を除去することで領域ＡＮＭ以外の領域の窒化タンタル膜１０を除去するものである。
続いて、約３％のＨ２（水素）を含む雰囲気中にて基板１に対して約４５０℃の熱処理を施す。それにより、前記実施の形態１で説明したｐチャネル型ＭＩＳＦＥＴＱｐの場合と同様の原理により、領域ＡＮＭに形成されるｎチャネル型ＭＩＳＦＥＴＱｎについても実効仕事関数を制御することができる。すなわち、導電性膜１２は水素に対する還元触媒効果を有しており、上記の約３％のＨ２を含む雰囲気中での熱処理により、高誘電率膜８を組成するＯを還元しＨ２Ｏ（水）を生成する。この還元により、高誘電率膜８はＯが欠損した組成となるが、下層の酸素欠損調整層６からＯを取り込み、そのＯの欠損を補う。そのため、酸素欠損調整層６はＯが欠損した組成となり、酸素欠損調整層６と酸化シリコン膜５との間にダイポール（２ｅ−， Ｖｏ２＋）が形成される。その結果、前記実施の形態１において図８〜図１２を用いて説明したように、ＭＩＳＦＥＴの実効仕事関数を制御できるようになり、ｎチャネル型ＭＩＳＦＥＴＱｎの場合には、実効仕事関数を小さくでき、フラットバンド電圧（しきい値電圧）も小さくすることができる。つまり、所望のｎチャネル型ＭＩＳＦＥＴＱｎのフラットバンド電圧（しきい値電圧）を得ることが可能となる。
次に、図２０に示すように、前記実施の形態１において図１３および図１４を用いて説明した工程と同様の工程により多結晶シリコン膜１３を形成した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして多結晶シリコン膜１３、導電性膜１２、窒化タンタル膜１０、高誘電率膜８、酸素欠損調整層６および酸化シリコン膜５をエッチングする。それにより、領域ＡＮＭにおいては、窒化タンタル膜１０、多結晶シリコン膜１３および導電性膜１２からなるゲート電極（第１ゲート電極）１６Ａと、酸化シリコン膜５、酸素欠損調整層６および高誘電率膜８からなるゲート絶縁膜（第１ゲート絶縁膜）１７Ａとを形成し、領域ＡＰＭにおいては、導電性膜１２および多結晶シリコン膜１３からなるゲート電極（第２ゲート電極）１６Ｂと、酸化シリコン膜５、酸素欠損調整層６および高誘電率膜８からなるゲート絶縁膜（第２ゲート絶縁膜）１７Ｂとを形成することができる。このような工程でｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎのそれぞれのゲート電極１６Ａ、１６Ｂおよびゲート絶縁膜１７Ａ、１７Ｂを形成することにより、ｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネル型ＭＩＳＦＥＴＱｎとでゲート電極およびゲート絶縁膜の材料を共通化できる（窒化タンタル膜１０を除く）。それにより、製造工程数の増加を防ぎつつ、相補型ＭＩＳＦＥＴのしきい値電圧を広範囲で精度よく制御することが可能となる。
その後、前記実施の形態１において図１５および図１６を用いて説明した工程と同様の工程を経て本実施の形態２の半導体装置を製造する（図２１参照）。
（実施の形態３）
本実施の形態３の半導体装置は、ＳＯＩ（Silicon On Insulator）基板を用いて形成された相補型ＭＩＳＦＥＴを有するものである。以下、本実施の形態３の半導体装置について、その製造工程と併せて図２２〜図２４を用いて説明する。
本実施の形態３の半導体装置は、ＳＯＩ（Silicon On Insulator）基板を用いて形成された相補型ＭＩＳＦＥＴを有するものである。以下、本実施の形態３の半導体装置について、その製造工程と併せて図２２〜図２４を用いて説明する。
図２２に示すように、本実施の形態３で用いるＳＯＩ基板は、たとえば単結晶シリコンからなるベース基板１Ａと、単結晶シリコンからなり表面に酸化シリコン膜が形成されたボンド基板とを貼り合わせて形成されたものであり、ボンド基板の表面の酸化シリコン膜がＢＯＸ（Buried Oxide）層１Ｂとなり、ボンド基板の単結晶シリコン部がＳＯＩ層１Ｃとなっている。
上記のようなＳＯＩ基板のＳＯＩ層１Ｃに対して、前記実施の形態１において図１を用いて説明した工程と同様の工程によって素子分離溝２を形成した後、たとえばＳＯＩ基板の主面にＢＯＸ層１Ｂに達するＵ溝を形成し、その溝に酸化シリコン膜を埋め込むことによってＵ溝素子分離領域２Ａを形成する。その後、領域ＡＰＭのＳＯＩ層１Ｃにｎ型ウエル３を形成し、領域ＡＮＭのＳＯＩ層１Ｃにｐ型ウエル４を形成する。これらｎ型ウエル３およびｐ型ウエル４を形成する工程は、前記実施の形態１（図１参照）と同様である。
この後、前記実施の形態１で説明した工程（図１〜図６、図１３および図１４参照）と同様の工程によってゲート電極１６Ａ、１６Ｂおよびゲート絶縁膜１７Ａ、１７Ｂを形成した時点の要部断面を図２３に示し、前記実施の形態２で説明した工程（図１７〜図２０参照）と同様の工程によってゲート電極１６Ａ、１６Ｂおよびゲート絶縁膜１７Ａ、１７Ｂを形成した時点の要部断面を図２４に示す。
ＳＯＩ基板を用いて形成された相補型ＭＩＳＦＥＴにおいては、たとえば実効仕事関数は４．４ｅＶ〜４．８ｅＶ程度となる。そのため、ｐチャネル型ＭＩＳＦＥＴのフラットバンド電圧（しきい値電圧）を制御したい場合には図２３に示す構造とし、前記実施の形態１で図８に示したグラフから、酸素欠損調整層６としてはＡｌ２Ｏ３またはＨｆＯ２を用い、導電性膜１２の形成後のＨ２（水素）を含む雰囲気中での熱処理の温度は、５００℃〜６００℃程度とすることが好ましい。一方、ｎチャネル型ＭＩＳＦＥＴのフラットバンド電圧（しきい値電圧）を制御したい場合には図２４に示す構造とし、前記実施の形態１で図８に示したグラフから、酸素欠損調整層６としてはＹ２Ｏ３を用い、導電性膜１２の形成後のＨ２（水素）を含む雰囲気中での熱処理の温度は、４００℃〜６００℃程度とすることが好ましい。
ゲート電極１６Ａ、１６Ｂおよびゲート絶縁膜１７Ａ、１７Ｂを形成した後は、前記実施の形態１において図１５および図１６を用いて説明した工程と同様の工程を経て本実施の形態３の半導体装置を製造することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体装置およびその製造方法は、相補型ＭＩＳＦＥＴを備えた半導体装置およびその製造工程に広く適用することができる。
１ 半導体基板
１Ａ ベース基板
１Ｂ ＢＯＸ層
１Ｃ ＳＯＩ層
２ 素子分離溝
２Ａ Ｕ溝素子分離領域
３ ｎ型ウエル
４ ｐ型ウエル
５ 酸化シリコン膜
６ 酸素欠損調整層
７ フォトレジスト膜
８ 高誘電率膜（高誘電率層）
９ フォトレジスト膜
１０ 窒化タンタル膜（第２金属膜）
１１ フォトレジスト膜
１２ 導電性膜（第１金属膜）
１３ 多結晶シリコン膜
１５ 金属シリサイド膜（化合物膜）
１６Ａ ゲート電極（第１ゲート電極、第２ゲート電極）
１６Ｂ ゲート電極（第１ゲート電極、第２ゲート電極）
１７Ａ ゲート絶縁膜（第１ゲート絶縁膜、第２ゲート絶縁膜）
１７Ｂ ゲート絶縁膜（第１ゲート絶縁膜、第２ゲート絶縁膜）
１８ ｐ−型半導体領域
１９ ｎ−型半導体領域
２０ サイドウォールスペーサ
２１ ｐ＋型半導体領域
２２ ｎ＋型半導体領域
２３ 酸化シリコン膜
２４ コンタクトホール
２５ プラグ
２６ 配線
ＡＮＭ 領域
ＡＰＭ 領域
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ（第２領域）
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ（第１領域）
１Ａ ベース基板
１Ｂ ＢＯＸ層
１Ｃ ＳＯＩ層
２ 素子分離溝
２Ａ Ｕ溝素子分離領域
３ ｎ型ウエル
４ ｐ型ウエル
５ 酸化シリコン膜
６ 酸素欠損調整層
７ フォトレジスト膜
８ 高誘電率膜（高誘電率層）
９ フォトレジスト膜
１０ 窒化タンタル膜（第２金属膜）
１１ フォトレジスト膜
１２ 導電性膜（第１金属膜）
１３ 多結晶シリコン膜
１５ 金属シリサイド膜（化合物膜）
１６Ａ ゲート電極（第１ゲート電極、第２ゲート電極）
１６Ｂ ゲート電極（第１ゲート電極、第２ゲート電極）
１７Ａ ゲート絶縁膜（第１ゲート絶縁膜、第２ゲート絶縁膜）
１７Ｂ ゲート絶縁膜（第１ゲート絶縁膜、第２ゲート絶縁膜）
１８ ｐ−型半導体領域
１９ ｎ−型半導体領域
２０ サイドウォールスペーサ
２１ ｐ＋型半導体領域
２２ ｎ＋型半導体領域
２３ 酸化シリコン膜
２４ コンタクトホール
２５ プラグ
２６ 配線
ＡＮＭ 領域
ＡＰＭ 領域
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ（第２領域）
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ（第１領域）
Claims (8)
- 相補型ＭＩＳＦＥＴを備えた半導体装置の製造方法であって、
（ａ）半導体基板の主面に酸化シリコン層を形成する工程、
（ｂ）前記酸化シリコン層上に酸素欠損調整層を形成する工程、
（ｃ）前記半導体基板の前記主面上の第１領域における前記酸素欠損調整層を残し、前記半導体基板の前記主面上の第２領域における前記酸素欠損調整層を除去する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板の前記主面上に前記酸化シリコン層より相対的に誘電率の大きい高誘電率層を形成する工程、
（ｅ）前記第１領域において、前記高誘電率層上に水素に対する還元触媒効果を有する第１金属膜を形成する工程、
（ｆ）前記第２領域において、前記高誘電率層上に第２金属膜を形成する工程、
（ｇ）前記（ｅ）工程後、前記半導体基板に対して熱処理を施す工程、
（ｈ）前記第１領域の前記第１金属膜上および前記第２領域の前記第２金属膜上に、シリコンおよび金属の化合物膜を形成する工程、
（ｉ）前記第１領域において、前記化合物膜、前記第１金属膜、前記高誘電率層、前記酸素欠損調整層および前記酸化シリコン層をパターニングしてｐチャネル型ＭＩＳＦＥＴの第１ゲート電極および第１ゲート絶縁膜を形成し、前記第２領域において、前記化合物膜、前記第２金属膜、前記高誘電率層および前記酸化シリコン層をパターニングしてｎチャネル型ＭＩＳＦＥＴの第２ゲート電極および第２ゲート絶縁膜を形成する工程、
を含み、
前記酸素欠損調整層は、２Ａ族元素、３Ａ族元素、３Ｂ族元素、４Ａ族元素または５Ａ族元素を含む酸化物であり、Ａｌ ２ Ｏ ３ 、ＨｆＯ ２ 、Ｙ ２ Ｏ ３ 、Ｌａ ２ Ｏ ３ 、ＭｇＯ、ＣａＯ、ＳｒＯまたはＢａＯであることを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１金属膜は、白金膜またはレニウム膜の単層膜、前記白金膜および前記レニウム膜の積層膜、または前記白金膜または前記レニウム膜から形成した合金膜であることを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程の熱処理は、４００℃〜６５０℃の雰囲気下で行うことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記半導体基板は、シリコン基板上に絶縁層を挟んでシリコン活性層が設けられたＳＯＩ基板であり、
前記酸素欠損調整層は、Ａｌ２Ｏ３またはＨｆＯ２であり、
前記（ｇ）工程の熱処理は、５００℃〜６００℃の雰囲気下で行うことを特徴とする半導体装置の製造方法。 - 相補型ＭＩＳＦＥＴを備えた半導体装置の製造方法であって、
（ａ）半導体基板の主面に酸化シリコン層を形成する工程、
（ｂ）前記酸化シリコン層上に酸素欠損調整層を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記主面上に前記酸化シリコン層より相対的に誘電率の大きい高誘電率層を形成する工程、
（ｄ）前記半導体基板の前記主面上の第１領域および第２領域において、前記高誘電率層上に水素に対する還元触媒効果を有する第１金属膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第１金属膜上に第２金属膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板に対して熱処理を施す工程、
（ｇ）前記第１領域の前記第１金属膜上および前記第２領域の前記第２金属膜上に、シリコンおよび金属の化合物膜を形成する工程、
（ｈ）前記第２領域において、前記化合物膜、前記第２金属膜、前記第１金属膜、前記高誘電率層および前記酸化シリコン層をパターニングしてｎチャネル型ＭＩＳＦＥＴの第１ゲート電極および第１ゲート絶縁膜を形成し、前記第１領域において、前記化合物膜、前記第１金属膜、前記高誘電率層、前記酸素欠損調整層および前記酸化シリコン層をパターニングしてｐチャネル型ＭＩＳＦＥＴの第２ゲート電極および第２ゲート絶縁膜を形成する工程、
を含み、
前記酸素欠損調整層は、２Ａ族元素、３Ａ族元素、３Ｂ族元素、４Ａ族元素または５Ａ族元素を含む酸化物であり、Ａｌ ２ Ｏ ３ 、ＨｆＯ ２ 、Ｙ ２ Ｏ ３ 、Ｌａ ２ Ｏ ３ 、ＭｇＯ、ＣａＯ、ＳｒＯまたはＢａＯであることを特徴とする半導体装置の製造方法。 - 請求項５記載の半導体装置の製造方法において、
前記第１金属膜は、白金膜またはレニウム膜の単層膜、前記白金膜および前記レニウム膜の積層膜、または前記白金膜または前記レニウム膜から形成した合金膜であることを特徴とする半導体装置の製造方法。 - 請求項５記載の半導体装置の製造方法において、
前記（ｆ）工程の熱処理は、４００℃〜６５０℃の雰囲気下で行うことを特徴とする半導体装置の製造方法。 - 請求項５記載の半導体装置の製造方法において、
前記半導体基板は、シリコン基板上に絶縁層を挟んでシリコン活性層が設けられたＳＯＩ基板であり、
前記酸素欠損調整層は、Ｙ２Ｏ３であり、
前記（ｆ）工程の熱処理は、４００℃〜６００℃の雰囲気下で行うことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007316545A JP5280670B2 (ja) | 2007-12-07 | 2007-12-07 | 半導体装置の製造方法 |
| US12/329,580 US8207584B2 (en) | 2007-12-07 | 2008-12-06 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007316545A JP5280670B2 (ja) | 2007-12-07 | 2007-12-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009141161A JP2009141161A (ja) | 2009-06-25 |
| JP5280670B2 true JP5280670B2 (ja) | 2013-09-04 |
Family
ID=40720730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007316545A Expired - Fee Related JP5280670B2 (ja) | 2007-12-07 | 2007-12-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8207584B2 (ja) |
| JP (1) | JP5280670B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5275056B2 (ja) * | 2009-01-21 | 2013-08-28 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| US8120117B2 (en) * | 2009-05-01 | 2012-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device with metal gate |
| JP2010278319A (ja) * | 2009-05-29 | 2010-12-09 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US8399344B2 (en) * | 2009-10-07 | 2013-03-19 | Asm International N.V. | Method for adjusting the threshold voltage of a gate stack of a PMOS device |
| JP2011176173A (ja) | 2010-02-25 | 2011-09-08 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| JP5521726B2 (ja) * | 2010-04-16 | 2014-06-18 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US9269580B2 (en) | 2011-06-27 | 2016-02-23 | Cree, Inc. | Semiconductor device with increased channel mobility and dry chemistry processes for fabrication thereof |
| CN102856377B (zh) * | 2011-06-30 | 2015-11-25 | 中国科学院微电子研究所 | n型半导体器件及其制造方法 |
| US9196718B2 (en) * | 2013-02-20 | 2015-11-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | In-situ nitridation of gate dielectric for semiconductor devices |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407435B1 (en) * | 2000-02-11 | 2002-06-18 | Sharp Laboratories Of America, Inc. | Multilayer dielectric stack and method |
| JP2002314072A (ja) * | 2001-04-19 | 2002-10-25 | Nec Corp | 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置 |
| JP2003069011A (ja) * | 2001-08-27 | 2003-03-07 | Hitachi Ltd | 半導体装置とその製造方法 |
| JP2003282875A (ja) | 2002-03-27 | 2003-10-03 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP4197607B2 (ja) * | 2002-11-06 | 2008-12-17 | 株式会社東芝 | 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法 |
| KR100502426B1 (ko) * | 2003-09-18 | 2005-07-20 | 삼성전자주식회사 | 듀얼 게이트를 갖는 반도체 소자 및 그 형성 방법 |
| TWI258811B (en) * | 2003-11-12 | 2006-07-21 | Samsung Electronics Co Ltd | Semiconductor devices having different gate dielectrics and methods for manufacturing the same |
| JP2005236020A (ja) * | 2004-02-19 | 2005-09-02 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4792716B2 (ja) * | 2004-07-06 | 2011-10-12 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2006049779A (ja) * | 2004-08-09 | 2006-02-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7361608B2 (en) * | 2004-09-30 | 2008-04-22 | Tokyo Electron Limited | Method and system for forming a feature in a high-k layer |
| JP4163169B2 (ja) * | 2004-10-29 | 2008-10-08 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| JP2007005721A (ja) * | 2005-06-27 | 2007-01-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007243009A (ja) * | 2006-03-10 | 2007-09-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2007258267A (ja) * | 2006-03-20 | 2007-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008288226A (ja) * | 2007-05-15 | 2008-11-27 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US20090008725A1 (en) * | 2007-07-03 | 2009-01-08 | International Business Machines Corporation | Method for deposition of an ultra-thin electropositive metal-containing cap layer |
| JP5196954B2 (ja) * | 2007-10-31 | 2013-05-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2011176173A (ja) * | 2010-02-25 | 2011-09-08 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
2007
- 2007-12-07 JP JP2007316545A patent/JP5280670B2/ja not_active Expired - Fee Related
-
2008
- 2008-12-06 US US12/329,580 patent/US8207584B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009141161A (ja) | 2009-06-25 |
| US20090146216A1 (en) | 2009-06-11 |
| US8207584B2 (en) | 2012-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11631755B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN109427877B (zh) | 半导体器件及其制造方法 | |
| JP5280670B2 (ja) | 半導体装置の製造方法 | |
| TWI701725B (zh) | 負電容場效電晶體及製造負電容結構的方法 | |
| TWI667790B (zh) | 半導體元件及其製造方法 | |
| JP4002868B2 (ja) | デュアルゲート構造およびデュアルゲート構造を有する集積回路の製造方法 | |
| US9577057B2 (en) | Semiconductor device contacts | |
| US10217640B2 (en) | Methods of fabricating semiconductor devices | |
| JP2009503902A (ja) | 半導体金属合金への完全変換により得られる金属ゲートｍｏｓｆｅｔ及びその製造方法 | |
| TWI482265B (zh) | 包括雙閘極結構之半導體裝置及形成此等半導體裝置之方法 | |
| JP2009141168A (ja) | 半導体装置及びその製造方法 | |
| JP5194797B2 (ja) | 半導体装置およびその製造方法 | |
| WO2010146641A1 (ja) | 半導体装置及びその製造方法 | |
| JP4220509B2 (ja) | 半導体装置の製造方法 | |
| JP4163164B2 (ja) | 半導体装置およびその製造方法 | |
| JP2006108355A (ja) | 半導体装置およびその製造方法 | |
| JP2006278376A (ja) | 半導体装置およびその製造方法 | |
| JP4011014B2 (ja) | 半導体装置およびその製造方法 | |
| JP5252627B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2011054901A (ja) | 半導体装置及びその製造方法 | |
| JP5372394B2 (ja) | 半導体装置及びその製造方法 | |
| CN113314530A (zh) | 制造半导体器件的方法和半导体器件 | |
| JP2006066757A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101207 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20101227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130411 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130430 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130523 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5280670 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |