Nothing Special   »   [go: up one dir, main page]

JP5243046B2 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

Info

Publication number
JP5243046B2
JP5243046B2 JP2007555848A JP2007555848A JP5243046B2 JP 5243046 B2 JP5243046 B2 JP 5243046B2 JP 2007555848 A JP2007555848 A JP 2007555848A JP 2007555848 A JP2007555848 A JP 2007555848A JP 5243046 B2 JP5243046 B2 JP 5243046B2
Authority
JP
Japan
Prior art keywords
insulating film
film
layer
semiconductor device
hydrogen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007555848A
Other languages
English (en)
Other versions
JPWO2007086163A1 (ja
Inventor
拓人 安松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2007555848A priority Critical patent/JP5243046B2/ja
Publication of JPWO2007086163A1 publication Critical patent/JPWO2007086163A1/ja
Application granted granted Critical
Publication of JP5243046B2 publication Critical patent/JP5243046B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、半導体装置の製造方法、及び、半導体装置に関する。より詳しくは、移動度の高い薄膜トランジスタ等の製造に好適な半導体装置の製造方法、及び、それを用いて得られる半導体装置及び表示装置に関するものである。
半導体装置は、半導体の電気特性を利用した能動素子を備える電子装置であり、オーディオ機器、通信機器、コンピュータ、家電機器等に広く利用されている。なかでも、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下「ＴＦＴ」ともいう。）は、アクティブマトリクス駆動方式の液晶表示装置等において、画素の駆動を制御するスイッチング素子やドライバ回路として一般的に用いられている。近年では、液晶表示装置の大型化及び高精細化が急速に進展していることから、ＴＦＴの高性能化が強く求められており、また製造原価の低減も求められている。
ＴＦＴの構成としては、ガラス基板上に、下地絶縁膜、シリコン層、ゲート絶縁膜及びゲート電極を積層し、シリコン層にソース電極及びドレイン電極を接続する構造等が知られている。下地絶縁膜及びゲート絶縁膜としては、シリコン窒化膜を用いたもの等が知られている（例えば、特許文献１及び２参照。）。また、近年、アクティブマトリクス駆動方式の液晶表示装置では、ＴＦＴの高性能化に好適なシリコン層の材料としてポリシリコン（多結晶シリコン）が用いられている。ポリシリコン膜は、アモルファスシリコン（非晶質シリコン）に比べて移動度に優れ、低温プロセスでの成膜も可能である。低温プロセスによれば、ガラス基板が高温で歪みが生じることを抑制することができるので、基板上に微細な構造を有するＴＦＴを設計どおりに製造することができ、ＴＦＴの高性能化を図るうえで有利である。一方で、ポリシリコン膜の移動度を充分に引き出すためには、水素化処理により結晶粒界及び結晶欠陥を不活性化するプロセスが必要となる。
これに対し、ポリシリコン膜の両面又は少なくともいずれかの片面に、水素を含む水素含有膜を成膜し、水素含有膜中の水素を遊離させてポリシリコン膜中に拡散させる技術が開示されている（例えば、特許文献３参照。）。しかしながら、この技術を用いてＴＦＴを作製する場合には、水素含有膜中の水素を遊離させるのに充分な高温にする必要があるため、低温プロセスによりＴＦＴを製造することが困難となるという点で改善の余地があった。
また、基板面の平坦化やＴＦＴの保護等を目的として、一般的にＴＦＴの上層には層間絶縁膜が配置される。層間絶縁膜の形成方法としては、プラズマ化学的気相成長（ＣＶＤ）法のほか、ポリシラザンを含む液体材料を用いて液相法により形成する方法が開示されている（例えば、特許文献４及び５参照。）。
特開平５−２７５７０１号公報 特開平１１−１６３３５３号公報 特開２００１−９３８５３号公報 特開２００５−２０３５４２号公報 特開２００５−９３７００号公報
本発明は、上記現状に鑑みてなされたものであり、低温かつ簡便なプロセスで高性能な半導体装置を製造することができる半導体装置の製造方法、及び、それを用いて得られる半導体装置及び表示装置を提供することを目的とするものである。
本発明者は、ポリシリコン層の水素化処理を低温プロセスで行い、高性能な半導体装置を製造する方法について種々検討したところ、ポリシリコン膜の両側に配置される絶縁膜に着目した。そして、これらの絶縁膜に水素遮断層を設け、水素がポリシリコン層の周囲から拡散することを抑制したうえでポリシリコン層の水素化処理を行うことにより、ポリシリコン層の水素化アニールを低温で短時間に行った場合であっても充分にポリシリコン層の結晶粒界及び結晶欠陥を不活性化することができ、高い移動度を得ることができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、第１絶縁膜、半導体層及び第２絶縁膜をこの順に基板上に有する半導体装置の製造方法であって、上記製造方法は、水素遮断層を含む第１絶縁膜を形成する工程と、第１絶縁膜の水素遮断層が配置された領域上に半導体層を形成する工程と、半導体層中に水素を含有させる工程と、少なくとも半導体層が配置された領域に水素遮断層を含む第２絶縁膜を形成する工程と、半導体層の水素化アニールを行う工程とを含む半導体装置の製造方法である。
以下、本発明を詳述する。
本発明の半導体装置の製造方法は、第１絶縁膜形成工程、半導体層形成工程、水素注入工程、第２絶縁膜形成工程及び水素化アニール工程を含むものである。本発明の半導体装置の製造方法は、これらの工程を有するものである限り、その他の工程により特に限定されるものではない。
上記第１絶縁膜形成工程は、水素遮断層を含む第１絶縁膜を形成する工程である。第１絶縁膜の構成としては、水素遮断層が含まれていれば特に限定されず、１層からなるものであってもよく、複数の層が積層されたものであってもよい。水素遮断層は、第１絶縁膜の一部の領域のみに含まれていてもよく、第１絶縁膜の全ての領域に含まれていてもよいが、第１絶縁膜形成工程を簡略化する観点からは、第１絶縁膜の全ての領域に含まれていることが好ましい。第１絶縁膜の水素遮断層としては、水素透過性が低いものであれば特に限定されず、Ｔａ、Ｔｉ、Ｍｏ、Ｗ等又はそれらの合金からなる金属膜、窒化シリコン膜等が挙げられ、なかでも窒化シリコン膜が好適である。窒化シリコン（ＳｉＮｘ）としては特に限定されないが、四窒化三ケイ素（Ｓｉ３Ｎ４）等が特に好適に用いられる。なお、シリコンオキシナイトライド（ＳｉＮＯ）もまた、水素透過性が低いことから、ＳｉＮｘの代替材料として好適に用いることができる。また、第１絶縁膜の水素遮断層は、半導体層との間隔が２００ｎｍ未満であることが好ましい。半導体層との間隔が２００ｎｍ以上であると、半導体層の近傍に水素を保持することができず、低温で充分な水素化処理を行うことができないおそれがある。半導体層との間隔のより好ましい上限は、１００ｎｍであり、更に好ましい上限は、５０ｎｍである。第１絶縁膜の形成方法としては、化学的気相成長（ＣＶＤ）法等が好適である。
上記半導体層形成工程は、第１絶縁膜の水素遮断層が配置された領域上に半導体層を形成する工程である。半導体層としては、廉価性及び量産性の観点から、シリコン層が好ましく、なかでも、水素化処理により高移動度を実現する観点から、低温ポリシリコン（多結晶シリコン）層、連続粒界結晶シリコン（ＣＧＳ）層が特に好ましい。半導体層の形成方法としては特に限定されず、例えば、ＣＶＤ法等によりアモルファスシリコン（非晶質シリコン）膜を形成し、次にアモルファスシリコン膜をレーザーアニール法等により溶融再結晶化させてポリシリコン膜を形成し、次に得られたポリシリコン膜（半導体膜）をフォトリソグラフィ法等によりパターニングする方法が挙げられる。
なお、本発明においては、半導体層は、少なくとも一部が第１絶縁膜の水素遮断層が配置された領域上に形成されればよいが、本発明の作用効果の観点からは、半導体層の全体が、第１絶縁膜の水素遮断層が配置された領域上に形成されることが好ましい。
上記水素注入工程は、半導体層中に水素を含有させる工程である。上記半導体層形成工程で半導体膜を形成した後には、通常、フォトリソグラフィ法等によるパターニング（半導体層の完成）、不純物の注入、第２絶縁膜形成前の洗浄等が続けて行われるが、上記水素注入工程は、半導体膜の形成後かつ第２絶縁膜の形成前、又は、第２絶縁膜の形成中に行われれば、どの段階で実施されてもよい。本発明においては、例えば、ＣＶＤ法により第２絶縁膜のＳｉＯ２膜を形成した後、水素注入工程を行い、その後第２絶縁膜の水素含有層であるＳｉＮｘ膜を形成するという一連のプロセスを同一チャンバーで連続して行ってもよい。水素を含有させる方法としては特に限定されず、水素ガス雰囲気に曝す水素暴露処理、水素プラズマ雰囲気に曝す水素プラズマ処理等が好適に用いられる。
上記第２絶縁膜形成工程は、少なくとも半導体層が配置された領域に水素遮断層を含む第２絶縁膜を形成する工程である。第２絶縁膜の構成としては、水素遮断層が含まれていれば特に限定されず、１層からなるものであってもよく、複数の層が積層されたものであってもよい。水素遮断層は、第２絶縁膜の半導体層が配置された領域に含まれている限り、第２絶縁膜の一部の領域のみに含まれていてもよく、第２絶縁膜の全ての領域に含まれていてもよいが、第２絶縁膜形成工程を簡略化する観点からは、第２絶縁膜の全ての領域に含まれていることが好ましい。第２絶縁膜の水素遮断層としては、水素透過性が低いものであれば特に限定されないが、窒化シリコン膜が好適である。また、第２絶縁膜の水素遮断層は、水分遮断層としても機能することが好ましい。第２絶縁膜中に水分遮断層が存在することで、層間絶縁膜等の第２絶縁膜の上層から水分が侵入することを防止することができ、半導体装置の信頼性の低下を防止することができる。水分遮断層としては、透湿性が低いものであれば特に限定されず、例えば窒化シリコンからなるもの等が挙げられる。更に、第２絶縁膜の水素遮断層は、半導体層との間隔が２００ｎｍ未満であることが好ましい。半導体層との間隔が２００ｎｍ以上であると、半導体層の近傍に水素を保持することができず、低温で充分な水素化処理を行うことができないおそれがある。半導体層との間隔のより好ましい上限は、１００ｎｍであり、更に好ましい上限は、５０ｎｍである。第２絶縁膜の形成方法としては、ＣＶＤ法等が好適である。
上記水素化アニール工程は、半導体層の水素化アニールを行う工程である。水素化アニール工程は、半導体層の水素化アニールのみを目的として行われるものでなくてもよい。上記水素化アニールの方法としては特に限定されず、高温雰囲気の炉で加熱する方法、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法等を用いることができる。上記半導体層の水素化アニールは、４００℃以下で行われることが好ましい。本発明においては、水素遮断層間に閉じ込めた水素を用いて水素化アニールを行うので、水素含有層から水素を放出させる方法に比べ、水素量の制御性が良く、また、低温での水素化アニールを行うことができる。４００℃以下であれば、ガラス基板の歪みを抑制することができ、半導体装置の微細化に有利である。また、ゲート電極として安価なＡｌやＡｌ合金等の低融点金属を使用することが可能となる。半導体層の水素化アニールのより好ましい温度の上限は、３５０℃であり、好ましい下限は、１５０℃である。
本発明により製造される半導体装置は、第１絶縁膜、半導体層及び第２絶縁膜をこの順に基板上に有するものであれば特に限定されず、例えば、第２絶縁膜上にゲート電極を有する形態（以下、トップゲート構造ともいう）、第１絶縁膜下にゲート電極を有する形態（以下、ボトムゲート構造ともいう）、第１絶縁膜下及び第２絶縁膜上にそれぞれゲート電極を有する形態（以下、デュアルゲート構造ともいう）が好適に用いられる。なお、本発明の半導体装置の製造方法は、４００℃以下の低温プロセスであることが好ましい。この場合、ゲート電極及び基板の材料として、熱変形温度が４００℃以下の安価な材料を採用することができる。したがって、上記ゲート電極は、安価性を考慮すると、熱変形温度が４００℃以下であることが好ましく、例えば、Ａｌ（融点：６６０．３７℃）、Ａｌ合金等が挙げられる。ゲート電極の熱変形温度のより好ましい上限は、３５０℃である。上記基板としては、絶縁性を有する基板（絶縁基板）が好ましく、例えばガラス基板、プラスチック基板が挙げられる。なかでも、上記基板は、安価性を考慮すると、熱変形温度が４００℃以下であることが好ましく、例えばプラスチック基板が好適に用いられる。基板の熱変形温度のより好ましい上限は、３５０℃である。本発明によれば、４００℃以下の低温プロセスにより、水素化アニール工程等の半導体装置の製造工程を行うことが可能である。したがって、ゲート電極や基板に熱変形温度が４００℃以下のものを使用することができ、このような場合に本発明の製造方法が特に好適である。なお、本明細書において、熱変形温度とは、加熱された物質が軟化し、変形し始める温度であり、一般的に融点よりも低い温度である。
本発明において、上記半導体層の好ましい形態としては、水素遮断層により取り囲まれている形態が挙げられる。水素遮断層により半導体層の上下面及び側面を取り囲むことにより、水素遮断層に囲まれた領域内に水素が保持されるので、半導体層の水素化処理の効果を大きく向上させることができる。なお、半導体層を取り囲む水素遮断層としては、第１絶縁膜及び第２絶縁膜中の水素遮断層のほか、他の水素遮断層が用いられてもよく、例えば、第２絶縁膜上にゲート電極及び層間絶縁膜がこの順に設けられる形態では、層間絶縁膜中の水素遮断層が用いられてもよい。
また本発明において、上記半導体層は、窒化シリコン膜が上下に配置され、該上下に配置されたそれぞれの窒化シリコン膜は、電極が配置された領域以外の膜厚が２０ｎｍ以上であることが好ましい。半導体層の上下にそれぞれ配置された窒化シリコン膜の電極が配置された領域以外の膜厚が２０ｎｍ未満であると、水素の遮断効果が著しく低下し、半導体層の水素化アニールを低温かつ短時間では充分に行うことができないおそれがある。但し、電極が配置された領域においては、電極が窒化シリコン膜の代わりに水素遮断層として機能することができるので、窒化シリコン膜の膜厚が２０ｎｍ未満であってもよい。
半導体層の上下に膜厚２０ｎｍ以上の窒化シリコン膜がそれぞれ配置された形態としては、第１絶縁膜及び第２絶縁膜の窒化シリコン膜の膜厚が２０ｎｍ以上である形態のほか、例えば、第２絶縁膜上に島状のゲート電極及び層間絶縁膜がこの順に設けられる場合には、第１絶縁膜の窒化シリコン膜の膜厚が２０ｎｍ以上であり、第２絶縁膜の窒化シリコン膜の膜厚と層間絶縁膜の窒化シリコン膜の膜厚との和（合計膜厚）が２０ｎｍ以上である形態であってもよい。
なお、窒化シリコン膜は、ゲート電極のパターニングの際のエッチング等により、水素化アニール工程の時点において成膜時よりも薄くなる場合があることから、成膜後の膜厚減少を考慮して窒化シリコン膜の膜厚を設定する必要がある。例えば、窒化シリコン膜と酸化シリコン膜とからなるゲート絶縁膜を形成した場合、ゲート電極のパターニングの際のエッチングにより、ゲート電極下の窒化シリコン膜の膜厚は減少しないが、ゲート電極下以外の窒化シリコン膜の膜厚は小さくなる。このような後工程における膜厚減少が生じる場合には、水素化アニール工程の時点における窒化シリコン膜の合計膜厚を２０ｎｍ以上とするために、成膜時の膜厚を厚くする、ゲート電極上に窒化シリコン膜を形成する等の手段を用いることができる。
本発明により製造される半導体装置は、通常、基板面の平坦化、及び、第２絶縁膜等の保護を目的として、更に第２絶縁膜上に層間絶縁膜を有する。なお、第２絶縁膜上にゲート電極が存在する場合、層間絶縁膜は、ゲート電極を覆うことが好ましい。層間絶縁膜の形成方法としては特に限定されず、プラズマＣＶＤ法、液相法等が挙げられる。本発明においては、第２絶縁膜中の水素遮断層が窒化シリコン層等の水分遮断層として機能するものである場合には、液相法を用いて層間絶縁膜を形成する方法が好適に用いられる。すなわち、本発明により製造される半導体装置は、更に第２絶縁膜上に層間絶縁膜を有するものであり、本発明の半導体装置の製造方法は、液状材料を用いて層間絶縁膜を形成する工程を含むことが好ましい。これにより、製造プロセスや製造装置の簡略化や、原材料の原価低減を図り、製造原価を低減することが可能となる。なお、液状材料とは、溶液等の液体からなるものであってもよく、液体成分に固体成分が分散されたものであってもよい。
本発明はまた、上記半導体装置の製造方法により製造された半導体装置（以下、第１の半導体装置ともいう）でもある。このような本発明の第１の半導体装置は、半導体層の両側に水素遮断層が配置されているので、低温プロセスにおいても効果的に水素化処理を行って製造することができるものであり、高性能化を図ることができる。
本発明はまた、第１絶縁膜、半導体層及び第２絶縁膜をこの順に基板上に有する半導体装置であって、上記第１絶縁膜及び第２絶縁膜は、少なくとも半導体層が配置された領域に水素遮断層を含み、上記水素遮断層は、半導体層との間隔が２００ｎｍ未満である半導体装置（以下、第２の半導体装置ともいう）でもある。このような本発明の第２の半導体装置は、水素遮断層と半導体層との間隔が２００ｎｍ未満であり、半導体層の近傍に水素を保持した状態で水素化処理を行うことができる構造を有していることから、低温プロセスで製造することができ、高性能化を図ることができる。水素遮断層と半導体層との間隔のより好ましい上限は、１００ｎｍであり、更に好ましい上限は、５０ｎｍである。
本発明はまた、第１絶縁膜、半導体層及び第２絶縁膜をこの順に基板上に有する半導体装置であって、上記第１絶縁膜及び第２絶縁膜は、水素遮断層を含み、上記半導体層は、水素遮断層により取り囲まれている半導体装置（以下、第３の半導体装置ともいう）でもある。このような本発明の第３の半導体装置は、水素遮断層により半導体層を取り囲んでいるので、半導体層の近傍に水素を保持した状態で水素化処理を行うことができる。したがって、本発明の第３の半導体装置は、低温かつ短時間のプロセスでの製造が可能であり、高性能化を図ることができる。なお、半導体層を取り囲む水素遮断層としては、第１絶縁膜及び第２絶縁膜中の水素遮断層のほか、他の水素遮断層が用いられてもよく、例えば、第２絶縁膜上にゲート電極及び層間絶縁膜がこの順に設けられる形態では、層間絶縁膜中の水素遮断層が用いられてもよい。
また、本発明は、第２の半導体装置と第３の半導体装置とを組み合わせた形態であることがより好ましい。
上記第２又は第３の半導体装置の好ましい形態としては、第１の半導体装置の好ましい形態と同様である。以下、上記第２又は第３の半導体装置の好ましい形態を列挙するが、その詳細については、本発明の半導体装置の製造方法に関する説明と重複することから、省略する。
上記第２又は第３の半導体装置の形態としては、第２絶縁膜上にゲート電極を有する形態、第１絶縁膜下にゲート電極を有する形態、第１絶縁膜下及び第２絶縁膜上にそれぞれゲート電極を有する形態等が好適に用いられる。上記第２又は第３の半導体装置において、上記基板は、熱変形温度が４００℃以下であることが好ましい。上記ゲート電極は、熱変形温度が４００℃以下であることが好ましい。上記第１絶縁膜及び第２絶縁膜の水素遮断層は、窒化シリコン膜からなることが好ましい。上記半導体層は、窒化シリコン膜が上下に配置され、該上下に配置されたそれぞれの窒化シリコン膜は、電極が配置された領域以外の膜厚が２０ｎｍ以上であることが好ましい。上記第２絶縁膜の水素遮断層は、水分遮断層としても機能することが好ましい。また、上記第２又は第３の半導体装置は、更に第２絶縁膜上に液状材料を用いて形成された層間絶縁膜を有することが好ましい。
本発明は更に、上記半導体装置を備える表示装置でもある。本発明の表示装置によれば、表示装置の高性能化が可能となる。本発明の表示装置としては、液晶表示装置、有機エレクトロルミネセンス表示装置等が挙げられ、画素回路部のＴＦＴと周辺回路部のＴＦＴとを同一の基板上に設けるシステムオングラス方式の表示装置に好適である。
本発明の半導体装置の製造方法によれば、半導体層の両側に配置される絶縁膜に水素遮断層を設け、水素が半導体層の周囲から拡散することを抑制したうえで半導体層の水素化処理を行うので、低温、短時間かつ簡便なプロセスで半導体層の水素化処理を行うことができ、高い移動度を有する高性能な半導体装置を製造することができる。
以下に実施形態を掲げ、本発明を更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
（実施形態１）
図１−１（ａ）〜（ｅ）及び１−２（ｆ）〜（ｇ）は、実施形態１に係る半導体装置（ＴＦＴ）の製造工程を示す断面模式図である。
本実施形態においては、まず、図１−１（ａ）に示すように、ガラス基板１０上に、膜厚５０ｎｍの窒化シリコン（ＳｉＮｘ）膜１１ａ、膜厚１００ｎｍの酸化シリコン（ＳｉＯ２）膜１１ｂ、及び、膜厚５０ｎｍのアモルファスシリコン（ａ−Ｓｉ）膜１２を順に形成する。ＳｉＮｘ膜１１ａ、ＳｉＯ２膜１１ｂ及びａ−Ｓｉ膜１２の形成方法としては、プラズマ化学的気相成長（ＣＶＤ）法、常圧ＣＶＤ法、低圧ＣＶＤ法、リモートプラズマＣＶＤ法等が好適であり、ＳｉＮｘ膜１１ａ、ＳｉＯ２膜１１ｂ及びａ−Ｓｉ膜１２は連続成膜することが好ましい。ＳｉＮｘ膜１１ａを形成するための原料ガスとしては、モノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）との混合ガス等を用いることができる。ＳｉＯ２膜１１ｂを形成する原料ガスとしては特に限定されないが、ケイ酸エチル（ＴＥＯＳ；ｔｅｔｒａ ｅｔｈｏｘｙ ｓｉｌａｎｅ）が好ましい。ＳｉＮｘ膜１１ａは、水素遮断層としての機能のほか、ガラス基板１０からのイオン等の不純物の拡散を防止する機能を有する。ＳｉＯ２膜１１ｂは、緩衝膜としての機能を有する。ＳｉＮｘ膜１１ａとＳｉＯ２膜１１ｂとにより下地絶縁膜１１が構成される。なお、下地絶縁膜は、一般にベースコート層又はアンダーコート層とも呼ばれる。
次に、図１−１（ｂ）に示すように、ａ−Ｓｉ膜１２にレーザ光１を照射して溶融再結晶化させることにより、ポリシリコン（ｐ−Ｓｉ）膜とする。なお、この結晶化には、固相成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ；ＳＰＣ）法や、ＳＰＣ法とレーザ光照射とを組み合わせた方法を用いてもよい。
次に、図１−１（ｃ）に示すように、ｐ−Ｓｉ膜を各ＴＦＴのサイズにパターニングすることにより、ｐ−Ｓｉ層１３を形成する。ｐ−Ｓｉ層１３の形状は、島状であることが好ましく、例えば、直方体形状、四角錐台形状等の角錐台形状、逆角錐台形状、円錐台形状、楕円錐台形状が挙げられる。続いて、不純物及び有機膜を除去するため、紫外線（ＵＶ）洗浄、オゾン（Ｏ３）洗浄、フッ化水素酸（ＨＦ）洗浄、水洗浄又はアルカリ洗浄等を行う。そして、ｐ−Ｓｉ層１３を形成した面を水素プラズマ又は水素ガス２で暴露する。
次に、図１−１（ｄ）に示すように、膜厚２５ｎｍのＳｉＯ２膜１４ａ、及び、膜厚４０ｎｍのＳｉＮｘ膜１４ｂを形成する。ＳｉＯ２膜１４ａ及びＳｉＮｘ膜１４ｂの形成方法としては、膜厚制御及び段差被覆性等の観点から、プラズマ化学的気相成長（ＣＶＤ）法、常圧ＣＶＤ法、低圧ＣＶＤ法、リモートプラズマＣＶＤ法等が好適であり、ＳｉＯ２膜１４ａ及びＳｉＮｘ膜１４ｂは連続成膜することが好ましい。ＳｉＮｘ層１４ｂは、水素遮断層を構成し、ＳｉＯ２膜１４ａとＳｉＮｘ膜１４ｂとによりゲート絶縁膜１４が構成される。これにより、本実施形態では、ｐ−Ｓｉ層１３は、水素遮断層であるＳｉＮｘ膜１１ａ及びＳｉＮｘ膜１４ｂにより挟み込まれ、ｐ−Ｓｉ層１３周辺に水素が閉じ込められることになる。
本実施形態では、ゲート絶縁膜１４が誘電率の高いＳｉＮｘ膜１４ｂを有することにより、実効酸化膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）を低減することができ、ＴＦＴの高性能化を図ることができる。また、ゲート絶縁膜１４は、最上層が窒化シリコン（ＳｉＮｘ）膜からなる積層構造を有することが好ましい。これにより、ホウ素（Ｂ）、ナトリウム（Ｎａ）、リン（Ｐ）、重金属等の不純物をＳｉＮｘ膜の界面に捕捉することができ、不純物がゲート絶縁膜１４中に拡散することを抑制することができるので、ＴＦＴの高性能化を図ることができる。また、ゲート絶縁膜１４は、最下層が酸化シリコン（ＳｉＯ２）膜からなる積層構造を有することが好ましい。ＳｉＯ２膜は、シリコン等からなる半導体層との界面特性に優れることから、ＴＦＴの高性能化を図ることができる。なかでも、ゲート絶縁膜１４は、本実施形態のように、半導体層上に酸化シリコン膜及び窒化シリコン膜がこの順に積層された構造を有することが特に好ましい。また、ゲート絶縁膜１４としては、半導体層上に酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜がこの順に積層された構造を有するものも好適に用いられる。
なお、ゲート絶縁膜１４を構成する材料としては特に限定されず、例えば、ＳｉＯ２膜１４ａの代わりに、ＳｉＯ２よりも誘電率が低い材料である、ＳｉＯＦ、ＳｉＯＣ等、ＳｉＯ２よりも誘電率が高い材料である、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）等の酸化タンタル、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）等を用いてもよい。
次に、スパッタ法又はＣＶＤ法等を用いて、金属膜を堆積させた後、フォトリソグラフィ法等でパターニングすることにより、図１−１（ｅ）に示すように、ゲート電極１５を形成する。ＳｉＮｘ層１４ｂは高いプラズマ耐性を有することから、ゲート絶縁膜１４がＳｉＮｘ層１４ｂを最上層として有することにより、ゲート絶縁膜１４にプラズマ損傷を与えることなく、ゲート電極１５をプラズマエッチング（プラズマアッシング）等のドライエッチングで形成することができる。これにより、ゲート絶縁膜１４の信頼性を確保しつつ、ゲート電極１５ひいてはＴＦＴの微細化を図ることができる。ゲート電極１５は、ゲート絶縁膜１４の内部におけるフォノン振動を抑える観点から、金属を含んで構成されることが好ましく、ゲート電極１５の材料としては、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属又はそれらの合金を用いることができ、それらを積層したものであってもよい。
続いて、ゲート電極１５のパターニングに利用したフォトレジスト層を残した状態で、ｐ−Ｓｉ層１３に不純物３を注入する。不純物３としては、ＮチャネルＴＦＴを形成する場合には、リンイオン（Ｐ＋）を注入し、ＰチャネルＴＦＴを形成する場合には、ホウ素イオン（Ｂ＋）を注入する。
次に、ｐ−Ｓｉ層１３の水素化とｐ−Ｓｉ層１３に注入した不純物３の活性化とを兼ねて、アニールを行う。これにより、ｐ−Ｓｉを水素化し、ダングリングボンド（未結合手）をターミネート（終端化）させることができる。アニールの方法としては、基板全体を４００℃以下（例えば３００〜３５０℃）、１０分以下の条件で加熱する方法が好適である。なお、ＳｉＮｘ層１４ｂは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ；昇温脱離法）の水素脱離スペクトルの測定結果から、ＳｉＮｘ層１４ｂの形成温度以上になると、水素を脱離させるおそれがあるが、本実施形態では、ｐ−Ｓｉ層１３の周辺に水素が存在するため、ＳｉＮｘ層１４ｂの形成温度よりも低い４００℃以下で数分間アニールすれば、充分に水素化を行うことが可能である。
次に、不純物及び有機膜を除去するため、ＵＶ洗浄、Ｏ３洗浄、ＨＦ洗浄、水洗浄又はアルカリ洗浄等を行った後、ポリシラザンを含む液状材料を用いた液相法により、図１−２（ｆ）に示すように、ポリシラザン焼成膜からなる層間絶縁膜１６を形成する。ポリシラザン焼成膜は膜内に水分を多量に含むが、ゲート絶縁膜１４中にＳｉＮｘ層１４ｂが存在することから、半導体装置の信頼性を確保することができる。なお、液相法を用いて層間絶縁膜１６を形成する場合には、液状材料の塗布後に加熱処理を必然的に行うことになるので、上述のｐ−Ｓｉ層１３のアニールを省略し、それと同様の条件で液状材料の塗布後の加熱処理を行ってもよい。また、層間絶縁膜１６は、液相法を用いずに、プラズマＣＶＤ法等によりＳＩＮｘ膜、ＳｉＯ２膜等を形成するものであってもよい。
次に、コンタクトエッチングを行う。具体的には、まず、ＳｉＮｘ膜１４ｂまで達するドライエッチングをした後、ｐ−Ｓｉ層１３まで達するウェットエッチングをすることにより、コンタクトホール１７を形成する。この場合、ＳｉＮｘ膜１４ｂは高いプラズマ耐性を有することから、ＳｉＯ２膜１４ａ等がドライエッチングによるダメージを受けることを抑制することができる。
最後に、ソース電極１８を形成することにより、図１−２（ｇ）に示すように、ＴＦＴが完成する。本実施形態によれば、４００℃以下で数分間アニールすれば、充分に水素化を行うことが可能であることから、低温プロセスで高性能なＴＦＴを製造することが可能である。
なお、本実施形態では、図１−２（ｇ）に示すように、トップゲート構造のＴＦＴの製造工程を示したが、工程順等を若干変更することにより、図２に示すようなデュアルゲート構造のＴＦＴ、及び、図３に示すようなボトムゲート構造のＴＦＴを製造することも可能である。
（実施形態２）
本実施形態においては、第１絶縁膜及び第２絶縁膜の水素遮断層により半導体層が取り囲まれている形態のＴＦＴについて説明する。なお、実施形態１と重複する内容については一部説明を省略する。
図４−１（ａ）〜（ｅ）及び４−２（ｆ）〜（ｈ）は、実施形態２に係る半導体装置（ＴＦＴ）の製造工程を示す断面模式図である。
本実施形態においては、まず、図４−１（ａ）に示すように、ガラス基板４０上に、膜厚５０ｎｍの窒化シリコン（ＳｉＮｘ）膜４１ａ、膜厚１００ｎｍの酸化シリコン（ＳｉＯ２）膜４１ｂ、及び、膜厚５０ｎｍのアモルファスシリコン（ａ−Ｓｉ）膜４２を順に形成する。ＳｉＮｘ膜４１ａは、水素遮断層としての機能のほか、ガラス基板４０からのイオン等の不純物の拡散を防止する機能を有する。ＳｉＯ２膜４１ｂは、緩衝膜としての機能を有する。ＳｉＮｘ膜４１ａとＳｉＯ２膜４１ｂとにより下地絶縁膜４１が構成される。
次に、図４−１（ｂ）に示すように、ａ−Ｓｉ膜４２にレーザ光１を照射して溶融再結晶化させることにより、ポリシリコン（ｐ−Ｓｉ）膜とする。
次に、図４−１（ｃ）に示すように、ｐ−Ｓｉ膜を各ＴＦＴのサイズにパターニングすることにより、ｐ−Ｓｉ層４３を形成する。続いて、不純物及び有機膜を除去するため、紫外線（ＵＶ）洗浄、オゾン（Ｏ３）洗浄、フッ化水素酸（ＨＦ）洗浄、水洗浄又はアルカリ洗浄等を行う。そして、ｐ−Ｓｉ層４３を形成した面を水素プラズマ又は水素ガス２で暴露する。
次に、図４−１（ｄ）に示すように、膜厚２０ｎｍのＳｉＯ２膜４４ａ、及び、膜厚４０ｎｍのＳｉＮｘ膜４４ｂを形成する。ＳｉＮｘ膜４４ｂは、水素遮断層を構成し、ＳｉＯ２膜４４ａとＳｉＮｘ膜４４ｂとによりゲート絶縁膜４４が構成される。
本実施形態では、ゲート絶縁膜４４が誘電率の高いＳｉＮｘ膜４４ｂを有することにより、実効酸化膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）を低減することができ、ＴＦＴの高性能化を図ることができる。また、ゲート絶縁膜４４は、最上層が窒化シリコン（ＳｉＮｘ）膜からなる積層構造を有することが好ましい。これにより、ホウ素（Ｂ）、ナトリウム（Ｎａ）、リン（Ｐ）、重金属等の不純物をＳｉＮｘ膜の界面に捕捉することができ、不純物がゲート絶縁膜４４中に拡散することを抑制することができるので、ＴＦＴの高性能化を図ることができる。また、ゲート絶縁膜４４は、最下層が酸化シリコン（ＳｉＯ２）膜からなる積層構造を有することが好ましい。ＳｉＯ２膜は、シリコン等からなる半導体層との界面特性に優れることから、ＴＦＴの高性能化を図ることができる。なかでも、ゲート絶縁膜４４は、本実施形態のように、半導体層上に酸化シリコン膜及び窒化シリコン膜がこの順に積層された構造を有することが特に好ましい。
次に、図４−１（ｅ）に示すように、ドライエッチングを用いるフォトリソグラフィ法等でパターニングすることにより、ｐ−Ｓｉ層４３近傍以外のＳｉＯ２膜４１ｂ、ＳｉＯ２膜４４ａ及びＳｉＮｘ膜４４ｂを除去する。
次に、スパッタ法又はＣＶＤ法等を用いて、金属膜を堆積させた後、フォトリソグラフィ法等でパターニングすることにより、図４−２（ｆ）に示すように、ゲート電極４５を形成する。ＳｉＮｘ層４４ｂは高いプラズマ耐性を有することから、ゲート絶縁膜４４がＳｉＮｘ層４４ｂを最上層として有することにより、ゲート絶縁膜４４にプラズマ損傷を与えることなく、ゲート電極４５をプラズマエッチング（プラズマアッシング）等のドライエッチングで形成することができる。これにより、ゲート絶縁膜４４の信頼性を確保しつつ、ゲート電極４５ひいてはＴＦＴの微細化を図ることができる。
続いて、ゲート電極４５のパターニングに利用したフォトレジスト層を残した状態で、ｐ−Ｓｉ層４３に不純物３を注入する。不純物３としては、ＮチャネルＴＦＴを形成する場合には、リンイオン（Ｐ＋）を注入し、ＰチャネルＴＦＴを形成する場合には、ホウ素イオン（Ｂ＋）を注入する。
次に、図４−２（ｇ）に示すように、ｐ−Ｓｉ層４３近傍以外のガラス基板４０、ｐ−Ｓｉ層４３近傍のＳｉＮｘ層４４ｂ、及び、ＳｉＮｘ層４４ｂ上のゲート電極４５を覆うように、膜厚５０ｎｍのＳｉＮｘ膜４９を形成する。ＳｉＮｘ膜４９は、水素遮断層としての機能を有する。これにより、本実施形態では、ｐ−Ｓｉ層４３は、水素遮断層である３つのＳｉＮｘ膜４１ａ、４４ｂ及び４９により取り囲まれ、ｐ−Ｓｉ層４３周辺に水素が閉じ込められることになる。
次に、ｐ−Ｓｉ層４３の水素化とｐ−Ｓｉ層４３に注入した不純物３の活性化とを兼ねて、アニールを行う。これにより、ｐ−Ｓｉを水素化し、ダングリングボンド（未結合手）をターミネート（終端化）させることができる。アニールの方法としては、基板全体を４００℃以下（例えば３００〜３５０℃）、１０分以下の条件で加熱する方法が好適である。なお、ＳｉＮｘ層４４ｂ及び４９は、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ；昇温脱離法）の水素脱離スペクトルの測定結果から、ＳｉＮｘ層４４ｂ及び４９の形成温度以上になると、水素を脱離させるおそれがあるが、本実施形態では、ｐ−Ｓｉ層４３の周辺に水素が存在するため、ＳｉＮｘ層４４ｂ及び４９の形成温度よりも低い４００℃以下で数分間アニールすれば、充分に水素化を行うことが可能である。
次に、不純物及び有機膜を除去するため、ＵＶ洗浄、Ｏ３洗浄、ＨＦ洗浄、水洗浄又はアルカリ洗浄等を行った後、ポリシラザンを含む液状材料を用いた液相法により、図４−２（ｈ）に示すように、ポリシラザン焼成膜からなる層間絶縁膜４６を形成する。ポリシラザン焼成膜は膜内に水分を多量に含むが、ゲート絶縁膜４４中にＳｉＮｘ層４４ｂが存在することから、半導体装置の信頼性を確保することができる。
次に、コンタクトエッチングを行う。具体的には、まず、ＳｉＮｘ膜４４ｂまで達するドライエッチングをした後、ｐ−Ｓｉ層４３まで達するウェットエッチングをすることにより、コンタクトホール４７を形成する。この場合、ＳｉＮｘ膜４４ｂは高いプラズマ耐性を有することから、ＳｉＯ２膜４４ａ等がドライエッチングによるダメージを受けることを抑制することができる。
最後に、ソース電極４８を形成することにより、ＴＦＴが完成する。本実施形態によれば、４００℃以下で数分間アニールすれば、充分に水素化を行うことが可能であることから、低温プロセスで高性能なＴＦＴを製造することが可能である。
（ＳｉＮｘ膜による水素の閉じ込め効果確認試験）
ＳｉＮｘ膜による水素の閉じ込め効果を確認するため、図５（ａ）〜（ｃ）に示す３種の構造のＮｃｈ型ＴＦＴを作製し、ＳｉＮｘ膜の配置を変更したときのＴＦＴの移動度の変化を調べた。図５（ａ）に示すＴＦＴは、ｐ−Ｓｉ層５３の下層側にのみＳｉＮｘ膜５１ａを配置した構造を有し、図５（ｂ）に示すＴＦＴは、ｐ−Ｓｉ層６３の上層側にのみＳｉＮｘ膜６４ｂを配置した構造を有し、図５（ｃ）に示すＴＦＴは、ｐ−Ｓｉ層７３の下層側及び上層側の両方にそれぞれＳｉＮｘ膜７１ａ、７４ｂを配置した構造を有する。
ＴＦＴの作製条件としては、水素化温度を３５０℃とし、プラズマＣＶＤ法によるゲート絶縁膜の形成温度を４００℃としたこと以外は、実施形態１に示した条件に基づき作製した。
移動度を測定した結果、図５（ａ）に示すＴＦＴでは移動度が７５ｃｍ２／Ｖｓ、図５（ｂ）に示すＴＦＴでは移動度が１００ｃｍ２／Ｖｓ、図５（ｃ）に示すＴＦＴでは移動度が１７５ｃｍ２／Ｖｓとなった。このようにｐ−Ｓｉ層の下層側及び上層側の両方に水素遮断層であるＳｉＮｘ膜を配置することで、Ｎｃｈ型ＴＦＴの移動度を向上することができることを確認した。
また、図５（ｃ）に示すＴＦＴにおいて、ＳｉＯ２膜７４ａの膜厚を５０ｎｍとし、ｐ−Ｓｉ層７３と上層側のＳｉＮｘ膜（膜厚４０ｎｍ）７４ｂとの間隔を５０ｎｍに固定し、ｐ−Ｓｉ層７３と下層側のＳｉＮｘ膜７１ｂとの間隔（ＳｉＯ２膜７１ｂの膜厚）を５０ｎｍ、１００ｎｍ、２００ｎｍに変更したときのＮｃｈ型ＴＦＴの移動度の変化について調べた。その結果、ｐ−Ｓｉ層と下層側のＳｉＮｘ膜との間隔が５０ｎｍ又は１００ｎｍのときに比べ、２００ｎｍのときには、Ｎｃｈ型ＴＦＴの移動度が低下することを確認した。
なお、本願は、２００６年１月２５日に出願された日本国特許出願２００６−０１６７８２号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
本願明細書における「以上」、「以下」は、当該数値を含むものである。すなわち、「以上」とは、不少（当該数値及び当該数値以上）を意味するものである。
（ａ）〜（ｅ）は、実施形態１に係るＴＦＴの製造工程の前半を示す断面模式図である。 （ｆ）〜（ｇ）は、実施形態１に係るＴＦＴの製造工程の後半を示す断面模式図である。 本発明に係るデュアルゲート構造を有するＴＦＴを示す断面模式図である。 本発明に係るボトムゲート構造を有するＴＦＴを示す断面模式図である。 （ａ）〜（ｅ）は、実施形態２に係るＴＦＴの製造工程の前半を示す断面模式図である。 （ｆ）〜（ｈ）は、実施形態２に係るＴＦＴの製造工程の後半を示す断面模式図である。 ＳｉＮｘ膜による水素閉じ込め効果確認試験にて作製したＮｃｈ型ＴＦＴを示す断面模式図であり、（ａ）は、ｐ−Ｓｉ層の下層側にのみＳｉＮｘ膜を配置した形態を示し、（ｂ）は、ｐ−Ｓｉ層の上層側にのみＳｉＮｘ膜を配置した形態を示し、（ｃ）は、ｐ−Ｓｉ層の下層側及び上層側の両方にＳｉＮｘ膜を配置した形態を示している。
符号の説明
１：レーザ光
２：水素プラズマ又は水素ガス
３：不純物
１０、４０：ガラス基板
１１、４１、５１、６１、７１：下地絶縁膜
１１ａ、２１ａ、３１ａ、４１ａ、５１ａ、７１ａ：ＳｉＮｘ膜
１１ｂ、２１ｂ、３１ｂ、４１ｂ、５１ｂ、７１ｂ：ＳｉＯ２膜
１２、４２：アモルファスシリコン膜
１３、２３、３３、４３、５３、６３、７３：ポリシリコン層
１４、２１、２４、３１、４１、４４、５４、６４、７４：ゲート絶縁膜
１４ａ、２４ａ、３４ａ、４４ａ、６４ａ、７４ａ：ＳｉＯ２膜
１４ｂ、２４ｂ、３４ｂ、４４ｂ、４９、６４ｂ、７４ｂ：ＳｉＮｘ膜
１５、２５ａ、２５ｂ、３５、４５、５５、６５、７５：ゲート電極
１６、２６、３４、３６、４６、５６、６６、７６：層間絶縁膜
１７、４７：コンタクトホール
１８、４８：ソース電極

Claims (12)

  1. 第１絶縁膜、半導体層及び第２絶縁膜をこの順に基板上に有する半導体装置の製造方法であって、
    水素遮断層を含む第１絶縁膜を形成する工程と、
    第１絶縁膜の水素遮断層が配置された領域上に半導体層を形成する工程と、
    半導体層を水素プラズマ又は水素ガスで暴露し、半導体層中に水素を含有させる工程と、
    少なくとも半導体層が配置された領域に水素遮断層を含む第２絶縁膜を形成する工程と、
    半導体層に不純物を注入する工程と、
    水素遮断層により上下面及び側面を取り囲んだ半導体層の水素化アニールと半導体層に注入した不純物の活性化とを兼ねて、基板全体で３５０℃以下、１０分以下の条件で加熱する工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記半導体装置は、第２絶縁膜上にゲート電極を有することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記半導体装置は、第１絶縁膜下にゲート電極を有することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記半導体装置は、第１絶縁膜下及び第２絶縁膜上にそれぞれゲート電極を有することを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記半導体装置は、更に、前記ゲート電極上に、水素遮断層を含む層間絶縁膜を有することを特徴とする請求項２記載の半導体装置の製造方法。
  6. 前記基板は、熱変形温度が４００℃以下であることを特徴とする請求項１〜５のいずれかに記載の半導体装置の製造方法。
  7. 前記ゲート電極は、熱変形温度が４００℃以下であることを特徴とする請求項２〜４のいずれかに記載の半導体装置の製造方法。
  8. 前記第１絶縁膜及び第２絶縁膜の水素遮断層は、半導体層との間隔が２００ｎｍ未満であることを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。
  9. 前記第１絶縁膜及び第２絶縁膜の水素遮断層は、窒化シリコン膜からなることを特徴とする請求項１〜８のいずれかに記載の半導体装置の製造方法。
  10. 前記半導体層は、窒化シリコン膜が上下に配置され、
    該上下に配置されたそれぞれの窒化シリコン膜は、電極が配置された領域以外の膜厚が２０ｎｍ以上である
    ことを特徴とする請求項１〜９のいずれかに記載の半導体装置の製造方法。
  11. 前記第２絶縁膜の水素遮断層は、水分遮断層としても機能することを特徴とする請求項１〜１０のいずれかに記載の半導体装置の製造方法。
  12. 前記半導体装置は、更に第２絶縁膜上に層間絶縁膜を有するものであり、
    該製造方法は、液状材料を用いて層間絶縁膜を形成する工程を含む
    ことを特徴とする請求項１１記載の半導体装置の製造方法。
JP2007555848A 2006-01-25 2006-09-06 半導体装置の製造方法、及び、半導体装置 Active JP5243046B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007555848A JP5243046B2 (ja) 2006-01-25 2006-09-06 半導体装置の製造方法、及び、半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006016782 2006-01-25
JP2006016782 2006-01-25
PCT/JP2006/317633 WO2007086163A1 (ja) 2006-01-25 2006-09-06 半導体装置の製造方法、及び、半導体装置
JP2007555848A JP5243046B2 (ja) 2006-01-25 2006-09-06 半導体装置の製造方法、及び、半導体装置

Publications (2)

Publication Number Publication Date
JPWO2007086163A1 JPWO2007086163A1 (ja) 2009-06-18
JP5243046B2 true JP5243046B2 (ja) 2013-07-24

Family

ID=38308972

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007555848A Active JP5243046B2 (ja) 2006-01-25 2006-09-06 半導体装置の製造方法、及び、半導体装置

Country Status (4)

Country Link
US (1) US7781775B2 (ja)
JP (1) JP5243046B2 (ja)
CN (1) CN101346810B (ja)
WO (1) WO2007086163A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5103006B2 (ja) * 2006-11-16 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8047442B2 (en) * 2007-12-03 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9276121B2 (en) 2012-04-12 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5636392B2 (ja) 2012-05-24 2014-12-03 株式会社東芝 表示装置
CN103985638A (zh) * 2014-05-27 2014-08-13 京东方科技集团股份有限公司 一种低温多晶硅薄膜晶体管及其制备方法和显示器件
CN105261592A (zh) * 2015-10-30 2016-01-20 深圳市华星光电技术有限公司 一种降低表面粗糙度的低温多晶硅的制备方法及一种低温多晶硅
WO2019087784A1 (ja) * 2017-10-31 2019-05-09 株式会社アルバック 薄膜トランジスタ及びその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03185736A (ja) * 1989-12-14 1991-08-13 Canon Inc 半導体装置の製造方法
JPH0555582A (ja) * 1991-08-26 1993-03-05 Semiconductor Energy Lab Co Ltd 薄膜状半導体素子およびその作製方法
JPH09148582A (ja) * 1995-11-21 1997-06-06 Sony Corp 半導体装置およびその製造方法ならびに半導体装置を用いた液晶駆動装置
JP2002026331A (ja) * 2000-07-06 2002-01-25 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002208707A (ja) * 2001-01-10 2002-07-26 Seiko Epson Corp 薄膜トランジスタの製造方法
JP2004111618A (ja) * 2002-09-18 2004-04-08 Seiko Epson Corp 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3128939B2 (ja) 1992-03-27 2001-01-29 ソニー株式会社 薄膜トランジスタ
JPH0677484A (ja) 1992-08-27 1994-03-18 Sharp Corp 薄膜トランジスタ及びその製造方法
US5897346A (en) * 1994-02-28 1999-04-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing a thin film transistor
US6867432B1 (en) * 1994-06-09 2005-03-15 Semiconductor Energy Lab Semiconductor device having SiOxNy gate insulating film
JPH11163353A (ja) 1997-11-25 1999-06-18 Toshiba Corp ポリシリコン薄膜トランジスタ及びそれを用いたアクティブマトリクス型液晶表示装置
US6573195B1 (en) * 1999-01-26 2003-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device by performing a heat-treatment in a hydrogen atmosphere
JP2001093853A (ja) 1999-09-20 2001-04-06 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4382375B2 (ja) 2003-03-13 2009-12-09 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタの製造方法
JP2005093700A (ja) 2003-09-17 2005-04-07 Seiko Epson Corp 薄膜トランジスタの製造方法、薄膜トランジスタ、並びに電子機器の製造方法
JP4337554B2 (ja) 2004-01-15 2009-09-30 セイコーエプソン株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03185736A (ja) * 1989-12-14 1991-08-13 Canon Inc 半導体装置の製造方法
JPH0555582A (ja) * 1991-08-26 1993-03-05 Semiconductor Energy Lab Co Ltd 薄膜状半導体素子およびその作製方法
JPH09148582A (ja) * 1995-11-21 1997-06-06 Sony Corp 半導体装置およびその製造方法ならびに半導体装置を用いた液晶駆動装置
JP2002026331A (ja) * 2000-07-06 2002-01-25 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002208707A (ja) * 2001-01-10 2002-07-26 Seiko Epson Corp 薄膜トランジスタの製造方法
JP2004111618A (ja) * 2002-09-18 2004-04-08 Seiko Epson Corp 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器

Also Published As

Publication number Publication date
CN101346810A (zh) 2009-01-14
CN101346810B (zh) 2012-04-18
US7781775B2 (en) 2010-08-24
WO2007086163A1 (ja) 2007-08-02
US20090283773A1 (en) 2009-11-19
JPWO2007086163A1 (ja) 2009-06-18

Similar Documents

Publication Publication Date Title
JP5154951B2 (ja) 半導体装置及び表示装置
JP4420032B2 (ja) 薄膜半導体装置の製造方法
JP5243046B2 (ja) 半導体装置の製造方法、及び、半導体装置
US7476901B2 (en) Poly-silicon thin film transistor array substrate and method for fabricating the same
US20060049461A1 (en) Thin-film transistor with vertical channel region
JP2004119406A (ja) 半導体装置の作製方法並びに熱処理方法
JP2009124159A (ja) 薄膜トランジスタ
JPWO2007032128A1 (ja) 薄膜トランジスタ
US20050048706A1 (en) Method of manufacturing semiconductor device
KR100729054B1 (ko) 박막 트랜지스터 및 그 제조 방법
JP4082459B2 (ja) 表示装置の製造方法
JP2006229185A (ja) 薄膜トランジスタ基板、その製造方法、半導体装置及び液晶表示装置
JP2004063845A (ja) 薄膜トランジスタの製造方法、平面表示装置の製造方法、薄膜トランジスタ及び平面表示装置
JPWO2007052393A1 (ja) 半導体装置及びその製造方法
JP2002313718A (ja) 薄膜トランジスタの製造方法
JP2010262965A (ja) トランジスターの製造方法
JP5117711B2 (ja) 表示装置とその製造方法
JP3972991B2 (ja) 薄膜集積回路の作製方法
JP2009021276A (ja) 薄膜トランジスタ、表示装置、及び薄膜トランジスタの製造方法
JP2001156295A (ja) 半導体装置の作製方法
JP2009283554A (ja) 半導体装置およびその製造方法
JP2008270637A (ja) 薄膜トランジスタの製造方法及び薄膜トランジスタ
JP2007157986A (ja) トランジスタを備えた装置
CN100485872C (zh) 非晶半导体膜和半导体器件的制造方法
JP3691505B2 (ja) 薄膜集積回路の作製方法及びアクティブマトリクス型液晶表示装置の作製方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111109

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130404

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160412

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5243046

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150