JP5136043B2 - 論理回路および記録媒体 - Google Patents

Description

この発明は、入出力端子間の論理パスに当該論理パスを伝搬する遅延故障を検出するテストポイントを接続した論理回路と、上述のような論理回路に関する設計データを記録した記録媒体に関する。

従来より、論理回路の製造工程では、高品質な製品を提供するために品質テストが実施される。たとえば、複数の論理回路によって構成された半導体集積回路の場合、遅延故障を検出する遅延テストを実施する。図１１−１は、従来の論理回路の構成例を示す説明図である。また、図１１−２は、論理回路の構成例を示す回路図である。

図１１−１のように、論理回路９００は、入力端子（入力ＦＦ：フリップフロップ）と出力端子（出力ＦＦ）との間に複数の論理ゲートを含んだ回路（論理９０１〜論理９０３）を配置した構成である。また、各回路（論理９０１〜論理９０３）は、入力端子から出力端子へ信号を伝搬する論理パス９１０によって接続されている。この論理パス９１０を介して入力端子→論理９０１→論理９０２→論理９０３→出力端子の順序で信号の伝搬をおこなっている。また、上述したように、論理回路９００内の回路（たとえば、論理９０１）は、図１１−２のような、論理ゲートの組み合わせによって構成されている。

上述のような論理回路９００で遅延テストを実施する一般的な手法としては、所定のパターンの信号を入力する手法がある。この手法の場合、入力端子への信号遷移入力と、論理回路９００を伝搬して出力端子で観測される信号伝搬出力とを監視することにより、回路（論理９０１〜論理９０３）で発生した遅延故障を検出する。このとき、いずれの回路にて遅延故障が発生しているかに応じて、入力端子に入力する信号のパターンの設定を調整する。すなわち、発生した遅延故障に関する信号を出力端子まで伝搬するようなパターンの信号を入力してテストをおこなう。

たとえば、論理９０１において遅延故障が発生した場合、遅延故障に関する信号は、論理９０１から論理９０２を接続する論理パス９１０（論理９０１〜論理９０２間）へ出力される。出力された遅延故障に関する信号は、論理パス９１０（論理９０１〜論理９０２間）を経由して、後段に配置されている論理９０２、論理９０３と順番に伝搬される。遅延故障に関する信号とは、入力端子から入力された信号が論理９０１の故障により所定の時間遅延した故障欠陥状態の信号である。

遅延テストでは、この遅延故障に関する信号が出力端子に伝搬されるような設定がなされる。具体的には、論理９０１から後段の論理パス９１０を伝搬して論理９０２に入力した際に、論理９０２において遅延故障に関する信号か変化せず、そのままの信号が透過するように、入力端子から入力する信号のパターンを考慮する。さらに、論理９０２を透過した遅延故障に関する信号は、論理９０２から論理９０３を接続する論理パス９１０（論理９０２〜論理９０３間）を伝搬し、論理９０３に入力される。この論理９０３においても、入力された遅延故障に関する信号が変化せず、そのままの透過させるため、入力端子に入力する信号は、論理９０２と、論理９０３との双方の影響を考慮したパターンでなければならない。さらに、遅延テストを実施する場合には、各論理回路（論理９０１〜論理９０３）で遅延故障が発生した場合をそれぞれ考慮したパターンの信号が順次入力される。

また、近年では論理回路９００の論理パス９１０の任意の箇所にテストポイントを接続する手法も広く利用されている（たとえば、下記非特許文献１参照。）。このテストポイントは、機能に応じて可制御性テストポイントと、可観測性テストポイントとに大別される。図１２−１は、従来の可制御性テストポイントを示す回路図である。また、図１２−２は、従来の可観測性テストポイントを示す回路図である。

図１２−１は、図１１−２に例示した論理９０１に可制御性のテストポイント１１００を接続した構成をあらわしている。このテストポイント１１００は、論理９０１における遅延故障に関する信号を擬似的に生成し、生成した遅延故障に関する信号を論理９０１から論理９０２（図１１−１参照）を接続する論理パス９１０に伝搬させることができる。すなわち、テストポイント１１００を制御することにより、論理９０２〜論理９０３の遅延テストを容易に実施することができる。

また、図１２−２は、図１１−２に例示した論理９０１に可観測性のテストポイント１２００を接続した構成をあらわしている。このテストポイント１２００は、論理９０１によって遅延故障が発生した場合に、論理９０１〜論理９０２間の論理パス９１０から遅延故障に関する信号を検出する。また、論理９０１の前段に他の論理回路が配置されている場合であれば、論理９０１が信号を透過するようなパターンが入力されれば、前段の論理回路の遅延故障に関する信号を検出することもできる。

Ｐａｕｌ Ｈ．Ｂａｒｄｅｌｌ、Ｗｉｌｌｉａｍ Ｈ．ＭｃＡｎｎｅｙ、Ｊａｃｏｂ Ｓａｖｉｒ著，「Ｂｕｉｌｔ−Ｉｎ Ｔｅｓｔ ｆｏｒ ＶＬＳＩ： Ｐｓｅｕｄｏｒａｎｄｏｍ Ｔｅｃｈｎｉｑｕｅｓ」，（米国），Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ，１９８７年，１０月，ｐ．２３−２４

しかしながら、上述したように出力端子から遅延故障に関する信号を検出する手法の場合、論理回路９００の構成が複雑化し、論理回路の数が増加すると、テストの際に入力端子に入力する信号のパターン数が膨大になってしまう。したがって、テストの際に処理する情報量が増加し、またテスト生成速度が低下してしまうという問題があった。

また、遅延故障の検出は、テスト対象となる論理回路のシステムサイクルごとにおこなわれる。すると、図１２−１および図１２−２のように、テストポイントを接続する手法において、論理回路で発生した故障がシステムサイクルに比べ微少な遅延であった場合には、テストポイントが機能しない可能性もある。たとえば、論理９０１〜論理９０３を接続する論理パス９１０など、論理回路９００の中段で観測性のテストポイントにおいて検出した遅延故障に関する信号は、遅延故障として検出されない。また、可制御性のテストポイントで、信号遷移を発生させても、同様に出力端子では故障として検出されない。このように、微少な遅延故障に関する遅延テストが実施できず、遅延テストの品質に問題があった。

この発明は、上述した従来技術による問題点を解消するため、高品質な遅延テストを実施させることのできる論理回路と、この論理回路の設計データを記録した記録媒体を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明にかかる論理回路は、入出力端子間の論理パスに当該論理パスを伝搬する遅延故障に関する信号を検出するテストポイントを接続した論理回路であって、前記テストポイントは、前記論理パスを伝搬する遅延故障に関する信号を検出するタイミングを所定時間遅延させる遅延素子を備えることを特徴とする。

この発明によれば、テストポイントにおいて遅延故障を検出するタイミングを調整することができる。すなわち、論理回路のシステムサイクル時間および信号伝播時間を考慮することにより、微少な遅延故障であっても、遅延故障に関する信号をテストポイントによって検出することができる。

また、本発明にかかる論理回路は、入出力端子間の論理パスの中の観測対象の論理パスを伝搬する遅延故障に関する信号を検出する観測性のテストポイントを接続した論理回路であって、前記テストポイントは、前記論理パスから伝搬された遅延故障に関する信号を検出するタイミングを、前記論理パスのうち前記テストポイントの接続地点から前記出力端子までの後段の論理パスの伝搬時間分遅延させる遅延素子を備えることを特徴とする。

テストポイントに配置した遅延素子によって、遅延故障に関する信号を検出するタイミングをテストポイントの接続地点から前記出力端子までの後段の論理パスの伝搬時間分遅延させる。すなわち、出力端子による遅延故障に関する信号の検出のタイミングに合わせて、テストポイントにおいても遅延故障に関する信号を検出することができる。

また上記発明において、前記テストポイントは、前記後段の論理パスと分離させたパスに接続され、前記遅延素子を、前記分離させたパス上に配置してもよい。

この発明によれば、論理パスを伝搬する信号に影響を与えることなく微少な遅延欠陥のあらわす遅延故障に関する信号を検出することができる。

また、本発明にかかる論理回路は、入出力端子間の論理パスの中の制御対象の論理パスに信号遷移を発生させるために前記論理パスに遅延故障に関する信号を伝搬させるテストポイントを接続した論理回路であって、前記テストポイントは、遅延故障に関する信号を伝搬するタイミングを、前記論理パスのうち前記入力端子から前記テストポイントの接続地点までの前段の論理パスの伝搬時間分遅延させる遅延素子を備えることを特徴とする。

この発明によれば、遅延素子によって、テストポイントから論理パスに遅延故障に関する信号を伝搬させるタイミングを、出力端子が遅延故障を検出できるタイミングに遅延させる。すなわち、微少な遅延故障が発生した場合を想定した遅延テストを実施させることができる。

また、上記発明において、前記遅延素子は、外部からの指示に応じて遅延のタイミングを変更してもよい。

この発明によれば、論理回路の構成に合わせて遅延素子による遅延時間を任意に設定することができる。

また、上記発明において、前記テストポイントは、前記論理パスから分岐させた後段の論理パスに遅延値の異なる複数の遅延素子と、前記複数の遅延素子のうち、遅延動作をおこなう遅延素子を選択する選択手段と、を備えてもよい。

また、上記発明において、前記選択手段は、論理回路のシステムサイクルが変更された場合に、変更後のシステムサイクルに応じた遅延動作をおこなう遅延素子の選択指示を受け付け、当該選択指示により遅延動作をおこなう遅延素子を選択してもよい。

また、上記発明において、前記選択手段は、論理回路のシステムサイクルと活性化経路長に応じ遅延素子の選択指示を受け付け、当該選択指示により遅延動作をおこなう遅延素子を選択してもよい。

これらの発明によれば、半導体のシステムサイクルの変更や、論理パスの経路長に応じて適宜遅延素子を選択することができる。したがって、テストポイントは、論理回路の構成や動作速度が変化しても微小な遅延故障をあらわす遅延故障に関する信号を検出することができ、遅延テストプログラムなどにより容易に微小な遅延故障を検出することができる。

また、上記発明において、可観測性のテストポイントの場合、前記遅延素子は、前記テストポイントにおいて前記遅延故障に関する信号の検出タイミングを指示するクロック信号の相を反転させるインバータによって構成されていてもよい。また、可制御性のテストポイントの場合には、前記遅延素子は、前記テストポイントにおいて遅延故障に関する信号の伝搬タイミングを指示するクロック信号の相を反転させるインバータによって構成されていてもよい。

この発明によれば、前記遅延素子に替わり、インバータが、クロック信号の相を変換することにより、遅延素子相当の遅れが発生するようにクロックタイミングを調整するクロック調整素子として機能する。したがって、遅延素子を備えた場合と同様に微少な遅延故障であっても、遅延故障に関する情報をテストポイントによって検出することができる。また、微少な遅延が発生した場合を想定した遅延テストを実施させることができる。

また、この発明にかかる記録媒体は、上述した論理回路に関する設計データが、コンピュータに読み取り可能に記録されている。

本発明にかかる論理回路によれば高品質な遅延テストを実施させることのできる論理回路と、この論理回路の設計データを記録した記録媒体を実現することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる論理回路および記録媒体の好適な実施の形態を詳細に説明する。

（論理回路の概要）
まず、本発明にかかる論理回路の概要について説明する。図１は、本発明にかかる論理回路の概要を示す説明図である。図１のように、論理回路１００は、入力端子（ＦＦ）１０１と、出力端子（ＦＦ）１０５との間に論理ゲートを含んだ回路（論理）１０２，１０３，１０４が配置され、論理パス１３０によってそれぞれ接続されている。また、論理回路１００には、可観測性テストポイント１１０と、可制御性テストポイント１２０とが接続されている。

遅延テストを実施する際は、入力端子（ＦＦ）１０１からテスト用の信号のパターンを入力し、可観測性テストポイント１１０と、出力端子（ＦＦ）１０５とがそれぞれ遅延故障に関する信号を検出する。この遅延故障の検出は、論理回路１００のシステムサイクルごとにおこなわれる。また、可制御性テストポイント１２０によって信号遷移を発生させた場合には、可制御性テストポイント１２０の後段に接続された他の可観測性テストポイント（不図示）が接続されている場合にはこのテストポイントに、可制御性テストポイント１２０が接続されていない場合には、出力端子（ＦＦ）１０５によって可制御性テストポイント１２０から伝搬された遅延故障に関する信号を検出する。

図１において可観測性テストポイント１１０は、故障検出部１１１と、遅延素子１１２とを含んで構成されている。故障検出部１１１は、論理パス１３０を伝搬した遅延故障に関する信号を検出する。遅延素子１１２は、論理パス１３０を伝搬した遅延故障に関する信号が故障検出部１１１へ伝搬されるタイミングを所定時間遅延させる。すなわち、可観測性テストポイント１１０において、故障検出部１１１が遅延故障に関する信号を検出するタイミングは、論理パス１３０上の可観測性テストポイント１１０の接続地点を遅延故障に関する信号が実際に伝搬する時間よりも、所定時間遅れたタイミングとなる。

また、可制御性テストポイント１２０は、故障生成部１２１と、マスクゲート１２２と、遅延素子１２３とを含んで構成されている。故障生成部１２１は、遅延故障に関する信号を生成する。マスクゲート１２２は、故障生成部１２１によって発生された遅延故障に関する信号を論理パス１３０に伝搬させるか否かを制御する。このとき、遅延故障に関する信号を可制御性テストポイント１２０が接続されている論理パス１３０に伝搬させるか否かは、遅延テストプログラムなどの外部からの指示に基づいておこなわれる。

遅延素子１２３は、故障生成部１２１によって発生された遅延故障に関する信号を論理パス１３０へ伝搬させるタイミングを所定時間遅延させる。すなわち故障生成部１２１によって発生された遅延故障に関する信号が論理パス１３０へ伝搬するタイミングは、故障生成部１２１から直接論理パス１３０へ伝搬させるタイミングよりも、所定時間遅れたタイミングとなる。

以上説明したように、論理回路１００には、可観測性テストポイント１１０と、可制御性テストポイント１２０とのテストポイントが接続され、各テストポイントには遅延素子１１２，１２３がそれぞれ接続されている。これらの遅延素子１１２，１２３により、論理回路１００では、遅延故障に関する信号を検出するタイミングを調整することができる。

遅延故障に関する信号を検出するタイミングの調整とは、すなわち、論理回路１００のシステムサイクルに合わせて、出力端子（ＦＦ）１０５および可観測性テストポイント１１０の故障検出部１１１において微小な遅延故障に関する信号が検出されるような調整をおこなう。

以下、可観測性テストポイント１１０を利用する場合と、可制御性テストポイント１２０を利用する場合との遅延故障のタイミングについて具体例を挙げて説明する。ここでは、図２〜４を用いて、論理回路のみから構成されている通常の論理回路に、遅延素子を含んだ可観測性テストポイント１１０を接続して、本発明にかかる論理回路１００の構成とする手順について説明する。また、同じく図５〜７を用いて、論理回路のみから構成されている通常の論理回路に、遅延素子を含んだ可制御性テストポイント１２０を接続して、本発明にかかる論理回路１００の構成とする手順について説明する。

なお、図２〜図７では、可観測性テストポイントと可制御性テストポイントとのそれぞれ一方が論理回路に接続されている。このように２種類のテストポイントを独立して利用してもよいし、１つの論理回路に２種類のテストポイントを接続して同時に利用してもよい。

（可観測性テストポイント）
まず、可観測性テストポイントについて説明する。図２は、多入力×少出力の論理回路例を示す説明図である。可観測性テストポイントは、図２のような多入力×少出力の論理回路におけるテストに利用する。図２の論理回路２００は、論理ゲートを含む回路（論理）２１１〜２１４と、回路（論理）２２１，２２２と、回路（論理）２３１との３段の回路から論理パスが構成されている。

このとき、入力端子から１段目の論理回路２１１〜２１４までの伝搬時間を４ｎｓ、２段目の論理回路２２１，２２２から３段目の論理回路２３１を経た出力端子までの伝搬時間を５ｎｓとする。また、論理回路２００のシステムサイクルを１０ｎｓとする。

通常、図２のような論理回路２００の遅延テストを実施する場合、各論理回路２１１〜２１４，２２１，２２２，２３１それぞれに遅延故障が発生した場合を想定し、各回路の遅延故障に関する信号が出力端子に伝搬されるようなパターンの信号を生成する。そして生成された全パターンの信号を順次入力端子へ入力して遅延テストを実施する。当然のことながら、入力端子へ入力する信号のパターンは膨大な数になる。

したがって、まずは、論理回路２００の遅延テストの際に入力端子に入力する信号のパターン数を削減するための構成に変更する。図３は、可観測性テストポイントの接続例を示す説明図である。入力端子に入力する信号のパターン数を削減するために、論理回路２００の１段目の論理回路と、２段目の論理回路との間にテストポイント３１０，３２０を接続する。

テストポイント３１０，３２０は、ＥＯＲ（排他的論理和）と、ＦＦとを備えており、ＥＯＲ（排他的論理和）により遅延故障に関する信号が検出され、ＦＦに検出された信号が蓄積される。なお、テストポイント３１０，３２０では、ＥＯＲを備え、１段目の２つの回路のいずれか一方の遅延故障を検出する構成になっている。すなわち、テストポイント３１０であれば、論理２１１と論理２１２とを観測し、テストポイント３２０であれば論理２１３と論理２１４とを観測している。なお、ここでは、２つの回路を１つのテストポイントで観測しているが、１つの回路を１つのテストポイントで観測してもよい。

図３のように、テストポイント３１０，３２０を備えることにより、遅延故障の観測点が増加し１段目の論理２１１〜２１４によって発生した遅延故障を出力端子まで伝搬させる必要はなくなった。したがって、遅延故障に関する信号が出力端子に伝搬されるようなパターンを生成する際に考慮する回路の数が削減され、結果として入力端子へ入力する信号のパターンの数を削減することができる。

しかしながら、図３のようなテストポイント３１０，３２０が接続された論理回路２００であっても、１段目の論理２１１〜２１４で発生した遅延故障は、２段目の回路（論理２２１，２２２）から出力端子までの伝搬時間が５ｎｓであるためシステムサイクルの伝搬時間が１０ｎｓであることを考慮すると６ｎｓ以上の遅延でなければ遅延故障として検出されない。すなわち、５ｎｓ以下の遅延を起こす微少な遅延故障は検出されない。

そこで、微少な遅延を検出させるために、テストポイントに遅延素子を配置する。図４は、遅延素子を備えた可観測性テストポイントを示す説明図である。図４のように、論理回路２００のテストポイント４１０，４２０は、ＥＯＲとＦＦとの間に遅延素子（ＤＣ）を配置する。この遅延素子は、システムサイクルと、２段目の回路から出力端子までの伝搬時間とを考慮して５．５ｎｓの時間分の伝搬のタイミングを遅延させる。

遅延素子により、クロックサイクルの１０ｎｓが経過した後、ＦＦに遅延故障に関する信号が蓄積される。したがって、論理回路２００は、テストポイント４１０，４２０の接続地点から出力端子までの伝搬時間に依存せずに、微少な遅延故障を検出することができる。

（可制御性テストポイント）
つぎに、可制御性テストポイントについて説明する。図５は、少入力×多出力の論理回路例を示す説明図である。可制御性テストポイントは、図５のような少入力×多出力の論理回路におけるテストに利用する。図５の論理回路５００は、論理ゲートを含む回路（論理）５１１と、回路（論理）５２１，５２２と、回路（論理）５３１〜５３３との３段の論理回路から論理パスが構成されている。

このとき、入力端子から２段目の論理５２１，５２２までの伝搬時間を５ｎｓ、３段目の論理５３１〜５３３から出力端子までの伝搬時間を４ｎｓとする。また、論理回路５００のシステムサイクルを１０ｎｓとする。

通常、図５のような論理回路５００の遅延テストを実施する場合、各論理５１１，５２１，５２２，５３１〜５３３のそれぞれに遅延故障が発生した場合の制御を想定し、各回路の遅延故障に関する信号が出力端子に伝搬されるようなパターンの信号を生成する。そして生成された全パターンの信号を順次入力端子へ入力して遅延テストを実施する。当然のことながら、入力端子へ入力する信号のパターンは膨大な数になる。

したがって、まずは、論理回路５００の遅延テストの際に入力端子に入力する信号のパターン数を削減するための構成に変更する。図６は、可制御性テストポイントの接続例を示す説明図である。入力端子に入力する信号のパターン数を削減するために、論理回路５００の２段目の回路（論理５２１，５２２）と、３段目の回路（論理５３１〜５３３）との間に故障制御可能なテストポイント６１０，６２０を接続する。

テストポイント６１０，６２０は、ＦＦと、マスクゲートと、を備えており、ＦＦによって仮定故障（擬似的な遅延故障）が生成され、マスクゲートによって、指定された論理回路に遅延故障に関する信号が伝搬される。なお、テストポイント６１０，６２０では、３段目の２つの回路に遅延故障に関する信号を伝搬するようにして故障制御をおこなう構成になっているが、この構成に限らず、１つの回路を１つのテストポイントを接続して故障制御をおこなってもよい。

図６のように、テストポイント６１０，６２０を備えることにより、遅延故障の観測点が３段目の論理５３１〜５３３に遅延故障を発生させるような遅延テストをおこなうことができる。しかしながら、図６のようなテストポイント６１０，６２０が接続された論理回路５００であっても、テストポイント６１０，６２０から出力端子までの、伝搬時間を考慮すると、６ｎｓ以上の遅延でなければ出力端子において遅延故障として検出されない。すなわち、６ｎｓ未満の遅延を検出する遅延テストを実施することができない。

そこで、微少な遅延を遅延故障として検出させるために、テストポイントに遅延素子を配置する。図７は、遅延素子を備えた可制御性テストポイントを示す説明図である。図７のように、論理回路５００のテストポイント７１０，７２０は、ＦＦとマスクゲートとの間に遅延素子（ＤＣ）を配置する。この遅延素子は、システムサイクルと、入力端子から３段目の論理回路前段の伝搬時間とを考慮して５ｎｓの時間分の伝搬のタイミングを遅延させる。

遅延素子により、クロックサイクルの１０ｎｓが経過した後、出力端子に遅延故障に関する信号が観測される。したがって、論理回路５００は、入力端子から論理パスのテストポイント７１０，７２０の接続地点までの伝搬時間に依存せずに、微少な遅延故障を遅延テストに利用することができる。

（経路長とシステムサイクルとを考慮した遅延時間の設定）
つぎに、経路長とシステムサイクルとを考慮した遅延時間の設定について説明する。経路長とシステムサイクルとを考慮した遅延時間の設定をおこなうため遅延時間の異なる複数の遅延素子の中から最適な遅延素子を選択可能なテストポイントを接続してもよい。

図８は、遅延素子を選択可能なテストポイントの構成例を示す説明図である。図８のように、論理回路８００は、セレクタ機能を備えたテストポイント８１０を接続する。テストポイント８１０には、複数の遅延素子（Ｄ１〜Ｄ３）を備えた遅延部８１１を含んでいる。この遅延部８１１を選択信号によって制御することにより、論理回路８００の経路長や、クロックサイクルの変更に応じて最適な遅延をおこなう遅延素子（Ｄ１〜Ｄ３）のみを利用することができる。

（テストポイント内に遅延素子を配置しない構成）
上述した論理回路１００や、論理回路８００の場合、遅延素子（ディレイセル）を配置することによって遅延処理を実現していたが、他の手法を利用して遅延処理を実現することもできる。たとえば、素子間の結線を引き回すような構成にすることによってディレイを実現してもよい。また、クロックタイミングを調整することによって、ディレイを実現してもよい。以下、クロックタイミングの調整によって遅延を実現させる場合の具体例について説明する。

・クロック調整による遅延の実現
クロックタイミングの調整の具体例としては、遅延素子を配置する替わりに、クロックタイミングを、遅延素子による遅延と等価になるよう調整すればよい。したがって、遷移の発生タイミングまたは遷移の観測タイミングをクロックの調整により早める機構が挙げられる。図９−１は、クロック調整機構を含んだ論理回路例を示す説明図である。図９−１の論理回路には、可制御性テストポイントの前段にインバータＩ１を、可観測性テストポイントの前段にインバータＩ２が配置され、これらのインバータＩ１，Ｉ２がそれぞれ遷移発生のタイミング、遷移観測のタイミングを早めるクロック調整機構として機能する。

インバータＩ１，Ｉ２は、入力されたクロックの相を反転して、各テストポイントに出力する。図９−２は、クロック調整機構によるクロック調整を示すタイミングチャートである。図９−２のタイミングチャートの上段は図９−１の論理回路の地点Ｐ１に入力されているクロックの波形をあらわしている。また、図９−２のタイミングチャートの下段は、図９−１の論理回路の地点Ｐ２に入力されているクロックの波形をあらわしている。

図９−１の論理回路において、地点Ｐ１に入力されたクロックは、クロック立ち上がりエッジごとに、入力端子（ＦＦ）から出力端子（ＦＦ）の経路、すなわち経路Ｔ１を伝搬した信号のローンチ、キャプチャーをおこなう。

一方、地点Ｐ２に入力されるクロックはインバータＩ１，Ｉ２によって相が変換されている。したがって、図９−２のように、地点Ｐ２に入力されるクロックは、Ｐ１に入力されるクロックと１／２周期ずれた波形をあらわす。図９−１の論理回路において、可制御性テストポイントから出力端子（ＦＦ）までの経路、すなわち経路Ｔ２を伝搬した信号は、Ｐ２に入力されたクロックのタイミングにより信号遷移が発生する。そして、Ｐ１のクロックタイミングで出力端子（ＦＦ）において、遷移が観測される。

したがって、図９−２のＴ２の矢印にて示したように、Ｔ１のタイミングと比較して、可制御性テストポイントから出力されるタイミングが１／２周期分遅延したときと同じ効果が得られる。結果として、可制御性テストポイントによって発生させた信号遷移（故障）が通常のタイミングよりも遅くなる。したがって、出力端末（ＦＦ）では、上述の信号遷移結果がキャプチャーされる。

同様に、入力端子（ＦＦ）から可観測性テストポイントまでの経路、すなわち経路Ｔ３を伝搬した信号は、Ｐ２に入力されたクロックのタイミングにより可観測性テストポイントで観測される。したがって、図９−２のＴ３の矢印に示したように、可観測性テストポイントでは、本来のクロック周期よりも１／２周期早いタイミングで遅延故障に関する信号の検出をおこなう。これにより、可観測性テストポイントでは１／２周期分の遅延素子があるときと同様の効果を得られる。また、このような経路を用いることで、ダブルパルスでなくシングルパルスで遅延テストを実行できる。

このように、図９−１の論理回路では、図１，８にて説明した論理回路１００，８００のように一般的な遅延素子が配置されていない場合であって、遅延素子による遅延相当の処理を実現する機能部を備えることによって論理回路１００，８００と同様にテストポイントを利用して高品質のテストを実現できるという効果を得ることができる。

・テストポイント挿入による遅延がシステムサイクルを越える場合のクロック調整
また、論理回路におけるクロックタイミングの調整は、テストポイント挿入による信号遅延によりシステムサイクル以上の遅延が発生する場合にも効果的に利用することができる。たとえば、可観測性のテストポイントの検出結果を集約する際にはＥＯＲが何段か入り、遅延量が大きくなりシステムサイクルを超える場合があるが、この場合にも効果的に利用することができる。図１０−１は、テストポイントの集約タイミングの遅延機構を含んだ論理回路例を示す説明図である。図１０−１の論理回路では、論理回路を構成する各論理ゲートに接続されたＥＯＲゲートが可観測性テストポイントとして機能する。各ＥＯＲゲートによる遅延故障の検出結果は、テストポイント集約として、ＦＦ１００２で観測される。一方、論理回路の出力結果は出力端子であるＦＦ１００１にてキャプチャーされる。

ここで、テストポイントの検出結果が集約されるＦＦ１００２の前段には、クロックタイミングを調整する機構としてＭＵＸ（マルチプレクサ）１００３と、遅延素子Ｉ３が配置されている。ＭＵＸ１００３は、クロックが入力された場合に、遅延素子Ｉ３を経由した場合と、遅延素子Ｉ３を経由しない場合の２種類のクロックを出力することができる。ＭＵＸ１００３が、これら２種類のクロックのいずれを出力するかは、テストポイントの集約処理を指示するスキャンモード信号に依存する。

すなわち、スキャンモード信号がＯＦＦの状態（テストポイントの検出結果を集約する）であれば、ＭＵＸ１００３からは、遅延素子Ｉ３を経由したクロックが出力され、スキャンモード信号がＯＮであれば、ＭＵＸ１００３からは、遅延素子Ｉ３を経由しないクロックが出力される。

また、図１０−１の論理回路において、入力端子（ＦＦ）からテストポイントを集約するＦＦ１００２までの信号伝搬経路（システムパス）をＴ４とし、入力端子（ＦＦ）から出力端子１００１までの信号伝搬経路をＴ５とする。

ＦＦ１００２においてＩ３を介さない場合は、論理回路のＦＦ１００１と、ＦＦ１００２とには、同時にクロックが入力される。このクロックのタイミングに応じて信号伝搬とキャプチャーがおこなわれる。このとき、Ｔ５は、ＥＯＲゲートが追加されているため、Ｔ４よりもパスが長くなる。したがって、ＦＦ１００１とＦＦ１００２とに同じタイミングのクロックが入力された場合には、ＦＦ１００２は、システムサイクルより長くなる。これは、実測速度での試験では正常に動作していても誤りとして観測される可能性があり、テストポイントとしては利用できなくなることを意味する。

一方、ＦＦ１００２においてテストポイントの集約をおこなう場合には、スキャンモード信号がＯＦＦとなり、ＦＦ１００２には、遅延素子Ｉ３によってクロックタイミングが遅くなるように調整されたクロックが入力される。図１０−２は、テストポイントの集約クロックを示すタイミングチャートである。図１０−２のタイミングチャートの上段は、図１０−１の論理回路の地点Ｐ３を通過するクロック、すなわち、ＦＦ１００１に入力されるクロックの波形をあらわしている。また、図１０−２のタイミングチャートの下段は、スキャンモード信号がＯＦＦの場合に、図１０−１の論理回路の地点Ｐ４を通過するクロック、すなわち、ＦＦ１００２に入力されるクロックの波形をあらわしている。

図１０−２のように、ＦＦ１００１におけるキャプチャーのタイミングは、Ｐ３のクロックのタイミングに対応している（矢印Ｔ５）。一方、ＦＦ１００２におけるキャプチャーのタイミングは、Ｐ４のクロックのタイミングに対応している（矢印Ｔ４）。このように、ＦＦ１００２に入力されるクロックのタイミングが遅れるように調整することにより、ＦＦ１００２は、負の遅延素子を入れたのと同じこととなり、全てのテストポイントの検出結果を集約することで、システムサイクルを超える場合にも機能することができる。

図１０−１の論理回路では、図１,８,９−１にて説明した論理回路のテストポイントによる検出結果を漏らすことなく集約する。したがって、本発明にかかる論理回路の微少な遅延を確実に集約でき、高品質なテストを実行することができる。

なお、本実施の形態で説明した論理回路１００に関する設計データを記録した記録媒体を用意してもよい。ここで、論理回路１００に関する設計データとは、論理回路１００を、ＨＤＬで記述されたＲＴＬ記述や、論理合成後のネットリストにより表現したコンピュータ読取可能な電子データである。このような設計データを、テストツールがインストールされたコンピュータ装置上で展開することにより、製造前において遅延テストを実行することができる。

また、このような設計データをＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）に書き込み可能に加工した上でＰＬＤにダウンロードすることにより、上述した論理回路１００を製造することもできる。

以上説明したように、本発明にかかる論理回路および記録媒体によれば、高品質な遅延テストを実施させることができる。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）入出力端子間の論理パスに当該論理パスを伝搬する遅延故障に関する信号を検出するテストポイントを接続した論理回路であって、
前記テストポイントは、前記論理パスを伝搬する遅延故障に関する信号を検出するタイミングを所定時間遅延させる遅延素子を備えることを特徴とする論理回路。

（付記２）入出力端子間の論理パスの中の観測対象の論理パスを伝搬する遅延故障に関する信号を検出する観測性のテストポイントを接続した論理回路であって、
前記テストポイントは、前記論理パスから伝搬された遅延故障に関する信号を検出するタイミングを、前記論理パスのうち前記テストポイントの接続地点から前記出力端子までの後段の論理パスの伝搬時間分遅延させる遅延素子を備えることを特徴とする論理回路。

（付記３）入出力端子間の論理パスの中の制御対象の論理パスに信号遷移を発生させるために前記論理パスに遅延故障に関する信号を伝搬させるテストポイントを接続した論理回路であって、
前記テストポイントは、遅延故障に関する信号を伝搬するタイミングを、前記論理パスのうち前記入力端子から前記テストポイントの接続地点までの前段の論理パスの伝搬時間分遅延させる遅延素子を備えることを特徴とする論理回路。

（付記４）前記テストポイントは、前記後段の論理パスと分離させたパスに接続され、前記遅延素子を、前記分離させたパス上に配置することを特徴とする付記１または２に記載の論理回路。

（付記５）前記遅延素子は、外部からの指示に応じて遅延のタイミングを変更することを特徴とする付記１〜４のいずれか一つに記載の論理回路。

（付記６）前記テストポイントは、
前記論理パスから分岐させた後段の論理パスに遅延値の異なる複数の遅延素子と、
前記複数の遅延素子のうち、遅延動作をおこなう遅延素子を選択する選択手段と、
を備えることを特徴とする付記１〜４のいずれか一つに記載の論理回路。

（付記７）前記選択手段は、論理回路のシステムサイクルが変更された場合に、変更後のシステムサイクルに応じた遅延動作をおこなう遅延素子の選択指示を受け付け、当該選択指示により遅延動作をおこなう遅延素子を選択することを特徴とする付記６に記載の論理回路。

（付記８）前記選択手段は、論理回路のシステムサイクルと活性化経路長に応じ遅延素子の選択指示を受け付け、当該選択指示により遅延動作をおこなう遅延素子を選択することを特徴とする付記６に記載の論理回路。

（付記９）前記遅延素子は、前記テストポイントにおいて前記遅延故障に関する信号の検出タイミングを指示するクロック信号の相を反転させるインバータによって構成されていることを特徴とする付記１または２に記載の論理回路。

（付記１０）前記遅延素子は、前記テストポイントにおいて遅延故障に関する信号の伝搬タイミングを指示するクロック信号の相を反転させるインバータによって構成されていることを特徴とする付記３に記載の論理回路。

（付記１１）前記遅延素子における信号遅延は、クロックのタイミングを調整し、前記信号を検出するタイミングを変えることによる生じる遅延であることを特徴とする付記１〜３のいずれか一つに記載の論理回路。

（付記１２）前記遅延素子における信号遅延は、前記入出力端子間を接続する信号線の引き回しによる遅延であることを特徴とする付記１〜３のいずれか一つに記載の論理回路。

（付記１３）付記１〜１２のいずれか一つに記載の論理回路に関する設計データを記録したコンピュータに読み取り可能な記録媒体。

以上のように、本発明にかかる論理回路および記録媒体は、論理ゲートによって構成された回路全般に有用であり、特に、集積度の高いＬＳＩやシステムボードに適している。

本発明にかかる論理回路の概要を示す説明図である。 多入力×少出力の論理回路例を示す説明図である。 可観測性テストポイントの接続例を示す説明図である。 遅延素子を備えた可観測性テストポイントを示す説明図である。 少入力×多出力の論理回路例を示す説明図である。 可制御性テストポイントの接続例を示す説明図である。 遅延素子を備えた可制御性テストポイントを示す説明図である。 遅延素子を選択可能なテストポイントの構成例を示す説明図である。 クロック調整機構を含んだ論理回路例を示す説明図である。 クロック調整機構によるクロック調整を示すタイミングチャートである。 テストポイントの集約タイミングの遅延機構を含んだ論理回路例を示す説明図である。 テストポイントの集約クロックを示すタイミングチャートである。 従来の論理回路の構成例を示す説明図である。 論理回路の構成例を示す回路図である。 従来の可制御性テストポイントを示す回路図である。 従来の可観測性テストポイントを示す回路図である。

符号の説明

１００ 論理回路
１０１ 入力端子（ＦＦ）
１０２，１０３，１０４ 論理ゲートを含んだ回路（論理）
１０５ 出力端子（ＦＦ）
１１０ 可観測性テストポイント
１２０ 可制御性テストポイント
１３０ 論理パス

Claims (10)

1. 入出力端子間の論理パスに当該論理パスを伝搬する遅延故障に関する信号を検出するテストポイントを接続した論理回路であって、
   前記テストポイントは、前記論理パスを伝搬する遅延故障に関する信号を検出するタイミングを所定時間遅延させる遅延素子を備え、
   前記遅延素子は、外部からの指示に応じて遅延のタイミングを変更することを特徴とする論理回路。
2. 入出力端子間の論理パスの中の観測対象の論理パスを伝搬する遅延故障に関する信号を検出する観測性のテストポイントを接続した論理回路であって、
   前記テストポイントは、前記論理パスから伝搬された遅延故障に関する信号を検出するタイミングを、前記論理パスのうち前記テストポイントの接続地点から前記出力端子までの後段の論理パスの伝搬時間分遅延させる遅延素子を備え、
   前記遅延素子は、外部からの指示に応じて遅延のタイミングを変更することを特徴とする論理回路。
3. 入出力端子間の論理パスの中の制御対象の論理パスに信号遷移を発生させるために前記論理パスに遅延故障に関する信号を伝搬させるテストポイントを接続した論理回路であって、
   前記テストポイントは、遅延故障に関する信号を伝搬するタイミングを、前記論理パスのうち前記入力端子から前記テストポイントの接続地点までの前段の論理パスの伝搬時間分遅延させる遅延素子を備え、
   前記遅延素子は、外部からの指示に応じて遅延のタイミングを変更することを特徴とする論理回路。
4. 入出力端子間の論理パスに当該論理パスを伝搬する遅延故障に関する信号を検出するテストポイントを接続した論理回路であって、
   前記テストポイントは、
   前記論理パスから分岐させた後段の論理パスに遅延値の異なる複数の遅延素子と、
   前記複数の遅延素子のうち、前記論理パスを伝搬する遅延故障に関する信号を検出するタイミングを遅延させる遅延動作をおこなう遅延素子を選択する選択手段と、
   を備えることを特徴とする論理回路。
5. 入出力端子間の論理パスの中の観測対象の論理パスを伝搬する遅延故障に関する信号を検出する観測性のテストポイントを接続した論理回路であって、
   前記テストポイントは、
   前記論理パスから分岐させた後段の論理パスに遅延値の異なる複数の遅延素子と、
   前記複数の遅延素子のうち、前記論理パスから伝搬された遅延故障に関する信号を検出するタイミングを、前記論理パスのうち前記テストポイントの接続地点から前記出力端子までの後段の論理パスの伝搬時間分遅延させる遅延動作をおこなう遅延素子を選択する選択手段と、
   を備えることを特徴とする論理回路。
6. 入出力端子間の論理パスの中の制御対象の論理パスに信号遷移を発生させるために前記論理パスに遅延故障に関する信号を伝搬させるテストポイントを接続した論理回路であって、
   前記テストポイントは、
   前記論理パスから分岐させた後段の論理パスに遅延値の異なる複数の遅延素子と、
   前記複数の遅延素子のうち、遅延故障に関する信号を伝搬するタイミングを、前記論理パスのうち前記入力端子から前記テストポイントの接続地点までの前段の論理パスの伝搬時間分遅延させる遅延動作をおこなう遅延素子を選択する選択手段と、
   を備えることを特徴とする論理回路。
7. 前記テストポイントは、前記論理パスのうち前記テストポイントの接続地点から前記出力端子までの後段の論理パスと分離させたパスに接続され、前記遅延素子を、前記分離させたパス上に配置することを特徴とする請求項１，２，４，５のいずれか一つに記載の論理回路。
8. 入出力端子間の論理パスに当該論理パスを伝搬する遅延故障に関する信号を検出するテストポイントを接続した論理回路であって、
   前記テストポイントは、前記テストポイントにおいて前記遅延故障に関する信号の検出タイミングを指示するクロック信号の相を反転させることにより、前記論理パスを伝搬する遅延故障に関する信号を検出するタイミングを、前記クロック信号の１／２周期分遅延させるインバータを備えることを特徴とする論理回路。
9. 入出力端子間の論理パスの中の制御対象の論理パスに信号遷移を発生させるために前記論理パスに遅延故障に関する信号を伝搬させるテストポイントを接続した論理回路であって、
   前記テストポイントは、前記テストポイントにおいて遅延故障に関する信号の伝搬タイミングを指示するクロック信号の相を反転させることにより、前記遅延故障に関する信号を伝搬するタイミングを、前記クロック信号の１／２周期分遅延させるインバータを備えることを特徴とする論理回路。
10. 請求項１〜９のいずれか一つに記載の論理回路に関する設計データを記録したコンピュータに読み取り可能な記録媒体。

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