JP2006329737A - 半導体集積回路装置とそのテスト方法 - Google Patents

Abstract

【課題】 高い精度でのタイミング制御を可能にしつつ、少ないテストパタンにより故障検出率の改善を図った半導体集積回路装置とテスト方法を提供する。
【解決手段】 複数の回路ブロック及びそのクロックを形成する内部クロック生成回路とテスト回路を備える。テスト回路の第１回路は、上記複数の回路ブロックの動作試験を行うために第１制御信号に応答してスキャン用外部クロック又は上記内部クロック生成回路で形成されたクロックを選択的に伝える。テスト回路の第２回路は、上記複数の各回路ブロックに設けられ、上記第１回路で形成されたクロックを受けて、スキャンチェーンを構成するフリップフロップ回路の入力部に設けられたセレクタをスキャンチェーン側から前段論理側に切り替える内部制御信号を形成する。
【選択図】 図１

Description

この発明は、半導体集積回路装置とそのテスト方法に関し、内部回路の遅延性故障を検出するスキャンテスト技術に利用して有効な技術に関するものである。

ＬＳＩ（半導体集積回路装置）内部回路をテストする手法としてスキャンテストが知られている。スキャンテストは、ＬＳＩ内部回路と外部入出力部を同一クロックに同期させて行う。しかし、ＬＳＩ内部は高速で動作するのに対し、ＬＳＩ外部入出力動作はテスタ、及びＬＳＩの入出力部での信号伝達速度の制限によりＬＳＩ内部に対して低速である。このためスキャンテストの速度はテスタの動作速度とＬＳＩ外部入出力動作に制限を受ける。このため、ＬＳＩ実速度での動作を確認する遅延故障の検査を行うテストでは、スキャンテストを行うことが困難である。

近年のＬＳＩプロセスの微細化に伴い、スキャンテストにおいても遅延故障検出の必要性が高まっている。ＬＳＩ実速度でテストを行う手段としては、高速動作でテスト可能なテスタを使用する、ＬＳＩ内部の内部生成クロックを用いて実速度テストを行う手法がある。前者はコスト面で実現が難しい。後者は実速度スキャンテスト用にテスト回路をＬＳＩ内部に設けることによって実現が可能である。このような実速度に向けたスキャンテスト用にテスト回路に関して以下の公知例の存在が特許調査により報告された。

スキャンシフトクロックの時間間隔よりも短い時間間隔のキャプチャクロックを生成することにより実質的に高速なテストを可能とする例として、特開２００２−２８９７７６公報がある。低周波のクロックでスキャンデータをシフトインし、その後内部発生の高周波クロックでこのデータを再シフトした後キャプチャすることで実時間テストを可能にする例として、特開２００３−００４８０７公報がある。シフト時には低速のクロックを用い、実速度テスト動作時にはＰＬＬのクロックを用い、更にパルス制御出力信号から１サイクルのシフト／キャプチャ切り替え信号を生成することで実時間のテストを可能にする例として、特開２００２−１９６０４６公報がある。スキャンシフト時には低周波のクロックで、キャプチャ時にはＰＬＬ発生のクロックを用いる。このクロックは２サイクルあり、組合せ回路を２回回すことで実時間テストを可能にする例として、特開２００３−０１４８２２公報がある。
特開２００２−２８９７７６公報 特開２００３−００４８０７公報 特開２００２−１９６０４６公報 特開２００３−０１４８２２公報

特許文献１においては、シフト／キャプチャ切り替えのタイミング（スキャンイネーブルのタイミング）が考慮されていない。実際の半導体装置のテストでは、スキャンイネーブルのタイミング設計が問題となる。特許文献２においては、高周波クロックでシフト動作をする期間が存在するためシフト動作が高速で行える必要がある。テスト時にキャプチャクロックを１サイクル分抜き出すが、キャプチャタイミング発生回路がテスト制御回路内に設けられているため、シフト／キャプチャ切り替えタイミングが論理によっては難しくなるという問題がある。

特許文献３では、スキャンテスト時のシフトモード、キャプチャモードを切り替えるスキャンイネーブル信号は外部入出力部で行っており、高速な動作が不可能である。通常、スキャンテストでは、キャプチャモード時にクロックを１回印加してテストを行うシングルクロック方式でテストを行う。この方式では、シフトモードでフリップフロップ回路にデータを転送後、スキャンイネーブルを切り替えキャプチャモードでテストする。この方式では、キャプチャモード時のクロックが１回であり、シフト動作によってＬＳＩ内部を組合せ回路と考えることが出来るため故障検出率が上がりやすい。しかし、実速度のスキャンテストでは、スキャンイネーブルの切り替えを高速・高精度で動作させる必要があるという問題を有する。

特許文献４では、キャプチャ動作時クロックを２回印加してテストを行うダブルクロック方式のテストを用いる。この方法では、１回目のクロック印加前にスキャンイネーブルをキャプチャモード側とし、その後クロックを２回印加してテストを行う。スキャンイネーブルはテストサイクル内で切り替える必要がないためタイミングの問題を緩和できる。しかし、ダブルクロック方式では、キャプチャモード時にクロック印加が２回あるため、テスト時２段の順序回路として扱う。このため、上記特許文献３のようなシングルクロック方式に比べて、故障検出率が上がりにくくテストパタンが長大となるという問題を有する。

この発明の目的は、高い精度でのタイミング制御を可能にしつつ、少ないテストパタンにより故障検出率の改善を図った半導体集積回路装置とテスト方法を提供する。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数の回路ブロック及びそのクロックを形成する内部クロック生成回路を備えた半導体集積回路装置に次の第１回路と第２回路を備えたテストスキャン回路を設ける。上記第１回路は、上記複数の回路ブロックの動作試験を行うために外部から供給される第１制御信号に応答してスキャン用外部クロック又は上記内部クロック生成回路で形成されたクロックを選択的に伝える。上記第２回路は、上記複数の各回路ブロックのそれぞれに設けられ、上記第１回路で形成されたクロックを受けて、対応する回路ブロックのスキャンチェーンを構成するフリップフロップ回路の入力部に設けられたセレクタをスキャンチェーン側から前段論理側に切り替える内部制御信号を形成する。

本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。論理回路とそのクロックを形成する内部クロック生成回路及びシングルクロックパタンとダブルクロックパタンの両方で上記論理回路の動作試験を行うスキャンテスト回路とを備えた半導体集積回路装置のテスト方法として、上記シングルクロックパタンでのテストを行った後に補助的に上記ダブルクロックパタンでテストを行う。

クロック伝達経路でのクロック遅延に適合した高い精度でのタイミング制御を可能にしつつ、少ないテストパタンにより故障検出率の改善ができる。

図１には、この発明に係る半導体集積回路装置の一実施例の概略全体構成図が示されている。この実施例の半導体集積回路装置（以下、単にＬＳＩという）は、内部クロック生成回路を構成するＰＬＬ回路と、それにより形成されたクロックで動作する複数の部分回路Ａ，Ｂを備える。上記ＰＬＬ回路は、基準クロックＲＣＬＫを受けて、それを逓倍した高い周波数のシステムクロックＣＬＫを形成する。

上記部分回路Ａ，Ｂは、例えば機能別に分けられた回路ブロックであり、特に制限されないが、特定の演算動作に向けられた論理回路ブロック、記憶動作を行うメモリに向けられた回路ブロック、あるいは特定の信号処理に向けられた論理回路ブロック等に対応する。この他、上記部分回路Ａ，Ｂは、１つの機能を実現する論理回路ブロックが幾何学的に分割して構成されてなるものであってもよい。あるいは、上記部分回路Ａ，Ｂは、上記機能別に分けられた回路ブロックと、上記１つの機能ブロックが上記のように幾何学的に分割されてなる部分ブロックとが組み合わされて複数とされるものであってもよい。同図では、上記複数の回路ブロックとして、部分回路Ａ，部分回路Ｂのような２つが代表として例示的に示されている。

この実施例では、上記部分回路Ａ，Ｂの遅延性故障を検出するスキャンテスト回路として、キャプチャイネーブル生成回路、内部生成クロック制御回路及びスキャンイネーブル生成回路Ａ，Ｂが設けられる。特に制限されないが、上記スキャンテスト回路の動作に必要なテスト用信号として、チップスキャンイネーブル信号ＣＳＥＮ、スキャン用シフトクロックＳＣＬＫ、スキャンテストモード信号ＳＣＴＭが外部端子から供給される。上記キャプチャイネーブル生成回路は、図示しないテスト制御回路により制御されて、キャプチャイネーブル信号ＣＰＥＮ、リセット信号ＲＥＳＥＴを形成する。

内部生成クロック制御回路は、上記スキャンテストモード信号ＳＣＴＭ、キャプチャイネーブル信号ＣＰＥＮ及びリセット信号ＲＳＥＴにより制御されて、テストモード時には上記シフトクロックＳＣＬＫ又は上記クロックＣＬＫに対応したテストクロックを内部クロックｃｌｋとして出力する。また、通常動作モード（ユーザーモード）では、定常的に上記クロックＣＬＫに対応した内部クロックｃｌｋを上記部分回路Ａ，Ｂに供給する。

この実施例のスキャンテスト回路では、上記部分回路Ａ，Ｂの遅延性故障を検出するため、言い換えるならば上記ＰＬＬ回路で形成されたシステムクロックＣＬＫの１周期内に組合せ回路での信号伝播が行われることを検出する。この場合、上記部分回路Ａと部分回路Ｂとでは、上記ＰＬＬ回路で形成されたシステムクロックＣＬＫのクロック伝播経路の相違によって微妙に位相が異なることが十分に考えられる。この実施例では、上記のように部分回路ＡとＢとの間にシステムクロックの伝播遅延時間の相違があっても、それぞれの部分回路ＡとＢの遅延性故障の検出に障害が生じないようにするためにそれぞれに専用のスキャンイネーブル生成回路Ａ及びＢが設けられる。

上記部分回路Ａにおいては、上記スキャンイネーブル生成回路Ａにより形成されたスキャンイネーブル信号により論理段及びスキャンチェーンを構成するフリップフロップ回路の入力部に設けられたセレクタを制御し、スキャンチェーンと論理段の切り替え制御を行うようにする。同様に、上記部分回路Ｂにおいても、上記スキャンイネーブル生成回路Ｂにより形成されたスキャンイネーブル信号により論理段及びスキャンチェーンを構成するフリップフロップ回路の入力部に設けられたセレクタを制御し、スキャンチェーンと論理段の切り替え制御を行うようにする。つまり、上記スキャンイネーブル生成回路Ａ及びＢは、それが受け持つ部分回路Ａ及びＢに入力されるクロックに対応して上記スキャンイネーブル信号を形成するために、上記システムクロックＣＬＫのクロック伝播経路の相違によって微妙に位相が異なるものであったとしても上記遅延性故障の検出の障害にはならない。

図２には、図１のスキャンチェーン化されるフリップフロップ回路（以下、ＦＦという）の一実施例のブロック図が示されている。ＦＦは、マスターフリップフロップ回路ＭＦＦとスレーブフリップフロップ回路ＳＦＦから構成される。マスターフリップフロップ回路ＭＦＦは、内部クロックｃｌｋがロウレベルのときに第１入力信号を取り込んでスルーして出力している。このとき、スレーブフリップフロップ回路ＳＦＦは、上記第１入力信号の以前に取り込んだ入力信号を保持している。そして、内部クロックｃｌｋがハイレベルに変化すると、上記マスターフリップフロップ回路ＭＦＦは、上記第１入力信号を保持し、スレーブフリップフロップ回路ＳＦＦが上記第１入力信号の取り込んでスルーして出力する。この結果、スレーブフリップフロップ回路ＳＦＦからスキャン出力ＳＯ、又は点線で示すように後段側の論理段に上記入力信号が伝えられる。

上記内部クロックｃｌｋがロウレベルに変化すると、マスターフリップフロップ回路ＭＦＦは第２入力信号を取り込みスルーしているが、スレーブフリップフロップ回路ＳＦＦは上記取り込んだ第１入力信号を保持している。そして、内部クロックｃｌｋがハイレベルに変化すると、上記マスターフリップフロップ回路ＭＦＦは、上記第２入力信号を保持し、スレーブフリップフロップ回路ＳＦＦが上記第２入力信号の取り込んでスルーして出力する。この結果、スレーブフリップフロップ回路ＳＦＦからスキャン出力ＳＯ、又は点線で示すように後段側の論理段に上記入力信号が伝えられる。つまり、上記内部クロックｃｌｋの１周期毎に入力信号が順次に伝えられる。

上記マスターフリップフロップ回路ＭＦＦの入力部にはセレクタＭＵＸが設けられており、選択信号（スキャンイネーブル信号）ＳＥＮによりスキャン動作ではチェーン接続されるよう前段のフリップフロップ回路のスキャンアウトＳＯを受けるスキャンイン端子ＳＩが選択される。また、通常動作やテスト動作では組合せ回路の出力信号を受ける入力端子Ｄｉｎが選択される。これにより、スキャンイネーブル信号ＳＥＮにより、テスト入力信号の取り込みやテスト結果を出力するスキャン動作と、上記遅延性故障を検出するテスト動作及び通常動作との切り替えが行われる。

スキャンイネーブル信号ＳＥＮによりセレクタＭＵＸが上記スキャンイン端子ＳＩを選択しているときには、上記のようにＦＦがチェーン接続されているので、上記クロックｃｌｋに同期してテストパタンのシリアル入力及びテスト結果のシリアル出力が行われる。上記スキャンイネーブル信号ＳＥＮによりセレクタＭＵＸが入力端子Ｄinを選択しているときには、前論理段である組合せ回路を通した信号を上記クロックｃｌｋのハイレベルのタイミングで取り込むとともに、１サイクル前に取り込んだ前論理段信号を次論理段に出力してシーケンス動作を行う。このシーケンス動作では、上記論理段での遅延が上記クロックｃｌｋの１周期よりも長いと、上記入力信号の取り込みに失敗して誤動作する。これが遅延性故障である。

このような遅延性故障の検出には、その前提として上記セレクタＭＵＸが上記クロックｃｌｋの変化に正しく同期して切り替えられることが前提である。もしも、上記スキャンイネーブル信号がクロックｃｌｋに対して遅れてしまうと、当該ＦＦの入力部までは正しく論理段から信号が伝えられているにも関わらず、その取り込みに失敗してみかけ上遅延性故障と判定されてしまう。逆に、上記スキャンイネーブル信号がクロックｃｌｋに対して早く変化すると、後述するようなシングルクロックパタンでの最終テストパタンの伝達ができなくなり、結果として正しいシングルクロックパタンでのテストが行われなくなってしまう。つまり、大半の出力が期待値と合わなくなってしまう。

図３には、図１の内部生成クロック制御回路の一実施例の構成図が示されている。この内部生成クロック制御回路は、スキャン動作のときには外部から供給されるシフトクロックＳＣＬＫと、スキャンテスト動作では内蔵ＰＬＬ（クロック生成回路）で形成されたシステムクロック（実速度）ＣＬＫとに対応して選択的に内部クロックｃｌｋを形成する。つまり、スキャン動作では遅い速度のシフトクロックＳＣＬＫに対応してテストパタンをスキャンインし、かかるテストパタンにより前記のような遅延性故障検出を含んだ回路試験は、上記高速なシステムクロックＣＬＫに対応してスキャンテスト動作を行う。

上記のような高速なシステムクロックＣＬＫと、それと非同期のシフトクロックＳＣＬＫとの切り替えを行うのが上記内部生成クロック制御回路である。この内部生成クロック制御回路は、スキャンテストモード信号ＳＣＴＭがハイレベル（論理１）のときにゲート回路Ｇ４がゲートを開き、オアゲート回路Ｇ５を通してシフトクロックＳＣＬＫが内部クロックｃｌｋとして伝えられる。これにより、テスト信号を上記シフトクロックＳＣＬＫに同期して入力させることにより、前記スキャンチェーンを通してフリップフロップ回路ＦＦに伝えられる。

上記システムクロックＣＬＫに対応した内部クロックｃｌｋを形成するときには、外部制御で上記シフトクロックＳＣＬＫの入力を停止する。そして、キャプチャイネーブル（Capture enable) 信号ＣＰＥＮのハイレベルがクロックＣＬＫの逆相で取り込まれ、上記シテスムクロックと同じ周期の内部生成クロックｃｌｋが２サイクル出力される。つまり、内部生成クロックＣＬＫの逆相が２つ入ると、上記キャプチャイネーブル信号ＣＰＥＮが２つのＦＦを通過し、ゲート回路Ｇ１を制御して内部生成クロックを止める。

図４には、図１のスキャンイネーブル生成回路の一実施例の構成図が示されている。この実施例では、シングルクロック及びダブルクロックに対応したスキャンイネーブルの制御を切り替える構成とされる。上記内部クロックｃｌｋは、フリップフロップ回路ＦＦ４のクロック端子に供給される。このフリップフロップ回路ＦＦ４のデータ入力には、オアゲート回路Ｇ６が設けられる。このオアゲート回路Ｇ６の一方の入力には、チップスキャンイネーブル信号ＣＳＥＮが入力される。

上記フリップフロップ回路ＦＦ４の出力信号がインバータ回路ＮＶ３を通して上記ゲート回路Ｇ６の他方の入力に帰還される。上記フリップフロップ回路ＦＦ４の出力は、アンドゲート回路Ｇ７に供給される。このアンドゲート回路Ｇ７は、シングルクロックモードとダブルクロックモードの切り替え信号Ｓ／Ｗが供給される。そして、このゲート回路Ｇ７の出力信号と上記チップスキャンイネーブル信号ＣＳＥＮがオアゲート回路Ｇ８を通してモジュールスキャンイネーブル信号ＭＳＥＮとして出力される。つまり、モジュールスキャンイネーブル信号ＭＳＥＮは、前記部分回路Ａや部分回路Ｂをモジュールとし、それぞれに対応して生成されることを意味する。

図５には、図４のスキャンイネーブル生成回路の動作を説明するための波形図が示されている。シングルクロックモードでは、信号Ｓ／Ｗがハイレベルにされる。そして、図５（Ａ）に示すように、チップスキャンイネーブル信号ＣＳＥＮがロウレベルにされてもクロックｃｌｋの１番目のパルスが到来するまでフリップフロップ回路ＦＦ４はハイレベル（論理１）を出力している。そのため、ゲート回路Ｇ６及びＧ８を通したモジュールスキャンイネーブル信号ＭＳＥＮはハイレベルのままに維持される。つまり、前記図２のスキャンフリップフロップ回路ＦＦの入力部に設けられたセレクタＭＵＸは、スキャンインＳＩ側を選択している。１番目のクロックｃｌｋが到来すると、上記フリップフロップ回路ＦＦの出力がロウレベルに変化し、それに対応して上記モジュールスキャンイネーブル信号ＭＳＥＮがロウレベルにされる。２番目のクロックｃｌｋが到来すると、上記ロウレベル出力がインバータ回路ＮＶ３によって反転されて帰還されるので、上記フリップフロップ回路ＦＦの出力が再びハイレベルに変化し、それに対応して上記モジュールスキャンイネーブル信号ＭＳＥＮもハイレベルにされる。

この結果、１番目のクロックｃｌｋに同期して、スキャンチェーンのＦＦによりテスト信号の最終シフト動作が行われて、かかるテスト信号が論理段（組合せ回路）やメモリ等に伝えられる。論理段やメモリ等を通して伝えられた信号は、２番目のクロックｃｌｋに同期して後段側のＦＦに取り込まれる。この取り込まれた後段側の信号は、上記モジュールスキャンイネーブル信号ＭＳＥＮがハイレベルにされているので、再びシフトクロックＳＣＬＫのハイレベルを供給することによりシリアルに出力される。

ダブルクロックモードでは、信号Ｓ／Ｗがロウレベルにされる。この状態では、ゲート回路Ｇ７のゲートとが閉じられて、チップスキャンイネーブル信号ＣＳＥＮがロウレベルによりモジュールスキャンイネーブル信号ＭＳＥＮがロウレベルにされる。チップスキャンイネーブル信号ＣＳＥＮのハイレベルによりモジュールスキャンイネーブル信号ＭＳＥＮもハイレベルにされる。この構成では、前記図３のキャプチャイネーブル信号ＣＰＥＮに対応して２つのパルスｃｌｋを出力させる。このダブルクロックモードでは、スキャンチェーンのＦＦによりテスト信号の最終シフト動作も行われている。

上記ダブルクロックモードでは、１回目のクロック印加前にチップスキャンイネーブル信号ＣＳＥＮをキャプチャモード側とし、その後クロックを２回印加してテストを行う。このダブルクロックモードでは、モジュールスキャンイネーブル信号ＭＳＥＮはテストサイクル内で切り替える必要がないためタイミングの問題を緩和できる。しかし、ダブルクロックモードでは、キャプチャモード時にクロック印加が２回あるため、テスト時２段の順序回路として扱う。このため、２段の論理段をうちいずれの論理段での故障かを直接認識できないから前記シングルクロックモードに比べ故障検出率が上がりにくくテストパタンが長大となる。

この実施例では、上記シングルクロックモードとダブルクロックモードの両方を備えることにより、シングルクロックモードでの前記遅延性故障検出を行い、それでは出来ないような補助的な故障検出をダブルクロックモードで行うようにすることにより、テストパタン[が]長大化を防ぎつつ、高い信頼性の遅延性故障検出を可能にするものである。

図６には、シングルクロックモードでのテスト動作の波形図が示されている。スキャンイン動作はシフトクロックＳＣＬＫに同期して低速でＬＳＩの外部からテストパタンが入力される。このスキャンイン動作ではチップスキャンイネーブル信号ＣＳＥＮのロウレベルにより最終シフトの１つ前で止められる。そして、キャプチャイネーブル生成回路によりキャプチャイネーブル信号ＣＰＥＮをハイレベルにすることにより、システムクロックＣＬＫに対応した高速クロックｃｌｋが２パルス出力される。クロックｃｌｋの最初のパルスにより最終シフト動作が行われるとともに、かかるパルスｃｌｋに同期して前記のようにモジュールスキャンイネーブル信号ＭＳＥＮがそれぞれの部分回路Ａ，Ｂ等に対応して形成されて、上記システムクロックＣＬＫに対応した実速度により遅延性故障の試験が実施される。[この実施例では、特に制限されないが、基準クロックＲＣＬＫを利用して前記シフトクロックＳＣＬＫが形成される。このような構成とすることにより、前記図１において、シフトクロックＳＣＬＫ用の外部端子を省略できる。]

図７には、ダブルクロックモードでのテスト動作の波形図が示されている。スキャンイン動作はシフトクロックＳＣＬＫに同期して低速で半導体集積回路装置の外部からテストパタンが入力される。 [このスキンイン動作ではチップスキャンイネーブル信号ＣＳＥＮのロウレベルによりシフトクロックＳＣＬＫを停止させて、最終シフト動作まで実施されて全テストパタンのシリアル入力が行われる。] 上記チップスキャンイネーブル信号ＣＳＥＮのロウレベルに対応してモジュールスキャンイネーブル信号ＭＳＥＭもロウレベルにされて、前記セレクタＭＵＸはスキャン側（ＳＩ）から論理段側（Ｄin）に切り替えられている。

この状態で、キャプチャイネーブル生成回路によりキャプチャイネーブル信号ＣＰＥＮをハイレベルにすることにより、システムクロックＣＬＫに対応した高速クロックが２パルス出力される。このパルスｃｌｋに同期してテスト時２段の順序回路が動作する。このようにダブルクロックモードでは、上記高速なシステムクロックＣＬＫと上記モジュールスキャンイネーブル信号ＭＳＥＮとの間には、上記のような条件でキャプチャイネーブル信号ＣＰＥＮを形成するだけでよいから十分なタイミングマージンがある。この実施例でも、前記図６と同様に基準クロックＲＣＬＫを利用して前記シフトクロックＳＣＬＫが形成される。

この実施例では、前記のように内部生成クロック制御回路では、キャプチャイネーブル信号ＣＰＥＮの立ち上がりで、ＦＦのリセットを解除し、システムクロックＣＬＫの２クロックのみ内部生成クロックｃｌｋを出力する。そして、スキャンイネーブル生成回路では、内部生成クロック制御回路から出力した内部生成クロックｃｌｋによりモジュールスキャンイネーブルＭＳＥＮを制御し高速なシングルクロック方式の動作を可能とする。また、回路構成としては、制御信号Ｓ／Ｗによりシングルクロック、ダブルクロック両方式のパタン生成を選択可能とするものである。

シングルクロック方式をメインとして実速度スキャンテストを行うことにより少パタン数で高故障検出率のスキャンパタン生成を実現する。そして、ダブルクロック方式は、上記シングルクロック方式では検出困難な遅延性故障の検出に向けて補助的に使用するためにパタン数も抑止し、両方式の併用によって遅延故障テストの故障検出率を向上しつつ、それに使用されるパタン数も抑止する。そして、実速度テストをＬＳＩ内部生成クロックで行うため、テスタクロックは高速である必要がない。このため安価なテスタでテスト可能でありテストコスト上昇を抑えることが可能である。

図８には、この発明に係るＬＳＩの他の一実施例の概略全体構成図が示されている。この実施例の内部クロック生成回路を構成するＰＬＬ回路は、高い周波数のクロックＣＬＫと、それをｎ分周した低い周波数のクロックＮＣＬＫのように周波数の異なる２つのクロックを形成する。このため、上記クロックＣＬＫに対応して内部生成クロック制御回路１が設けられ、上記クロックＮＣＬＫに対応して内部生成クロック制御回路Ｎが設けられる。

上記２通りの内部生成クロック制御回路１及びＮに対して、前記のようなシフトクロックＳＣＬＫ、スキャンテストモード信号ＳＣＴＭ、リセット信号ＲＳＥＴ及びチップスキャンイネーブル信号ＣＳＥＮが供給され、キャプチャイネーブル生成回路によりキャプチャイネーブル信号が供給される。上記各信号ＳＣＬＫ、ＳＣＴＭ、ＲＳＥＴ及びＣＳＥＮは、前記図１のような外部端子から供給されるもの他、例えばＪＴＡＧのようなテスト用インターフェイス回路を通して入力されたテストコマンドを解読するテスト制御回路により形成されるものであってもよい。上記キャプチャイネーブル生成回路も上記テスト制御回路に含ませるようすることもできる。

部分回路Ａ，Ｂは、前記同様な回路ブロックである。特に制限されないが、部分回路Ａは、それぞれが上記２通りのクロックＣＬＫ及びＮＣＬＫに対応したクロックｃｌｋ及びｎｃｌｋにより動作し、部分回路Ｂは上記クロックｎｃｌｋのみで動作する。この場合、部分回路Ａにおいては、上記クロックｃｌｋに対応してスキャンイネーブル生成回路Ａ１と、上記クロックｎｃｌｋに対応してスキャンイネーブル生成回路ＡＮが設けられる。部分回路Ｂにおいては、上記クロックｎｃｌｋに対応してスキャンイネーブル生成回路ＢＮが設けられる。

部分回路Ａにおいて、上記スキャンイネーブル生成回路Ａ１やＡＮで形成されたスキャンイネーブル信号は、部分回路Ａにおけるクロックｃｌｋやｎｃｌｋが前記図２のＦＦのクロック端子に伝えられる図示しないそれぞれのクロックツリーと同様な信号伝達経路のスキャンイネーブルツリーによって各ＦＦのセレクタＭＵＸにスキャンイネーブル信号が伝えられる。部分回路Ｂにおいても、上記スキャンイネーブル生成回路ＢＮで形成されたスキャンイネーブル信号は、部分回路Ｂにおけるクロックｎｃｌｋが前記図２のＦＦのクロック端子に伝えられる図示しないクロックツリーと同様な信号伝達経路のスキャンイネーブルツリーによって各ＦＦのセレクタＭＵＸにスキャンイネーブル信号が伝えられる。このようにクロックの伝達経路とそれに対応したスキャンイネーブル信号の伝達経路とを類似の伝達経路とすることにより、ＦＦにおけるクロックとスキャンイネーブル信号の伝播遅延量が同等となって遅延量の相違による両者間のタイミング差を最小にすることができ、より高速クロックでのスキャンテストを高い信頼性により実施することができる。

図９には、この発明に係るＬＳＩの他の一実施例の概略全体構成図が示されている。この実施例の内部クロック生成回路を構成するＰＬＬ回路は、前記図８と同様に高い周波数のクロックＣＬＫと、それをｎ分周した低い周波数のクロックＮＣＬＫのように周波数の異なる２つのクロックを形成する。このため、上記クロックＣＬＫに対応して内部生成クロック制御回路１が設けられ、上記クロックＮＣＬＫに対応して内部生成クロック制御回路Ｎが設けられる。

上記２通りの内部生成クロック制御回路１及びＮに対して、前記のようなシフトクロックＳＣＬＫ、スキャンテストモード信号ＳＣＴＭ、リセット信号ＲＳＥＴ及びチップスキャンイネーブル信号ＣＳＥＮが供給され、キャプチャイネーブル生成回路によりキャプチャイネーブル信号が供給される。特に制限されないが、上記シフトクロックＳＣＬＫ、スキャンテストモード信号ＳＣＴＭ、リセット信号ＲＳＥＴ及びチップスキャンイネーブル信号ＣＳＥＮは、図示しないテスト制御回路から供給される。上記キャプチャイネーブル生成回路も上記テスト制御回路に含ませるようすることもできる。

部分回路Ａ，Ｂは、前記同様な回路ブロックである。特に制限されないが、部分回路Ａ及びＢは、それぞれが上記２通りのクロックＣＬＫ及びＮＣＬＫに対応したクロックｃｌｋ及びｎｃｌｋにより動作する。この場合、部分回路ＡとＢに対して、共通に上記クロックｃｌｋに対応してスキャンイネーブル生成回路１と、上記クロックｎｃｌｋに対応してスキャンイネーブル生成回路Ｎが設けられる。つまり、上記スキャンイネーブル生成回路１と、スキャンイネーブル生成回路Ｎとは、それぞれ部分回路ＡとＢに組み込まれるのではなく、部分回路Ａ，Ｂの双方に隣接し、あるいは近接して配置されており、前記図８の実施例と同様にそこから部分回路Ａ，ＢのＦＦに至るスキャンイネーブル信号の伝達経路と、クロックｃｌｋ及びｎｃｌｋの伝達経路とを対応させて配置する。

このようにスキャンイネーブル生成回路１とＮを２つの部分回路ＡとＢに共用させることにより、回路の簡素化を図ることができる。そして、クロックとスキャンイネーブル信号の伝達経路を類似の伝達経路とすることにより、両者の伝播遅延量が同等となるように配慮することにより高速クロックとスキャンイネーブル信号の遅延量の相違によるタイミング差を小さくすることができ、高い信頼性のテスト結果を得ることができる。

図１０には、この発明に係るＬＳＩの更に他の一実施例の概略全体構成図が示されている。この実施例は、図１の実施例の変形例であり、部分回路Ａ及びＢがそれぞれ２つのグループに分割され、それぞれに対応してスキャンイネーブル生成回路が設けられる。つまり、部分回路Ａにおいては、スキャンイネーブル生成回路Ａ１とＡ２が設けられ、部分回路Ａの組合せ回路及びＦＦが２つに分割されて、それぞれのスキャンイネーブル生成回路Ａ１とＡ２から対応するＦＦにスキャンイネーブル信号が伝えられる。これに対応して、クロックｃｌｋも２系統に分割されて上記伝播遅延量がスキャンイネーブル信号と合わせられる。部分回路Ｂにおいても同様に、スキャンイネーブル生成回路Ｂ１とＢ２が設けられ、部分回路Ｂの組合せ回路及びＦＦが２つに分割されて、それぞれのスキャンイネーブル生成回路Ｂ１とＢ２から対応するＦＦにスキャンイネーブル信号が伝えられる。なお、前記図９及び図１０において、スキャンテストモード信号ＳＣＴＭやリセット信号ＲＳＥＴは省略されているが、適当な制御回路あるいは端子から前記同様に供給される。

図１１には、シングルクロック方式でのテスト動作を説明するための回路図である。このシングルクロック方式では、シフトモードでＦＦにデータを転送後、スキャンイネーブルを切り替えキャプチャモードでテストする。この方式では、キャプチャモード時のクロックが１回であり、同図のようにＦＦから“１”のテストパタンが伝えられるべき故障仮定点が“０”になると、それを受けるＦＦに取り込まれる信号が正常“１”から故障“０”となる。上記故障仮定点の“０”は、上記テストパタン“１”の信号伝播遅延時間によって、上記クロックｃｌｋの１サイクル間に“１”に変化しない場合も含まれるものである。このようにシフト動作によってＬＳＩ内部を組合せ回路と考えることが出来るため故障検出率が上がりやすい。しかし、実速度のスキャンテストでは、クロックｃｌｋの１サイクル内にスキャンイネーブルの切り替えを高速・高精度で動作させる必要がある。

図１２には、ダブルクロック方式でのテスト動作を説明するための回路図である。このダブルクロック方式では、１回目のクロック印加前にスキャンイネーブルをキャプチャモード側とし、その後クロックを２回印加してテストを行う。スキャンイネーブルはテストサイクル内で切り替える必要がないためタイミングの問題を緩和できる。しかし、ダブルクロック方式では、キャプチャモード時にクロック印加が２回あるため、テスト時２段の順序回路として扱う。このため、シングルクロック方式に比べ、故障検出率が上がりにくく、テストパタンが長大となるという問題がある。つまり、故障仮定点を直接的に見出すことができない。

この実施例のテスト方法では、遅延故障検出する場合、シングルクロックで検出できない故障、ダブルクロック方式で検出できない故障が存在するため、両方式でテストを行うことで故障検出率が最大となる。このとき、シングルクロックをメインとして上記少ないテストパタンにより大半の故障検出を行い、[かかる]シングルクロックで検出できない故障に絞ってダブルクロック方式での故障検出を行うという両方式の併用テストを行い、シングルクロック方式とダブルクロック方式をテスト中に切り替えることで両方式でのテストを可能とし高検出率少パタン数のテストパタン作成を行う。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。前記内部生成クロック制御回路やスキャンイネーブル生成回路の具体的構成は、前記のような動作を行うものであれば何であってもよい。この発明は、システムＬＳＩのような半導体集積回路装置と、そのテスト方法として広く利用することができる。

この発明に係る半導体集積回路装置の一実施例を示す概略全体構成図である。 図１のスキャンチェーン化されるフリップフロップ回路の一実施例のブロック図である。 図１の内部生成クロック制御回路の一実施例を示す構成図である。 図１のスキャンイネーブル生成回路の一実施例を示す構成図である。 図４のスキャンイネーブル生成回路の動作を説明するための波形図である。 シングルクロックモードでのテスト動作を説明するための波形図である。 ダブルクロックモードでのテスト動作を説明するための波形図である。 この発明に係るＬＳＩの他の一実施例を示す概略全体構成図である。 この発明に係るＬＳＩの他の一実施例を示す概略全体構成図である。 この発明に係るＬＳＩの更に他の一実施例を示す概略全体構成図である。 シングルクロック方式でのテスト動作を説明するための回路図である。 ダブルクロック方式でのテスト動作を説明するための回路図である。

符号の説明

ＭＵＸ…セレクタ、ＭＦＦ…マスターフリップフロップ回路、ＳＦＦ…スレーブフリップフロップ回路、Ｇ１〜Ｇ８…ゲート回路、ＦＦ、ＦＦ１〜ＦＦ４…フリップフロップ回路、ＮＶ１〜ＮＶ３…インバータ回路。

Claims (8)

1. 複数の回路ブロックと、
   上記複数の回路ブロックのクロックを形成する内部クロック生成回路と、
   上記複数の回路ブロックの動作試験を行うスキャンテスト回路とを備え、
   上記スキャンテスト回路は、
   外部からの指示に従った第１制御信号に応答して外部から供給されるスキャン用クロック又は上記内部クロック生成回路で形成されたクロックを選択的に伝える第１回路と、
   上記各回路ブロックのそれぞれに設けられ、上記第１回路で選択的に伝えられるクロックを受けて、当該回路ブロックのスキャンチェーンを構成するフリップフロップ回路の入力部に設けられたセレクタをスキャンチェーン側から前段論理側に切り替える内部制御信号を形成する第２回路とを含むことを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記内部クロック生成回路は、ＰＬＬ回路であり、
   上記第１回路は、上記ＰＬＬ回路に隣接して配置され、
   上記第２回路は、各回路ブロックに組み込まれて配置されてなることを特徴とする半導体集積回路装置。
3. 請求項２において、
   上記第１回路は、上記第１制御信号の一方のレベルにより上記スキャン用クロックを選択し、上記第１制御信号の他方のレベルにより上記クロックを選択し、上記第１制御信号が一方のレベルであって上記スキャン用クロックの供給が停止された状態で所定のタイミング信号により上記クロックの２サイクル分のパルスを選択し、
   上記第２回路は、上記クロックの第１サイクルにより上記セレクタが前段論理側を選択し、第２サイクルにより上記セレクタがスキャンチェーン側に選択するような上記内部制御信号を形成することを特徴とする半導体集積回路装置。
4. 請求項３において、
   上記第２回路は、外部からの指示に従った第２制御信号が一方のレベルのときに上記第１回路で形成された２サイクルのクロックに同期した上記内部制御信号を形成し、上記第２制御信号が他方のレベルのときに当該第２制御信号に対応して上記第１回路で形成された上記クロックの２サイクル分のパルスが各回路ブロックに伝えられるよう上記内部制御信号を形成することを特徴とする半導体集積回路装置。
5. 請求項４において、
   上記回路ブロックは、第１部分と第２部分に分割され、
   上記第２回路は、上記第１部分に対応した第２−１回路と、上記第２部分に対応した第２−２回路からなることを特徴とする半導体集積回路装置。
6. 請求項４において、
   上記ＰＬＬ回路は、第１クロックと、それとは周波数が異なる第２クロックとを生成し、
   上記回路ブロックの第１部分は上記第１クロックで動作し、上記第２部分は上記第２クロックで動作し、
   上記第２−１回路は、上記第１クロックに対応した第１内部制御信号を形成し、
   上記第２−２回路は、上記第２クロックに対応した第２内部制御信号を形成することを特徴とする半導体集積回路装置。
7. 論理回路と、
   上記論理回路のクロックを形成する内部クロック生成回路と、
   シングルクロックパタンとダブルクロックパタンの両方で上記論理回路の動作試験を行うスキャンテスト回路とを備えた半導体集積回路装置のテスト方法であって、
   上記シングルクロックパタンでのテストを行った後に補助的に上記ダブルクロックパタンでテストを行うことを特徴とする半導体集積回路装置のテスト方法。
8. 請求項７において、
   上記スキャンテスト回路は、
   外部からの指示に従った第１制御信号に応答して外部から供給されたスキャン用クロック又は上記内部クロック生成回路で形成されたクロックを選択的に伝える第１回路と、
   上記各回路ブロックのそれぞれに設けられ、上記第１回路で形成されたクロックを受けて、対応する回路ブロックのスキャンチェーンを構成するフリップフロップ回路の入力部に設けられたセレクタをスキャンチェーン側から前段論理側に切り替える内部制御信号を形成する第２回路とを備え、
   上記第１回路は、上記第１制御信号の一方のレベルにより上記スキャン用外部クロックを選択し、上記第１制御信号の他方のレベルにより上記クロックを選択し、上記第１制御信号が一方のレベルであって上記スキャン用外部クロックの供給が停止された状態で所定のタイミング信号により上記クロックの２サイクル分のパルスを選択し、
   上記第２回路は、上記クロックの第１サイクルにより上記セレクタが前段論理側を選択し、第２サイクルにより上記セレクタがスキャンチェーン側に選択するような上記内部制御信号を形成し、
   外部からの指示に従った第２制御信号が一方のレベルのときに上記第１回路で形成された２サイクルのクロックに同期した上記内部制御信号を形成して上記シングルクロックパタンでのテストを行い、
   上記第２制御信号が他方のレベルのときに当該第２制御信号に対応して上記第１回路で形成された上記クロックの２サイクル分のパルスが各回路ブロックに伝えられるよう上記内部制御信号を形成して上記ダブルクロックパタンでのテストを行うことを特徴とする半導体集積回路装置のテスト方法。
   

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