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JP5129939B2 - 半導体装置の製造方法 - Google Patents

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元樹 小林
誠 照井
伸仁 大内
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Description

本発明は、トランジスタ等の半導体素子からなる能動素子や、キャパシタ（コンデンサ）Ｃ、インダクタ（コイル）Ｌ、抵抗Ｒといった受動素子を、基板等の上に高密度に実装した薄型且つ小型の半導体装置の製造方法に関するものである。
従来、能動素子や受動素子を基板上に高密度に実装した半導体装置の製造方法に関する技術としては、例えば、次のような文献に記載されるものがあった。
特開平１１−１０３０１１号公報 特開２００６−４１１２２号公報
特許文献１には、主表面を有する半導体基体と、脱着可能であるように複数の前記半導体基体を保持する大口径の保持基体とからなる複合半導体基板を用いて前記主表面上に半導体装置を形成する半導体装置の製造方法が記載されている。この製造方法では、例えば、前記半導体基体を絶縁膜からなる接合部を介して前記保持基体に保持した状態で半導体装置が製造される。又、前記接合部の絶縁膜は、接合の着脱が容易で、且つ、形成した接合部を繰り返し利用することが可能なように、ＯＨ基を含む水素結合により形成される。
この特許文献１における半導体装置の製造方法によれば、複数の半導体基体と大口径の保持基体を任意に脱着可能であるように接合することで、大口径一括処理工程による生産性向上を図りつつ、量産化を可能にしている。
又、特許文献２には、能動素子や受動素子を内蔵する半導体装置において、この半導体装置の構成に関与せず、半導体装置の製造過程で取り除かれる絶縁性基板と、この絶縁性基板上に形成された例えば薄膜のＬＣＲ回路からなる回路モジュールとを含み、この回路モジュールの絶縁性基板と接する面に接続端子を備えた半導体装置が記載されている。
この特許文献２の半導体装置の製造方法によれば、絶縁性基板上に形成された回路モジュールを、絶縁性基板から剥離して接着剤により別の基板上に固定することにより、半導体装置の高密度化、薄型化、及び小型化を図っている。
しかしながら、従来の半導体装置及の製造方法では、次のような課題があった。
従来の特許文献２の技術では、絶縁性基板上に形成された例えばＬＣＲ回路からなる回路モジュールを、絶縁性基板から剥離して接着剤により別の基板上に固定しているので、接着剤の厚み分だけ、半導体装置のサイズが大きくなったり、接着剤塗布工程等の追加による製造工程数の増加や、製造工程の複雑化等が生じる。
そこで、この対策として、接着剤に代えて、特許文献１に記載されたような、ＯＨ基を含む水素結合により、回路モジュールを別の基板上に固定することが考えられる。しかし、特許文献１の技術では、接合の着脱が容易なことから、固定方法として水素結合を利用しているのであるから、この水素結合によって回路モジュールを別の基板上に固定した場合、剥離しないような十分な接合強度を持たせることが困難であった。
本発明は、このような従来の課題を解決し、最終的な半導体装置としてのサイズの縮小化、及び薄型化が可能で、且つ、製造工程の容易化等が可能な半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、平坦な被搭載面を有する被搭載部材（例えば、基板又は回路チップ）と、それぞれ分離されて基板（例えば、シリコン・オン・インサレータ（Silicon On Insulator、以下「ＳＯＩ」という。）基板、又はバルク基板）上に形成され、前記基板に固定された平坦な裏面と、前記裏面の反対側に位置する平坦な表面とを有し、前記被搭載部材よりもサイズの小さな複数の回路チップと、前記各回路チップ上にそれぞれ設けられた複数の第１の支持体と、前記複数の第１の支持体上に貼着され、前記複数の回路チップを支持するシート状の第２の支持体とを備えた半導体装置の製造方法であって、前記各第１の支持体により支持された前記各回路チップの裏面を前記基板から剥離して前記被搭載面に圧接し、前記各回路チップの裏面と前記被搭載面とを分子間結合力（例えば、ＯＨ基間の水素結合力）により固定している。
本発明の半導体装置の製造方法によれば、被搭載部材上に、これよりもサイズの小さな回路チップをボンディングして接合を行うに際して、回路チップを剥離する時に、シート状の第２の支持体に貼り付けた状態で回路チップを剥離し、この剥離した回路を所望の被搭載部材上に分子間結合力（例えば、水素結合力）により結合させている。しかも、剥離する回路チップの裏面（即ち、結合対象である被搭載部材と対向する側の面）を平坦にし、且つ、被搭載部材の被搭載面を平坦にし、更に、剥離する回路チップの表面（即ち、第１の支持体と対向する側の面）を平坦にすることで、シート状の第２の支持体とは互いに平坦な面同士で貼り付けられ、これにより、被搭載面への結合の際に加えられる圧力（即ち、比較的小さな荷重）が、剥離した回路チップ全体に均一に与えられ、分子間結合を確実に行うことができる。特に、部分的に圧力が加わることで、剥離した回路チップは薄いことから、その構造が破壊されてしまうこと等も防止することができる。
しかも、回路チップと被搭載部材とを、従来のような接着剤を用いることなく、分子間結合により固定しているので、最終的な半導体装置としてのサイズの縮小化、及び薄型化を実現できると共に、従来のような接着剤塗布工程等の追加による製造工程の複雑化を避けることができ、半導体装置の製造の容易化による低コスト化も可能になる。
最良の形態の半導体装置の製造方法は、平坦な被搭載面を有する被搭載部材と、基板上に形成され、前記基板に固定された平坦な裏面と、前記裏面の反対側に位置する平坦な表面とを有し、前記被搭載部材よりもサイズの小さな回路チップと、前記回路チップの表面に貼着され、前記回路チップを支持するシート状の支持体とを備えた半導体装置の製造方法である。そして、前記支持体により支持された前記回路チップの裏面を前記基板から剥離して前記被搭載面に圧接し、前記回路チップの裏面と前記被搭載面とを分子間結合力（例えば、水素結合）により固定している。
（実施例１の構成と概略の製造方法）
図１（Ａ）〜（Ｃ）は、本発明の実施例１における半導体装置の製造方法及び断面構造を示す模式図である。
図１（Ａ）に示すように、図示しないシリコン（Ｓｉ）基板等の第１の基板上には、図示しないシリコン酸化膜（ＳｉＯ２膜）等の犠牲層である剥離膜を介して、キャパシタ、集積回路等の薄膜状の回路チップ２０が形成され、この回路チップ２０の表面側に複数の接続パッド２０ａが露出している。回路チップ２０の表面及び裏面は、例えば、ナノミリ（ｎｍ）オーダー（＝１×１０−９ミリ）で平坦化処理されている。回路チップ２０の表面には、レジスト、ワックス等の第１の支持体２１を介して、シート状の第２の支持体２２が貼り付けられ、この支持体２２が貼り付けられた状態で、回路チップ２０の裏面を覆う図示しない剥離層がエッチング液等で除去されて、回路チップ２０が図示しない第１の基板から剥離される。
一方、回路チップ２０を搭載するための被搭載部材（例えば、Ｓｉ基板等の第２の基板）３０上には、回路チップ４０を構成している集積回路等が形成されたＳｉ層等の回路形成層４１が設けられ、この回路形成層４１の表面側に複数の接続パッド４０ａが露出している。回路形成層４１の表面は、接続パッド４０ａを露出するための開口部４２ａを除いて、被搭載面の層（例えば、平坦化層）４２により覆われている。平坦化層４２は、回路チップ４０を構成している回路形成層４１の表面を平坦化するための層である。
図１（Ｂ）に示すように、支持体２１，２２により支持された回路チップ２０が、回路チップ４０側の回路形成層４１に対して位置合わせされ、回路チップ２０に荷重が加えられてこの回路チップ２０の裏面が平坦化層４２の表面に接合（ボンディング）される。回路チップ２０の裏面と平坦化層４２の表面との接合面（ボンディング面）における平坦化及び荷重印加によって、回路チップ２０の裏面と平坦化層４２とが近接し、各ボンディング面に結合した分子間結合力（例えば、ＯＨ基間の水素結合力）によって強固にボンディングされる。このようなボンディング工程の完了後、第１及び第２の支持体２１，２２が除去される。
図１（Ｃ）に示すように、回路チップ２０がボンディングされた回路チップ４０側の平坦化層４２の全面に、層間絶縁膜５０が形成され、回路チップ２０の接続パッド２０ａ箇所及び回路チップ４０の接続パッド４０ａ箇所が露出するように、層間絶縁膜５０の一部が開口される。次に、層間絶縁膜２０上に選択的に配線５１が形成され、この配線５１により、回路チップ２０の接続パッド２０ａと回路チップ４０の接続パッド４０ａとが、開口部４２ａを介して電気的に接続される。その後、必要に応じて、配線５１等を保護するために、全面にパッシベーション膜等が形成され、半導体装置の製造が終了する。
このようにして製造された図１（Ｃ）に示す半導体装置において、回路チップ２０と回路チップ４０とは、配線５１により接続されているので、所定の電気的動作が行われる。
（実施例１の具体的な製造方法）
図２−１〜図２−５は、図１の半導体装置の具体的な製造方法を示す模式的な製造工程図である。
本実施例１の通常の製造方法では、複数種類の複数の回路チップを、基板上に形成された回路形成層上にボンディングしてこの回路形成層中の集積回路等に接続する形態が考えられるが、以下の説明では、説明の簡単化を図るために、１種類の回路チップを代表的に取り上げてこの製造方法を説明する。
図２−１（ａ）は、半導体装置を形成するための第１の基板を示す斜視図であり、この第１の基板の一部の領域Ａの模式的な断面図が図２−１（ｂ）に示されている。
先ず、第１の基板として、例えば、ＳＯＩウェハ１０を用意する。ＳＯＩウェハ１０は、単結晶のＳｉ基板１１を有し、この上に、絶縁体である剥離層１２を介して、動作層である単結晶からなる薄膜のＳｉ層１３が積層されている。剥離層１２は、犠牲層あるいは埋め込み酸化層（ＢＯＸ酸化層）とも言われ、例えば、ＳｉＯ２層で形成され、厚さは、略５０ｎｍ〜８００ｎｍの範囲が好適例である。これは、剥離層１２をＳｉ基板１１乃至Ｓｉ層１３と選択的にエッチング除去するにあたりエッチングが良好に進行すること、剥離層１２をエッチング後にＳｉ層１３のエッチング面が、ナノオーダーで平坦であること、から好適な厚さ範囲を決定することができる。薄膜のＳｉ層１３には、能動素子や受動素子の回路素子、あるいは集積回路等が形成され、このＳｉ層１３の厚さは、例えば、略５０ｎｍ〜１０００ｎｍの範囲が好適例である。Ｓｉ層１３の厚さは、回路素子、集積回路等の形成に必要な厚さと、配線が良好に行える厚さ、から好適な厚さを決定することができる。
図２−１（ｃ）は、ＳＯＩウェハ１０上に回路チップが形成、配列された状態を示す模式的な平面図であり、この回路チップのＢ１−Ｂ２線断面図が図２−１（ｄ）に示されている。
ＳＯＩウェハ１０の剥離層１２及びＳｉ層１３は、フォトリソグラフィ技術等のエッチングにより形成された分離領域１４により、所定間隔に分離され、複数の回路チップ２０が形成、配列される。各回路チップ２０は、分離領域１４により分離された剥離層１２及びＳｉ層１３により構成され、剥離層１２が露出している。各回路チップ２０の表面側には、図２−１（ｂ）、（ｃ）では図示を省略したが、複数の接続パッド２０ａが設けられている。
図２−２（ｅ）は、回路チップ２０上に第１、第２の支持体が形成された状態を示す模式的な断面図である。
分離された各回路チップ２０におけるＳｉ層１３上には、フォトリソグラフィ技術により、レジスト材料、ワックス材料等を用いて個別（選択的）に、第１の支持体２１がそれぞれ形成される。第１の支持体２１は、後工程において各Ｓｉ層１３をＳｉ基板１１から剥離した後に、各Ｓｉ層１３を保護する機能を有している。複数の第１の支持体２１を形成した後に、これらの第１の支持体２１上に、粘着シート等のシート状の第２の支持体２２が貼り付けられる。第２の支持体２２は、後工程において各Ｓｉ層１３をＳｉ基板１１から剥離した後に、各Ｓｉ層１１が散逸しないように繋ぎ止める機能を有している。
図２−２（ｆ）は、回路チップ２０をＳｉ基板１１から剥離したときの状態を示す模式的な断面図である。
複数の回路チップ２０上に第１、第２の支持体２１，２２を形成した後に、ＳＩＯウェハ１０を、例えば、弗酸等の酸犠牲層エッチング液に浸漬する。適当な時間浸漬すると、剥離膜１２が除去されるので、第１及び第２の支持体２１，２２で支持された回路チップ２０を構成するＳｉ層１３をＳｉ基板１１から剥離する。各回路チップ２０を構成するＳｉ層１３は、第１の支持体２１で個別に支持され、第２の支持体２２によって繋ぎ止められている。
図２−３（ｇ）は、回路チップ２０を搭載するための第２の基板を示す模式的な平面図であり、この第２の基板のＣ１−Ｃ２線断面図が図２−３（ｈ）に示されている。
第２の基板は、例えば、Ｓｉ基板３０で構成され、このＳｉ基板３０上に、複数の分割領域３１によって所定の間隔で分割された複数の回路チップ４０が形成されている。各回路チップ４０は、集積回路等がＳｉ層に形成された回路形成層４１を有し、この回路形成層４１上に、最上層の平坦化層４２が形成されている。回路形成層４１の表面側には、この上にボンディングするための回路チップ２０と接続のための複数の接続パッド４０ａが設けられている。回路形成層４１を覆う平坦化層４２は、回路チップ２０を構成するＳｉ層１３を回路形成層４１上にボンディングするために平坦化する機能を有し、例えば、ポリイミド、ＳＯＧ（Spin-On-Glass）等の有機系又は無機系の塗布膜により形成され、あるいは、薄膜のシリコン酸化膜（ＳｉＯ２膜）、窒化シリコン膜（ＳｉＮ膜）等の絶縁膜により形成されている。この平坦化層４２には、フォトリソグラフィ技術により、複数の接続パッド４０ａをそれぞれ露出するための開口部４２ａが形成されている。
図２−３（ｉ）は、回路チップ４０上に回路チップ２０がボンディングされた状態を示す模式的な断面図である。
図２−２（ｆ）の各回路チップ２０をハンドリングして、図２−３（ｉ）の回路チップ４０上にボンディングするために、図２−２（ｆ）の各回路チップ２０を各第１の支持体２１を介して支持している第２の支持体２２を個別にカット（切断）する。各第１、第２の支持体２１，２２にそれぞれ支持された各回路チップ２０を構成するＳｉ層１３をピックアップし、回路チップ４０のボンディング領域に位置合わせを行って、所定の荷重を加える。荷重は、例えば、略１〜３０kg/cm2の範囲とすることができる。ボンディング表面の平坦化及び荷重印加により、回路チップ２０の裏面側のＳｉ層１３と、回路チップ４０の表面側の平坦化層４２とが近接し、各ボンディング面に結合したＯＨ基間の水素結合によって強固にボンディングされる。
図２−４（ｊ）は、Ｓｉ層１３と平坦化層４２とが水素結合によってボンディングしているボンディング界面の様子を示す模式的な断面図である。
図２−２（ｉ）に示すようにカットされた他の全ての回路チップ２０を、図２−３（ｇ）に示す他の回路チップ４０の所定の位置に、前記と同様にしてボンディングする。
図２−４（ｋ）は、回路チップ２０から第１、第２の支持体２１，２２を除去した後の状態を示す模式的な断面図である。
ボンディング工程を完了後、各回路チップ２０を支持する第１、第２の支持体２１，２２のうち、第１の支持体２１を除去してこれに貼り付けられた第２の支持体２２も除去する。第１の支持体２１の除去工程では、例えば、レジスト材料を除去するリムーバー等を使用することができる。支持体除去後、Ｓｉ層１３と平坦化層４２との水素結合によるボンディング強度を向上させるため、回路チップ２０，４０にダメージを与えない温度にて、適宜アニール処理を行うこともできる。
図２−４（ｌ）は、各回路チップ４０上に所定の回路チップ２０をボンディングした形態の例を模式的に示す平面図である。
図２−５（ｍ）は、図１（Ｃ）と同様の図であり、回路チップ４０とこの上にボンディングされた回路チップ２０とが接続された状態の例を示す模式的な断面図である。
回路チップ２０がボンディングされた回路チップ４０側の平坦化層４２の全面に、ＳｉＮ膜等の層間絶縁膜５０が形成され、回路チップ２０の接続パッド２０ａ箇所及び回路チップ４０の接続パッド４０ａ箇所が露出するように、層間絶縁膜５０の一部が開口される。次に、層間絶縁膜５０の全面に、アルミニュウム・銅・シリコン合金（ＡｌＳｉＣｕ合金）等の配線層が形成され、この配線層がフォトリソグラフィ技術により選択的にエッチングされて配線５１が形成される。この配線５１により、回路チップ２０の接続パッド２０ａと回路チップ４０の接続パッド４０ａとが、開口部４２ａを介して電気的に接続される。その後、必要に応じて、配線５１等を保護するために、全面にパッシベーション膜等が形成され、半導体装置の製造が終了する。
（実施例１の効果）
本実施例１によれば、次の（１）、（２）のような効果がある。
（１） 回路チップ４０上に、これとはサイズの異なる（即ち、サイズの小さな）回路チップ２０をボンディングして接合を行うに際して、回路チップ２０を剥離する時に、第１の支持体２１を介してシート状の第２の支持体２２に貼り付けた状態で回路チップ２０を剥離し、この剥離した回路チップ２０を所望の回路チップ４０上に水素結合により結合させている。しかも、剥離する回路チップ２０の裏面（即ち、結合対象である回路チップ４０と対向する側の面）を平坦にし、且つ、回路チップ４０の表面の回路形成層４１を平坦化層４２により平坦にし、更に、剥離する回路チップ２０の表面（即ち、支持体２１，２２と対向する側の面）を平坦にすることで、第１の支持体２１を介してシート状の第２支持体２２とは互いに平坦な面同士で貼り付けられ、これにより、回路チップ４０への結合の際に加えられる圧力（即ち、比較的小さな荷重）が、剥離した回路チップ２０全体に均一に与えられ、水素結合を確実に行うことができる。特に、部分的に圧力が加わることで、剥離した回路チップ２０は薄いことから、その構造が破壊されてしまうこと等も防止することができる。
（２） 回路チップ２０と回路チップ４０とを、従来のような接着剤を用いることなく、水素結合により固定しているので、最終的な半導体装置としてのサイズの縮小化、及び薄型化を実現できると共に、従来のような接着剤塗布工程等の追加による製造工程の複雑化を避けることができ、半導体装置の製造の容易化による低コスト化も可能になる。
本発明の実施例２は、実施例１の水素結合を用いて第１の基板（例えば、ＳＯＩウェハ）に回路を形成する半導体装置の製造方法、特に、エビタキシャル・リフト・オフ（Epitaxial Lift off、以下「ＥＬＯ」という。）／エビパキシャル・フィルム・ボンディング（Epitaxial Film Bonding、水素結合のような分子間結合力を用いてボンディングする方法であり、以下「ＥＦＢ」という。）実装技術を利用し、ＳＯＩウェハを用いた回路チップ（例えば、ＬＣＲ回路チップ、トランジスタ・ゲートアレーチップ等）のμ（マイクロ）フィルムチップ化生成方法（μFilm chip Lift off、以下「μＦＬＯ」という。）、及びその接続手法（μFilm chip bonding、以下「μＦＢ」という。）に関するものである。
なお、本実施例２のＥＬＯ／ＥＦＢは、ガリウム・砒素（ＧａＡｓ）発光ダイオード実装技術であるＥＬＯ／ＥＦＢ実装技術に準じており、以下の説明では、μＦＬＯ／μＦＢ製造方法に関する実施例のみを説明する。
即ち、本実施例２は、従来のバンプ構造を有するフリップチップ部品の積層構造体を薄型化するために、回路チップ（例えば、ＳｉＩＣチップ等）上に搭載可能な回路チップ（例えば、約２０μｍ以下の薄膜チップであるμFilm chip））の形成方法と、その基板となる回路チップ（例えば、ＳｉＩＣチップ等）上への搭載方法であるμＦＬＯ／μＦＢ方法に関するものである。
図３−１〜図３−３は、本発明の実施例２における半導体装置の具体的な製造方法を示す製造工程の模式的な断面図であり、実施例１を示す図１及び図２−１〜図２−５中の要素と共通の要素には共通の符号が付されている。
以下の製造工程では、例えば、回路チップであるμフィルム・チップの一例として、ＳＯＩウェハ上に形成したＭＩＭ（Metal・Insulstor・Metal）キャパシタ・μフィルム・チップの例を示している。ＭＩＭキャパシタとは、金属（Metal）／容量絶縁膜（Insulator）／金属（Metal）からなるキャパシタであり、電極に金属を用いることにより、電極界面の寄生容量をゼロにすることができるため、従来のような電極にポリＳｉを用いるキャパシタに比べ、高容量が可能である。
先ず、図３−１（ａ）の工程（図２−１（ｂ）の工程に対応）において、第１の基板としてＳＯＩウェハ１０を用意する。
図３−１（ｂ）のＳＯＩウェハ工程（図２−１（ｃ）、図２−２（ｄ）の工程に対応）において、ＳＯＩウェハ１０上に、半導体製造工程（半導体プロセス中のＳＯＩウェハ工程）として一般的な、シリコンウェハ工程（例えば、層間絶縁膜形成工程、配線材料成膜工程、ホトグラフィ工程等）を用いて、実施例１の回路チップ２０に相当するＭＩＭキャパシタ１５を形成する。
図３−１（ｃ）のＳＯＩウェハ・パッシベーション工程において、全面にパッシベーション膜１６を形成する。
図３−１（ｄ）のＳＯＩトレンチ・エッチング工程（図２−１（ｃ）、図２−２（ｄ）の工程に対応）において、ＳＯＩウェハ１０の表面のＳｉ層１３をシリコン・トレンチ・エッチングにより除去し、犠牲膜である剥離層１２となるＢＯＸ酸化層を開口する。以上のシリコンウェハ工程により、μフィルム・チップのＳｉウェハメサ形成前工程が完了する。
図３−２（ｅ）、（ｆ）の工程（図２−２（ｅ）の工程に対応）において、図３−２（ｆ）のμＦＬＯ工程のためのμＦＬＯ用リフトオフマスク１７をスプレー現像装置等を用いて形成し、第１の支持体２１Ａをリフトオフする。引き続き、ＵＶ（紫外線）シート／熱剥離シートからなるラミネートフィルム等を介し、第２の支持体２２Ａとなるガラス基板に接着する。これらの図３−２（ｆ）、（ｇ）の工程に関しては、例えば、ＧａＡｓで用いられるＥＬＯと同一である。
図３−２（ｈ）のウェットエッチング工程（図２−２（ｆ）の工程に対応）において、犠牲膜である剥離層１２となるＢＯＸ酸化層をウェットエッチングにより除去し、Ｓｉ基板１１から切り離す。以上の工程により、μＦＬＯが完了する。
図３−３（ｉ）〜（ｌ）のμＦＢ工程（図２−３（ｈ）、（ｉ）、図２−４（ｋ）、図２−５（ｍ）の工程に対応）において、図３−１、図３−２によるμＦＬＯにより形成された、第２の支持基板２１Ａ上のμフィルム・チップのＳｉウェハ３０Ａ上へのボンディング（μＦＢ）について説明する。
図３−３（ｉ）の分割工程（図２−３（ｈ）、（ｉ）の工程に対応）において、例えば、ＧａＡｓで用いられるＥＦＢ工程と同様に、複数の第１の支持体２１Ａのうちの不要なものを分割により除去する。
図３−３（ｊ）のボンディング工程（図２−３（ｈ）、（ｉ）の工程に対応）において、μＦＬＯにより形成された、第２の支持体２１Ａ上のμフィルム・チップ接続面及び基板となる搭載Ｓｉウェハ３０Ａの表面の洗浄及び表面処理を行う。この場合、Ｓｉ表面、ＳｉＮ膜、窒化シリコン膜（ＳｉＯＮ膜）あるいはＳｉＯ２膜等、それぞれの接続界面の状態によりその表面処理方法を選択する。一例として、Ｓｉ表面の場合、水素（Ｈ）ターミネート処理（終端処理）を行うことが良い。これらの表面処理に引き続き、ボンディングを行う。接続は、基本的に、表面処理された両面の圧着による水素結合により行う。
図３−３（ｋ）のμＦＢ工程（図２−４（ｋ）の工程に対応）において、熱剥離により第１、第２の支持体２１Ａ，２１Ｂを除去し、μＦＢを完成させる。これらのμＦＢ工程は、基本的にＥＦＢ工程と同一であり、付加的制限は無い。
図３−２（ｌ）のＷＣＳＰ工程（図２−５（ｍ）の工程に対応）において、次のような処理を行う。ＷＣＳＰとは、ウェハ状態で全ての組立工程を完成させてしまうパッケージであり、ＦＢＧＡ（Fine Pith BallGrid Array）と同じく、パッケージの裏面に格子状に端子が配列された外形形状である。ＷＣＳＰでは、再配線により、ＬＳＩのパッドをパッケージの外部端子へ再配置する。この再配線技術を利用し、Ｓｉ基板３０Ａ上で、コンタクト開口、メタル配線工程、及びパッシベーション工程を施し、完了する。
（実施例２の効果等）
本実施例２によれば、実施例１の分子間結合（例えば、水素結合）を用いて第１の基板（例えば、ＳＯＩウェハ）１０に回路を形成するので、実施例１とほぼ同様の効果があり、更に、次の（１）、（２）のような効果等もある。
（１） 本実施例２のように、μＦＬＯ／μＦＢを実施した薄膜チップ（μフィルム・チップ）を搭載するフリップチップにおいては、従来のようにバンプあるいはワイヤボンディングにより形成されたフリップチップに比べ、バンプ及びワイヤボンディングピッチに制限されない複数チップ間の接続が可能となり、大幅な基板チップサイズの縮小が可能となる。更に、搭載製造方法により複数（少なくとも２種以上）の異種チップの搭載が可能となる。
（２） 本実施例２のμフィルム・チップとしては、ＭＩＭキャパシタの他、インダクタ、抵抗等のＬＣＲ回路や、ＳＯＩウェハを用いたトランジスタゲートアレーチップ、ダイオードアレーチップ等もあるが、製造工程はＭＩＭキャパシタと同様であり、同様の効果が得られる。
以下、実施例１の水素結合を用いたＷＣＳＰの製造方法を実施例３〜７で説明する。
本実施例３は、半導体プロセス又はＷＣＳＰプロセスを用いて形成した回路チップ（例えば、受動素子集積チップ、以下「ＩＰＤ」という。）をＥＦＢ（分子間結合力を用いた接合方法）により回路チップ（例えば、半導体素子）上に搭載したマルチ・チップ・パッケージ（以下「ＭＣＰ」という。）の製造方法に関するものである。
従来の半導体装置の一つであるＭＣＰの製造方法では、例えば、半導体素子とチップ部品とを同一パッケージに搭載する場合は、インターポーザ基板（これはチップ間や層間の接続配線を形成する中継基板のこと。）にチップ部品を半田接合後、半導体素子をインターポーザ基板に接着剤を介して搭載し、金（Ａｕ）等のボンディングワイヤにて半導体素子とインターポーザ基板とを電気的に接合する。その後、半導体素子搭載面を封止樹脂にて全体を被覆し、反対側の端子形成面に半田端子を形成している。
このような従来のチップ部品を内蔵するＭＣＰ構造の製造方法においては、次の（ｉ）、（ｉｉ）のような問題が考えられる。
（ｉ） チップ部品の厚さは半導体素子よりも厚く、その実装高さは０．３ｍｍ以上あるため、パッケージの総厚の薄型化が難しい。
（ｉｉ） 半導体素子の周囲にチップ部品が搭載されるため、パッケージの外形寸法の小型化が難しい。
このような問題を解決するために、本実施例３では、以下のような工夫をしている。
図４（ａ）〜（ｃ）は、本発明の実施例３を示す半導体装置の模式的な構造図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＤ１−Ｄ２線断面図、及び同図（ｃ）は同図（ｂ）中のＩＰＤ及び半導体素子部分の拡大断面図である。
半導体プロセス又はＷＣＳＰプロセスにてＳｉ基板７１上に受動素子６２を形成したＩＰＤ６０をＳｉＯ２膜層から剥離する。その後、ＥＦＢ接合方法にて半導体素子７０上の所定の箇所にＩＰＤ６０を搭載し、めっき技術又はスパッタ技術を用いて形成した金属配線６３にてＩＰＤ６０と半導体素子７０との間を電気的に接続する。
ＩＰＤ６０を搭載した半導体素子７０はダイスボンド材を介してインターポーザ基板８０に搭載され、ボンディングワイヤ８２によって半導体素子７０とインターポーザ基板８０を接続した後、半導体素子搭載面を封止樹脂８３にて全体を被覆し、反対側の端子形成面に半田端子８４を形成する。
図５−１（ａ）、（ｂ）〜図５−４（ａ）、（ｂ）は、図４の半導体素子７０上に搭載されるＩＰＤ６０の構造例を示す（ａ）平面図及び（ｂ）断面図からなる模式的な構成図である。
図５−１（ａ）、（ｂ）は半導体プロセスで作製したキャパシタチップ６０Ａ、図５−２（ａ）、（ｂ）は半導体プロセスで作製したインダクタチップ６０Ｂ、図５−３（ａ）、（ｂ）は半導体プロセスで作製した抵抗チップ６０Ｃ、及び、図５−４（ａ）、（ｂ）はＷＣＳＰプロセスで作製したインダクタ６０Ｄである。
図５−１（ａ）、（ｂ）に示すキャパシタチップ６０Ａは、半導体プロセスにて受動素子６２であるキャパシタ６２Ａを形成後、ＳｉＯ２膜層６２ａから剥離されたものであり、ＥＦＢ接合層６１上に受動素子形成層６３が配置されている。キャパシタチップ６０Ａの厚さは、２．０〜５．０μｍ程度となる。キャパシタ６２Ａは、半導体内部配線６２ｂ及び誘電体層６２ｃにより構成されている。半導体内部配線６２ｂには、接続パッド６２ｄが接続され、ほぼ全体がパッシベーション膜６２ｅにより覆われている。
図５−２（ａ）、（ｂ）に示すインダクタチップ６０Ｂは、半導体プロセスにて受動素子６２であるインダクタ６２Ｂを形成後、ＳｉＯ２膜層６２ａから剥離されたものであり、ＥＦＢ接合層６１上に受動素子形成層６３が配置されている。インダクタチップ６０Ｂの厚さは、２．０〜５．０μｍ程度となる。インダクタ６２Ｂは、半導体内部配線６２ｂにより構成されている。半導体内部配線６２ｂには、接続パッド６２ｄが接続され、ほぼ全体がパッシベーション膜６２ｅにより覆われている。
図５−３（ａ）、（ｂ）に示す抵抗チップ６０Ｃは、半導体プロセスにて受動素子６２である抵抗６２Ｃを形成後、ＳｉＯ２膜層６２ａから剥離されたものであり、ＥＦＢ接合層６１上に受動素子形成層６３が配置されている。抵抗チップ６０Ｃの厚さは、２．０〜５．０μｍ程度となる。抵抗６２Ｃは、半導体内部配線６２ｂ及び抵抗体６０ｆにより構成されている。半導体内部配線６２ｂには、接続パッド６２ｄが接続され、ほぼ全体がパッシベーション膜６２ｅにより覆われている。
図５−４（ａ）、（ｂ）に示すインダクタチップ６０Ｄは、半導体プロセスでＳｉＯ２膜６２ａを形成したウェハに、ＷＣＳＰプロセスにて絶縁材層６２ｇと再配線６２ｈを形成する。その際、再配線６２ｈのエッチング技術にて受動素子６２であるインダクタ６２Ｄを形成する。その後、ウェハのＳｉ基板をＳｉＯ２膜層６２ａから剥離し、ＥＦＢ接合層６１とＷＣＳＰプロセスで形成したインダクタ６２Ｄのみ残存させる。再配線６２ｈには、接続パッド６２ｄが接続されている。インダクタチップ６０Ｄとしての厚さは、５．０〜１０．０μｍ程度となる。
本実施例３によれば、半導体プロセス又はＷＣＳＰプロセスにて作製した例えば１０．０μｍ以下の薄型６０（６０Ａ〜６０Ｄ）を半導体素子７０上にＥＦＢ技術にて搭載する。これにより、インターポーザ基板８０上のチップ部品搭載エリアが不要となり、従来のＭＣＰの課題であった、パッケージの薄型化と小型化が可能となる。
図６（ａ）〜（ｃ）は、本発明の実施例４を示す半導体装置の模式的な構造図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＥ１−Ｅ２線断面図、及び同図（ｃ）は同図（ｂ）中のＩＰＤ及び半導体素子部分の拡大断面図である。
本実施例４の半導体装置では、実施例３のＩＰＤ６０と同様のＩＰＤ６０−１と、これよりも外形が一回り小さいＩＰＤ６０−２とを有している。そして、半導体素子７０上に搭載したＩＰＤ６０−１の上に、外形が一回り小さいＩＰＤ６０−２をＥＦＢ技術を用いて搭載し、めっき技術又はスパッタ技術を用いて形成した金属配線６３にて上段のＩＰＤ６０−２と下段のＩＰＤ６０−１を電気的に接続している。
本実施例４によれば、半導体素子７０上に搭載したＩＰＤ６０−１の上に、外形が一回り小さいＩＰＤ６０−２をＥＦＢ技術を用いて搭載しているので、インターポーザ基板８０上のチップ部品搭載エリアが不要となり、従来のＭＣＰの課題であった、パッケージの薄型化と小型化が可能となる他、受動素子６２の複合化や各受動素子６２のスペック（仕様）の増加も可能となる。
図７は、本発明の実施例５を示す半導体装置の模式的な断面図である。
本実施例５の半導体装置は、実施例３と同様のＩＰＤ６０をＷＣＳＰに内蔵した構造をしている。
半導体プロセスにてＳｉ基板上に受動素子６２を形成したＩＰＤ６０をＳｉ基板のＳｉＯ２層から剥離する。その後、ＥＦＢ接合方法にてウェハ状態の半導体素子９０上の所定の箇所にＩＰＤ６０を搭載し、めっき技術又はスパッタ技術を用いて形成した金属配線にてＩＰＤ６０と半導体素子９０の間を電気的に接続する。
ＩＰＤ６０を搭載した半導体素子９０は、ＷＣＳＰプロセスにて絶縁材層９５、再配線９６、及びポスト９７が形成され、更に、回路面を封止樹脂９８にて封止された後、半田端子９９が形成され、個片化される。なお、ＩＰＤ６０は、ＷＣＳＰの再配線９６にて半田端子９９又は半導体素子９０の接続パッド９３と電気的に接続される。本実施例５で使用されるＩＰＤ６０は、図５−１〜図５−３のキャパシタチップ６０Ａ、インダクタチップ６０Ｄ、抵抗チップ６０Ｃのように半導体プロセスで作製しされたものが望ましい。
本実施例５によれば、Ｓｉ基板を除去した薄型のＩＰＤ６０を半導体素子９０上にＥＦＢ技術にて搭載した後、ＷＣＳＰプロセスにてパッケージングしているので、ＷＣＳＰへの受動素子６２の内蔵が可能となり、ＷＣＳＰの高機能化が可能となる。
図８は、本発明の実施例６を示す半導体装置の模式的な断面図である。
本実施例６の半導体装置では、実施例５のＩＰＤ６０と同様のＩＰＤ６０−１と、これよりも外形が一回り小さいＩＰＤ６０−２とを有している。そして、半導体素子９１上に搭載した６０−１の上に、外形が一回り小さいＩＰＤ６０−２をＥＦＢ技術を用いて搭載し、めっき技術又はスパッタ技術を用いて形成した金属配線にて上段のＩＰＤ６０−２と下段のＩＰＤ６０−１を電気的に接続している。
本実施例６によれば、実施例４とほぼ同様に、半導体素９０上に搭載したＩＰＤ６０−１の上に、外形が一回り小さいＩＰＤ６０−２をＥＦＢ技術を用いて搭載しているので、インターポーザ基板上のチップ部品搭載エリアが不要となり、従来のＭＣＰの課題であった、パッケージの薄型化と小型化が可能となる他、受動素子６２の複合化や各受動素子６２のスペックの増加も可能となる。
図９は、本発明の実施例７を示す半導体装置の模式的な断面図である。
本実施例７の半導体装置は、ＩＰＤ６０をＷＣＳＰに内蔵した構造になっている。
半導体プロセスにてＳｉ基板上に受動素子６２を形成したＩＰＤ６０をそのＳｉ基板のＳｉＯ２層から剥離する。その後、ＷＣＳＰプロセスにて１層目の再配線９６を施した状態の半導体素子９０の所定の位置にＥＦＧ接合方法にてＩＰＤ６０を搭載し、ＷＣＳＰプロセスの２層配線技術により、第２の絶縁材層１００と第２の再配線層１０１を形成する。更に、ポスト９７の形成、封止樹脂９８での封止、及び半田端子９９の形成を行った後、個片化する。なお、ＩＰＤ６０は、ＷＣＳＰの第２の再配線層１０１にて半田端子９９又は半導体素子９０の接続パッド９３と電気的に接続される。
本実施例７は、図５−２のように半導体プロセスで作製されたインダクタチップ６０ＢのＱ値向上に効果的である。
本実施例７によれば、Ｓｉ基板を除去した薄型のＩＰＤ６０をＷＣＳＰプロセスで形成した再配線９６の形成層にＥＦＢ技術にて搭載し、ＷＣＳＰプロセスにてパッケージングしている。これにより、実施例５、６よりも、Ｓｉ基板と受動素子形成層の間隔を確保することが可能となるので、ＩＰＤ６０上の受動素子６２とＳｉ基板９１のカップリングが低減され、エネルギー損失を抑制できる。
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。
（ａ） 本発明は、ＳＯＩウェハ（ＳＯＩ基板）に代えて、バルク基板を用いたものにも適用でき、これにより上記実施例とほぼ同様の効果がえらる。
（ｂ） ボンディング方法として、ＯＨ基間の水素結合を利用したが、他の分子間結合を使用しても良い。
本発明の実施例１における半導体装置の製造方法及び断面構造を示す模式図である。 図１の半導体装置の具体的な製造方法を示す模式的な製造工程図である。 図１の半導体装置の具体的な製造方法を示す模式的な製造工程図である。 図１の半導体装置の具体的な製造方法を示す模式的な製造工程図である。 図１の半導体装置の具体的な製造方法を示す模式的な製造工程図である。 図１の半導体装置の具体的な製造方法を示す模式的な製造工程図である。 本発明の実施例２における半導体装置の具体的な製造方法を示す製造工程の模式的な断面図である。 本発明の実施例２における半導体装置の具体的な製造方法を示す製造工程の模式的な断面図である。 本発明の実施例２における半導体装置の具体的な製造方法を示す製造工程の模式的な断面図である。 本発明の実施例３を示す半導体装置の模式的な構造図である。 図４の半導体素子７０上に搭載されるＩＰＤ６０の構造例を示す模式的な構成図である。 図４の半導体素子７０上に搭載されるＩＰＤ６０の構造例を示す模式的な構成図である。 図４の半導体素子７０上に搭載されるＩＰＤ６０の構造例を示す模式的な構成図である。 図４の半導体素子７０上に搭載されるＩＰＤ６０の構造例を示す模式的な構成図である。 本発明の実施例４を示す半導体装置の模式的な構造図である。 本発明の実施例５を示す半導体装置の模式的な断面図である。 本発明の実施例６を示す半導体装置の模式的な断面図である。 本発明の実施例７を示す半導体装置の模式的な断面図である。
符号の説明
１０ ＳＯＩウェハ
２０ 回路チップ
２１，２１Ａ，２２，２２Ａ 支持体
３０，３０Ａ Ｓｉ基板
４０ 回路チップ
６０，６０Ａ，６０Ｂ，６０Ｃ，６０Ｄ６０−１，６０−２ ＩＰＤ
７０，９０ 半導体素子
８０ インターポーザ基板マザーボード

Claims (9)

  1. 平坦な被搭載面を有する被搭載部材と、
    それぞれ分離されて基板上に形成され、前記基板に固定された平坦な裏面と、前記裏面の反対側に位置する平坦な表面とを有し、前記被搭載部材よりもサイズの小さな複数の回路チップと、
    前記各回路チップ上にそれぞれ設けられた複数の第１の支持体と、
    前記複数の第１の支持体上に貼着され、前記複数の回路チップを支持するシート状の第２の支持体とを備えた半導体装置の製造方法であって、
    前記各第１の支持体により支持された前記各回路チップの裏面を前記基板から剥離して前記被搭載面に圧接し、前記各回路チップの裏面と前記被搭載面とを分子間結合力により固定したことを特徴とする半導体装置の製造方法。
  2. 前記回路チップの裏面を前記被搭載面に固定した後に、前記第１及び第２の支持体を除去することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記分子間結合力は、ＯＨ基間の水素結合力であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 前記回路チップの裏面を前記被搭載面に固定した後に、アニール処理を行うことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記回路チップは、シリコン・オン・インサレータ基板又はバルク基板に形成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第１の支持体は、レジスト材料、又はワックス材料から形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記回路チップの裏面を前記基板から剥離して前記被搭載面に圧接する際の加重は、１〜３０ｋｇ／ｃｍ２の範囲であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記回路チップは、第１の受動素子集積チップと、前記第１の受動素子集積チップ上に搭載され、前記第１の受動素子集積チップよりもサイズの小さい第２の受動素子集積チップとを有し、前記第１の受動素子集積チップと前記第２の受動素子集積チップとは、電気的に接続されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記被搭載部材は、前記基板と異なるなる他の基板又は前記回路チップと異なる他の回路チップであることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
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