JP5124533B2

JP5124533B2 - 半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置

Info

Publication number: JP5124533B2
Application number: JP2009154524A
Authority: JP
Inventors: 真司白川; 順一坂野; 賢志原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2009-06-30
Filing date: 2009-06-30
Publication date: 2013-01-23
Anticipated expiration: 2029-06-30
Also published as: JP2011014557A; US8487343B2; US20100327315A1

Description

本発明は、横型の絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）を用いた半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置に関するものである。

近年、デバイス分離領域が小さく、寄生トランジスタフリーという特徴から、ＳＯＩ基板を用いた高耐圧パワーＩＣの開発が盛んに行われている。本発明を主に適用する高耐圧パワーＩＣはプラズマディスプレイ駆動用半導体ＩＣ向けであり、その耐圧は２００Ｖクラスである。この高耐圧パワーＩＣの開発では、負荷を直接駆動する高耐圧出力デバイスの出力特性の向上が、性能向上やチップサイズ低減の観点から必須となる。しかしながら、ＳＯＩ基板を用いたパワーＩＣの出力デバイスとして主に使用される横型ＩＧＢＴでは、エミッタ・ゲート領域とコレクタ領域が同一平面状に形成されるために、実質的に通電できる面積が減少し、素子面積あたりの電流容量が小さくなる。また、横型ＩＧＢＴでは、素子の横方向の電流成分が大きいため、ラッチアップが発生しやすく、素子の安定動作領域が狭いという問題がある。この問題を考慮し、単位面積あたりの電流容量を増大させ、かつ安全動作領域の広い横型ＩＧＢＴが開発されている。これに関して、発明者は以前横型ＩＧＢＴの高出力化の発明を特開Ｐ２００８−２７０３７７号公報〔特許文献１〕において出願している。

〔特許文献１〕の横型ＩＧＢＴは図２で示すような構成を有している。図２において、ｎ型半導体基板１０１の表面層に選択的にｐベース領域１０２が形成され、そのｐベース領域１０２の表面層の一部に二つのｎエミッタ領域１０４が形成され、その二つのｎエミッタ領域１０４の間に一部ｎエミッタ領域１０４と重複するようにｐコンタクト領域１０３が形成されている。ｐベース領域１０２の形成されていないｎ型半導体基板１０１の表面露出部に選択的にｎバッファ領域１０９が形成され、そのｎバッファ領域１０９の表面層にｐコレクタ領域１１０が形成されている。そして、ｐベース領域１０２の表面層のチャネル領域１１４の表面上にゲート酸化膜１０５を介してＧ端子（ゲート端子）に接続されるゲート電極１０６が設けられている。また、ｎエミッタ領域１０４とｐコンタクト領域１０３の表面に共通に接触するエミッタ電極１０７が、ｐコレクタ領域１１０の表面上にはコレクタ電極１１１が設けられ、それぞれＥ端子（エミッタ端子）、Ｃ端子（コレクタ端子）に接続される。この構造は、左側のａ−ａ′対称面より折り返した横型ＩＧＢＴの右半部分に相当する。図２の構造は、ｎ型半導体基板１０１より高濃度のｎ層１１８を素子中央部のｐベース領域を覆うように形成することを特徴としている。〔特許文献１〕の発明のＩＧＢＴでは、前記の追加したエミッタ領域を覆う高濃度の第一導電型層１１８と埋め込み酸化膜１１６との間のシリコン層が低抵抗化されることにより、コレクタ領域より離れたエミッタ・ゲート領域にも電圧降下が増大することなく電流が流れることが可能となるため、従来構造と比較し、電流密度が向上する。但し、図２に示す構造のＩＧＢＴでは、素子中央部のｐベース領域を覆う高濃度ｎ層１１８のｎ型不純物の濃度が一定濃度を超えると耐圧が急低下するため、高濃度化による電流密度の向上には限界があった。尚、発明者はこの課題に対する一つの解決手段として、ｐベース領域１０２間にあるゲート電極の幅とゲート電極間距離を短くすることでｐベース領域１０２を囲むｎ領域の体積を減らし、耐圧が急低下する高濃度ｎ層１１８のｎ型不純物の濃度を向上させた横型ＩＧＢＴの高出力化の発明を特願２００８−１６１５４２号公報〔特許文献２〕において出願している。

特開２００８−２７０３７７号公報特願２００８−１６１５４２号公報

しかし、図２に示す構造のＩＧＢＴでは、素子中央部のｐベース領域を覆うように形成した高濃度ｎ層１１８のｎ型不純物の濃度が一定濃度を超えると耐圧が急低下するため、高濃度化による電流密度の向上には限界があった。

上記課題を解決するために、本発明は第一導電型の半導体基板の一方の主表面の一部に設けた酸化膜と、前記第一導電型の半導体基板に設けた酸化膜溝で囲むことで絶縁分離した領域の表面層に選択的に形成された第一導電型エミッタ領域を含む第二導電型ベース領域と、前記第一導電型半導体基板と第一導電型エミッタ領域との間の第二導電型ベース領域上に形成されたゲート電極と、第二導電型コレクタ領域とを備え、該第二導電型コレクタ領域を挟む前記第一導電型エミッタ領域に２つ以上の第二導電型領域が存在し、前記第二導電型コレクタ領域は酸化膜溝に囲まれた領域の中央部に配置し、前記第一導電型エミッタ領域は前記酸化膜溝側に配置した構成を備える半導体装置において、前記第二導電型ベース領域間および前記第二導電型ベース領域の下部に前記第一導電型半導体基板よりも高濃度の前記第一導電型領域を備え、かつ前記コレクタ側のゲート電極より短い前記酸化膜溝側のゲート電極を備えたことを特徴とするものである。

更に、本発明の半導体装置は、前記第二導電型ベース領域間および前記第二導電型ベース領域の下部に存在する前記第一導電型半導体基板よりも高濃度の前記第一導電型領域は前記酸化膜溝側には接していないことを特徴とするものである。

更に、本発明の半導体装置は、前記第二導電型ベース領域間および前記第二導電型ベース領域の下部に存在する前記第一導電型半導体基板よりも高濃度の前記第一導電型領域は、前記酸化膜溝側のゲート電極の下部には存在しないことを特徴とするものである。

更に、本発明の半導体装置は、前記コレクタから領域を囲む酸化膜溝の間のチャネル数が３であることを特徴とするものである。

更に、本発明は前述の半導体装置を備えたことを特徴とするプラズマディスプレイ駆動用半導体集積回路装置にある。

更に、本発明は前述のプラズマディスプレイ駆動用半導体集積回路装置を備えたことを特徴とするプラズマディスプレイ装置にある。

また、上記課題を解決するために、本発明は第一導電型の半導体基板の一方の主表面の一部に設けた酸化膜と、前記第一導電型の半導体基板に設けた酸化膜溝で囲むことで絶縁分離した領域の表面層に選択的に形成された第一導電型エミッタ領域を含む第二導電型ベース領域と、前記第一導電型半導体基板と第一導電型エミッタ領域との間の第二導電型ベース領域上に形成されたゲート電極と、第二導電型コレクタ領域とを備え、該第二導電型コレクタ領域を挟む前記第一導電型エミッタ領域に２つ以上の第二導電型領域が存在し、前記第二導電型コレクタ領域は酸化膜溝に囲まれた領域の中央部に配置し、前記第一導電型エミッタ領域は前記酸化膜溝側に配置した構成を備える半導体装置において、前記第二導電型ベース領域間および前記第二導電型ベース領域の下部にのみ前記第一導電型半導体基板よりも高濃度の前記第一導電型領域を備えたことを特徴とするものである。

更に、本発明の半導体装置は、前記コレクタ側のゲート電極より短い前記酸化膜溝側のゲート電極を備えたことを特徴とするものである。

本発明によれば、酸化膜溝側と酸化膜溝側のｐベース領域の間には高濃度ｎ層が無いため、コレクタに電圧を加えていくと、従来構造の図２の構造のＩＧＢＴと比較して、低いコレクタ電圧でｐベース領域から発生した空乏層が埋め込み酸化膜表面の空乏層と接触する。前記の接触後では、コレクタ電圧増加に対して、その大部分はエミッタとコレクタのドリフト領域が分担するため、ｐベース領域およびそれを囲むｎ領域の電界の増加を小さくすることができる。

本発明の構成によれば、耐圧を保持した高濃度ｎ層のｎ型不純物濃度を高濃度にすることを図り、それにより出力電流密度を向上させることができる。加えて、酸化膜溝側からｐベース領域まで寸法を短くすることができることから、素子面積を小型にすることを可能にしている。

本発明によれば、横型ＩＧＢＴの電流密度が向上し、かつ小型化を図ることにより、高耐圧・大電流を必要とするプラズマディスプレイ駆動用の半導体装置、を、より小さなチップサイズで構成することを実現し、更には、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置を小型化を図ることができる。

本発明による半導体装置の第１の実施形態を示す断面構造図である。従来技術による半導体装置の断面構造図である。本発明による半導体装置の断面構造とゲート電極が一体になった場合の電極形状を示した図である。従来技術による半導体装置の断面構造でコレクタに正電位を印加した場合のｎ領域の空乏層を模式的に示した図である。本発明による半導体装置の断面構造でコレクタに正電位を印加した場合のｎ領域の空乏層を模式的に示した図である。高濃度ｎ層に注入されるドーズ量に対して耐圧とリニア領域の出力電流量の関係を示した図である。本発明による半導体装置を用いたプラズマディスプレイ駆動用半導体集積回路装置の出力段回路の構成例である。本発明による半導体装置を用いたプラズマディスプレイ駆動用半導体集積回路装置の構成例である。本発明による半導体装置を用いたプラズマディスプレイ駆動用半導体集積回路装置を用いたプラズマディスプレイ装置の構成例である。

以下、本発明の実施の形態を添付の図面に基づいて詳細に説明する。

図１は本発明のＩＧＢＴの実施形態の一つを示す部分断面構造図である。図１のａ−ａ′は対称面であり、図１はＩＧＢＴの左半面を示している。図１は耐圧２００ＶクラスのＩＧＢＴで以下、その構造について説明する。

図１において、ｎ型半導体基板１０１の主表面の一部に設けた分離酸化膜１１３と酸化膜溝１３０で囲むことで絶縁分離した領域の表面層の一部に選択的に２つ以上のｐベース領域１０２が形成されている。そのｐベース領域１０２の表面層の一部にｎエミッタ領域１０４が形成され、そのｎエミッタ領域１０４の間にｐコンタクト領域１０３が形成されている。また、ｐベース領域１０２の形成されていないｎ型基板１の表面露出部に選択的にｎバッファ領域１０９が形成され、そのｎバッファ領域１０９の表面層にｐコレクタ領域１１０が形成されている。そして、ｐベース領域１０２の表面層のチャネル領域１１４の表面上にゲート酸化膜１０５を介してＧ端子に接続されるゲート電極１０６が設けられている。また、ｎエミッタ領域１０４とｐコンタクト領域１０３の表面に共通に接触するエミッタ電極１０７が設けられ、ｐコレクタ領域１１０の表面上にはコレクタ電極１１１が設けられ、それぞれＥ端子，Ｃ端子に接続される。また、ｎ型半導体基板１０１と比較して高濃度なｎ層１１８をｐベース領域１０２の間とコレクタ側のｐベース領域１０２の下方に形成している。また、前記２つ以上のｐベース領域１０２を酸化膜溝１３０側に配置し、前記ｎバッファ領域１０９および前記ｐコレクタ領域１１０を酸化膜溝１３０に囲まれた領域の中央に配置した構造を示している。また、図１の構造ではｐベース領域１０２と酸化膜溝１３０の間に分離酸化膜１１３を有している。尚、この分離酸化膜１１３とゲート電極１０６ｃは、酸化膜溝１３０側のｐベース領域１０２周辺の電界を緩和する役目を持っている。また、酸化膜溝１３０側のゲート電極１０６ｃ長Ｌ２はコレクタ側のゲート電極１０６ａ長Ｌ１より短い構造になっている。

次に、本発明において耐圧を確保したまま、高濃度ｎ層１１８の高濃度化が可能になる理由を説明する。図４は図２の従来構造に対して、コレクタに比較的低い正電圧を印加した場合のｐベース領域１０２を囲むｎ領域に広がる空乏層１３１を示した模式図である。図４の状態からコレクタ電圧を増加させるとｐベース領域１０２側から空乏層が埋め込み酸化膜側に広がり、埋め込み酸化膜表面の空乏層と接触すると、それ以降のコレクタ電圧上昇分はｐベース領域１０２とコレクタ側ｐ領域１１０の間にあるｎ型シリコン領域で大部分を分担することになる。ｐベース領域１０２およびそれを囲むｎ領域の電界増加が小さいため、ｐベース領域１０２およびそれを囲むｎ領域で耐圧は決まらず、ｎバッファ領域周りの強電界によりアバランシェが起きる電圧で耐圧が決まる。それに対して、高濃度ｎ層１１８の濃度を増加させると空乏層１３１の拡がりが抑制され、前述の埋め込み酸化膜表面の空乏層と接触前にｐベース領域１０２とｎ型半導体基板１０１との境界付近での強電界により比較的低いコレクタ電圧でアバランシェしてしまうことが、高濃度ｎ層１１８の濃度増加に限界がある理由であった。前記の課題に対して、図５を用いて図１の本発明が耐圧低下を抑制できる理由を説明する。図５は図１の構造におけるコレクタに比較的低い正電圧を印加した場合のｎ領域に広がる空乏層１３１を示した模式図である。図１の構造では高濃度ｎ層１１８はｐベース領域１０２間のｎ領域とコレクタ側のｐベース領域１０２下に形成されている。また、後述の理由によりゲート電極１０６ｃをゲート電極１０６ａより短くし、それによりｐベース領域１０２と酸化膜溝１３０の距離Ｌ３を短くしている。図１の構造でコレクタに電圧を印加すると、高濃度ｎ層１１８がないことと、ｐベース領域１０２と酸化膜溝１３０間のスペースが狭いことから、図５に示すようにｐベース領域１０２から酸化膜溝１３０の方へ広がった空乏層が、図４の構造より低いコレクタ電圧で酸化膜表面の空乏層と繋がる。次に、ゲート電極１０６ｃ長Ｌ２の短縮およびｐベース領域１０２と酸化膜溝１３０の間距離Ｌ３の短縮について説明する。図２の従来構造では、コレクタから遠いチャネルは電界が弱いために、他のチャネルに比べて出力電流の寄与分が小さい。図１のｐベース領域１０２を酸化膜溝１３０側に配置した構造でも同様であり、本構造では酸化膜溝１３０に最も近いゲート電極下に形成されるチャネルからの出力電流の寄与は最も小さい。その一方で、前記の酸化膜溝１３０に最も近いゲート電極下に形成されるチャネルを他のチャネルと同様に動作させるためにはゲート電極１０６ｃをコレクタ側のゲート電極１０６ａと同様にする必要がある。しかし、ゲート電極１０６ｃ下をチャネルとして機能させない場合、前述のｐベース領域１０２と酸化膜溝１３０間のスペースに高濃度ｎ層１１８は不要であり、ｐベース領域１０２から酸化膜溝１３０の方へ空乏層が広がり易くさせて、結果として高濃度ｎ層１１８の高濃度化を可能する利点がある。また、ゲート電極１０６ｃの役目が電界緩和のみとなることで、ゲート電極１０６ａ長さＬ１に比べてゲート電極１０６ｃ長Ｌ２を短くすることができ、ｐベース領域１０２と酸化膜溝１３０間の距離Ｌ３を合わせて短くすることで、より低電圧で空乏層をｐベース領域１０２から酸化膜溝１３０まで伸ばすことができる。加えて、ｐベース領域１０２と酸化膜溝１３０の距離Ｌ３の縮小は素子面積を削減にも寄与することができる。さらに、ｐベース領域１０２と酸化膜溝１３０間の短縮について説明する。図２の構造ではコレクタに電圧を印加した場合、コレクタと酸化膜溝間に電圧の大部分が印加されるため、図２のコレクタと酸化膜溝間距離Ｌ５を短くするとそこで耐圧が低下することになるが、図１の構造ではｐベース領域２と酸化膜溝１３０間に加えられる電圧は図２のコレクタと酸化膜溝間の電圧と比較して小さいために、ｐベース領域１０２と酸化膜溝１３０間を短くすることができる。但し、ｐベース領域１０２とｎ型半導体基板１０１との境界付近の電界増加により耐圧が低下を防ぐために、電界緩和させるゲート電極１０６ｃは必要であり、その場合薄いゲート酸化膜１０５上から厚い酸化膜１１３へ伸びたゲート電極形状が望ましい。次に、図６を用いて、本発明のＩＧＢＴの出力電流性能向上について説明する。図６は前述の内容を高濃度ｎ層１１８に注入されるドーズ量に対して耐圧とリニア領域の出力電流量の関係を示した図である。構造Ａは図１の本発明構造、構造Ｂは図２でチャネル数を構造Ａと同じく３にした場合である。図６より、構造Ａは前述の低コレクタ電圧でｐベース領域１０２側から空乏層を埋め込み酸化膜表面の空乏層と接触させた結果、耐圧を安定的に確保できているｎ型不純物量が構造Ａは構造Ｂより多く、そのため耐圧が確保できる範囲で高濃度ｎ層１１８の濃度を増加させ、出力電流を大きくできることが判る。この横型ＩＧＢＴの出力電流密度が向上することにより、高耐圧・大電流を必要とするプラズマディスプレイ駆動用の半導体集積回路を、より小さなチップサイズで構成することが実現できる。

図３は図１の断面構造にゲート電極が一体になった場合の電極形状を示した図である。図１ではゲート電極を１０６ａ，１０６ｂ，１０６ｃと分けて示したが、図３では図に示すように一体構造にしている。

この場合、図３に示すように、ゲート電極の形状は酸化膜溝１３０側のゲート電極長Ｌ２がコレクタ側のゲート電極長Ｌ１より短い非対称な形状になることが特徴である。

また、前述において、ｐベース領域１０２と酸化膜溝１３０間の短縮による素子面積の削減を説明した。本発明では高濃度ｎ層１１８による出力電流向上が前提であるため、酸化膜溝１３０側に形成するｐベース領域１０２を２つ以上としているが、本発明ではｐベース領域１０２を３つ以上にするとｐベース領域１０２が並ぶエミッタ領域の面積が大きくなり、ｐベース領域１０２と酸化膜溝１３０間の短縮による面積の削減率が低下してしまう。そのため、素子面積を効率的に縮小するためには、酸化膜溝１３０側に形成するｐベース領域１０２を２つとして、酸化膜溝１３０側に最も近いゲート電極下には前述までの理由からチャネルを形成せず、チャネル領域１１４の数を３とした構成を示したものである。

図７は、本発明の横型ＩＩＧＢＴを適用したプラズマディスプレイ駆動用半導体集積回路装置の出力段回路の構成例を示したものである。出力段回路１２２は電源ＶＨとＧＮＤの間に本発明のＩＧＢＴ１１９，１２０をトーテムポール接続した構成で、ＩＧＢＴ１１９と１２０の接続点を出力端子ＨＶＯとしている。ＩＧＢＴ１１９，１２０は出力段制御回路１２１によりオン，オフ制御され、出力端子ＨＶＯをＶＨ，ＧＮＤの電圧レベル、またはハイインピーダンス状態とする。

図８は、本発明の横型ＩＧＢＴを適用したプラズマディスプレイ駆動用半導体集積回路装置の構成例を示したものである。プラズマディスプレイ駆動用半導体集積回路装置１２７は、シフトレジスタ回路１２３，ラッチ回路１２４，セレクタ回路１２５，出力段回路１２２から構成される。シフトレジスタ回路では、端子ＤＡＴＡより入力された制御信号を端子ＣＬＫに入力されたクロック信号に同期させてシフトする。また、セレクタに接続される端子ＯＣ１，ＯＣ２の組み合わせにより、全出力端子をＶＨレベル，ＧＮＤ電圧レベル，ハイインピーダンス状態，ラッチからのデータ出力状態とする。

図９は本発明による半導体装置を用いたプラズマディスプレイ駆動用半導体集積回路装置を用いたプラズマディスプレイ装置の構成例である。図８に示すように回路構成することによってプラズマディスプレイ装置の発光部を制御できる。本発明の半導体集積回路装置によってプラズマディスプレイ装置のコスト削減が可能になる。

本発明は高耐圧・大電流を必要とする半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置に適用することが可能である。

１０１ｎ型半導体基板
１０２ｐベース領域
１０３ｐコンタクト領域
１０４ｎエミッタ領域
１０５ゲート酸化膜
１０６ａ，１０６ｂ，１０６ｃゲート電極
１０７エミッタ電極
１０８エミッタ・ゲート領域
１０９ｎバッファ領域
１１０ｐコレクタ領域
１１１コレクタ電極
１１２コレクタ領域
１１３分離酸化膜
１１４チャネル領域
１１６埋め込み酸化膜
１１７ＳＯＩ基板の支持基板
１１９，１２０ＩＧＢＴ
１２１出力段制御回路
１２２出力段回路
１２３シフトレジスタ回路
１２４ラッチ回路
１２５セレクタ回路
１２６プラズマディスプレイ駆動用半導体集積回路
１３０酸化膜溝
１３１空乏層

Claims

基板上の埋め込み酸化膜上に設けた第一導電型の半導体基板の一方の主表面の一部に設けた酸化膜と、
前記酸化膜および前記第一導電型の半導体基板に設けた酸化膜溝で囲むことで絶縁分離した領域の表面層に選択的に形成された第一導電型エミッタ領域を含む第二導電型ベース領域と、
前記第一導電型半導体基板と第一導電型エミッタ領域との間の第二導電型ベース領域上に形成された複数のゲート電極と、第二導電型コレクタ領域とを備え、
前記第二導電型コレクタ領域は酸化膜溝に囲まれた領域の中央部に配置し、前記第二導電型コレクタ領域の両側に各々２つ以上の前記第二導電型ベース領域を配置した構成を備える半導体装置において、
前記２つ以上の第二導電型ベース領域の間および下部に前記第一導電型半導体基板よりも高濃度の第一導電型領域を備え、かつ前記複数のゲート電極の内、前記酸化膜溝側の前記ゲート電極は前記第二導電型コレクタ領域側の前記ゲート電極より短く、
前記第一導電型領域は、前記２つ以上の第二導電型ベース領域の内、前記酸化膜溝側の前記第二導電型ベース領域の前記酸化膜溝側には接していないことを特徴とする半導体装置。
請求項１の半導体装置において、
前記第一導電型領域は、前記酸化膜溝側のゲート電極の下部には存在しないことを特徴とする半導体装置。
請求項１又は請求項２のうちの一つの半導体装置において、
前記コレクタから領域を囲む酸化膜溝の間のチャネル数が３であることを特徴とする半導体装置。
請求項１〜３のうちの一つの半導体装置を備えたことを特徴とするプラズマディスプレイ駆動用半導体集積回路装置。
請求項４のプラズマディスプレイ駆動用半導体集積回路装置を備えたことを特徴とするプラズマディスプレイ装置。
基板上の埋め込み酸化膜上に設けた第一導電型の半導体基板の一方の主表面の一部に設けた酸化膜と、
前記酸化膜および前記第一導電型の半導体基板に設けた酸化膜溝で囲むことで絶縁分離した領域の表面層に選択的に形成された第一導電型エミッタ領域を含む第二導電型ベース領域と、
前記第一導電型半導体基板と第一導電型エミッタ領域との間の第二導電型ベース領域上に形成された複数のゲート電極と、第二導電型コレクタ領域とを備え、
前記第二導電型コレクタ領域は酸化膜溝に囲まれた領域の中央部に配置し、前記第二導電型コレクタ領域の両側に各々２つ以上の前記第二導電型ベース領域を配置した構成を備える半導体装置において、
前記２つ以上の第二導電型ベース領域の間および下部にのみ前記第一導電型半導体基板よりも高濃度の第一導電型領域を備えたことを特徴とする半導体装置。
請求項６の半導体装置において、
前記複数のゲート電極の内、前記酸化膜溝側の前記ゲート電極は前記第二導電型コレクタ領域側の前記ゲート電極より短いことを特徴とする半導体装置。
請求項６又は請求項７の半導体装置において、
前記第一導電型領域は、前記酸化膜溝側のゲート電極の下部には存在しないことを特徴とする半導体装置。
請求項６〜８のうちの一つの半導体装置において、
前記コレクタから領域を囲む酸化膜溝の間のチャネル数が３であることを特徴とする半導体装置。
請求項６〜９のうちの一つの半導体装置を備えたことを特徴とするプラズマディスプレイ駆動用半導体集積回路装置。
請求項１０のプラズマディスプレイ駆動用半導体集積回路装置を備えたことを特徴とするプラズマディスプレイ装置。