Nothing Special   »   [go: up one dir, main page]

JP5195422B2 - 配線基板、実装基板及び電子装置 - Google Patents

配線基板、実装基板及び電子装置 Download PDF

Info

Publication number
JP5195422B2
JP5195422B2 JP2008510896A JP2008510896A JP5195422B2 JP 5195422 B2 JP5195422 B2 JP 5195422B2 JP 2008510896 A JP2008510896 A JP 2008510896A JP 2008510896 A JP2008510896 A JP 2008510896A JP 5195422 B2 JP5195422 B2 JP 5195422B2
Authority
JP
Japan
Prior art keywords
region
wiring board
reinforcing
bent
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008510896A
Other languages
English (en)
Other versions
JPWO2007119608A1 (ja
Inventor
勝巳 阿部
健一郎 藤井
篤昌 澤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2008510896A priority Critical patent/JP5195422B2/ja
Publication of JPWO2007119608A1 publication Critical patent/JPWO2007119608A1/ja
Application granted granted Critical
Publication of JP5195422B2 publication Critical patent/JP5195422B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0277—Bendability or stretchability details
    • H05K1/028—Bending or folding regions of flexible printed circuits
    • H05K1/0281—Reinforcement details thereof
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4691—Rigid-flexible multilayer circuits comprising rigid and flexible layers, e.g. having in the bending regions only flexible layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2009—Reinforced areas, e.g. for a specific part of a flexible printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/30—Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
    • H05K2203/302—Bending a rigid substrate; Breaking rigid substrates by bending
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24777—Edge feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)

Description

本発明は、配線基板、実装基板及び電子装置に関し、特に、局所的に高弾性率領域を有する配線基板、実装基板及び電子装置に関する。
近年、携帯電話に代表される携帯機器が活況を呈しており、その高機能化、高性能化とともに機器のデザイン性が重要視されてきている。また、使い勝手や見栄えを向上させる目的で、筐体形状に曲面が多用されつつある。しかしながら、従来、携帯機器に実装される電子部品は、平坦な配線基板上に搭載されて構成されていることから、多様な曲面で構成された筐体内に効率よく配置することが困難であった。また、デザイン性を優先すると、機器サイズが大きくなる等の課題があることから、必然的にデザイン面で妥協せざるを得ないことが多々発生している。そこで、筐体内の部品配置効率に優れて、かつ、筐体の曲面に合わせた曲面を有する配線基板の実用化が強く望まれている。
ところで、小型化が要求される携帯機器においては、配線基板上に電子部品（例えば、半導体パッケージ、半導体チップ）が実装された実装基板（例えば、半導体装置）が実装されている。このような実装基板の底面には、例えば、特許文献１に記載されているようなＢＧＡ（Ball Grid Array）、ＣＳＰ（Chip Size Package）、あるいはＷＬ−ＣＳＰ（Wafer Level Chip Size Package）と呼ばれるパッド（ボールバンプ１２４、接続端子）が格子状に配置されている（図１２参照）。このような実装基板は、狭占有エリアで、より多くの端子が配置できるという理由から広く使われている。
電子部品の配線基板への実装方法としては、メタルマスクを使用して、配線基板のパッド上にクリームはんだを印刷し、電子部品を搭載した後、リフローによりはんだを溶融させて機械的、電気的な接続を得る方法が採用されている。
特許第３３９５１６４号公報（図１） 特開２００４−２６６０７４号（図１） 特開２００２−１５１８５３号（図７） 特開２００５−３０３１７２号（図５）
上掲各文献の開示事項は引用をもって本書に組み込み記載されるものとする。
しかしながら、電子部品を搭載した平面基板を曲面化させる場合には、電子部品のサイズ、あるいは曲面の曲率に応じて、はんだ接続不良が発生するという課題がある。また、平面状の配線基板への搭載を前提とした電子部品を、曲面で構成された配線基板上に実装した場合にも、電子部品のサイズ、あるいは曲面の曲率に応じて、はんだ接続不良が発生するという課題は同様である。
例えば、図１３に示したような配線基板２０３の凹曲面上へ電子部品２０１を搭載した実装構造においては、平面を維持しようとする電子部品２０１と、曲面を形成しようとする配線基板２０３により、それらを接続するはんだ接合部（はんだボール２０２、パッド２０４の接合部）に応力が発生する。このような応力（内部応力）がはんだ接合部に加えられ、さらに外的要因による応力が加えられると、はんだ接続不良に至ることがある。
このように、従来の電子部品を曲面基板へ実装する場合においては、電子部品のはんだ接合部に応力が発生するために、十分な接合信頼性を得ることはできなかった。
ところで、配線基板の変形により、それに実装された電子部品のはんだボールに対し、応力が加えられる事象は、曲面基板のみならず、可撓性を有するフレキシブル基板においても問題視されてきた。
かかる問題に対し、以下のような技術が提案されている。図１４に示す特許文献２記載の技術では、電子部品３１０の端子電極（パッド）３０９直下、あるいは、搭載部近傍に、剛性の高い絶縁性変形阻害部（ビア）３１２を形成することにより、局所的に配線基板３０１の剛性を上げ、部品搭載面外の基板変形の影響を抑制し、接合部（表面導体層３０６と導電性接合材料３１１の接合部）を保護する実装構造が提案されている。また、図１５に示す特許文献３記載の技術では、多層配線基板４０１の表面に弾性率の高い補強層４０２を形成し、選択的にエッチングした実装構造が提案されている。
ところが、特許文献２記載の技術（図１４参照）では、配線基板３０１の内部導体層３０２、３０３の自由度（配線自由度）にかなりの制約を要するだけでなく、絶縁性変形阻害部３１２の数（ビア数）の増大によりかなりのコスト上昇が見込まれる。同様に、特許文献３記載の技術（図１５参照）では、工程数増大に伴う基板製造コストの上昇が見込まれる。さらに、いずれの場合にも、高弾性率領域を形成することで、電子部品のはんだ接合部の保護は可能であるが、その代わりに、高弾性率領域と低弾性率領域の界面近傍に応力が集中することとなり、これら二つの領域に渡って配線パターンが形成された箇所では、断線に至るおそれがある。
このような基板配線の断線を防止するために、図１６に示す特許文献４記載の技術では、補強部分５０８と屈曲部分５０９の隣接部分において、補強板５０７の厚みを次第に小さくすることにより、応力緩和を行う実装構造が提案されている。しかしながら、特許文献４記載の技術では、補強板５０７の厚み分、フレキシブル配線回路基板５０１が厚くなる。また、フレキシブル配線回路基板５０１の補強板５０７側の面であって補強板５０７を貼り付ける領域には、部品の実装ができないという問題がある。
本発明の主な課題は、電子部品を曲面基板に実装した場合でも、電子部品と曲面基板の接合部分、およびその近傍の部分における応力集中を抑制することである。
本発明の第１−１の視点においては、複数の絶縁層および配線層が交互に積層され、配線層間がビア接続され、可撓性を有する配線基板において、外部応力に対して補強された補強領域と、外部応力に対して前記補強領域よりも屈曲しやすい屈曲領域と、前記補強領域と前記屈曲領域の間の領域に配されるとともに、外部応力に対して前記補強領域よりも屈曲しやすく前記屈曲領域よりも屈曲しにくく、かつ、前記屈曲領域から前記補強領域に伝わる応力を緩和する応力緩和領域と、を含み、前記配線基板の前記補強領域において、前記配線基板の表面は平坦であり、前記配線基板の前記応力緩和領域において、前記配線基板が、その両面に曲率を有する面を含み、前記応力緩和領域の前記絶縁層のいずれか又は全ての結晶度は、前記補強領域の前記絶縁層のいずれか又は全ての結晶度よりも小さく、かつ、前記屈曲領域の前記絶縁層のいずれか又は全ての結晶度より大きく構成され、前記補強領域近傍から前記屈曲領域近傍にかけて高い結晶度から低い結晶度に連続的に変化していることを特徴とする。（構成１−１）
本発明の第１−２の視点においては、複数の絶縁層および配線層が交互に積層され、配線層間がビア接続され、可撓性を有する配線基板において、外部応力に対して補強された補強領域と、外部応力に対して前記補強領域よりも屈曲しやすい屈曲領域と、前記補強領域と前記屈曲領域の間の領域に配されるとともに、外部応力に対して前記補強領域よりも屈曲しやすく前記屈曲領域よりも屈曲しにくく、かつ、前記屈曲領域から前記補強領域に伝わる応力を緩和する応力緩和領域と、を含み、前記配線基板の前記補強領域において、前記配線基板の表面は平坦であり、前記配線基板の前記応力緩和領域において、前記配線基板が、その両面に曲率を有する面を含み、前記応力緩和領域の前記絶縁層のいずれか又は全ての重合度は、前記補強領域の前記絶縁層のいずれか又は全ての重合度よりも小さく、かつ、前記屈曲領域の前記絶縁層のいずれか又は全ての重合度より大きく構成され、前記補強領域近傍から前記屈曲領域近傍にかけて高い重合度から低い重合度に連続的に変化していることを特徴とする。（構成１−２）
本発明の前記配線基板において、前記応力緩和領域の弾性率は、前記補強領域の弾性率よりも小さく、かつ、前記屈曲領域の弾性率よりも大きくなるように構成され、前記補強領域近傍から前記屈曲領域近傍にかけて高い弾性率から低い弾性率に連続的に変化していることが好ましい。（構成２）
本発明の前記配線基板において、前記応力緩和領域の前記絶縁層のいずれか又は全ての結晶度は、前記補強領域の前記絶縁層のいずれか又は全ての結晶度よりも小さく、かつ、前記屈曲領域の前記絶縁層のいずれか又は全ての結晶度より大きく構成され、前記補強領域近傍から前記屈曲領域近傍にかけて高い結晶度から低い結晶度に連続的に変化していることが好ましい。（構成３）
本発明の前記配線基板において、前記補強領域の内周に配されるとともに、前記補強領域よりも屈曲しやすく、かつ、前記補強領域に囲まれることで補強された準補強領域を含み、前記屈曲領域および前記応力緩和領域は、前記補強領域の外周に配されることが好ましい。（構成５）
本発明の前記配線基板において、前記絶縁層のいずれか又は全ては、感光性絶縁材料よりなることが好ましい。（構成６）
本発明の前記配線基板において、基板の片面又は両面において前記補強領域の外周境界線で囲まれた領域以内に複数のパッド部が配設されていることが好ましい。（構成７）
本発明の第２の視点においては、実装基板において、前記配線基板と、前記補強領域の外周境界線で囲まれた領域以内に配設されたパッド部上に導電体を介して、電気的、機械的に接続された電子部品と、を含むことを特徴とする。（構成８）
本発明の前記実装基板において、前記配線基板の一部または全てが湾曲したときに、前記補強領域の曲率は、前記屈曲領域の曲率よりも小さいことが好ましい。（構成９）
本発明の第３の視点においては、電子装置において、曲面を有する筐体と、前記実装基板と、前記筐体内に配設されるとともに、前記実装基板を保持する保持部材と、を含むことを特徴とする。（構成１０）
本発明の前記電子装置において、前記実装基板は、前記保持部材により保持される部位の一部または全部に前記補強領域が配され、その隣接する領域に前記応力緩和領域が配されることが好ましい。（構成１１）
本発明（請求項１−１１）によれば、電子部品のはんだ接合部、および、配線基板に対する応力集中を抑制することができる。また、従来の一般的な半導体パッケージを曲面基板に実装する際に発生するはんだ接続不良を抑制し、かつ、基板配線の断線を抑制できる。また、補強板などの配線基板面上に部品を追加する必要がないため、実装基板が厚くならず、電子部品の搭載領域も制限されない。さらに、従来のように複雑な工程を追加することがないため、低コストで実現可能である。
本発明の実施形態１に係る実装基板の構成および特性を示した図面であり、（ａ）は断面図であり、（ｂ）はＡ−Ａ´間の配線基板の弾性率に係る特性図である。 本発明の実施形態１に係る実装基板における基材の第１の曲面形状を模式的に示した（Ａ）上面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。 本発明の実施形態１に係る実装基板における基材の第２の曲面形状を模式的に示した（Ａ）上面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。 本発明の実施形態１に係る実装基板の製造方法を模式的に示した工程断面図である。 本発明の実施形態２に係る実装基板の構成および特性を示した図面であり、（ａ）は断面図であり、（ｂ）はＡ−Ａ´間の配線基板の弾性率に係る特性図である。 本発明の実施形態２に係る実装基板の補強領域、応力緩和領域、及び屈曲領域を模式的に示した平面図である。 本発明の実施形態３に係る実装基板の構成および特性を示した図面であり、（ａ）は断面図であり、（ｂ）はＡ−Ａ´間の配線基板の弾性率に係る特性図である。 本発明の実施形態３に係る実装基板の補強領域、応力緩和領域、及び屈曲領域を模式的に示した平面図である。 本発明の実施形態４に係る実装基板の構成および特性を示した図面であり、（ａ）は断面図であり、（ｂ）はＡ−Ａ´間の配線基板の弾性率に係る特性図である。 本発明の実施形態４に係る実装基板の製造方法を模式的に示した工程断面図である。 本発明の実施形態５に係る実装基板を実装した電子装置の構成および実装基板の特性を示した図面であり、（ａ）は部分断面図であり、（ｂ）はＢ−Ｂ´間の配線基板の弾性率に係る特性図である。 従来例１に係る配線基板を備えた半導体装置の構成を模式的に示した断面図である。 従来例２に係る配線基板を備えた半導体装置の構成を模式的に示した断面図である。 従来例３に係る配線基板の構成を模式的に示した断面図である。 従来例４に係る配線基板の構成を模式的に示した断面図である。 従来例５に係る配線基板の構成を模式的に示した断面図である。
符号の説明
１ 実装基板
１０ 曲面基板（配線基板）
１０ａ 補強領域
１０ｂ 応力緩和領域
１０ｃ 屈曲領域
１０ｄ 準補強領域
１１ 絶縁層
１２ 配線層
１３、１３Ａ、１３Ｂ、１３Ｃ 絶縁層
１４ ビア
１４ａ バンプ
１５ 配線層
１５ａ パッド部
１６ 配線層
１６ａ パッド部
２０ 電子部品
３０ はんだボール
４０ マスク
５０ 保持部材
６０ 筐体
１１０ 半導体装置
１１２ 基板
１１４ 半導体チップ
１１６ バンプ
１１８ 構造物
１２０ 接着剤
１２２ アンダーフィル
１２４ ボールバンプ
１２６ 凹陥部
１２８ 隙間
２０１ 電子部品
２０２ はんだボール
２０３ 配線基板
２０４ パッド
２０５ 配線
２０６ ビア
３０１ 配線基板
３０１ａ コア基板
３０１ｂ ビルドアップ層
３０２、３０３ 内部導体層
３０４、３０５ 層間絶縁膜
３０６ 表面導体層
３０７ ソルダーレジスト
３０９ 端子電極（パッド）
３１０ 電子部品
３１１ 導電性接合材料
３１２ 絶縁性変形阻害部（ビア）
４０１ 多層配線基板
４０２ 補強層
４０３ 接着剤層
４０４ 屈曲部
５０１ フレキシブル配線回路基板
５０２ ベース絶縁層
５０３ 導体層
５０４ カバー絶縁層
５０５ 電子部品
５０６ 端子
５０７ 補強板
５０８ 補強部分
５０９ 屈曲部分
５１１ 実装支持部
５１２ 応力緩和部
５１３ 開口部
５１４ バンプ
（実施形態１）
本発明の実施形態１に係る実装基板について図面を用いて説明する。図１は、本発明の実施形態１に係る実装基板の構成および特性を示した図面であり、（ａ）は断面図であり、（ｂ）はＡ−Ａ´間の配線基板の弾性率に係る特性図である。図２は、本発明の実施形態１に係る実装基板における基材の第１の曲面形状を模式的に示した（Ａ）上面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。図３は、本発明の実施形態１に係る実装基板における基材の第２の曲面形状を模式的に示した（Ａ）上面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
図１（ａ）を参照すると、実装基板１は、電子部品２０が曲面基板１０上に実装されたものである。
曲面基板１０は、少なくとも一部に曲面を有する配線基板である。曲面基板１０は、図２に示すような一方向のみに湾曲（図２の場合は、Ｘ−Ｘ´方向のみに湾曲）した曲面を有する基材と、図３に示すような２方向に湾曲（図３の場合は、Ｘ−Ｘ´及びＹ−Ｙ´の双方向に湾曲）した曲面を有する基材とに大別でき、さらにそれぞれの曲面は一定曲率ばかりでなく自由曲線で構成された自由曲面を有するものでもよく、これらの何れかの曲面を一部又は全体に有していればよい。
曲面基板１０は、絶縁層１１と、配線層１２と、絶縁層１３と、ビア１４と、配線層１５と、配線層１６と、を有する。以降、少なくとも配線基板の一部が曲面で構成された基板を曲面基板と称し、曲面の有無を問わず配線が形成された基板を配線基板と称す。
曲面基板１０は、補強領域１０ａと、応力緩和領域１０ｂと、屈曲領域１０ｃと、を有する。補強領域１０ａは、電子部品２０が搭載される領域であって、他の領域１０ｂ、１０ｃよりも弾性率を高くして、外部応力に対して補強された領域である。補強領域１０ａ上には、複数のパッド部１５ａが配置されている。屈曲領域１０ｃは、電子部品２０が搭載されていない領域であって、他の領域１０ａ、１０ｂよりも弾性率を低くして、外部応力に対して補強領域１０ａよりも屈曲しやすい領域である。応力緩和領域１０ｂは、補強領域１０ａと屈曲領域１０ｃの間の領域に配され、補強領域１０ａの弾性率と屈曲領域１０ｃの弾性率の中間的な弾性率によって、屈曲領域１０ｃから補強領域１０ａに伝わる応力を緩和する領域である。応力緩和領域１０ｂの弾性率は、補強領域１０ａ近傍から屈曲領域１０ｃ近傍にかけて、高い弾性率から低い弾性率に連続的に変化している。応力緩和領域１０ｂにより、補強領域１０ａから屈曲領域１０ｃにかけて配線層１５や配線層１２が配設されていても、配線層１５や配線層１２に断線を生じるようなことはない。各領域１０ａ〜１０ｃの弾性率は、主に絶縁層１３の結晶化の度合、重合度の度合等によって変化させることができる。
絶縁層１１は、曲面を有する絶縁材料よりなる絶縁層である。絶縁層１１には、一般的な配線基板に使用されているポリイミド樹脂基材を用いることができる。ただし、絶縁層１１は、ポリイミド樹脂に限定されるものではなく、ガラスクロスにエポキシ樹脂を含浸させたガラスエポキシ樹脂や、ガラスクロスの代わりにアラミド不織布を使用した樹脂でもよい。さらに、絶縁層１１は、曲面加工性が良好な材料としてもよく、例えば、加熱により容易に軟化変形し、かつ、その形状を確保しやすい熱可塑性樹脂、例えば、液晶ポリマー等の樹脂を用いることができる。
配線層１２は、絶縁層１１と絶縁層１３の間に形成された導電層である。配線層１２には、一般的な配線材料と同様に電気抵抗の小さいＣｕなどの低抵抗材料を用いることができる。
絶縁層１３は、絶縁層１１および配線層１２上に形成された絶縁層である。絶縁層１３は、所定の位置に配線層１２に通ずるビア穴を有する。絶縁層１３の表面（露出面）には、実装される電子部品２０の端子ピッチが狭く、はんだショート等が懸念される場合、ソルダーレジストを形成してもよい。絶縁層１３には、任意の励起光を照射することにより、内部構造変化（相転移）を起こす、いわゆる感光性絶縁材料を用いる。例えば、感光性絶縁材料として、結晶性材料と非結晶性材料を溶融混合した後、急冷し、フィルム化したものが挙げられる。このような感光性絶縁材料によれば、任意の励起光を照射することにより任意に結晶化させることができ、急冷することにより非結晶状態のまま固化させることができる。また、絶縁層１３は、結晶制御性を高めるために、結晶核となり得る微粒子を分散させたものや、結晶化温度がリフロー温度より高いものが望ましい。また、感光性絶縁材料として、重合度の低い有機材料を用いることができる。このような感光性絶縁材料によれば、励起光が照射された部分では絶縁材料の重合が促進され、より高密度の網目状の構造を持つ高弾性率の絶縁層が形成され、励起光が照射されない部分では励起光が照射された部分から離れるほど重合度は次第に小さくなり、網目状構造の密度が次第に小さくなり連続的に弾性率が減少する。また、絶縁層１３には、結晶性材料と非結晶性材料を溶融混合した感光性絶縁材料と、重合度の低い有機材料を用いた感光性絶縁材料とを組み合わせたものであってもよい。
ビア１４は、配線層１２と配線層１５を電気的に接続する導電部である。ビア１４には、はんだ、銅等の低抵抗材料を用いることができる。
配線層１５は、絶縁層１３上に形成された導電層である。配線層１５は、補強領域１０ａに複数のパッド部１５ａを有する。パッド部１５ａは、はんだボール３０を介して電子部品２０の対応する外部端子（図示せず）と電気的かつ機械的に接続されている。パッド部１５ａは、補強領域１０ａの外周境界線で囲まれた領域以内に設けられているため、屈曲領域１０ｃにおける曲率変形の影響をほとんど受けることはない。配線層１５には、銅等の低抵抗材料を用いることができ、曲面や凹凸形状へ追従させる際の配線層１５への応力を勘案すると、クラック耐性の高い電解めっき法で形成された電解Ｃｕなどの配線材料が好適である。また、配線層１５は、絶縁層１３と一体となった樹脂付き銅箔（ＲＣＣ）の銅箔であって、プラズマ加工若しくはレーザ加工により不要な銅箔を除去して樹脂上に残った銅箔であってもよい。配線層１５は、ビア１４と一体に構成されていてもよく、ビア１４と別々に構成されていてもよい。
配線層１６は、絶縁層１１の配線層１２側の反対面に形成された導電層である。配線層１６には、一般的な配線材料と同様に電気抵抗の小さいＣｕなどの低抵抗材料を用いることができる。
電子部品２０は、格子状に配列された外部端子（図示せず）上にはんだボール３０を介してパッド部１５ａと電気的かつ機械的に接続されている。電子部品２０は、図１では、一般的な半導体パッケージを例としているが、モールド封止等でパッケージングされた半導体パッケージに限るものではなく、パッケージングされていない半導体チップや、外部端子としてガルウイングリードを備えたＱＦＰ（Quad Flat Package）、コネクタ、チップ部品、異方性導電フィルム（ＡＣＦ; Anisotropic Conductive Film）などのように、これまで一般的な平面状の基板に実装されている全ての電子部品に適用することが可能である。
以上のような構成によれば、はんだボール３０が格子状に配列された一般的な電子部品２０を実装する場合においても、電子部品２０のはんだ接続部に発生する応力を抑制することができ、且つ、曲面基板１０の電子部品２０の搭載部分の近傍においても応力集中を抑制することができる。然るに、平面基板へ実装する際と同等のはんだ接続信頼性を確保できる。
次に、本発明の実施形態１に係る実装基板の製造方法について図面を用いて説明する。図４は、本発明の実施形態１に係る実装基板の製造方法を模式的に示した工程断面図である。
まず、絶縁層１１の表面に配線層１２と配線層１６を形成する（ステップＡ１；図４（ａ）参照）。また、絶縁層１３の表面に配線層１５を形成する。ここで、配線層１２、１６のパターニング方法として、（Ａ）絶縁層１１上に形成されたＣｕ箔やＣｕメッキの余剰部をエッチングすることによって配線パターンを形成するサブトラクティブ法、（Ｂ）配線層１２、１６形成箇所以外を絶縁材料でマスクした後、配線をめっきで形成するアディティブ法、セミアディティブ法等がある。配線層１５も同様な方法によりパターニングすることができる。また、絶縁層１１にはポリイミド樹脂基材を用いることができ、絶縁層１３には感光性絶縁材料を用いることができる。
次に、絶縁層１１の配線層１２上の所定の位置に次工程でビア（図４（ｃ）の１４）となるバンプ１４ａを形成する（ステップＡ２；図４（ｂ）参照）。ここで、バンプ１４ａは、絶縁層１３を絶縁層１１に貼り合せたときに、絶縁層１３を突き刺して配線層１５に到達するのに十分な高さでピン状に形成される。バンプ１４ａをピン状にする方法としては、例えば、配線層１５の表面に溶融した接合用材料（例えば、はんだ）を付着させ、ピン状の治具を接合用材料表面に接触させた後、治具を引き上げることによって形成することができる。
次に、絶縁層１１と絶縁層１３の位置合わせを行って貼り合せた後、ビア１４となるバンプ１４ａを加圧プレスすることで、絶縁層１３上の配線層１５と、絶縁層１１上の配線層１２とを、ビア１４を介して互いに電気的に接続する（ステップＡ３；図４（ｃ）参照）。なお、加圧プレスの際、バンプ（図４（ｂ）の１４ａ）が溶融するように所定の温度（例えば、２００℃）に設定してリフロー処理が行われる。これにより、配線基板１０ができる。
次に、配線基板１０に補強領域１０ａ、応力緩和領域１０ｂ、及び屈曲領域１０ｃを形成する（ステップＡ４；図４（ｄ）参照）。この工程では、配線基板１０の絶縁層１３の所定の領域の相転移を行う。例えば、配線基板１０を絶縁層１３の相転移温度以下の温度に保持し、マスク４０を用いて、任意の領域のみに相転移させるための励起光を照射する。励起光が照射されることにより、相転移に必要な活性化エネルギーを得ることができ、絶縁層１３の相転移が促進される。励起光に等方性の光を用いた場合、マスク開口端から離れるほど励起光は次第に弱まる。励起光（活性化エネルギー）の強さに従い、結晶化が促進されるため、絶縁層１３の結晶度は、マスク開口部では、結晶度は大きく、マスク開口端から離れるほど次第に小さくなる。
ここで、非結晶性の樹脂に対し結晶相を含む樹脂の弾性率は、結晶相の大きさ、密度に依存して変わる傾向にある。従って、マスク開口部に対応する結晶度の高い領域では弾性率は高い補強領域１０ａが形成され、マスク開口端から離れるにしたがい結晶度が小さくなる領域では弾性率が小さくなる応力緩和領域１０ｂが形成され、マスク開口部から離れて結晶度に変化のない領域では弾性率が小さい屈曲領域１０ｃが形成される。然るに、弾性率の高い補強領域１０ａの周囲に、絶縁層の面方向に沿って連続的に弾性率を減少させた構造を得ることができる。また、絶縁層１３に重合度の低い有機材料を用いた感光性絶縁材料を用いて励起光を照射した場合にも、同様な弾性特性の補強領域１０ａ、応力緩和領域１０ｂ、および屈曲領域１０ｃを形成することができ、絶縁層１３に結晶性材料と非結晶性材料を溶融混合した感光性絶縁材料と、重合度の低い有機材料を用いた感光性絶縁材料とを組み合わせたものを用いて励起光を照射した場合にも、同様な弾性特性の補強領域１０ａ、応力緩和領域１０ｂ、および屈曲領域１０ｃを形成することができる。
なお、ステップＡ４の工程では、補強領域１０ａに局所的に高弾性率の樹脂を形成した後、低弾性率の樹脂を塗布するなどして屈曲領域１０ｃを形成してもよい。また、屈曲領域１０ｃを形成する前に応力緩和領域１０ｂを形成してもよいし、屈曲領域１０ｃを形成した後に応力緩和領域１０ｂを形成してもよい。また、補強領域１０ａと屈曲領域１０ｃを形成した後、相互拡散によって応力緩和領域１０ｂを形成してもよい。
次に、配線基板１０に電子部品２０を実装する（ステップＡ５；図４（ｅ）参照）。例えば、配線基板１０のパッド部１５ａ上にクリームはんだ（図示せず）を印刷し、電子部品２０を搭載した後、リフローによりクリームはんだ（図示せず）を溶融させて、はんだ
ボール３０を介して電子部品２０と配線基板１０を機械的、電気的に接続する。
最後に、配線基板１０を曲面化する（ステップＡ６；図４（ｆ）参照）。ここで、電子部品２０がはんだボール３０を介して配線基板１０上のパッド部１５ａにリジッドに接合されているので、加熱・加圧によって配線基板１０に曲げ応力を加えることにより、任意の曲率の面を形成することができる。
以上により、電子部品２０直下の補強領域１０ａの配線基板１０の弾性率が高く、電子部品２０の搭載面外の屈曲領域１０ｃの配線基板１０の弾性率が低く、それらの領域の間の応力緩和領域１０ｂの配線基板１０の弾性率が連続的に変化した実装基板を得ることができる。これにより、はんだボール３０、および、曲面基板１０上の配線層１５に応力が集中することを抑制することができる。
なお、実施形態１では、簡略化のため配線層が３層構造の場合の例を挙げているが、さらに多層の配線基板に適用してもよい。また、ステップＡ１〜Ａ３の配線基板１０の製造工程では、配線層が形成された絶縁層同士を貼り合せているが、これに限られるものではなく、配線層１２、１６が形成された絶縁層１１上に絶縁層１３を形成し、絶縁層１３にビア１４用の下穴を形成し、当該下穴にビア１４を形成し、絶縁層１３上に配線層１５を形成してもよい。
（実施形態２）
次に、本発明の実施形態２に係る実装基板について図面を用いて説明する。図５は、本発明の実施形態２に係る実装基板の構成および特性を示した図面であり、（ａ）は断面図であり、（ｂ）はＡ−Ａ´間の配線基板の弾性率に係る特性図である。図６は、本発明の実施形態２に係る実装基板の補強領域、応力緩和領域、及び屈曲領域を模式的に示した平面図である。
実施形態２は、実施形態１と基本的に同様であるが、補強領域１０ａを形成する領域を変更している。図５（ａ）を参照すると、実施形態２に係る実装基板１は、高弾性率となる補強領域１０ａを、電子部品２０直下の領域のうち電子部品２０の周縁部分の直下（最外周のパッド部１５ａを含む領域）のみに限定している。補強領域１０ａの外周には低弾性率の屈曲領域１０ｃを有し、補強領域１０ａと屈曲領域１０ｃの間に弾性率が変化する応力緩和領域１０ｂを有する。なお、図５（ａ）の断面図では、補強領域１０ａが分離しているように見えるが、電子部品２０の上方から見ると環状に繋がっている（図６参照）。また、補強領域１０ａの内周にも、外周と同様に、見かけ上、弾性率が変化する応力緩和領域と、弾性率が低い屈曲領域を有するが（図５（ｂ）参照）、補強領域１０ａによって環状に囲まれているため、実質的に補強された領域（準補強領域１０ｄ）となる。
実施形態２によれば、電子部品２０の周縁部分の直下（最外周のパッド部１５ａの直下）に高弾性率の補強領域１０ａを形成することで、実施形態１と同様に、基板変形の影響を抑制することができる。
また、実施形態２のような構成では、補強領域１０ａを狭面積に限定することができるため、励起光に指向性のある電子ビーム等を用いることで、補強領域１０ａ、応力緩和領域１０ｂ、及び屈曲領域１０ｃを形成する工程（相転移工程；実施形態１のステップＡ４に相当）においてマスクを用いずに、直接形成することができる。電子ビーム等を用いる方法であれば、配線基板１０の表面に対し、電子ビームの出力方向を傾けることにより、電子部品２０がすでに搭載された配線基板１０においても、最外周のパッド部１５ａ直下の絶縁層１３を励起することができる。したがって、配線基板１０の試作において設計の修正等が容易に行えるため、設計期間短縮に貢献することができる。
（実施形態３）
本発明の実施形態３に係る実装基板について図面を用いて説明する。図７は、本発明の実施形態３に係る実装基板の構成および特性を示した図面であり、（ａ）は断面図であり、（ｂ）はＡ−Ａ´間の配線基板の弾性率に係る特性図である。図８は、本発明の実施形態３に係る実装基板の補強領域、応力緩和領域、及び屈曲領域を模式的に示した平面図である。
実施形態３は、実施形態２と基本的に同様であるが、補強領域１０ａを形成する領域を変更し、配線基板１０の表面および裏面のそれぞれに電子部品２０を実装している。図７、８を参照すると、実施形態３に係る実装基板１では、表裏の電子部品２０の搭載位置に対応して高弾性率の補強領域１０ａを形成する領域を変更しており、補強領域１０ａの外周境界線で囲まれた領域以内にパッド部１５ａ、１６ａが配設された構成となっている。実施形態３によれば、実施形態１、２と同様な効果を奏する。
（実施形態４）
本発明の実施形態４に係る実装基板について図面を用いて説明する。図９は、本発明の実施形態４に係る実装基板の構成および特性を示した図面であり、（ａ）は断面図であり、（ｂ）はＡ−Ａ´間の配線基板の弾性率に係る特性図である。
実施形態４は、実施形態３と基本的に同様であるが、配線基板１０の各領域１０ａ〜１０ｃの弾性率を変化させる絶縁層１３Ａ〜１３Ｃ（感光性絶縁材料等よりなる絶縁層）を表層だけでなく内層（中間層）にも配されるように変更している。なお、表層をポリイミド樹脂基材等よりなる絶縁層１１とし、内層（中間層）にのみ絶縁層１３が配される構成にしてもよい。
次に、本発明の実施形態４に係る実装基板の製造方法について図面を用いて説明する。図１０は、本発明の実施形態４に係る実装基板の製造方法を模式的に示した工程断面図である。
まず、絶縁層１３Ａに配線層１５を形成し、絶縁層１３Ｂに配線層１２を形成し、絶縁層１３Ｃに配線層１５を形成する。その後、絶縁層１３Ｂ（絶縁層１３Ａ、１３Ｃも同様）に補強領域１０ａ、応力緩和領域１０ｂ、及び屈曲領域１０ｃを形成する（ステップＢ１；図１０（ａ）参照）。ここでは、内層の絶縁層１３Ｂに対し弾性率の変化を行わせることはきわめて困難であるため、絶縁層１３Ａ〜１３Ｃを貼り合せる前の状態で、各領域１０ａ〜１０ｃを形成する。各領域１０ａ〜１０ｃの形成は、実施形態１のステップＡ４と同様、例えば、絶縁層１３Ａ〜１３Ｃの相転移温度以下の温度に保持し、マスク４０を用いて、任意の領域のみに相転移させるための励起光を照射することで形成することができる。
次に、絶縁層１３Ｂの配線層１２上の所定の位置に次工程でビア（図１０（ｃ）の１４）となるバンプ１４ａを形成する（ステップＢ２；図１０（ｂ）参照）。次に、絶縁層１３Ａ〜１３Ｃの位置合わせを行って貼り合せた後、ビア１４となるバンプ１４ａを加圧プレスすることで、絶縁層１３Ａ上の配線層１５と、絶縁層１３Ｂ上の配線層１２とを、ビア１４を介して互いに電気的に接続し、絶縁層１３Ｃ上の配線層１５と、絶縁層１３Ｂ上の配線層１２とを、ビア１４を介して互いに電気的に接続する（ステップＢ３；図１０（ｃ）参照）。次に、配線基板１０に電子部品２０を実装する（ステップＢ４；図１０（ｄ）参照）。最後に、配線基板１０を曲面化する（ステップＢ５；図１０（ｅ）参照）。
実施形態４によれば、実施形態１と同様な効果を奏する。
（実施形態５）
次に、本発明の実施形態５に係る実装基板について図面を用いて説明する。図１１は、本発明の実施形態５に係る実装基板を実装した電子装置の構成および実装基板の特性を示した図面であり、（ａ）は部分断面図であり、（ｂ）はＢ−Ｂ´間の配線基板の弾性率に係る特性図である。
実施形態５は、実施形態２と基本的に同様であるが、補強領域１０ａを形成する領域が電子部品２０の搭載領域近傍だけではなく、配線基板１０を保持する保持部材５０の近傍にも設けている。なお、補強領域１０ａは、保持部材５０の近傍の全てに存在することを要さず、保持部材５０近傍の表層に配線層１５がある場合（図１１（ａ）の左側の保持部材５０近傍の配線層１５参照）や、可撓性のある配線基板１０を筐体６０に保持させる場合等、必要に応じて保持部材５０の近傍に形成すればよい。保持部材５０は、筐体６０の内面に接着されており、配線基板１０の端部を挟持する。
実施形態５によれば、電子部品２０の搭載領域の表層の配線層１５の断線だけではなく、配線基板１０の保持部材５０近傍の表層の配線層１５の断線も抑制することができる。
また、可撓性のある配線基板１０を筐体６０に保持させる場合、保持部材５０で狭持されるため、配線基板１０の狭持される領域の端部に応力が集中し、配線基板１０が極端に屈曲する場合がある。このような場合に、配線基板１０の狭持される領域を補強領域１０ａとし、その隣接部を応力緩和領域１０ｂとすることにより、応力集中を抑制することができる。
以上説明した通り、曲面で構成された筐体内の部品配置効率に優れる筐体曲面に合わせた曲面を有する配線基板の実装構造が実現できることから、デザイン性が重要視される電子機器への本構造の適用によって製品の付加価値を高めることができる。特に小型・薄型化が要求される携帯電話、デジタルスチルカメラ、ＰＤＡ（Personal Digital Assistant）、ノート型パーソナルコンピュータ等の携帯機器への適用が有用である。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲（クレーム）の枠内において、種々の開示要素の多様な組み合せないし選択が可能である。

Claims (11)

  1. 複数の絶縁層および配線層が交互に積層され、配線層間がビア接続され、可撓性を有する配線基板において、
    外部応力に対して補強された補強領域と、
    外部応力に対して前記補強領域よりも屈曲しやすい屈曲領域と、
    前記補強領域と前記屈曲領域の間の領域に配されるとともに、外部応力に対して前記補強領域よりも屈曲しやすく前記屈曲領域よりも屈曲しにくく、かつ、前記屈曲領域から前記補強領域に伝わる応力を緩和する応力緩和領域と、
    を含み、
    前記配線基板の前記補強領域において、前記配線基板の表面は平坦であり、
    前記配線基板の前記応力緩和領域において、前記配線基板が、その両面に曲率を有する面を含み、
    前記応力緩和領域の前記絶縁層のいずれか又は全ての結晶度は、前記補強領域の前記絶縁層のいずれか又は全ての結晶度よりも小さく、かつ、前記屈曲領域の前記絶縁層のいずれか又は全ての結晶度より大きく構成され、前記補強領域近傍から前記屈曲領域近傍にかけて高い結晶度から低い結晶度に連続的に変化していることを特徴とする配線基板。
  2. 複数の絶縁層および配線層が交互に積層され、配線層間がビア接続され、可撓性を有する配線基板において、
    外部応力に対して補強された補強領域と、
    外部応力に対して前記補強領域よりも屈曲しやすい屈曲領域と、
    前記補強領域と前記屈曲領域の間の領域に配されるとともに、外部応力に対して前記補強領域よりも屈曲しやすく前記屈曲領域よりも屈曲しにくく、かつ、前記屈曲領域から前記補強領域に伝わる応力を緩和する応力緩和領域と、
    を含み、
    前記配線基板の前記補強領域において、前記配線基板の表面は平坦であり、
    前記配線基板の前記応力緩和領域において、前記配線基板が、その両面に曲率を有する面を含み、
    前記応力緩和領域の前記絶縁層のいずれか又は全ての重合度は、前記補強領域の前記絶縁層のいずれか又は全ての重合度よりも小さく、かつ、前記屈曲領域の前記絶縁層のいずれか又は全ての重合度より大きく構成され、前記補強領域近傍から前記屈曲領域近傍にかけて高い重合度から低い重合度に連続的に変化していることを特徴とする配線基板。
  3. 前記応力緩和領域の前記絶縁層のいずれか又は全ての結晶度は、前記補強領域の前記絶縁層のいずれか又は全ての結晶度よりも小さく、かつ、前記屈曲領域の前記絶縁層のいずれか又は全ての結晶度より大きく構成され、前記補強領域近傍から前記屈曲領域近傍にかけて高い結晶度から低い結晶度に連続的に変化していることを特徴とする請求項２記載の配線基板。
  4. 前記応力緩和領域の弾性率は、前記補強領域の弾性率よりも小さく、かつ、前記屈曲領域の弾性率よりも大きくなるように構成され、前記補強領域近傍から前記屈曲領域近傍にかけて高い弾性率から低い弾性率に連続的に変化していることを特徴とする請求項１乃至３のいずれか一に記載の配線基板。
  5. 前記補強領域の内周に配されるとともに、前記補強領域よりも屈曲しやすく、かつ、前記補強領域に囲まれることで補強された準補強領域を含み、
    前記屈曲領域および前記応力緩和領域は、前記補強領域の外周に配されることを特徴とする請求項１乃至４のいずれか一に記載の配線基板。
  6. 前記絶縁層のいずれか又は全ては、感光性絶縁材料よりなることを特徴とする請求項１乃至５のいずれか一に記載の配線基板。
  7. 基板の片面又は両面において前記補強領域の外周境界線で囲まれた領域以内に複数のパッド部が配設されていることを特徴とする請求項１乃至６のいずれか一に記載の配線基板。
  8. 請求項７記載の配線基板と、
    前記パッド部上に導電体を介して、電気的、機械的に接続された電子部品と、
    を含むことを特徴とする実装基板。
  9. 前記配線基板の一部または全てが湾曲したときに、前記補強領域の曲率は、前記屈曲領域の曲率よりも小さいことを特徴とする請求項８記載の実装基板。
  10. 曲面を有する筐体と、
    請求項８又は９記載の実装基板と、
    前記筐体内に配設されるとともに、前記実装基板を保持する保持部材と、
    を含むことを特徴とする電子装置。
  11. 前記実装基板は、前記保持部材により保持される部位の一部または全部に前記補強領域が配され、その隣接する領域に前記応力緩和領域が配されることを特徴とする請求項１０記載の電子装置。
JP2008510896A 2006-03-31 2007-03-30 配線基板、実装基板及び電子装置 Expired - Fee Related JP5195422B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008510896A JP5195422B2 (ja) 2006-03-31 2007-03-30 配線基板、実装基板及び電子装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006099163 2006-03-31
JP2006099163 2006-03-31
JP2008510896A JP5195422B2 (ja) 2006-03-31 2007-03-30 配線基板、実装基板及び電子装置
PCT/JP2007/057072 WO2007119608A1 (ja) 2006-03-31 2007-03-30 配線基板、実装基板及び電子装置

Publications (2)

Publication Number Publication Date
JPWO2007119608A1 JPWO2007119608A1 (ja) 2009-08-27
JP5195422B2 true JP5195422B2 (ja) 2013-05-08

Family

ID=38609376

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008510896A Expired - Fee Related JP5195422B2 (ja) 2006-03-31 2007-03-30 配線基板、実装基板及び電子装置

Country Status (3)

Country Link
US (1) US8119924B2 (ja)
JP (1) JP5195422B2 (ja)
WO (1) WO2007119608A1 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130198A (ja) * 2007-11-26 2009-06-11 Mitsubishi Electric Corp フレキシブルプリント配線板、電子機器及びフレキシブルプリント配線板の製造方法
TW201008428A (en) * 2008-08-05 2010-02-16 Wintek Corp Flexible printed circuit board structure
DE102008052244A1 (de) * 2008-10-18 2010-04-22 Carl Freudenberg Kg Flexible Leiterplatte
JP4798237B2 (ja) * 2009-03-09 2011-10-19 株式会社デンソー Ｉｃ搭載基板、及び多層プリント配線板
KR101896348B1 (ko) * 2011-07-22 2018-09-07 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 장치 어셈블리
US9425571B2 (en) * 2012-01-06 2016-08-23 Johnson & Johnson Vision Care, Inc. Methods and apparatus to form electrical interconnects on ophthalmic devices
JP5574068B2 (ja) * 2012-02-17 2014-08-20 株式会社村田製作所 部品内蔵基板
JP5574067B2 (ja) * 2012-02-17 2014-08-20 株式会社村田製作所 部品内蔵基板
GB2500380A (en) * 2012-03-18 2013-09-25 Effect Photonics B V Arrangement and method of making electrical connections
JP5720862B2 (ja) * 2012-12-29 2015-05-20 株式会社村田製作所 回路基板
JP6002322B2 (ja) * 2013-06-19 2016-10-05 株式会社フジクラ 伸縮性基板、回路基板、及び伸縮性基板の製造方法
JP6159876B2 (ja) * 2014-03-31 2017-07-05 株式会社フジクラ 伸縮性基板及び回路基板
KR20160023975A (ko) * 2014-08-21 2016-03-04 삼성전자주식회사 반도체 패키지
US20160240435A1 (en) * 2015-02-17 2016-08-18 Intel Corporation Microelectronic interconnect adaptor
CN105931997B (zh) * 2015-02-27 2019-02-05 胡迪群 暂时性复合式载板
FI20165054A (fi) * 2016-01-28 2017-07-29 Clothing Plus Mbu Oy Joustava piirilevy
JP6806520B2 (ja) * 2016-10-17 2021-01-06 ラピスセミコンダクタ株式会社 半導体装置および配線基板の設計方法
JP6365808B1 (ja) * 2017-01-05 2018-08-01 株式会社村田製作所 多層基板
JP6890015B2 (ja) * 2017-01-25 2021-06-18 株式会社東芝 伸縮性配線基板、制御装置および電子機器
WO2018152672A1 (en) * 2017-02-21 2018-08-30 3M Innovative Properties Company Flexible multilayer system with stiffening features
CN212677472U (zh) * 2018-02-15 2021-03-09 株式会社村田制作所 多层基板及电气元件
EP3528602A1 (en) * 2018-02-19 2019-08-21 Nederlandse Organisatie voor toegepast- natuurwetenschappelijk onderzoek TNO Thermoforming an electronic device with surface curvature
JP7202785B2 (ja) * 2018-04-27 2023-01-12 新光電気工業株式会社 配線基板及び配線基板の製造方法
FR3084556B1 (fr) * 2018-07-30 2020-11-06 Commissariat Energie Atomique Structure electronique souple et son procede d'elaboration.
WO2020045402A1 (ja) * 2018-08-30 2020-03-05 株式会社村田製作所 樹脂基板、電子機器、および樹脂基板の製造方法
CN113170572B (zh) * 2018-11-29 2024-11-05 株式会社村田制作所 树脂基板及树脂基板的制造方法
WO2020195544A1 (ja) * 2019-03-25 2020-10-01 株式会社村田製作所 伸縮性実装基板
JP7341728B2 (ja) * 2019-05-28 2023-09-11 株式会社ジャパンディスプレイ フレキシブル基板
CN113366924A (zh) * 2019-08-12 2021-09-07 深圳市柔宇科技股份有限公司 电子组件及电子组件的制备方法
US11224132B2 (en) 2019-09-06 2022-01-11 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
EP3799539B1 (de) * 2019-09-27 2022-03-16 Siemens Aktiengesellschaft Schaltungsträger, package und verfahren zu ihrer herstellung
CN113496957A (zh) * 2020-03-19 2021-10-12 深圳市柔宇科技有限公司 弹性基底、电子设备、电子组件及其制作方法
JP7515099B2 (ja) * 2020-03-23 2024-07-12 パナソニックＩｐマネジメント株式会社 積層板の製造方法、及びプリント配線板の製造方法
US11551986B2 (en) * 2020-04-02 2023-01-10 Texas Instruments Incorporated Shape memory polymer for use in semiconductor device fabrication
WO2023068583A1 (ko) * 2021-10-20 2023-04-27 삼성전자 주식회사 굽힘 영역에서의 내구도가 증가된 인쇄 회로 기판 및 이를 포함하는 전자 장치
CN115038232B (zh) * 2022-06-21 2023-12-08 苏州杰腾电子有限公司 一种加强电子线路表面接触强度的结构及方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06334279A (ja) * 1993-05-20 1994-12-02 Minolta Camera Co Ltd 多層フレキシブル電装基板
JPH0818174A (ja) * 1994-07-04 1996-01-19 Canon Inc フレキシブルプリント基板
JPH10178271A (ja) * 1996-12-19 1998-06-30 Dainippon Printing Co Ltd 多層配線基板の製造方法および多層配線基板
JP2002330319A (ja) * 2001-04-27 2002-11-15 Kyocera Corp 撮像素子モジュールの実装構造
JP2003204011A (ja) * 2002-01-08 2003-07-18 Sumitomo Bakelite Co Ltd 多層配線板および多層配線板の製造方法
JP2005011859A (ja) * 2003-06-17 2005-01-13 Sony Chem Corp 複合配線基板
JP2005236205A (ja) * 2004-02-23 2005-09-02 Sharp Corp 多層プリント配線板の製造方法及び多層プリント配線板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2946726C2 (de) * 1979-11-20 1982-05-19 Ruwel-Werke Spezialfabrik für Leiterplatten GmbH, 4170 Geldern Leiterplatte mit starren und flexiblen Bereichen und Verfahren zu deren Herstellung
US4431711A (en) * 1980-03-25 1984-02-14 Ex-Cell-O Corporation Vacuum metallizing a dielectric substrate with indium and products thereof
US4715928A (en) * 1985-09-27 1987-12-29 Hamby Bill L Flexible printed circuits and methods of fabricating and forming plated thru-holes therein
US4687695A (en) * 1985-09-27 1987-08-18 Hamby Bill L Flexible printed circuits and methods of fabricating and forming plated thru-holes therein
JPH06168985A (ja) * 1992-11-30 1994-06-14 Sharp Corp 半導体素子の実装構造
US5652645A (en) * 1995-07-24 1997-07-29 Anvik Corporation High-throughput, high-resolution, projection patterning system for large, flexible, roll-fed, electronic-module substrates
JP3395164B2 (ja) 1998-11-05 2003-04-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体装置
JP2002151853A (ja) 2000-11-08 2002-05-24 Matsushita Electric Ind Co Ltd 多層配線基板とその製造方法
US6689970B2 (en) * 2001-10-04 2004-02-10 Lester E. Burgess Pressure actuated switching device and method and system for making same
JP2004266074A (ja) 2003-02-28 2004-09-24 Olympus Corp 配線基板
US20070023877A1 (en) * 2003-09-10 2007-02-01 Hideo Yamazaki Chip on flex tape with dimension retention pattern
JP2005303172A (ja) 2004-04-15 2005-10-27 Nitto Denko Corp 配線回路基板
JP4536430B2 (ja) * 2004-06-10 2010-09-01 イビデン株式会社 フレックスリジッド配線板
EP1874101A4 (en) * 2005-04-19 2009-11-04 Denki Kagaku Kogyo Kk PCB WITH METAL BASE, LED AND LED LIGHT SOURCE UNIT
US7368307B2 (en) * 2005-06-07 2008-05-06 Eastman Kodak Company Method of manufacturing an OLED device with a curved light emitting surface

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06334279A (ja) * 1993-05-20 1994-12-02 Minolta Camera Co Ltd 多層フレキシブル電装基板
JPH0818174A (ja) * 1994-07-04 1996-01-19 Canon Inc フレキシブルプリント基板
JPH10178271A (ja) * 1996-12-19 1998-06-30 Dainippon Printing Co Ltd 多層配線基板の製造方法および多層配線基板
JP2002330319A (ja) * 2001-04-27 2002-11-15 Kyocera Corp 撮像素子モジュールの実装構造
JP2003204011A (ja) * 2002-01-08 2003-07-18 Sumitomo Bakelite Co Ltd 多層配線板および多層配線板の製造方法
JP2005011859A (ja) * 2003-06-17 2005-01-13 Sony Chem Corp 複合配線基板
JP2005236205A (ja) * 2004-02-23 2005-09-02 Sharp Corp 多層プリント配線板の製造方法及び多層プリント配線板

Also Published As

Publication number Publication date
WO2007119608A1 (ja) 2007-10-25
JPWO2007119608A1 (ja) 2009-08-27
US8119924B2 (en) 2012-02-21
US20090107703A1 (en) 2009-04-30

Similar Documents

Publication Publication Date Title
JP5195422B2 (ja) 配線基板、実装基板及び電子装置
JP5088138B2 (ja) 実装基板および電子機器
US8198140B2 (en) Wiring substrate for mounting semiconductors, method of manufacturing the same, and semiconductor package
TWI479971B (zh) 佈線板，其製造方法及具有佈線板之半導體裝置
US9084381B2 (en) Method for manufacturing flex-rigid wiring board
KR100656751B1 (ko) 전자소자 내장 인쇄회로기판 및 그 제조방법
KR102375126B1 (ko) 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
US20110241203A1 (en) Semiconductor module, method for manufacturing semiconductor module, and portable apparatus
JP2004343030A (ja) 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール
TW200924135A (en) Wiring board, semiconductor device having wiring board, and method of manufacturing wiring board
JP6745770B2 (ja) 回路基板
JP2009212146A (ja) 基板およびその製造方法
US20160255717A1 (en) Multilayer wiring board
JP2005191156A (ja) 電気部品内蔵配線板およびその製造方法
JP2009289802A (ja) 電子部品内蔵モジュール及びその製造方法
JP6783724B2 (ja) 回路基板
KR101139084B1 (ko) 다층 프린트 기판 및 그 제조 방법
JP4276740B2 (ja) 多層配線基板
JP5176676B2 (ja) 部品内蔵基板の製造方法
JP2003031955A (ja) 電子部品内蔵型多層基板とその製造方法及びそれに使用するメタルコア基板
JP2009004813A (ja) 半導体搭載用配線基板
JP2020077696A (ja) 配線基板、及びそれを用いた半導体装置
US10602608B2 (en) Circuit board
JP2004266271A (ja) 電子部品の実装体及びその製造方法
JP2009010201A (ja) プリント回路板、及び電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120312

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130121

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160215

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees