Nothing Special   »   [go: up one dir, main page]

JP5193503B2 - 貫通電極付き基板及びその製造方法 - Google Patents

貫通電極付き基板及びその製造方法 Download PDF

Info

Publication number
JP5193503B2
JP5193503B2 JP2007148182A JP2007148182A JP5193503B2 JP 5193503 B2 JP5193503 B2 JP 5193503B2 JP 2007148182 A JP2007148182 A JP 2007148182A JP 2007148182 A JP2007148182 A JP 2007148182A JP 5193503 B2 JP5193503 B2 JP 5193503B2
Authority
JP
Japan
Prior art keywords
electrode
substrate
hole
layer
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007148182A
Other languages
English (en)
Other versions
JP2008300782A5 (ja
JP2008300782A (ja
Inventor
孝治 山野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007148182A priority Critical patent/JP5193503B2/ja
Priority to KR1020080051603A priority patent/KR20080106844A/ko
Priority to TW097120562A priority patent/TW200850096A/zh
Priority to US12/132,187 priority patent/US8349733B2/en
Priority to EP08157592A priority patent/EP2001274A3/en
Priority to CNA2008101086822A priority patent/CN101320695A/zh
Publication of JP2008300782A publication Critical patent/JP2008300782A/ja
Publication of JP2008300782A5 publication Critical patent/JP2008300782A5/ja
Application granted granted Critical
Publication of JP5193503B2 publication Critical patent/JP5193503B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/423Plated through-holes or plated via connections characterised by electroplating method
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147Semiconductor insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0979Redundant conductors or connections, i.e. more than one current path between two points
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0376Etching temporary metallic carrier substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06Lamination
    • H05K2203/063Lamination of preperforated insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0733Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Electrostatic, Electromagnetic, Magneto- Strictive, And Variable-Resistance Transducers (AREA)
  • Pressure Sensors (AREA)
  • Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)

Description

本発明は、貫通電極付き基板及びその製造方法に係り、特に基板を貫通する貫通電極を備えた貫通電極付き基板及びその製造方法に関する。
従来、半導体チップとマザーボード等の実装基板とを電気的に接続するインターポーザとして、図1に示すような貫通電極付き基板200が用いられている。
図1は、従来の貫通電極付き基板の断面図である。
図1を参照するに、従来の貫通電極付き基板200は、基板201と、絶縁膜202と、貫通電極203とを有する。基板201は、板状とされており、貫通孔205が形成されている。基板201としては、例えば、シリコン基板を用いることができる。絶縁膜202は、基板201の上面201Aと、貫通孔205に露出された部分の基板201の面とを覆うように設けられている。絶縁膜202としては、例えば、CVD法により形成された酸化膜を用いることができる。
貫通電極203は、絶縁膜202の形成された貫通孔205に設けられている。貫通電極203は、シード層207と、Cuめっき膜208とを有する。シード層207は、貫通孔205に形成された絶縁膜202を覆うように設けられている。シード層207は、電解めっき法により、Cuめっき膜208を形成するための給電層である。シード層207としては、例えば、メタルCVD法により形成されたCu層を用いることができる。Cuめっき膜208は、絶縁膜202及びシード層207が形成された貫通孔205を充填するように設けられている。
上記構成とされた貫通電極203は、その一方の端部が半導体チップ(図示せず)と接続され、他方の端部がマザーボード等の実装基板(図示せず)と接続される。
図2〜図12は、従来の貫通電極付き基板の製造工程を示す図である。図2〜図12において、従来の貫通電極付き基板200と同一構成部分には同一符号を付す。
始めに、図2に示す工程では、先に説明した基板201の母材となる基板211を準備する。基板211としては、基板201よりも厚さの厚いものを用いる。基板211としては、例えば、シリコン基板を用いることができる。
次いで、図3に示す工程では、基板211の上面211Aに開口部212Aを有したレジスト膜212を形成する。開口部212Aは、貫通孔205の形成領域に対応する部分の基板211の上面211Aを露出するように形成する。
次いで、図4に示す工程では、レジスト膜212をマスクとする異方性エッチングにより、基板211に開口部214を形成する。開口部214は、後述する図11に示す工程において、基板211が研磨されることにより、貫通孔205となるものである。したがって、開口部214は、その深さが貫通孔205の深さよりも深くなるように形成する。次いで、図5に示す工程では、図4に示すレジスト膜212を除去する。
次いで、図6に示す工程では、CVD法により、基板211の上面211Aと、開口部214が形成された部分の基板211の面とを覆うように、絶縁膜202を形成する。絶縁膜202としては、例えば、酸化膜を用いることができる。
次いで、図7に示す工程では、メタルCVD法により、絶縁膜202を覆うようにシード層207を形成する。シード層207としては、例えば、Cu層を用いることができる。
次いで、図8に示す工程では、シード層207を給電層とする電解めっき法により、シード層207上にCuめっき膜208を形成する。Cuめっき膜208は、絶縁膜202及びシード層207が形成された開口部214を充填するように形成する。このとき、Cuめっき膜208は、開口部214の側面に形成されたシード層207から開口部214の中心に向かう方向に成長する。
次いで、図9に示す工程では、CMP装置により、余分なCuめっき膜208を研磨する。この研磨は、基板211の上面211Aに形成された絶縁膜202が露出するまで行う。次いで、図10に示す工程では、接着剤216により、図9に示す構造体の上面側に支持板217を貼り付ける。
次いで、図11に示す工程では、裏面研磨装置を用いて、図10に示す基板211の下面211B側から基板211、絶縁膜202、シード層207、及びCuめっき膜208を研磨して、貫通孔205を有した基板201と、絶縁膜202を介して、貫通孔205に形成された貫通電極203とを形成する。これにより、支持板217の下方に貫通電極付き基板200に相当する構造体が形成される。
次いで、図12に示す工程では、図11に示す接着剤216及び支持板217を除去する。これにより、貫通電極付き基板200が製造される(例えば、特許文献1参照。)。
特開2004−221240号公報
しかしながら、従来の貫通電極付き基板200では、処理コストの高いCMP装置を用いていたため、貫通電極付き基板200の製造コストが増加してしまうという問題があった。
また、従来の貫通電極付き基板200では、裏面研磨装置を用いて、異なる材質(具体的には、基板211、絶縁膜202、シード層207、及びCuめっき膜208)を研磨するため、貫通電極203にクラックが発生して、貫通電極203が破損してしまうという問題があった。
さらに、従来の貫通電極付き基板200では、貫通電極203の構成要素の1つであるCuめっき膜208を開口部214の側面に形成されたシード層207から開口部214の中心に向かう方向に成長させていたため、貫通電極203の中心にボイドが発生しやすいという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、貫通電極の破損を防止でき、貫通電極付き基板の製造コストを低減することができると共に、貫通電極におけるボイドの発生を防止することのできる貫通電極付き基板及びその製造方法を提供することを目的とする。
本発明の一観点によれば、貫通孔を有した基板と、前記貫通孔に収容された柱状の貫通電極と、を備えた貫通電極付き基板の製造方法であって、支持板上に前記貫通電極を形成する貫通電極形成工程と、前記貫通孔を有した基板を形成する貫通孔を有した基板の形成工程と、前記支持板と前記貫通孔を有した基板とを重ね合わせて、前記貫通孔に前記貫通電極を収容する貫通電極収容工程と、前記貫通電極収容工程の後に、フィルム状のエポキシ系樹脂を軟化させて、前記貫通孔を有した基板の前記貫通孔の内壁と前記貫通電極の側面との隙間に充填し、同時に、前記貫通電極の上面の一部と前記貫通孔を有した基板の上面とを覆うように配線層用樹脂層の母材を形成する樹脂充填工程と、前記樹脂充填工程後に、前記支持板を除去する支持板除去工程と、を含み、前記貫通電極形成工程では、前記貫通電極を電解めっきにより形成し、前記樹脂充填工程と前記支持板除去工程との間に、前記支持板が設けられた側とは反対側に位置する前記貫通孔を有した基板の面に前記貫通電極と電気的に接続された配線層を形成する配線層形成工程を有することを特徴とする貫通電極付き基板の製造方法が提供される。
本発明の他の観点によれば、貫通孔を有した基板と、前記貫通孔に収容された柱状の貫通電極と、を備えた貫通電極付き基板において、前記貫通孔の内壁と前記貫通電極の側面との隙間に充填された樹脂と、前記貫通電極の上面の一部と前記貫通孔を有した基板の上面とを覆う配線層用樹脂層の母材と、が一体形成の樹脂であることを特徴とする貫通電極付き基板が提供される。



本発明によれば、支持板上に貫通電極を形成後、支持板と貫通孔を有した基板とを重ね合わせて、貫通孔に貫通電極を収容し、次いで、基板の貫通孔の内壁と貫通電極の側面との隙間に樹脂を充填し、その後、支持板を除去することで貫通電極付き基板を製造することにより、従来、必要であった裏面研磨装置や処理コストの高いCMP装置を用いた研磨を行う必要がなくなるため、貫通電極の破損を防止できると共に、貫通電極付き基板の製造コストを低減することができる。
また、前記貫通電極形成工程では、前記支持板上に開口部を有したレジスト膜を形成し、その後、電解めっきにより、前記開口部の底部に露出された前記支持体上から前記開口部の開口端部に向けてめっき膜を析出させて前記貫通電極を形成し、前記貫通電極を形成後に前記レジスト膜を除去してもよい。このように、開口部の底部に露出された支持体上から開口部の開口端部に向けてめっき膜を析出させることにより、貫通電極にボイドが発生することを防止できる。
本発明によれば、貫通電極の破損を防止でき、貫通電極付き基板の製造コストを低減することができると共に、貫通電極におけるボイドの発生を防止することができる。
次に、図面に基づいて本発明の実施の形態について説明する。
(第1の実施の形態)
図13は、本発明の第1の実施の形態に係る貫通電極付き基板の断面図である。
図13を参照するに、本実施の形態の貫通電極付き基板10は、基板11と、樹脂12と、拡散防止膜13と、貫通電極14と、配線層であるビルドアップ構造体16と、外部接続端子17とを有する。
基板11は、板状とされており、複数の貫通孔18を有する。貫通孔18の直径R1は、例えば、貫通電極14の直径R2よりも20μm以上大きい値にすることができる。基板11としては、例えば、シリコン基板や石英ガラス基板等を用いることができる。基板11の厚さM1は、貫通電極14の長さL1と拡散防止膜13の厚さとを加算した値と略等しくなるように設定されている。本実施の形態では、基板11としてシリコン基板を用いた場合を例に挙げて以下の説明を行う。
樹脂12は、拡散防止膜13及び貫通電極14の側面と対向する部分の基板11(言い換えれば、貫通孔18の内壁)と拡散防止膜13及び貫通電極14の側面との間に形成された隙間を充填するように配設されている。樹脂12は、基板11と拡散防止膜13及び貫通電極14とを絶縁するためのものである。樹脂12としては、例えば、エポキシ系樹脂を用いることができる。
拡散防止膜13は、Au層21と、Au層21上に積層されたNi層22とを有した構成とされている。拡散防止膜13は、Au層21の下面が基板11の下面11Bと略面一となるように、複数の貫通孔18に設けられている。Au層21の厚さは、例えば、0.1μmとすることができる。また、Ni層22の厚さは、例えば、2μmとすることができる。拡散防止膜13は、貫通電極14に含まれるCuが外部接続端子17に拡散することを防止するための膜である。
貫通電極14は、樹脂12を介して、貫通孔18に設けられている。貫通電極14の下端は、Ni層22と接触している。これにより、貫通電極14は、拡散防止膜13と電気的に接続されている。貫通電極14の上面14Aは、基板11の上面11Aと略面一とされている。貫通電極14の直径R2は、例えば、20μm〜150μmとすることができる。また、貫通電極14の長さL1は、50μm〜300μmとすることができる。貫通電極14の材料としては、例えば、Cuを用いることができる。
ビルドアップ構造体16は、樹脂層25,28と、配線パターン26,29と、ソルダーレジスト32と、拡散防止膜33とを有する。
樹脂層25は、基板11の上面11Aと、樹脂12の上面と、貫通電極14の上面14Aの一部とを覆うように設けられている。樹脂層25は、貫通電極14の上面14Aの一部を露出する開口部35を有する。樹脂層25の材料としては、例えば、エポキシ系樹脂を用いることができる。
配線パターン26は、一例として、隣り合う2つの貫通電極14を電気的に接続するように、開口部35及び樹脂層25の上面25Aに設けられている。配線パターン26の材料としては、例えば、Cuを用いることができる。
樹脂層28は、樹脂層25の上面25Aと、配線パターン26の一部とを覆うように設けられている。樹脂層28は、樹脂層25の上面25Aに配置された部分の配線パターン26の上面を露出する開口部37を有する。樹脂層28の材料としては、例えば、エポキシ系樹脂を用いることができる。
配線パターン29は、開口部37を充填すると共に、開口部37から樹脂層28の上面28Aに亘るように設けられている。配線パターン29は、配線パターン26と電気的に接続されている。配線パターン29の材料としては、例えば、Cuを用いることができる。配線パターン29は、拡散防止膜33が形成される拡散防止膜形成領域を有する。
ソルダーレジスト32は、配線パターン29の一部と、樹脂層28の上面28Aとを覆うように設けられている。ソルダーレジスト32は、配線パターン29の拡散防止膜形成領域を露出する開口部32Aを有する。
拡散防止膜33は、開口部32Aに露出された部分の配線パターン29上に設けられている。拡散防止膜33は、配線パターン29上に、Ni層38と、Au層39とを順次積層させた構成とされている。Ni層38の厚さは、例えば、2μmとすることができる。また、Au層39の厚さは、例えば、0.1μmとすることができる。拡散防止膜33には、電子部品(例えば、半導体チップ)が実装される。拡散防止膜33は、電子部品を搭載するためのパッドである。
上記構成とされたビルドアップ構造体16を設けることにより、配線パターン29の引き回しを調整し、任意の位置に拡散防止膜33を設けることで、電子部品搭載位置の選択の幅を広げることができる。
外部接続端子17は、Au層21の下面21A側に設けられている。外部接続端子17は、拡散防止膜13を介して、貫通電極14と電気的に接続されている。外部接続端子17は、マザーボード等の実装基板(図示せず)と接続される端子である。外部接続端子17としては、例えば、はんだバンプを用いることができる。
図14〜図29は、本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図である。図14〜図29において、第1の実施の形態の貫通電極付き基板10と同一構成部分には同一符号を付す。
始めに、図14に示す工程では、板状とされた支持板45を準備する。支持板45としては、シリコン基板や金属板(例えば、Cu板)等を用いることができる。本実施の形態では、支持板45として、シリコン基板を用いた場合を例に挙げて以下の説明を行う。支持板45としてシリコン基板を用いる場合、支持板45の厚さM2は、例えば、0.4mm〜0.8mmとすることができる。
次いで、図15に示す工程では、支持板45の上面45Aを覆うように、シード層46を形成する。シード層46は、例えば、Cu層を用いることができる。シード層46としてCu層を用いる場合、Cu層は、例えば、スパッタ法により形成することができる。なお、支持板45として金属板を用いる場合、金属板がシード層として機能するため、シード層46の形成は不要となる。
次いで、図16に示す工程では、シード層46上に、複数の開口部48Aを有したレジスト膜48を形成する。開口部48Aは、その直径が先に説明した貫通電極14の直径R2(図13参照)と略等しくなるように形成する。また、開口部48Aは、シード層46の上面を露出するように形成する。
次いで、図17に示す工程では、シード層46を給電層とする電解めっき法により、開口部48Aに露出された部分のシード層46上に、Au層21と、Ni層22とを順次析出成長させて、拡散防止膜13を形成する。
次いで、図18に示す工程では、シード層46を給電層とする電解めっき法により、Ni層22上にめっき膜を析出成長させて、めっき膜よりなる貫通電極14を形成する(貫通電極形成工程)。このとき、めっき膜は、Ni層22上から開口部48Aの開口端部(開口部48Aの上端部)に向けて析出成長する。
このように、電解めっき法により、Ni層22上から開口部48Aの開口端部(開口部48Aの上端部)に向けて、めっき膜を析出成長させることにより、従来では難しかった貫通電極14内のボイドの発生を防止できる。
また、上記貫通電極14の形成方法では、従来の貫通電極付き基板200の製造方法のように、基板211及び貫通電極203となる母材(シード層207及びCuめっき膜208)を裏面研磨装置により研磨したり(図11参照)、処理コストの高いCMP装置により貫通電極203となる母材(シード層207及びCuめっき膜208)を研磨したり(図9参照)することなく、貫通電極14を形成することが可能なため、貫通電極14の破損を防止できると共に、貫通電極付き基板10の製造コストを低減することができる。
貫通電極14の直径R2は、例えば、20μm〜150μmとすることができる。また、貫通電極14の長さL1は、例えば、50μm〜300μmとすることができる。
次いで、図19に示す工程では、図18に示すレジスト膜48を除去する。これにより、柱状の貫通電極14を得ることができる。次いで、図20に示す工程では、複数の貫通孔18を有した基板11を形成する(基板形成工程)。複数の貫通孔18は、例えば、基板11を異方性エッチングすることで形成する。貫通孔18は、例えば、その直径R1が貫通電極14の直径R2よりも20μm以上大きくなるように形成する。基板11としては、例えば、シリコン基板や石英ガラス基板等を用いることができる。本実施の形態では、シリコン基板を例に挙げる。基板11の厚さM1は、貫通電極14の長さL1と拡散防止膜13の厚さとを加算した値と略等しくなるように設定する。これにより、後述する図21に示す工程において、基板11の上面11Aと貫通電極14の上面14Aとを略面一にすることができる。なお、貫通電極14の上面14Aは、基板11の上面11Aから多少突出させても、凹ませてもよい。
次いで、図21に示す工程では、図19に示す構造体に図20に示す基板11を重ねて、基板11と貫通電極14との間に隙間ができるように(貫通孔18の内壁と貫通電極14の側面との間に隙間ができるように)、基板11の貫通孔18に貫通電極14を収容する(貫通電極収容工程)。このとき、図19に示す構造体に対する基板11の相対的な位置がずれないように、図19に示す構造体と基板11とをクリップ等の何らかの治具で仮固定する。
次いで、図22に示す工程では、貫通孔18の内壁と貫通電極14の側面との間の隙間を充填すると共に、図21に示す構造体の上面を覆うように樹脂12を形成する(樹脂充填工程)。具体的には、樹脂12は、例えば、フィルム状とされたエポキシ系樹脂を図21に示す構造体の上面を覆うように貼り付けた後、エポキシ系樹脂を軟化させることで形成する。或いは、例えば、液状とされたエポキシ系樹脂を印刷法により塗布し、その後、エポキシ系樹脂を硬化させることで樹脂12を形成する。
また、図22に示す工程で形成された樹脂12のうち、図21に示す構造体の上面を覆う部分の樹脂12は、後述する図23に示す工程において、開口部35が形成されることにより、先に説明したビルドアップ構造体16の構成要素の1つである樹脂層25(図13参照)の母材となるものである。
このように、貫通電極14の側面と対向する部分の基板11と貫通電極14の側面との間に形成された隙間を充填する樹脂12と、ビルドアップ構造体16の構成要素の1つである樹脂層25の母材(図21に示す構造体の上面を覆う部分の樹脂12)とを同時に形成することにより、貫通電極付き基板10の製造工程を簡略化することができる。また、従来のCVD法による酸化膜(絶縁層)の代替となり、工程の簡略化及び低コスト化が可能になる。
次いで、図23に示す工程では、図21に示す構造体の上面を覆う部分の樹脂12(図22参照)に、貫通電極14の上面14Aの一部を露出する開口部35を形成する。これにより、複数の開口部35を有した樹脂層25が形成される。開口部35は、例えば、レーザ加工により形成することができる。
次いで、図24に示す工程では、図23に示す構造体の上面側に、隣接する2つの貫通電極14を電気的に接続する配線パターン26を形成する。具体的には、配線パターン26は、例えば、セミアディティブ法により形成することができる。セミアディティブ法を用いた場合、配線パターン26としては、例えば、Cuめっき膜を用いることができる。
次いで、図25に示す工程では、セミアディティブ法等の周知の手法により、図24に示す構造体上に、配線パターン26の一部を露出する開口部37を有した樹脂層28と、開口部37を充填すると共に、開口部37から樹脂層28の上面28Aに亘るように配置された配線パターン29とを順次形成する。樹脂層28としては、例えば、エポキシ系樹脂を用いることができる。また、配線パターン29としては、例えば、Cuめっき膜を用いることができる。
次いで、図26に示す工程では、樹脂層28上に、配線パターン29の上面の一部を露出する開口部32Aを有したソルダーレジスト32を形成する。
次いで、図27に示す工程では、シード層46を給電層とする電解めっき法により、開口部32Aに露出された部分の配線パターン29上に、Ni層38と、Au層39とを順次析出成長させて、拡散防止膜33を形成する。これにより、ビルドアップ構造体16が形成される。図22〜図27に示す工程がビルドアップ構造体形成工程に相当する工程である。
このように、貫通電極14が形成された基板11上にビルドアップ構造体16を形成することにより、配線パターン29の引き回しを調整し、任意の位置に拡散防止膜33を設けることで、電子部品搭載位置の選択の幅を広げることができる。なお、Ni層38及びAu層39は、無電解めっき法を用いて形成してもよい。
次いで、図28に示す工程では、支持板45と、シード層46とを順次除去する。具体的には、例えば、支持板45及びシード層46をエッチングにより除去する。
次いで、図29に示す工程では、Au層21の下面21A側に外部接続端子17を形成する。これにより、貫通電極付き基板10が製造される。外部接続端子17としては、例えば、はんだバンプを用いることができる。
本実施の形態の貫通電極付き基板の製造方法によれば、支持板45上に貫通電極14を形成し、支持板45に貫通孔18が形成された基板11を重ねて貫通孔18に貫通電極14を収容後、貫通電極14の側面と対向する部分の基板11と貫通電極14の側面との間に形成された隙間に樹脂を充填することにより、従来の貫通電極付き基板200の製造方法のように、基板211及び貫通電極203となる母材(シード層207及びCuめっき膜208)を裏面研磨装置により研磨したり(図11参照)、CMP装置により貫通電極203となる母材(シード層207及びCuめっき膜208)を研磨したりすることなく(図9参照)、貫通電極14を形成することが可能となるため、貫通電極14の破損を防止できると共に、貫通電極付き基板10の製造コストを低減することができる。
また、セミアディティブ法により貫通電極14を形成するため、貫通電極14にボイドが発生することを防止できる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、基板11に貫通電極14と電気的に接続された素子(例えば、受動素子、能動素子、半導体回路等)を設けてもよく、このような構成とされた貫通電極付き基板においても、本実施の形態の貫通電極付き基板10の製造方法と同様な効果を得ることができる。
なお、複数の貫通電極14が形成され、複数の貫通電極付き基板10の構成要素の一部となる支持体と、複数の貫通孔18が形成され、複数の貫通電極付き基板10の構成要素の一部となる基板とを用いて、上記説明した製造工程を行い、その後、支持体及び基板を切断して、複数の貫通電極付き基板10を製造してもよい。
(第2の実施の形態)
図30は、本発明の第2の実施の形態に係る貫通電極付き基板の断面図である。図30において、第1の実施の形態の貫通電極付き基板10と同一構成部分には同一符号を付す。
図30を参照するに、第2の実施の形態の貫通電極付き基板60は、第1の実施の形態の貫通電極付き基板10の構成要素から樹脂層28、配線パターン26,29、及びソルダーレジスト32を除くと共に、樹脂層25に形成された開口部35に露出された貫通電極14上に拡散防止膜33を設けた以外は、貫通電極付き基板10と同様に構成される。
上記構成とされた第2の実施の形態の貫通電極付き基板60は、第1の実施の形態で説明した図23に示す工程の後に、貫通電極14の上面14Aに拡散防止膜33を形成し、その後、支持板45とシード層46とを除去することにより、製造することができる。
本実施の形態の貫通電極付き基板の製造方法は、第1の実施の形態の貫通電極付き基板10の製造方法と同様な効果を得ることができる。
(第3の実施の形態)
図31は、本発明の第3の実施の形態に係る貫通電極付き基板の断面図である。図31において、第1の実施の形態の貫通電極付き基板10と同一構成部分には同一符号を付す。
図31を参照するに、第3の実施の形態の貫通電極付き基板70は、第1の実施の形態の貫通電極付き基板10に設けられたビルドアップ構造体16の代わりにビルドアップ構造体72を設けると共に、さらに導体層71を設けた以外は、貫通電極付き基板10と同様に構成される。
導体層71は、貫通孔18の内壁と、基板11の上面11A及び下面11Bとを覆うように設けられている。貫通孔18の内壁に導体層71を設けることにより、貫通電極14を同軸構造にすることができる。導体層71は、後述する配線パターン73と接続されることにより、接地電位又は電源電位とされる層である。導体層71は、例えば、無電解めっき法により形成されたCuめっき膜と、電解めっき法により形成されたCuめっき膜とにより構成することができる。
ビルドアップ構造体72は、導体層71が形成された基板11上に設けられている。ビルドアップ構造体72は、第1の実施の形態で説明したビルドアップ構造体16の構成にさらに配線パターン73を設けた以外はビルドアップ構造体16と同様な構成とされている。配線パターン73は、一例として、隣り合う2つの貫通電極14と、導体層71とを電気的に接続するように、開口部35及び基板11の上面11Aに形成された導体層71上に設けられている。配線パターン73の材料としては、例えば、Cuを用いることができる。
上記構成とされた第3の実施の形態の貫通電極付き基板70は、第1の実施の形態の貫通電極付き基板10と同様な手法により製造することができ、第1の実施の形態の貫通電極付き基板10の製造方法と同様な効果を得ることができる。
本発明は、基板を貫通する貫通電極を備えた貫通電極付き基板及びその製造方法に適用できる。
従来の貫通電極付き基板の断面図である。 従来の貫通電極付き基板の製造工程を示す図(その1)である。 従来の貫通電極付き基板の製造工程を示す図(その2)である。 従来の貫通電極付き基板の製造工程を示す図(その3)である。 従来の貫通電極付き基板の製造工程を示す図(その4)である。 従来の貫通電極付き基板の製造工程を示す図(その5)である。 従来の貫通電極付き基板の製造工程を示す図(その6)である。 従来の貫通電極付き基板の製造工程を示す図(その7)である。 従来の貫通電極付き基板の製造工程を示す図(その8)である。 従来の貫通電極付き基板の製造工程を示す図(その9)である。 従来の貫通電極付き基板の製造工程を示す図(その10)である。 従来の貫通電極付き基板の製造工程を示す図(その11)である。 本発明の第1の実施の形態に係る貫通電極付き基板の断面図である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その1)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その2)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その3)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その4)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その5)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その6)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その7)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その8)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その9)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その10)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その11)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その12)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その13)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その14)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その15)である。 本発明の第1の実施の形態に係る貫通電極付き基板の製造工程を示す図(その16)である。 本発明の第2の実施の形態に係る貫通電極付き基板の断面図である。 本発明の第3の実施の形態に係る貫通電極付き基板の断面図である。
符号の説明
10,60,70 貫通電極付き基板
11 基板
11A,14A,25A,28A,45A 上面
11B,21A 下面
12 樹脂
13,33 拡散防止膜
14 貫通電極
16,72 ビルドアップ構造体
17 外部接続端子
18 貫通孔
22,38 Ni層
21,39 Au層
25,28 樹脂層
26,29,73 配線パターン
32 ソルダーレジスト
32A,35,37,48A 開口部
45 支持板
46 シード層
48 レジスト膜
71 導体層
L1 長さ
M1〜M2 厚さ
R1〜R2 直径

Claims (4)

  1. 貫通孔を有した基板と、前記貫通孔に収容された柱状の貫通電極と、を備えた貫通電極付き基板の製造方法であって、
    支持板上に前記貫通電極を形成する貫通電極形成工程と、
    前記貫通孔を有した基板を形成する貫通孔を有した基板の形成工程と、
    前記支持板と前記貫通孔を有した基板とを重ね合わせて、前記貫通孔に前記貫通電極を収容する貫通電極収容工程と、
    前記貫通電極収容工程の後に、フィルム状のエポキシ系樹脂を軟化させて、前記貫通孔を有した基板の前記貫通孔の内壁と前記貫通電極の側面との隙間に充填し、同時に、前記貫通電極の上面の一部と前記貫通孔を有した基板の上面とを覆うように配線層用樹脂層の母材を形成する樹脂充填工程と、
    前記樹脂充填工程後に、前記支持板を除去する支持板除去工程と、を含み、
    前記貫通電極形成工程では、前記貫通電極を電解めっきにより形成し、
    前記樹脂充填工程と前記支持板除去工程との間に、前記支持板が設けられた側とは反対側に位置する前記貫通孔を有した基板の面に前記貫通電極と電気的に接続された配線層を形成する配線層形成工程を有することを特徴とする貫通電極付き基板の製造方法。
  2. 前記貫通電極形成工程では、前記支持板上に開口部を有したレジスト膜を形成し、その後、前記電解めっきにより、前記開口部の底部に露出された前記支持体上から前記開口部の開口端部に向けてめっき膜を析出させて前記貫通電極を形成し、前記貫通電極を形成後に前記レジスト膜を除去することを特徴とする請求項1記載の貫通電極付き基板の製造方法。
  3. 貫通孔を有した基板と、前記貫通孔に収容された柱状の貫通電極と、を備えた貫通電極付き基板において、
    前記貫通孔の内壁と前記貫通電極の側面との隙間に充填された樹脂と、前記貫通電極の上面の一部と前記貫通孔を有した基板の上面とを覆う配線層用樹脂層の母材と、が一体形成の樹脂であることを特徴とする貫通電極付き基板。
  4. 前記樹脂層上に、前記貫通電極と接続された配線パターンが設けられていることを特徴とする請求項記載の貫通電極付き基板。
JP2007148182A 2007-06-04 2007-06-04 貫通電極付き基板及びその製造方法 Active JP5193503B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007148182A JP5193503B2 (ja) 2007-06-04 2007-06-04 貫通電極付き基板及びその製造方法
KR1020080051603A KR20080106844A (ko) 2007-06-04 2008-06-02 관통 전극을 갖는 기판의 제조 방법
US12/132,187 US8349733B2 (en) 2007-06-04 2008-06-03 Manufacturing method of substrate with through electrode
TW097120562A TW200850096A (en) 2007-06-04 2008-06-03 Manufacturing method of substrate with through electrode
EP08157592A EP2001274A3 (en) 2007-06-04 2008-06-04 Manufacturing method of substrate with through electrodes
CNA2008101086822A CN101320695A (zh) 2007-06-04 2008-06-04 带穿通电极的基板的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007148182A JP5193503B2 (ja) 2007-06-04 2007-06-04 貫通電極付き基板及びその製造方法

Publications (3)

Publication Number Publication Date
JP2008300782A JP2008300782A (ja) 2008-12-11
JP2008300782A5 JP2008300782A5 (ja) 2010-05-20
JP5193503B2 true JP5193503B2 (ja) 2013-05-08

Family

ID=39731510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007148182A Active JP5193503B2 (ja) 2007-06-04 2007-06-04 貫通電極付き基板及びその製造方法

Country Status (6)

Country Link
US (1) US8349733B2 (ja)
EP (1) EP2001274A3 (ja)
JP (1) JP5193503B2 (ja)
KR (1) KR20080106844A (ja)
CN (1) CN101320695A (ja)
TW (1) TW200850096A (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8288872B2 (en) * 2008-08-05 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via layout
US8294240B2 (en) * 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
KR101095373B1 (ko) * 2010-04-22 2011-12-16 재단법인 서울테크노파크 장벽층을 갖는 범프를 포함하는 반도체칩 및 그 제조방법
JP5485818B2 (ja) * 2010-06-29 2014-05-07 株式会社アドバンテスト 貫通配線基板および製造方法
JP5547566B2 (ja) * 2010-06-29 2014-07-16 株式会社アドバンテスト 貫通配線基板の製造方法
KR20120012602A (ko) * 2010-08-02 2012-02-10 삼성전자주식회사 반도체 장치, 그 제조 방법 및 반도체 패키지의 제조 방법
US8472207B2 (en) * 2011-01-14 2013-06-25 Harris Corporation Electronic device having liquid crystal polymer solder mask and outer sealing layers, and associated methods
US8693203B2 (en) 2011-01-14 2014-04-08 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask laminated to an interconnect layer stack and related devices
JP2012156327A (ja) 2011-01-26 2012-08-16 Elpida Memory Inc 半導体装置、及び積層型半導体装置
KR101806806B1 (ko) 2011-12-20 2017-12-11 삼성전자주식회사 전자 소자 탑재용 기판의 제조방법
JP5878362B2 (ja) * 2011-12-22 2016-03-08 新光電気工業株式会社 半導体装置、半導体パッケージ及び半導体装置の製造方法
TWI475623B (zh) * 2011-12-27 2015-03-01 Ind Tech Res Inst 堆疊式半導體結構的接合結構及其形成方法
CN104051369A (zh) * 2014-07-02 2014-09-17 上海朕芯微电子科技有限公司 一种用于2.5d封装的中间互联层及其制备方法
JP2016039512A (ja) 2014-08-08 2016-03-22 キヤノン株式会社 電極が貫通配線と繋がったデバイス、及びその製造方法
US10431533B2 (en) * 2014-10-31 2019-10-01 Ati Technologies Ulc Circuit board with constrained solder interconnect pads
KR102494336B1 (ko) * 2015-10-07 2023-02-01 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6424297B2 (ja) * 2016-03-25 2018-11-14 住友精密工業株式会社 充填方法
CN108122835B (zh) * 2017-12-12 2020-11-20 华进半导体封装先导技术研发中心有限公司 转接板的制造方法及其所制造的转接板
CN113021172A (zh) * 2021-03-25 2021-06-25 中国电子科技集团公司第五十四研究所 一种带腔ltcc基板的研磨抛光方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183019A (ja) * 1991-12-27 1993-07-23 Hitachi Ltd 半導体装置およびその製造方法
WO2001026147A1 (fr) * 1999-10-04 2001-04-12 Seiko Epson Corporation Dispositif a semi-conducteur, son procede de fabrication, carte de circuit imprime et dispositif electronique
JP4023076B2 (ja) * 2000-07-27 2007-12-19 富士通株式会社 表裏導通基板及びその製造方法
JP2002314244A (ja) * 2001-04-11 2002-10-25 Ngk Insulators Ltd コア基板とその製造方法、該コア基板を用いた複層コア基板の製造方法及び多層積層基板の製造方法
KR100435813B1 (ko) * 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
JP4045143B2 (ja) * 2002-02-18 2008-02-13 テセラ・インターコネクト・マテリアルズ,インコーポレイテッド 配線膜間接続用部材の製造方法及び多層配線基板の製造方法
JP4213478B2 (ja) * 2003-01-14 2009-01-21 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4098673B2 (ja) 2003-06-19 2008-06-11 新光電気工業株式会社 半導体パッケージの製造方法
JP2005026313A (ja) * 2003-06-30 2005-01-27 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP3938921B2 (ja) * 2003-07-30 2007-06-27 Tdk株式会社 半導体ic内蔵モジュールの製造方法
US7547975B2 (en) * 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
JP2005072061A (ja) * 2003-08-27 2005-03-17 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2005072064A (ja) * 2003-08-27 2005-03-17 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP4438389B2 (ja) * 2003-11-14 2010-03-24 カシオ計算機株式会社 半導体装置の製造方法
JP3751625B2 (ja) * 2004-06-29 2006-03-01 新光電気工業株式会社 貫通電極の製造方法
JP4813035B2 (ja) * 2004-10-01 2011-11-09 新光電気工業株式会社 貫通電極付基板の製造方法
JP3987521B2 (ja) * 2004-11-08 2007-10-10 新光電気工業株式会社 基板の製造方法
JP2006147873A (ja) * 2004-11-19 2006-06-08 Sharp Corp 半導体装置の製造方法
JP2006165112A (ja) * 2004-12-03 2006-06-22 Sharp Corp 貫通電極形成方法およびそれを用いる半導体装置の製造方法、ならびに該方法によって得られる半導体装置
JP2007027451A (ja) 2005-07-19 2007-02-01 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
JP2007148182A (ja) 2005-11-30 2007-06-14 Ricoh Co Ltd 現像装置及び画像形成装置
US7863189B2 (en) * 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
JP5302522B2 (ja) * 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20080299768A1 (en) 2008-12-04
EP2001274A2 (en) 2008-12-10
CN101320695A (zh) 2008-12-10
KR20080106844A (ko) 2008-12-09
EP2001274A3 (en) 2009-11-11
TW200850096A (en) 2008-12-16
US8349733B2 (en) 2013-01-08
JP2008300782A (ja) 2008-12-11

Similar Documents

Publication Publication Date Title
JP5193503B2 (ja) 貫通電極付き基板及びその製造方法
TWI437668B (zh) 佈線板、半導體裝置、佈線板之製造方法及半導體裝置之製造方法
TWI443791B (zh) 佈線基板之製造方法、半導體裝置之製造方法及佈線基板
JP5340789B2 (ja) 電子装置及びその製造方法
JP5222459B2 (ja) 半導体チップの製造方法、マルチチップパッケージ
JP5106460B2 (ja) 半導体装置及びその製造方法、並びに電子装置
US9247644B2 (en) Wiring board and method for manufacturing the same
JP4035034B2 (ja) 半導体装置およびその製造方法
JP5535494B2 (ja) 半導体装置
EP1267402A2 (en) Semiconductor device and method of production of same
US20060043570A1 (en) Substrate, semiconductor device, substrate fabricating method, and semiconductor device fabricating method
JP5372579B2 (ja) 半導体装置及びその製造方法、並びに電子装置
JP5608605B2 (ja) 配線基板の製造方法
JP5193809B2 (ja) 配線基板及びその製造方法
US8330050B2 (en) Wiring board having heat intercepting member
JP2007053327A (ja) 電子部品実装構造及びその製造方法
JP2007012854A (ja) 半導体チップ及びその製造方法
TWI384925B (zh) 內埋式線路基板之結構及其製造方法
JP2010021516A (ja) 電子素子内蔵型印刷回路基板の製造方法
JP5357239B2 (ja) 配線基板、半導体装置、及び配線基板の製造方法
JP2009105311A (ja) 基板の製造方法
JP2004342861A (ja) チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造
JP5355363B2 (ja) 半導体装置内蔵基板及びその製造方法
JP5380817B2 (ja) 貫通電極形成方法及び半導体チップ
JP2007149731A (ja) 配線基板、半導体装置、及び配線基板の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100331

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100331

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120412

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130204

R150 Certificate of patent or registration of utility model

Ref document number: 5193503

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160208

Year of fee payment: 3