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JP5144084B2 - 素子特性測定回路及び半導体装置 - Google Patents

素子特性測定回路及び半導体装置 Download PDF

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Description

本発明にかかる素子特性測定回路及び半導体装置は、特に半導体装置内に形成された素子の容量値と抵抗値とを測定する素子特性測定回路及び半導体装置に関する。
近年、半導体装置では、製造プロセスの微細化が進んでいる。しかしながら、製造プロセスが微細化されるにつれて、半導体装置内に形成される配線で発生する信号遅延が大きくなり、半導体装置が誤動作する問題が発生している。この信号遅延は、信号配線の寄生容量と寄生抵抗との値によって発生する。従って、この問題は、設計段階で信号遅延に関して精度の高いシミュレーションを行うことで防ぐことが可能である。
このような高精度のシミュレーションを行うためには、製造される半導体装置の配線容量と配線抵抗とを高精度に計測し、計測した値をシミュレータに反映させることが重要になる。そこで、素子の容量値を高精度に測定する方法としてCBCM(Charge Based Capacitance Measurement)法が提案されている。また、抵抗値を高精度に測定する方法として4端子Kelvin手法が提案されている。これらの測定方法及び測定回路が特許文献1(従来例)に開示されている。
従来例に開示されている測定回路100の回路図を図18に示す。従来例では図18に示す測定回路100を用いて、ノードN1とノードN2との間に形成されるカップリング容量Cc及びノードN1の対基板容量CvをCBCM法で測定する。CBCM法では、同じ容量値を有するダミー容量Crefが接続されるノードN1、N3に同じ電圧を印加して、そのときノードN1、N3に流れ込む電流値の差に基づきカップリング容量Cc及び対基板容量Cvの容量値を測定する。
より具体的には、PMOSトランジスタMP1、MP2とNMOSトランジスタMN1、MN2とが同時に導通状態とならないように、それぞれのゲートに所定の周波数fを有する制御信号を与える。このとき電流計AM1、AM2で測定される電流値Ir、Itと、電源電圧vdd(図中の電源PWR1、PWR2が出力する電圧)と、制御信号の周波数fとに基づきコンデンサCc及び対基板容量Cvの和Ctstを(1)式で求める。
Ctst=Cc+Cv=(It−Ir)/(vdd*f)・・・(1)
続いて、ノードN2から誘起され接地レベルに流れる電流Imを電流計AM3で測定する。そして、電流計AM3で測定される電流値Imと、電源電圧vddと、制御信号の周波数fとに基づきコンデンサCcの容量値を(2)式で求める。
Cc=Im/(vdd*f)・・・(2)
そして、上記(1)式及び(2)式より、対基板容量Cvは(3)式で求められる。
Cv=(It−Ir−Im)/(vdd*f)・・・(3)
このように、CBCM法では、電流Irが流れる系と電流Itが流れる系とに同じダミー容量を形成し、測定対象となる容量値を電流Irと電流Itとの差分に基づいて計算する。これによって、CBCM法では、測定対象に付随する部分の容量値に依存することなく、測定対象の容量値のみを精度良く測定することが可能になる。
また、従来例では、カップリング容量Ccに代えて、測定容量形成部101を使用し、ノードN1とノードN21〜N25との間にそれぞれ形成されるカップリング容量Cc1〜Cc5の容量値を測定する。この測定容量形成部101を有する測定回路の回路図を図19に示す。また、測定容量形成部101の概略図を図20に示す。図20に示されるように、ノードN21〜N25は、測定容量形成部101の異なる位置に配置されている。このようなノードのそれぞれに対して、上記CBCM法を用いることで、従来例では、配線の配置の違いによって生じるカップリング容量の違いを測定する。このとき、従来例では、ノードN21〜N25をそれぞれ近い位置に配置することで、配線の配置の違いによるカップリング容量の差を精度良く測定する。
一方、従来例では、カップリング容量Ccに代えて、配線抵抗パターン103を形成することで、抵抗値を測定する。この配線抵抗パターン103の概略図を図21に示す。図21に示すように、配線抵抗パターン103は、PAD1がノードN1に接続され、PAD2がノードN2に接続される。そして、PAD1とPAD2との間に、メッシュ配線104Mが形成され、メッシュ配線104Mに挟まれる領域に抵抗パターン105が形成される。この配線抵抗パターン105の拡大図を図面下部に示す。抵抗パターン105は、蛇行するように形成される抵抗配線107を有し、さらに、抵抗配線107とカップリング容量を形成するダミーパターン108、109を有している。ここで、従来例では、抵抗配線107とダミーパターン108、109とで形成されるカップリング容量が図18で示すカップリング容量Ccと同じになるように形成する。そして、4端子Kelvin法を用いて抵抗パターン105の抵抗値を測定する。これによって、カップリング容量を考慮した精度の高い抵抗値を測定する。
特開2004−245826号公報
しかしながら、従来例では、容量値と抵抗値とは異なる配線あるいは配線パターンによって測定される。そのため、異なる測定回路を準備しなければならず、チップサイズが増大する問題がある。また、配線パターン103とカップリング容量Ccとの容量値を同じになるように配線パターン103を形成しても、異なる配線である場合、これらが必ずしも一致するとは限らない。このことから、従来例では、抵抗値の測定精度が悪化する問題がある。
本発明にかかる素子特性測定回路は、第1の電流が流入する第1の端子と、第2の電流が流入する第2の端子と、被測定素子が接続される第1のノードと、前記被測定素子と実質的に同じ幅と前記被測定素子よりも短い長さを有するダミー素子が接続される第2のノードと、前記被測定素子及び前記ダミー素子から流出する第3の電流を排出する第3の端子と、前記第1の端子と前記第1のノードとの間及び前記第2の端子と前記第2のノードとの間に接続され、前記第1、第2の電流の流れを制御する第1のスイッチと、前記第1のノードと前記第3の端子との間及び前記第2のノードと前記第3の端子との間に接続され、前記第3の電流の流れを制御する第2のスイッチと、前記被測定素子上の離間した位置に形成される第1、第2の電圧測定ノードと、前記被測定素子上であって、前記第1、第2の電圧測定ノードよりも前記第1のノードとの距離が遠くなる位置に形成される第1の電流入出力ノードと、を有するものである。
本発明にかかる素子特性測定回路によれば、ダミー素子と被測定素子とを用いてCBCM法を用いた容量値の測定が可能である。さらに、本発明にかかる素子特性回路では、被測定素子に第1、第2の電圧測定ノードを設けることで、容量値を測定した被測定素子に対して4端子Kelvin法を用いた抵抗値の測定が可能である。
本発明にかかる素子特性測定回路によれば、同じ被測定素子に対して容量値の測定と抵抗値の測定とが可能になる。
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。実施の形態1にかかる素子特性測定回路1の回路図を図1に示す。図1に示すように素子統制測定回路1は、第1の端子(例えば、第1の電源端子VDD1)、第2の端子(例えば、第2の電源端子VDD2)、第3の端子(例えば、接地端子GND)、被測定素子M1、ダミー素子M2、DUT側4端子抵抗測定回路10、参照側4端子抵抗測定回路11、第1のスイッチ12、第2のスイッチ13を有している。
第1のスイッチ12は、ゲート端子が共通に接続されたPMOSトランジスタMP1、MP2を有している。このゲート端子は、制御用外部接続パッドVpに接続される。PMOSトランジスタMP1、MP2は、この制御用外部接続パッドVpからの制御信号によって導通状態が制御される。PMOSトランジスタMP1のソース端子は、第1の電源端子VDD1に接続される。PMOSトランジスタMP2のソース端子は、第2の電源端子VDD2に接続される。一方、PMOSトランジスタMP1のドレイン端子は、第1のノードN1に接続される。PMOSトランジスタMP2のドレイン端子は、第2のノードN2に接続される。
第1の電源端子VDD1には、第1の電源PWR1が接続され、第1の電流I1が流入する。また、第1の電源端子VDD1と第1の電源PWR1との間には、第1の電流計AM1が接続される。第2の電源端子VDD2には、第2の電源PWR2が接続され、第2の電流I2が流入する。また、第2の電源端子VDD2と第2の電源PWR2との間には、第2の電流計AM2が接続される。本実施の形態においては、第1の電源PWR1と第2の電源PWR2とは、実質的に同じ電圧(以下、この電圧を電源電位vddと称す)を出力している。
第2のスイッチ13は、ゲート端子が共通に接続されたNMOSトランジスタMN1、MN2を有している。このゲート端子は、制御用外部接続パッドVnに接続される。NMOSトランジスタMN1、MN2は、この制御用外部接続パッドVnからの制御信号によって導通状態が制御される。NMOSトランジスタMN1のソース端子は、接地端子GNDに接続される。NMOSトランジスタMN2のソース端子は、接地端子GNDに接続される。一方、NMOSトランジスタMN1のドレイン端子は、第1のノードN1に接続される。NMOSトランジスタMN2のドレイン端子は、第2のノードN2に接続される。なお、接地端子GNDからは接地電位が供給される。
図示しないが、PMOSトランジスタMP1、MP2は半導体基板のNウェル領域上に形成され、このNウェル領域にはウェル電位が電圧印加用外部接続パッドVnwから供給される。また、NMOSトランジスタMN1、MN2は半導体基板のPウェル領域上に形成され、このPウェル領域にはウェル電位が電圧印加用外部接続パッドVpwから供給される。
ここで、被測定素子M1とダミー素子M2とについて詳細に説明する。本実施の形態では、被測定素子M1及びダミー素子M2として半導体基板上に形成される配線を対象とする。従って、以下の説明では、被測定素子M1を被測定配線M1と称し、ダミー素子M2をダミー配線M2と称す。被測定配線M1とダミー配線M2との概略図を図2に示す。図2に示すように、被測定配線M1は、配線幅がWLであって、配線長がL1となる配線である。一方、ダミー配線M2は、配線幅がWRであって、配線長がL2となる配線である。なお、配線幅WRと配線幅WLとは同じ幅であって、配線長L1は、配線長L2よりも長くなるように形成される。配線長L2と配線長L1との長さの差はLtである。そして、被測定配線M1は接地端子との間に寄生容量C1を有し、ダミー配線M2は接地端子との間に寄生容量C2を有する。
また、被測定配線M1は、配線の一方の端部が第1のノードN1に接続されている。そして、被測定配線M1上の第1のノードN1から遠い距離となる位置から順に、第1の電流入出力ノードN3、第1の電圧測定ノードN4、第2の電圧測定ノードN5、第2の電流入出力ノードN6が設けられる。一方、ダミー配線M2は、配線の一方の端部が第2のノードN2に接続されている。そして、ダミー配線M2上の第2のノードN2から遠い距離となる位置から順に、第3の電流入出力ノードN7、第3の電圧測定ノードN8、第4の電圧測定ノードN9、第4の電流入出力ノードN10が設けられる。なお、第1、第2の電圧測定ノードは、互いの距離が所定の距離となるように離間して設けられる。第3、第4の電圧測定ノードも第1、第2の電圧測定ノードと同様に、互いの距離が所定の距離となるように離間して設けられる。また、被測定配線M1及びダミー配線M2上に設けられる各ノードの位置は、被測定配線M1とダミー配線M2とで実質的に同じ位置に設けられていることが好ましい。
DUT側4端子抵抗測定回路10と参照側4端子抵抗測定回路11とについて詳細に説明する。なお、DUT側4端子抵抗測定回路10と参照側4端子抵抗測定回路11とは実質的に同じ回路であるため、DUT側4端子抵抗測定回路10を例として以下で説明する。DUT側4端子抵抗測定回路10の回路図を図3に示す。図3では、括弧内に参照側4端子抵抗測定回路11の端子名及びトランジスタ名を示す。
図3に示すように、DUT側4端子抵抗測定回路10は、第1の電流入出力ノードN3、第1の電圧測定ノードN4、第2の電圧測定ノードN5、第2の電流入出力ノードN6のそれぞれに対応した制御スイッチとして、NMOSトランジスタMN3〜MN6が設けられている。なお、図示しないが、NMOSトランジスタMN3〜MN6は、半導体基板のPウェル領域上に形成され、NMOSトランジスタMN1、MN2と同様に電圧印加用外部接続パッドVnwからウェル電位が供給される。
NMOSトランジスタMN3〜MN6のゲート端子には制御用外部接続パッドVI1が共通に接続される。NMOSトランジスタMN3のソース端子には第1の電流入出力ノードN3が接続される。NMOSトランジスタMN3のドレイン端子には、測定用外部接続パッドIf1+が接続される。NMOSトランジスタMN4のソース端子には第1の電圧測定ノードN4が接続される。NMOSトランジスタMN4のドレイン端子には、測定用外部接続パッドVs1+が接続される。NMOSトランジスタMN5のソース端子には第2の電圧測定ノードN5が接続される。NMOSトランジスタMN5のドレイン端子には、測定用外部接続パッドVs1−が接続される。NMOSトランジスタMN6のソース端子には第2の電流入出力ノードN6が接続される。NMOSトランジスタMN6のドレイン端子には、測定用外部接続パッドIf1−が接続される。
測定用外部接続パッドIf1+は、例えば電流源が接続され、抵抗測定用の電流を第1の電流入出力ノードN3に印加する。測定用外部接続パッドIf1−は、例えば接地電位に接続され、測定用外部接続パッドIf1+から印加された電流を排出する。測定用外部接続用パッドVs1+と測定用外部接続用パッドVs−との間には、例えば電圧計が接続され、第1の電圧測定ノードN4と第2の電圧測定ノードN5との間の電圧差を測定する。
次に、本実施の形態にかかる素子特性測定回路1を用いた素子特性の測定方法について説明する。まず、素子特性測定回路1を用いたCBCM法による配線の寄生容量の測定について説明する。素子特性測定回路1を用いたCBCM法では、制御用外部接続パッドVpと制御用外部接続パッドVnにそれぞれ同位相となるクロック信号を周波数fで入力する。これによって、PMOSトランジスタMP1、MP2とNMOSトランジスタMN1、MN2は、周波数fで排他的に導通状態となる。
PMOSトランジスタMP1、MP2が導通状態である場合、被測定配線M1とダミー配線M2とには電源電位vddが印加され、被測定配線M1及びダミー配線M2の寄生容量C1、C2はこの電源電位vddに基づき充電される。このとき、電流計AM1、AM2には、それぞれ第1の電流I1と第2の電流I2とが計測される。また、NMOSトランジスタMN1、MN2が導通状態である場合、被測定配線M1とダミー配線M2の寄生容量C1、C2に充電された電荷が第3の電流として接地端子GNDに排出される。
このような動作によって計測された第1の電流I1は(4)式によって表され、第2の電流I2は(5)式によって表される。
I1=C1×vdd×f・・・(4)
I2=C2×vdd×f・・・(5)
そして、CBCM法では、第1の電流I1と第2の電流I2との差分に基づき、被測定配線M1とダミー配線M2との差分部分の容量値を求める。つまり、本実施の形態では、被測定配線M1の長さLtに相当する配線部分の寄生容量Ctを求めることが可能である。(4)式及び(5)式より、寄生容量Ctは(6)式によって表される。
Ct=C1−C2=(I1−I2)/(vdd×f)・・・(6)
被測定配線M1の配線容量C1を被測定配線M1のみで測定した場合、第1の電流を制御するPMOSトランジスタMP1及び第3の電流を制御するNMOSトランジスタMN1の寄生容量や第1の電源PWR1から被測定配線M1に至る配線に寄生する容量等の影響によって、被測定配線M1の配線容量を正確に測定することはできない。しかしながら、CBCM法では、ダミー配線M2と被測定配線M1とに形状的な差異を持たせ、ダミー配線M2に流れる第2の電流を第1の電流と同じ構成で制御することで、ダミー配線M2と被測定配線M1とで同じ構成となる部分の寄生容量を相殺する。これによって、CBCM法、ダミー配線M2と被測定配線M1との差異部分についての正確な容量値を測定することが可能である。
また、本実施の形態にかかる素子特性測定回路1では、被測定配線M1及びダミー配線M2として、図4に示すような配線パターンを用いることで隣接する配線間の容量値(以下、配線間容量Ccと称す)を含めた容量値を求めることが可能である。図4に示す被測定配線M1は、配線長がL1、配線幅がWLの配線が配線間距離SLとなるように並べられている。また、ダミー配線M2は、配線長がL2、配線幅がWLの配線が配線間距離SLとなるように並べられている。このようなパターンでは、被測定配線M1の配線間容量として容量C11、C12が形成され、接地電位に対して容量Cg1が形成される。また、ダミー配線M2の配線間容量として容量C21、C22が形成され、接地電位に対して容量Cg2が形成される。
このような配線パターンに対して、上記CBCM法を用いて容量値を測定した場合、(6)式のC1はC1=Cg1+C11+C12となり、C2はC2=Cg2+C21+C22となる。従って、この場合の(6)式は(7)式のように変形できる。
Ct=C1−C2
=(Cg1+C11+C12)−(Cg2+C21+C22)
=Ctg+Ct1+Ct2 ・・・(7)
ここで、Ctg=Cg1−Cg2、Ct1=C11−C21、Ct2=C12−C22である。つまり、素子特性測定回路1は、図4に示すような配線パターンを用いることで、配線間容量を含めた容量値の正確な測定が可能になる。なお、配線M1(M2)の左右に隣接する配線は、配線幅と配線間隔がそれぞれ異なっていても同様に求めることができる。例えば、被測定配線M1(ダミー配線M2)の配線幅がWL、左側隣接配線幅がWL1、左側隣接配線間隔がSL1、右側隣接配線幅がWL2、右側隣接配線間隔がSL2といった場合である。
続いて、素子特性測定回路1を用いた抵抗値の測定方法について説明する。素子特性測定回路1では、DUT側4端子抵抗測定回路10を用いて被測定配線M1の抵抗値を測定する。抵抗値を測定する場合、PMOSトランジスタMP1及びNMOSトランジスタMN1は非導通状態とする。そして、測定用外部接続パッドIf+から測定用外部接続パッドIf−に電流Imを流す。これによって、第1の電圧測定ノードN4と第2の電圧測定ノードN5との間の被測定配線の抵抗値に応じた電圧差Vmが生じる。そして、この電圧差Vmを測定用外部接続パッドVs+と測定用外部接続パッドVs−との間に接続される電圧計で測定する。これによって、第1の電圧測定ノードN4と第2の電圧測定ノードN5との間の配線抵抗Rtが(8)式によって表される。
Rt=Vm/Im・・・(8)
このように、電流の印加と電圧値の測定を異なる端子を用いて行うことで、電流Imが流れる経路の配線抵抗の影響を受けることなく2つのノード間の電圧差を正確に測定することが可能である。このような抵抗測定方法が4端子Kelvin法である。つまり、素子特性測定回路1は、2つのノード間の抵抗値を正確に測定することが可能である。
上記説明より、本実施の形態にかかる素子特性測定回路1によれば、同じ配線に対して容量値と抵抗値とを精度良く測定することが可能である。このように、同じ配線に対して容量値と抵抗値とを精度良く測定することは、配線構造を解析する上で非常に有効である。例えば、配線間容量Cは、配線幅をWL、配線間の距離をWS、配線膜厚をWH、配線の長さをW1、誘電率をεとすると(9)式で表される。
C=ε×(WH×W1)/WS・・・(9)
一方、配線の抵抗値Rは、抵抗率をρとすると(10)式で表される。
R=ρ×W1/(WH×WL)・・・(10)
(9)式及び(10)式より、配線間容量Cは、配線間距離WSに対して反比例し、配線幅WLに対して感度が無い。一方、配線抵抗Rは配線幅WLに対して反比例し、配線間距離WSに対して感度が無いことが分かる。つまり、隣接する配線間の距離を含めた配線構造を知るためには同じ配線に対して容量値と抵抗値とを測定することが重要になる。
本実施の形態にかかる素子特性測定回路1によれば、同じ配線の容量値と抵抗値とを精度良く測定することが可能である。このことから、(9)式及び(10)式に基づき配線構造を精度良く知ることが可能である。容量値と抵抗値が期待値と異なる場合、その原因を調査するために、従来では、SEM(Scanning Electron Microscope)装置など使用して配線の断面写真を何枚も撮影し、これらを用いて配線構造を解析しなければならなかった。そのため、従来の方法では解析の工数及び時間が増大する問題があった。しかし、本実施の形態にかかる素子特性測定回路1では、電気的測定と計算によって配線構造を解析することができるため、解析の工数及び時間を削減することが可能である。
また、半導体装置の設計では、LPE(Layout Parameter Extraction)ツール等を用いてレイアウトパターンの構造を解析し、その解析結果に基づき配線の抵抗値や容量値を抽出することが行われている。そして、抽出した結果をシミュレーションに反映することで、事前に不具合を防止するバックアノテーションを行うことが可能である。このとき、本実施の形態にかかる素子特性測定回路1を用いることで、高精度に求められた配線の抵抗値及び容量値に基づき、配線間容量の配線間距離依存性などを精度良く求めることができる。そして、このような解析結果に基づきバックアノテーションを行うことで、バックアノテーションの精度を向上させることが可能である。
なお、上記実施の形態では、4端子抵抗測定回路としてNMOSトランジスタを用いたが、NMOSトランジスタに代えてPMOSトランジスタあるいは、トランスファゲートを用いても良い。PMOSトランジスタを用いた4端子抵抗測定回路の回路図を図5に示す。また、トランスファゲートを用いた4端子抵抗測定回路の回路図を図6に示す。
実施の形態2
実施の形態2にかかる素子特性測定回路2の回路図を図7に示す。素子特性測定回路2では、接地端子を実施の形態1の測定用外部接続パッドIf−の代わりに使用する。そのため、実施の形態2にかかるDUT側4端子抵抗測定回路20及び参照側4端子抵抗測定回路21は、対応する配線上の3つのノードと接続される。
DUT側4端子抵抗測定回路20の詳細な回路図を図8に示す。図8に示すように、DUT側4端子抵抗測定回路20は、DUT側4端子抵抗測定回路10からNMOSトランジスタMN6を取り除いた回路となっている。なお、実施の形態2においても、NMOSトランジスタは、PMOSトランジスタあるいは、トランスファゲートに置き換えることが可能である。PMOSトランジスタを用いた4端子抵抗測定回路の回路図を図9に示す。また、トランスファゲートを用いた4端子抵抗測定回路の回路図を図10に示す。
素子特性測定回路2において、抵抗値を測定する場合、第2のスイッチ13のNMOSトランジスタMN1を導通状態とする。そして、実施の形態1と同様に第1の電流入出力ノードN3から電流を印加して、第1の電圧測定ノードN4と第2の電圧測定ノードN5と間の電位差を測定する。この測定結果に基づき配線の抵抗値を求める。
上記説明より、素子特性測定回路2によれば、4端子抵抗測定回路のトランジスタ数を素子特性測定回路1よりも少なくすることが可能である。つまり、素子特性測定回路2は、素子特性測定回路1よりも回路規模を小さくすることが可能である。
実施の形態3
実施の形態3では、1つの半導体装置に複数の素子特性測定回路を設けた場合について説明する。このような場合、複数の素子特性測定回路で共通に使用できる端子及びパッドは、半導体装置に1つ設ければ良い。実施の形態3にかかる素子特性測定回路3の回路図を図11に示す。図11において、複数の素子特性測定回路で共通に使用できる端子及びパッドは、グループG1で囲まれる端子及びパッドである。このグループG1に含まれる端子及びパッドは、例えば制御用外部接続パッドVn、Vp、電圧印加用外部接続パッドVnw、Vpw、接地端子GNDである。
また、実施の形態3にかかる半導体装置30の概略図を図12に示す。図12に示すように、半導体装置30は、領域A〜Cを有しており、この領域A〜C毎に素子特性測定回路3が設けられている。また、制御用外部接続パッドVn、Vp、電圧印加用外部接続パッドVnw、Vpw、接地端子GNDは、半導体装置30上にそれぞれ1つずつ設けられている。そして、制御用外部接続パッドVn、Vp、電圧印加用外部接続パッドVnw、Vpw、接地端子GNDからは、各領域に設けられた素子特性測定回路3に配線で接続されている。
上記説明より、実施の形態3にかかる半導体装置30によれば、1つの半導体チップ上に複数の素子特性測定回路を設ける場合でも、端子及びパッドを共通にすることでチップ面積に占める端子及びパッドの面積を削減することが可能である。なお、実施の形態2にかかる素子特性測定回路2に実施の形態3にかかる変更を適用することも可能である。この場合の素子特性測定回路を素子特性測定回路3aとして、その回路図を図13に示す。図13においても、グループG1で囲まれる端子及びパッドが複数の素子特性測定回路3aで共通して使用される。
実施の形態4
実施の形態4にかかる素子特性測定回路4の回路図を図14に示す。図14に示すように、素子特性測定回路4は、素子特性測定回路1の参照側4端子抵抗測定回路11を取り除いたものである。トランジスタ等の半導体素子は、ソース端子やドレイン端子等に寄生容量を有している。トランジスタの寄生容量を説明するために、図15にNMOSトランジスタの断面図を示す。図15に示すように、NMOSトランジスタは、Pウェル領域P−wellの上層にソース拡散領域S及びドレイン拡散領域Dが形成される。また、ゲート電極がゲート酸化膜Goを介してこれら領域の上層に形成される。トランジスタは、ソース拡散領域SとPウェル領域P−wellの間及びドレイン拡散領域DとPウェル領域P−wellとの間に空乏層が形成される。そしてこの空乏層の厚さに応じてソース側寄生容量Cs及びドレイン側寄生容量Cdが形成される。
このソース側寄生容量Cs及びドレイン側寄生容量CdがCBCM法による容量値の測定結果に影響を与えないほど小さい場合、参照側4端子抵抗測定回路11を取り除くことが可能である。これによって、素子特性測定回路4は、素子特性測定回路1よりも回路規模を小さくすることが可能である。なお、実施の形態4にかかる変更を素子特性測定回路2及び素子特性測定回路3に適用することも可能である。この場合の素子特性測定回路を素子特性測定回路4a及び素子特性測定回路4bとして回路図を図16及び図17に示す。
本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、測定対象となる素子は配線のみならず、抵抗素子などであっても良い。また、上記実施の形態では、容量値の測定において電源PWR1と電源PWER2とが同じ電圧を出力する場合について説明したが、電源PWR1と電源PWR2とが異なる電圧を出力しても良い。この場合、上記(4)式及び(5)式によって、容量C1と容量C2とを個別に求めて、(6)式によって容量C1と容量C2との差分を求めることで求めたい容量Ctを求めることができる。
実施の形態1にかかる素子特性測定回路の回路図である。 実施の形態1にかかる被測定配線及びダミー配線の概略図である。 実施の形態1にかかる4端子抵抗測定回路の回路図である。 実施の形態1にかかる被測定配線及びダミー配線の他の例を示す概略図である。 実施の形態1にかかる4端子抵抗測定回路の他の例を示す回路図である。 実施の形態1にかかる4端子抵抗測定回路の他の例を示す回路図である。 実施の形態2にかかる素子特性測定回路の回路図である。 実施の形態2にかかる4端子抵抗測定回路の回路図である。 実施の形態2にかかる4端子抵抗測定回路の他の例を示す回路図である。 実施の形態2にかかる4端子抵抗測定回路の他の例を示す回路図である。 実施の形態3にかかる素子特性測定回路の回路図である。 実施の形態3にかかる半導体装置の概略図である。 実施の形態3にかかる素子特性測定回路の他の例を示す回路図である。 実施の形態4にかかる素子特性測定回路の回路図である。 NMOSトランジスタの断面図である。 実施の形態4にかかる素子特性測定回路の他の例を示す回路図である。 実施の形態4にかかる素子特性測定回路の他の例を示す回路図である。 従来例にかかる測定回路の回路図である。 従来例にかかる測定回路において複数の容量値の測定を行う場合の回路図である。 従来例にかかる測定回路に適用される容量形成部の概略図である。 従来例にかかる測定回路に適用される配線抵抗パターンの概略図である。
符号の説明
1、2、3、3a、4、4a、4b 素子特性測定回路
10、12、20、21 4端子抵抗測定回路
12 第1のスイッチ
13 第2のスイッチ
30 半導体装置
40〜43 接続配線
AM1、AM2 電流計
C1、C11、C12、Cg1、C2、C21、C22、Cg2 寄生容量
Cs ソース側寄生容量
Cd ドレイン側寄生容量
D ドレイン拡散領域
S ソース拡散領域
G ゲート端子
Go ゲート酸化膜
CW コンタクトウェル
M1 被測定配線
M2 ダミー配線
MN1〜MN6 NMOSトランジスタ
MP1〜MP2 PMOSトランジスタ
N1〜N10 ノード
I1、I2 電流
PWR1、PWR2 電源
VDD1、VDD2 電源端子
GND 接地端子
VI1、VI2 制御用外部接続パッド
Vn、Vp 制御用外部接続パッド
Vnw、Vpw 電圧印加用外部接続パッド
If1−、If1+、If2−、If2+ 測定用外部接続パッド
Vs1−、Vs1+、Vs2−、Vs2+ 測定用外部接続パッド

Claims (7)

  1. 第1の電流が流入する第1の端子と、
    第2の電流が流入する第2の端子と、
    被測定素子が接続される第1のノードと、
    前記被測定素子と実質的に同じ幅と前記被測定素子よりも短い長さを有するダミー素子が接続される第2のノードと、
    前記被測定素子及び前記ダミー素子から流出する第3の電流を排出する第3の端子と、
    前記第1の端子と前記第1のノードとの間及び前記第2の端子と前記第2のノードとの間に接続され、前記第1、第2の電流の流れを制御する第1のスイッチと、
    前記第1のノードと前記第3の端子との間及び前記第2のノードと前記第3の端子との間に接続され、前記第3の電流の流れを制御する第2のスイッチと、
    前記被測定素子上の離間した位置に形成される第1、第2の電圧測定ノードと、
    前記被測定素子上であって、前記第1、第2の電圧測定ノードよりも前記第1のノードとの距離が遠くなる位置に形成される第1の電流入出力ノードと、
    前記ダミー素子は、前記ダミー素子上の離間した位置に形成される第3、第4の電圧測定ノードと、
    前記ダミー素子上であって、前記第3、第4の電圧測定ノードよりも前記第2のノードとの距離が遠くなる位置に形成される第3の電流入出力ノードと、
    前記第3、第4の電圧測定ノード及び前記第3の電流入出力ノードのうち対応するノードが、それぞれに対応した制御スイッチを介して接続される複数の測定用外部接続パッドと、を有し、
    前記第1の電流と前記第2の電流との差に基づき前記ダミー素子と前記被測定素子との長さの差に相当する領域に寄生する容量の容量値が測定され、
    前記第1の電流入出力ノードを経由して、前記第1の電圧測定ノードと第2の電圧測定ノードとの間に電流を流すことで前記第1の電圧測定ノードと前記第2の電圧測定ノードとの間に発生する電圧差に基づき前記被測定素子の抵抗値が測定される素子特性測定回路。
  2. 前記第1、第2のスイッチは、排他的に導通状態となるように制御される請求項1に記載の素子特性測定回路。
  3. 前記第1、第2の電圧測定ノード及び前記第1の電流入出力ノードは、それぞれに対応した制御スイッチを介して、それぞれ対応する測定用外部接続パッドに接続される請求項1に記載の素子特性測定回路。
  4. 前記被測定素子は、前記第1、第2の電圧測定ノードよりも前記第1のノードとの距離が近くなる位置に形成される第2の電流入出力ノードをさらに有し、前記第2の電流入出力ノードは対応して設けられる測定用外部接続パッドと制御スイッチを介して接続される請求項1に記載の素子特性測定回路。
  5. 前記ダミー素子は、前記第3、第4の電圧測定ノードよりも前記第2のノードとの距離が近くなる位置に形成される第4の電流入出力ノードをさらに有し、前記第4の電流入出力ノードは対応して設けられる測定用外部接続パッドと制御スイッチを介して接続される請求項に記載の素子特性測定回路。
  6. 請求項1乃至5のいずれか1項に記載の素子特性測定回路を少なくとも1つ有する半導体装置。
  7. 複数の前記素子特性測定回路は、複数の前記素子特性測定回路に共通して設けられる制御パッドから与えられる制御信号に基づき前記第1、第2のスイッチが制御される請求項に記載の半導体装置。
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