JP5144084B2 - 素子特性測定回路及び半導体装置 - Google Patents
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Description
Ctst=Cc+Cv=(It−Ir)/(vdd*f)・・・(1)
Cc=Im/(vdd*f)・・・(2)
Cv=(It−Ir−Im)/(vdd*f)・・・(3)
以下、図面を参照して本発明の実施の形態について説明する。実施の形態1にかかる素子特性測定回路1の回路図を図1に示す。図1に示すように素子統制測定回路1は、第1の端子(例えば、第1の電源端子VDD1)、第2の端子(例えば、第2の電源端子VDD2)、第3の端子(例えば、接地端子GND)、被測定素子M1、ダミー素子M2、DUT側4端子抵抗測定回路10、参照側4端子抵抗測定回路11、第1のスイッチ12、第2のスイッチ13を有している。
I1=C1×vdd×f・・・(4)
I2=C2×vdd×f・・・(5)
Ct=C1−C2=(I1−I2)/(vdd×f)・・・(6)
Ct=C1−C2
=(Cg1+C11+C12)−(Cg2+C21+C22)
=Ctg+Ct1+Ct2 ・・・(7)
ここで、Ctg=Cg1−Cg2、Ct1=C11−C21、Ct2=C12−C22である。つまり、素子特性測定回路1は、図4に示すような配線パターンを用いることで、配線間容量を含めた容量値の正確な測定が可能になる。なお、配線M1(M2)の左右に隣接する配線は、配線幅と配線間隔がそれぞれ異なっていても同様に求めることができる。例えば、被測定配線M1(ダミー配線M2)の配線幅がWL、左側隣接配線幅がWL1、左側隣接配線間隔がSL1、右側隣接配線幅がWL2、右側隣接配線間隔がSL2といった場合である。
Rt=Vm/Im・・・(8)
C=ε×(WH×W1)/WS・・・(9)
一方、配線の抵抗値Rは、抵抗率をρとすると(10)式で表される。
R=ρ×W1/(WH×WL)・・・(10)
実施の形態2にかかる素子特性測定回路2の回路図を図7に示す。素子特性測定回路2では、接地端子を実施の形態1の測定用外部接続パッドIf−の代わりに使用する。そのため、実施の形態2にかかるDUT側4端子抵抗測定回路20及び参照側4端子抵抗測定回路21は、対応する配線上の3つのノードと接続される。
実施の形態3では、1つの半導体装置に複数の素子特性測定回路を設けた場合について説明する。このような場合、複数の素子特性測定回路で共通に使用できる端子及びパッドは、半導体装置に1つ設ければ良い。実施の形態3にかかる素子特性測定回路3の回路図を図11に示す。図11において、複数の素子特性測定回路で共通に使用できる端子及びパッドは、グループG1で囲まれる端子及びパッドである。このグループG1に含まれる端子及びパッドは、例えば制御用外部接続パッドVn、Vp、電圧印加用外部接続パッドVnw、Vpw、接地端子GNDである。
実施の形態4にかかる素子特性測定回路4の回路図を図14に示す。図14に示すように、素子特性測定回路4は、素子特性測定回路1の参照側4端子抵抗測定回路11を取り除いたものである。トランジスタ等の半導体素子は、ソース端子やドレイン端子等に寄生容量を有している。トランジスタの寄生容量を説明するために、図15にNMOSトランジスタの断面図を示す。図15に示すように、NMOSトランジスタは、Pウェル領域P−wellの上層にソース拡散領域S及びドレイン拡散領域Dが形成される。また、ゲート電極がゲート酸化膜Goを介してこれら領域の上層に形成される。トランジスタは、ソース拡散領域SとPウェル領域P−wellの間及びドレイン拡散領域DとPウェル領域P−wellとの間に空乏層が形成される。そしてこの空乏層の厚さに応じてソース側寄生容量Cs及びドレイン側寄生容量Cdが形成される。
10、12、20、21 4端子抵抗測定回路
12 第1のスイッチ
13 第2のスイッチ
30 半導体装置
40〜43 接続配線
AM1、AM2 電流計
C1、C11、C12、Cg1、C2、C21、C22、Cg2 寄生容量
Cs ソース側寄生容量
Cd ドレイン側寄生容量
D ドレイン拡散領域
S ソース拡散領域
G ゲート端子
Go ゲート酸化膜
CW コンタクトウェル
M1 被測定配線
M2 ダミー配線
MN1〜MN6 NMOSトランジスタ
MP1〜MP2 PMOSトランジスタ
N1〜N10 ノード
I1、I2 電流
PWR1、PWR2 電源
VDD1、VDD2 電源端子
GND 接地端子
VI1、VI2 制御用外部接続パッド
Vn、Vp 制御用外部接続パッド
Vnw、Vpw 電圧印加用外部接続パッド
If1−、If1+、If2−、If2+ 測定用外部接続パッド
Vs1−、Vs1+、Vs2−、Vs2+ 測定用外部接続パッド
Claims (7)
- 第1の電流が流入する第1の端子と、
第2の電流が流入する第2の端子と、
被測定素子が接続される第1のノードと、
前記被測定素子と実質的に同じ幅と前記被測定素子よりも短い長さを有するダミー素子が接続される第2のノードと、
前記被測定素子及び前記ダミー素子から流出する第3の電流を排出する第3の端子と、
前記第1の端子と前記第1のノードとの間及び前記第2の端子と前記第2のノードとの間に接続され、前記第1、第2の電流の流れを制御する第1のスイッチと、
前記第1のノードと前記第3の端子との間及び前記第2のノードと前記第3の端子との間に接続され、前記第3の電流の流れを制御する第2のスイッチと、
前記被測定素子上の離間した位置に形成される第1、第2の電圧測定ノードと、
前記被測定素子上であって、前記第1、第2の電圧測定ノードよりも前記第1のノードとの距離が遠くなる位置に形成される第1の電流入出力ノードと、
前記ダミー素子は、前記ダミー素子上の離間した位置に形成される第3、第4の電圧測定ノードと、
前記ダミー素子上であって、前記第3、第4の電圧測定ノードよりも前記第2のノードとの距離が遠くなる位置に形成される第3の電流入出力ノードと、
前記第3、第4の電圧測定ノード及び前記第3の電流入出力ノードのうち対応するノードが、それぞれに対応した制御スイッチを介して接続される複数の測定用外部接続パッドと、を有し、
前記第1の電流と前記第2の電流との差に基づき前記ダミー素子と前記被測定素子との長さの差に相当する領域に寄生する容量の容量値が測定され、
前記第1の電流入出力ノードを経由して、前記第1の電圧測定ノードと第2の電圧測定ノードとの間に電流を流すことで前記第1の電圧測定ノードと前記第2の電圧測定ノードとの間に発生する電圧差に基づき前記被測定素子の抵抗値が測定される素子特性測定回路。 - 前記第1、第2のスイッチは、排他的に導通状態となるように制御される請求項1に記載の素子特性測定回路。
- 前記第1、第2の電圧測定ノード及び前記第1の電流入出力ノードは、それぞれに対応した制御スイッチを介して、それぞれ対応する測定用外部接続パッドに接続される請求項1に記載の素子特性測定回路。
- 前記被測定素子は、前記第1、第2の電圧測定ノードよりも前記第1のノードとの距離が近くなる位置に形成される第2の電流入出力ノードをさらに有し、前記第2の電流入出力ノードは対応して設けられる測定用外部接続パッドと制御スイッチを介して接続される請求項1に記載の素子特性測定回路。
- 前記ダミー素子は、前記第3、第4の電圧測定ノードよりも前記第2のノードとの距離が近くなる位置に形成される第4の電流入出力ノードをさらに有し、前記第4の電流入出力ノードは対応して設けられる測定用外部接続パッドと制御スイッチを介して接続される請求項1に記載の素子特性測定回路。
- 請求項1乃至5のいずれか1項に記載の素子特性測定回路を少なくとも1つ有する半導体装置。
- 複数の前記素子特性測定回路は、複数の前記素子特性測定回路に共通して設けられる制御パッドから与えられる制御信号に基づき前記第1、第2のスイッチが制御される請求項6に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007033365A JP5144084B2 (ja) | 2007-02-14 | 2007-02-14 | 素子特性測定回路及び半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007033365A JP5144084B2 (ja) | 2007-02-14 | 2007-02-14 | 素子特性測定回路及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008198832A JP2008198832A (ja) | 2008-08-28 |
JP5144084B2 true JP5144084B2 (ja) | 2013-02-13 |
Family
ID=39757508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007033365A Expired - Fee Related JP5144084B2 (ja) | 2007-02-14 | 2007-02-14 | 素子特性測定回路及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5144084B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7973541B2 (en) * | 2007-12-06 | 2011-07-05 | Qualcomm Incorporated | Method and apparatus for estimating resistance and capacitance of metal interconnects |
JP5761947B2 (ja) * | 2010-09-02 | 2015-08-12 | キヤノン株式会社 | 半導体集積回路装置 |
JP2019158573A (ja) * | 2018-03-13 | 2019-09-19 | 株式会社東芝 | 半導体集積回路 |
CN113884853A (zh) * | 2021-09-03 | 2022-01-04 | 上海集成电路装备材料产业创新中心有限公司 | 寄生电容的测试电路和测试方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2583024Y2 (ja) * | 1992-06-24 | 1998-10-15 | 日置電機株式会社 | 抵抗測定装置 |
JP4257823B2 (ja) * | 2002-05-27 | 2009-04-22 | パナソニック株式会社 | 半導体装置および容量測定方法 |
JP3592316B2 (ja) * | 2002-06-21 | 2004-11-24 | 株式会社半導体理工学研究センター | 半導体特性評価装置 |
JP4342959B2 (ja) * | 2003-01-21 | 2009-10-14 | 株式会社ルネサステクノロジ | 容量値測定用回路及び配線特性の解析方法 |
JP2004356169A (ja) * | 2003-05-27 | 2004-12-16 | Renesas Technology Corp | 容量値測定回路及び半導体装置の評価方法 |
JP4183655B2 (ja) * | 2004-05-20 | 2008-11-19 | 株式会社東芝 | パターン評価方法およびマスクパターンの補正方法 |
-
2007
- 2007-02-14 JP JP2007033365A patent/JP5144084B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008198832A (ja) | 2008-08-28 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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