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JP5141227B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法および半導体装置に関し、より特定的には、少なくとも一方の主面が炭化珪素からなるウェハを加熱することにより熱処理する工程を含む半導体装置の製造方法、および当該方法により製造される半導体装置に関する。
近年、トランジスタ、ダイオードなどの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
一方、半導体装置の製造方法は、一般に、半導体層を含むウェハが作製される工程と、当該ウェハが熱処理される工程とが組み合わせて実施される。より具体的には、半導体装置の製造方法においては、たとえば、以下のような工程が採用される。すなわち、基板上形成された半導体層にイオン注入等により不純物が導入されてウェハが作製される。その後、導入された不純物を活性化させる目的で、当該ウェハが加熱されて熱処理される（活性化アニール）。
そして、半導体装置を構成する材料として炭化珪素を採用した場合、この活性化アニールを高温、たとえば１６００℃以上で実施する必要がある。しかし、このような高温での熱処理が実施された場合、ウェハの表面の粗さが大きくなる現象（表面荒れ）や当該表面荒れにより形成されたステップが合体して大型のステップを形成する現象（ステップバンチング）が発生し得る。このような表面状態の悪化は、当該ウェハを用いて製造される半導体装置の特性に悪影響を及ぼす。つまり、半導体装置を構成する材料として炭化珪素を採用した場合、その製造方法において実施されるウェハの熱処理により、当該ウェハの表面状態が悪化し、半導体装置の特性に悪影響を与えるという問題がある。
これに対し、炭化珪素ウェハの表面に炭素（グラファイト）のキャップを形成した後、当該ウェハを１７００℃で熱処理する方法が提案されている。これにより、ウェハの表面におけるステップバンチングが抑制され、表面状態の悪化が抑制される（たとえば非特許文献１参照）。
Ｙ．Ｎｅｇｏｒｏ ｅｔ ａｌ．、"Ｆｌａｔ Ｓｕｒｆａｃｅ ａｆｔｅｒ Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｉｎｇ ｆｏｒ Ｐｈｏｓｐｈｏｒｕｓ−Ｉｏｎ Ｉｍｐｌａｎｔｅｄ ４Ｈ−ＳｉＣ （０００１） Ｕｓｉｎｇ Ｇｒａｐｈｉｔｅ Ｃａｐ"、Ｍａａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、２００４年、Ｖｏｌｓ．４５７−４６０、ｐ．９３３−９３６
しかしながら、上記非特許文献１に開示された方法では、ステップバンチングは抑制されるものの、かならずしも表面荒れが十分に抑制されるとはいえない。そのため、上記方法を半導体装置の製造方法に採用した場合でも、当該表面荒れに起因した半導体装置の特性の低下が発生し得る。
そこで、本発明の目的は、熱処理工程においてウェハの表面荒れを十分抑制することにより、当該表面荒れに起因した特性の低下を抑制することが可能な半導体装置の製造方法、および表面荒れに起因した特性の低下が抑制された半導体装置を提供することである。
本発明に従った半導体装置の製造方法は、少なくとも一方の主面が炭化珪素からなるウェハを準備する工程と、当該ウェハを加熱することにより、ウェハを熱処理する工程とを備えている。そして、ウェハを熱処理する工程では、ウェハとは別の発生源から発生した炭化珪素の蒸気を含む雰囲気中において、ウェハが加熱される。ウェハを熱処理する工程では、ウェハが、少なくとも表面が炭化珪素からなる犠牲昇華体とともに加熱室内において加熱され、犠牲昇華体は炭化珪素からなっており、犠牲昇華体は前記ウェハよりも高温に加熱される。ウェハを熱処理する工程では、ウェハは、蓋部材により覆われた状態で加熱される。蓋部材は、上記一方の主面に沿って配置される犠牲昇華体と、犠牲昇華体に接続され、上記一方の主面に沿う犠牲昇華体の主面に対して交差する方向に延びる脚部とを含んでいる。
本発明者は、表面が炭化珪素からなるウェハの熱処理工程における表面荒れの発生原因およびこれを抑制する対策について検討した。その結果、表面荒れは炭化珪素の昇華に起因して発生しており、炭化珪素の蒸気を含む雰囲気中でウェハの熱処理を実施することにより、ウェハ表面からの炭化珪素の昇華が抑制され、表面荒れを抑制可能であることを見出した。したがって、本発明の半導体装置の製造方法によれば、ウェハを熱処理する工程において、ウェハとは別の発生源（ウェハ以外の炭化珪素の供給源）から発生した炭化珪素の蒸気を含む雰囲気中においてウェハが加熱されることにより、ウェハの表面荒れを十分抑制し、当該表面荒れに起因した半導体装置の特性の低下を抑制することができる。
上記半導体装置の製造方法においては、上記ウェハを熱処理する工程では、ウェハが、少なくとも表面が炭化珪素からなる犠牲昇華体とともに加熱室内において加熱される。
炭化珪素の蒸気を含む雰囲気中においてウェハを加熱するに際しては、その具体的方法の１つとして、ウェハを、表面が炭化珪素からなる犠牲昇華体とともに加熱室内において加熱する方策を採用することができる。これにより、簡便に、かつ従来の熱処理設備に大幅な変更を加えることなく、炭化珪素の蒸気を含む雰囲気中においてウェハを加熱することができる。ここで、ウェハからの炭化珪素の昇華を効果的に抑制するためには、上記犠牲昇華体からの炭化珪素の昇華が、ウェハからの炭化珪素の昇華よりも起こり易くしておくことが好ましい。より具体的には、犠牲昇華体は、加熱室内において、ウェハよりも高温に加熱される領域、あるいはウェハよりも単位時間あたりに曝される雰囲気の量が多い領域に配置されることが好ましい。
上記半導体装置の製造方法においては、上記犠牲昇華体は、炭化珪素からなっている。炭化珪素の小片などの炭化珪素からなる犠牲昇華体を採用することにより、簡便に、炭化珪素の蒸気を含む雰囲気中においてウェハを加熱することができる。
上記半導体装置の製造方法において好ましくは、ウェハは、上記一方の主面とは反対側の主面である他方の主面が犠牲昇華体に接触するように、犠牲昇華体上に載置された状態で加熱される。
炭化珪素からなる上記一方の主面とは反対側の主面と犠牲昇華体とが接触するように、犠牲昇華体上にウェハが載置された状態で加熱が実施されることにより、当該一方の主面が犠牲昇華体から発生した炭化珪素の蒸気を多く含む雰囲気に接触しつつ、ウェハが加熱される。その結果、ウェハからの炭化珪素の昇華が効果的に抑制され、当該一方の主面の表面荒れが一層抑制される。
上記半導体装置の製造方法においては、ウェハは、上記一方の主面に沿って犠牲昇華体が配置された状態で加熱される。これにより、当該一方の主面が犠牲昇華体から発生した炭化珪素の蒸気を多く含む雰囲気に接触しつつ、ウェハが加熱される。その結果、ウェハからの炭化珪素の昇華が効果的に抑制され、当該一方の主面の表面荒れが一層抑制される。
なお、この場合、犠牲昇華体は、ウェハとの間に間隔をおいて、当該一方の主面を覆うように配置される。これにより、当該一方の主面が犠牲昇華体から発生した炭化珪素の蒸気をより多く含む雰囲気に接触しつつ、ウェハが加熱される。その結果、ウェハからの炭化珪素の昇華がより効果的に抑制され、当該一方の主面の表面荒れがより一層抑制される。
上記半導体装置の製造方法において好ましくは、ウェハを熱処理する工程では、ウェハが１６００℃以上の温度域に加熱される。
ウェハの表面荒れは、特に１６００℃以上の高温に加熱される場合に、顕著に発生する。そのため、表面荒れを抑制することが可能な上記本発明の半導体装置の製造方法は、ウェハを熱処理する工程において、当該ウェハが１６００℃以上の温度域に加熱される場合に好適である。なお、ウェハが２２００℃を超える温度域に加熱される場合、本発明の半導体装置の製造方法を適用しても表面荒れを十分に抑制することが困難となる。そのため、ウェハを熱処理する工程では、ウェハが２２００℃以下の温度域に加熱されることが好ましい。
上記半導体装置の製造方法において好ましくは、ウェハを熱処理する工程では、ウェハの上記一方の主面上に、当該一方の主面を覆うキャップ層が形成された状態で、ウェハが加熱される。これにより、ウェハの上記一方の主面における表面荒れが一層抑制される。
上記半導体装置の製造方法においては、上記キャップ層は、炭素を主成分とし、残部不純物からなるものとすることができる。実質的に炭素からなるキャップ層は、形成が容易で、かつ表面荒れの抑制効果が高い。そのため、これにより、容易に、ウェハの上記一方の主面における表面荒れをさらに抑制することができる。
上記半導体装置の製造方法においては、上記キャップ層は、珪素を主成分とし、残部不純物からなるものとすることができる。実質的に珪素からなるキャップ層も、表面荒れの抑制効果が高い。そのため、これにより、ウェハの上記一方の主面における表面荒れをさらに抑制することができる。
上記半導体装置の製造方法において好ましくは、ウェハを準備する工程よりも後であって、ウェハを熱処理する工程よりも前に、ウェハにイオン注入を実施する工程をさらに備えている。そして、イオン注入を実施する工程では、ウェハが３００℃以上に加熱された状態で、イオン注入が実施される。
ウェハを熱処理する工程よりも前に、ウェハにイオン注入を実施しておくことによって、その後の熱処理により、ウェハに導入された不純物を活性化させることが可能となる。そして、イオン注入をウェハが３００℃以上に加熱された状態で実施することにより、イオン注入による欠陥の発生を抑制することが可能となる。その結果、ウェハを熱処理する工程において不純物を高い割合で活性化することができる。なお、ウェハが１６００℃を超える温度に加熱された状態でイオン注入を実施するとイオン注入を行った部分の表面が荒れるという問題が発生する。そのため、ウェハにイオン注入を実施する工程では、ウェハが１６００℃以下に加熱された状態で、イオン注入が実施されることが好ましい。
本発明に従った半導体装置は、上記本発明の半導体装置の製造方法により製造されている。熱処理工程においてウェハの表面荒れを十分抑制することにより、当該表面荒れに起因した特性の低下を抑制することが可能な本発明の半導体装置の製造方法により製造されていることにより、本発明の半導体装置によれば、表面荒れに起因した特性の低下が抑制された半導体装置を提供することができる。
以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、熱処理工程においてウェハの表面荒れを十分抑制することにより、当該表面荒れに起因した特性の低下を抑制することが可能な半導体装置の製造方法を提供することができる。また、本発明の半導体装置によれば、表面荒れに起因した特性の低下が抑制された半導体装置を提供することができる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１における半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）の構成を示す概略断面図である。図１を参照して、実施の形態１におけるＭＯＳＦＥＴについて説明する。
図１を参照して、実施の形態１におけるＭＯＳＦＥＴ１は、ワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）からなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１１と、導電型がｎ型（第１導電型）の半導体層としてのｎ−ＳｉＣ層１２と、導電型がｐ型（第２導電型）の第２導電型領域としての一対のｐ型ウェル１３と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ＋ソース領域１４とを備えている。ｎ＋ＳｉＣ基板１１は、六方晶ＳｉＣからなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｎ−ＳｉＣ層１２は、ｎ＋ＳｉＣ基板１１の一方の主面上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ−ＳｉＣ層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度で含まれている。
一対のｐ型ウェル１３は、ｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐ型ウェル１３に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などであり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度で含まれている。
ｎ＋ソース領域１４は、第２の主面１２Ｂを含み、かつｐ型ウェル１３に取り囲まれるように、一対のｐ型ウェル１３のそれぞれの内部に形成されている。ｎ＋ソース領域１４は、ｎ型不純物、たとえばＰなどをｎ−ＳｉＣ層１２に含まれるｎ型不純物よりも高い濃度で含んでいる。
さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜１５と、ゲート電極１７と、一対のソースコンタクト電極１６と、層間絶縁膜１８と、ソース電極１９と、ドレイン電極２０とを備えている。
ゲート酸化膜１５は、第２の主面１２Ｂに接触し、一方のｎ＋ソース領域１４の上部表面から他方のｎ＋ソース領域１４の上部表面にまで延在するようにｎ−ＳｉＣ層１２の第２の主面１２Ｂ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
ゲート電極１７は、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。また、ゲート電極１７は、ポリシリコン、Ａｌなどの導電体からなっている。
ソースコンタクト電極１６は、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きに延在するとともに、第２の主面１２Ｂに接触して配置されている。また、ソースコンタクト電極１６は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ＋ソース領域１４とオーミックコンタクト可能な材料からなっている。
層間絶縁膜１８は、第２の主面１２Ｂ上においてゲート電極１７を取り囲み、かつ一方のｐ型ウェル１３上から他方のｐ型ウェル１３上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
ソース電極１９は、第２の主面１２Ｂ上において、層間絶縁膜１８を取り囲み、かつｎ＋ソース領域１４およびソースコンタクト電極１６の上部表面上にまで延在している。また、ソース電極１９は、Ａｌなどの導電体からなり、ソースコンタクト電極１６を介してｎ＋ソース領域１４と電気的に接続されている。
ドレイン電極２０は、ｎ＋ＳｉＣ基板１１においてｎ−ＳｉＣ層１２が形成される側とは反対側の主面に接触して形成されている。このドレイン電極２０は、たとえばＮｉＳｉなど、ｎ＋ＳｉＣ基板１１とオーミックコンタクト可能な材料からなっており、ｎ＋ＳｉＣ基板１１と電気的に接続されている。
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極１７の電圧が０Ｖの状態、すなわちオフ状態では、ゲート酸化膜１５の直下に位置するｐ型ウェル１３とｎ−ＳｉＣ層１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に正の電圧を印加していくと、ｐ型ウェル１３のゲート酸化膜１５と接触する付近であるチャネル領域１３Ａにおいて、反転層が形成される。その結果、ｎ＋ソース領域１４とｎ−ＳｉＣ層１２とが電気的に接続され、ソース電極１９とドレイン電極２０との間に電流が流れる。
ここで、実施の形態１におけるＭＯＳＦＥＴ１は、後述する本発明の一実施の形態である実施の形態１における半導体装置の製造方法により製造されている。そのため、チャネル領域１３Ａとゲート酸化膜１５との界面であるチャネル領域表面１３Ｂの表面荒れが抑制され、高い平坦性を有している。その結果、実施の形態１におけるＭＯＳＦＥＴ１は、チャネル領域１３Ａにおけるキャリアの移動度が高く、オン抵抗の低減が可能なＭＯＳＦＥＴとなっている。
次に、本発明に従った半導体装置の製造方法の一実施の形態である実施の形態１における半導体装置としてのＭＯＳＦＥＴの製造方法について説明する。図２は、実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図３〜図９および図１１は、実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。また、図１０は、実施の形態１の活性化アニール工程において使用される熱処理炉の構成を示す概略図である。
図２を参照して、実施の形態１におけるＭＯＳＦＥＴの製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、第１導電型の基板が準備される。具体的には、図３を参照して、たとえば六方晶ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ＋ＳｉＣ基板１１が準備される。
次に、図２を参照して、工程（Ｓ２０）としてｎ型層形成工程が実施される。この工程（Ｓ２０）では、ｎ＋ＳｉＣ基板１１上に第１導電型の半導体層が形成される。具体的には、図３を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１１上にｎ−ＳｉＣ層１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえば窒素を導入する。これにより、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ−ＳｉＣ層１２を形成することができる。以上の工程により、少なくとも一方の主面が炭化珪素からなるウェハ３を準備する工程が完了する。
次に、図２を参照して、工程（Ｓ３０）としてｐ型ウェル形成工程が実施される。この工程（Ｓ３０）では、図４を参照して、ウェハ３のｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように、第２導電型の第２導電型領域が形成される。具体的には、まず、第２の主面１２Ｂ上に、たとえばＣＶＤによりＳｉＯ２からなる酸化膜９１が形成される。そして、酸化膜９１の上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐ型ウェル１３の形状に応じた領域に開口を有するレジスト膜９２が形成される。
そして、図５を参照して、当該レジスト膜９２をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜９１が部分的に除去されることにより、ｎ−ＳｉＣ層１２上に開口パターンを有する酸化膜９１からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、図６に示すように、このマスク層をマスクとして用いてｎ−ＳｉＣ層１２にイオン注入を行なうことにより、ｎ−ＳｉＣ層１２にｐ型ウェル１３が形成される。
次に、図２を参照して、工程（Ｓ４０）としてｎ＋領域形成工程が実施される。この工程（Ｓ４０）では、ｐ型ウェル１３内の第２の主面１２Ｂを含む領域に、ｎ−ＳｉＣ層１２よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域が形成される。具体的には、図６を参照して、まず、工程（Ｓ３０）においてマスクとして使用された上記酸化膜９１が除去される。そして、図７を参照して、第２の主面１２Ｂ上にたとえばＣＶＤによりＳｉＯ２からなる酸化膜９１が形成される。さらに、酸化膜９１の上にレジストが塗布された後、露光および現像が行なわれ、所望の高濃度第１導電型領域としてのｎ＋ソース領域１４の形状に応じた領域に開口を有するレジスト膜９２が形成される。
そして、図７を参照して、当該レジスト膜９２をマスクとして用いて、たとえばＲＩＥにより酸化膜９１が部分的に除去されることにより、ｎ−ＳｉＣ層１２上に開口パターンを有する酸化膜９１からなるマスク層が形成される。その後、上記レジスト膜９２を除去した上で、図８に示すように、このマスク層をマスクとして用いて、リン（Ｐ）などのｎ型不純物がｎ−ＳｉＣ層１２にイオン注入により導入される。これにより、高濃度第１導電型領域としてのｎ＋ソース領域１４が形成される。以上の工程により、ウェハ３にイオン注入を実施する工程が完了する。上記イオン注入を実施する工程では、ウェハ３が３００℃以上に加熱された状態で、当該イオン注入が実施される。
次に、図２を参照して、工程（Ｓ５０）としてキャップ層が形成されるアニールキャップ形成工程が実施される。この工程（Ｓ５０）では、イオン注入を実施する工程が完了したウェハ３の一方の主面である第２の主面１２Ｂ上に、当該第２の主面１２Ｂを覆うキャップ層が形成される。具体的には、図８を参照して、まず、工程（Ｓ４０）においてマスクとして使用された上記酸化膜９１が除去される。そして、図９を参照して、第２の主面１２Ｂ上に第２の主面１２Ｂを覆うキャップ層９３が形成される。
ここで、キャップ層９３は、たとえば第２の主面１２Ｂ上にレジストが塗布された後、当該レジストがアルゴン（Ａｒ）雰囲気中で加熱されて炭化されることにより形成された、炭素を主成分とし、残部不純物からなっているカーボンアニールキャップであってもよいし、第２の主面１２Ｂ上にスパッタリングにより形成された珪素を主成分とし、残部不純物からなっているシリコンアニールキャップであってもよい。
次に、図２を参照して、工程（Ｓ６０）として活性化アニールが行なわれる活性化アニール工程が実施される。この工程（Ｓ６０）では、ウェハ３を加熱することにより、上記イオン注入によりウェハ３に導入された不純物を活性化させる熱処理である活性化アニールが実施される。
ここで、この活性化アニールを実施するための熱処理炉について説明する。図１０を参照して、工程（Ｓ６０）において用いられる熱処理炉５は、加熱室５１と、高周波コイル５２とを備えている。加熱室５１には雰囲気ガスを加熱室５１内に導入するための開口部であるガス導入口５１Ａと、加熱室５１内の雰囲気ガスを排出するための開口部であるガス排出口５１Ｂとが形成されている。加熱室５１には内壁に沿って断熱材からなる断熱部材５３が配置されており、断熱部材５３上には発熱体５４が配置されている。つまり、加熱室５１の内壁と発熱体５４との間には、断熱部材５３が配置されている。さらに、高周波コイル５２は、加熱室５１の外壁および発熱体５４を取り囲むように配置されている。
次に、熱処理炉５を用いた工程（Ｓ６０）の実施の手順について説明する。まず、工程（Ｓ５０）においてｎ−ＳｉＣ層１２の一方の主面である第２の主面１２Ｂ上にキャップ層９３が形成されたウェハ３が、加熱室５１内の発熱体５４上に載置される。一方、加熱室５１には、ガス導入口５１Ａから雰囲気ガスとしてのアルゴン（Ａｒ）が導入されるとともに、当該雰囲気ガスがガス排出口５１Ｂから排出される。これにより、加熱室５１内の雰囲気が不活性雰囲気に調整される。また、発熱体５４上のウェハ３よりもガス導入口５１Ａに近い位置（ガス導入口５１Ａからガス排出口５１Ｂに向かう流れの上流側）には、犠牲昇華体としての炭化珪素からなるＳｉＣ片６１が載置される。ＳｉＣ片６１は、たとえばＳｉＣ焼結体とすることができるが、炭素（Ｃ）からなるベース部材上にＣＶＤにより当該ベース部材の表面を覆う炭化珪素層が形成されたものであってもよい。
次に、高周波コイル５２に高周波電圧が印加されることにより、発熱体５４が誘導加熱される。そして、加熱された発熱体により、ウェハ３およびＳｉＣ片６１が加熱される。ウェハ３の加熱温度は、たとえば１６００℃以上の温度である１７００℃とすることができる。このとき、発熱体５４上のＳｉＣ片６１は、加熱されることにより昇華する。これにより、加熱室５１内には、炭化珪素の蒸気が発生する。その結果、ウェハ３は、ウェハ３の一方の主面である第２の主面１２Ｂ上に、第２の主面１２Ｂを覆うキャップ層９３が形成された状態で、ウェハ３とは別の発生源であるＳｉＣ片６１から発生した炭化珪素の蒸気を含む雰囲気中において加熱されることとなる。そのため、ウェハ３の表面荒れが十分抑制されつつ、上記イオン注入によりウェハ３に導入された不純物が活性化される。以上の工程により、ウェハ３を熱処理する工程が完了する。
次に、図２を参照して、工程（Ｓ７０）〜（Ｓ１２０）として、ゲート絶縁膜形成工程、オーミックコンタクト電極形成工程、ドレイン電極形成工程、ゲート電極形成工程、層間絶縁膜形成工程およびソース電極形成工程が順次実施される。
工程（Ｓ７０）として実施されるゲート絶縁膜形成工程では、図９を参照して、まず、工程（Ｓ６０）が実施されたウェハ３が、たとえば酸素雰囲気中で９５０℃に加熱され、工程（Ｓ５０）において形成されたキャップ層９３が図１１に示すように除去される。そして、これにより露出した第２の主面１２Ｂが熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなるゲート絶縁膜としてのゲート酸化膜１５（図１参照）が、第２の主面１２Ｂに接触し、一方のｎ＋ソース領域１４の上部表面から他方のｎ＋ソース領域１４の上部表面にまで延在するように、ｎ−ＳｉＣ層１２の第２の主面１２Ｂ上に形成される。
工程（Ｓ８０）として実施されるオーミックコンタクト電極形成工程では、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化される。これにより、図１に示すように、ＮｉＳｉ（ニッケルシリサイド）からなり、ｎ＋ソース領域１４とオーミックコンタクトする一対のソースコンタクト電極１６が、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きに延在するとともに、第２の主面１２Ｂに接触するように形成される。
工程（Ｓ９０）として実施されるドレイン電極形成工程では、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化される。これにより、図１に示すように、ｎ＋ＳｉＣ基板１１とオーミックコンタクト可能なＮｉＳｉからなるドレイン電極２０が、ｎ＋ＳｉＣ基板１１においてｎ−ＳｉＣ層１２が形成される側とは反対側の主面に接触するように形成される。
工程（Ｓ１００）として実施されるゲート電極形成工程では、たとえばＣＶＤ法により、導電体であるポリシリコンからなるゲート電極１７（図１参照）が、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するとともに、ゲート酸化膜１５に接触するように形成される。
工程（Ｓ１１０）として実施される層間絶縁膜形成工程では、たとえばＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜１８（図１参照）が、第２の主面１２Ｂ上においてゲート電極１７を取り囲むとともに、一方のｐ型ウェル１３上から他方のｐ型ウェル１３上にまで延在するように形成される。
工程（Ｓ１２０）として実施されるソース電極形成工程では、たとえば蒸着法により、導電体であるＡｌからなるソース電極１９（図１参照）が、第２の主面１２Ｂ上において、層間絶縁膜１８を取り囲むとともに、ｎ＋ソース領域１４およびソースコンタクト電極１６の上部表面上にまで延在するように形成される。以上の工程（Ｓ１０）〜（Ｓ１２０）により、実施の形態１における半導体装置としてのＭＯＳＦＥＴ１製造方法は完了し、実施の形態１のＭＯＳＦＥＴ１（図１参照）が完成する。
実施の形態１のＭＯＳＦＥＴの製造方法においては、工程（Ｓ６０）として実施される活性化アニール工程において、ウェハ３が、ウェハ３の一方の主面である第２の主面１２Ｂ上に、第２の主面１２Ｂを覆うキャップ層９３が形成された状態で、ウェハ３とは別の発生源であるＳｉＣ片６１から発生した炭化珪素の蒸気を含む雰囲気中において加熱される。そのため、ウェハ３の第２の主面１２Ｂにおける表面荒れが十分抑制されつつ、ウェハ３に導入された不純物が活性化される。その結果、図１を参照して、チャネル領域１３Ａとゲート酸化膜１５との界面であるチャネル領域表面１３Ｂの表面荒れが抑制され、高い平坦性を確保することができるため、表面荒れに起因した半導体装置の特性の低下、すなわちチャネル領域１３Ａにおけるキャリアの移動度の低下が抑制されて、オン抵抗の低減が可能なＭＯＳＦＥＴ１を製造することができる。
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２における半導体装置の製造方法について説明する。図１２は、実施の形態２における活性化アニール工程において使用される熱処理炉の構成を示す概略図である。実施の形態２における半導体装置としてのＭＯＳＦＥＴの製造方法は、基本的には実施の形態１の場合と同様に実施される。しかし、図２および図１２を参照して、工程（Ｓ６０）として実施される活性化アニール工程にて使用される熱処理炉の構成において、実施の形態２は実施の形態１とは異なっている。その結果、活性化アニール工程において、実施の形態２と実施の形態１とは相違点を有している。すなわち、図１２を参照して、実施の形態２の工程（Ｓ６０）において用いられる熱処理炉５の発熱体５４は、表面にＳｉＣからなる犠牲昇華層５４Ａを有している。そして、ウェハ３は、発熱体５４の犠牲昇華層５４Ａ上に載置されている。すなわち、実施の形態２における工程（Ｓ６０）では、図９および図１２を参照して、ウェハ３は、一方の主面である第２の主面１２Ｂとは反対側の主面が犠牲昇華体としての犠牲昇華層５４Ａに接触するように、犠牲昇華層５４Ａ上に載置された状態で加熱される。
これにより、発熱体５４を構成する犠牲昇華層５４Ａは、ウェハ３よりも高温に加熱され、ウェハ３を構成するＳｉＣに対して犠牲昇華層５４Ａを構成するＳｉＣが優先的に昇華する。その結果、ウェハ３の第２の主面１２Ｂが犠牲昇華層５４Ａから発生したＳｉＣの蒸気を多く含む雰囲気に接触しつつ、ウェハ３が加熱されるため、ウェハ３からのＳｉＣの昇華が効果的に抑制され、第２の主面１２Ｂの表面荒れが一層抑制される。
なお、上述のように、表面にＳｉＣからなる犠牲昇華層５４Ａを有する発熱体５４は、たとえば炭素（Ｃ）からなる発熱体の基材上にＣＶＤによりＳｉＣからなる犠牲昇華層５４Ａを形成することにより作製することができる。
（実施の形態３）
次に、本発明のさらに他の実施の形態である実施の形態３における半導体装置の製造方法について説明する。図１３は、実施の形態３における活性化アニール工程において使用される熱処理炉の構成を示す概略図である。実施の形態３における半導体装置としてのＭＯＳＦＥＴの製造方法は、基本的には実施の形態１の場合と同様に実施される。しかし、図２を参照して、工程（Ｓ６０）として実施される活性化アニール工程において、実施の形態３は実施の形態１とは異なっている。
すなわち、実施の形態３の工程（Ｓ６０）においては、図１３を参照して、まず、工程（Ｓ５０）においてキャップ層９３が形成されたウェハ３が、加熱室５１内の発熱体５４上に載置される。さらに、発熱体５４上には、ウェハ３を覆うように、蓋状の形状を有する蓋部材６５が載置される。蓋部材６５は、平板状の形状を有し、ＳｉＣからなる犠牲昇華体としてのＳｉＣ板６２と、ＳｉＣ板６２に接続され、ＳｉＣ板６２の主面に対して交差する方向に延びる脚部６３とを含んでいる。脚部６３の長さは、ウェハ３の厚みよりも大きくなっている。そして、脚部６３により発熱体５４に対して支持されることにより、蓋部材６５は、ウェハ３に接触することなくウェハ３を覆うように配置される。このとき、ＳｉＣ板６２は、その主面がウェハ３の第２の主面１２Ｂに対向するように、第２の主面１２Ｂに沿って配置される。また、脚部６３の素材は特に限定されないが、ＳｉＣ板６２と同様にＳｉＣからなっていてもよく、ＳｉＣ板６２と一体に形成されていてもよい。
つまり、図１３を参照して、実施の形態３の工程（Ｓ６０）においては、ウェハ３は、一方の主面である第２の主面１２Ｂに沿って犠牲昇華体としてのＳｉＣ板６２が配置された状態で、かつＳｉＣ板６２がウェハ３との間に間隔をおいてウェハ３を覆うように配置された状態で、加熱される。
これにより、一方の主面である第２の主面１２Ｂが犠牲昇華体としてのＳｉＣ板６２から発生したＳｉＣの蒸気を多く含む雰囲気に接触しつつ、ウェハ３が加熱される。その結果、ウェハからのＳｉＣの昇華が効果的に抑制され、第２の主面１２Ｂの表面荒れが一層抑制される。
以下、本発明の実施例１について説明する。本発明の上記実施の形態３と同様のアニールキャップ形成工程および活性化アニール工程と同様の工程を実際に実施し、ウェハの表面荒れの発生状況を調査する実験を行なった。実験の手順は以下のとおりである。
まず、ＳｉＣからなるＳｉＣウェハを準備し、当該ＳｉＣウェハにアルミニウム（Ａｌ）イオンをイオン注入した。次に、ウェハの表面に厚さ３μｍのレジストを塗布したうえで、当該ウェハをＡｒ雰囲気中で７５０℃に加熱して１５分間保持し、レジストを炭化させることにより、キャップ層を形成した（アニールキャップ形成工程）。次に、図１３を参照して、このウェハ３を、実施の形態３の場合と同様に、熱処理炉５の加熱室５１内の発熱体５４上に載置し、ＳｉＣの焼結体からなる蓋部材６５により覆った。この状態でガス導入口５１ＡからＡｒガスを導入し、ガス排出口５１Ｂからこれを排出することにより、加熱室５１内をＡｒ雰囲気とした。そして、高周波コイル５２に高周波電圧を印加することにより、発熱体５４を発熱させ、ウェハ３および蓋部材６５を１５００℃〜１８００℃に加熱し、３０分間保持した（活性化アニール工程）。その後、ウェハを酸素雰囲気中で９５０℃に加熱して３０分間保持することにより、キャップ層を除去した。さらに、キャップ層が除去されたウェハの主面の状態を走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ；ＳＥＭ）により調査した（実施例）。
一方、比較のため、上記実施例と同様の工程において、ウェハ３を蓋部材６５により覆う手順を省略し、他の手順を上記実施例と同様に実施することにより、本発明の範囲外の活性化アニール工程を実施した。そして、実施例と同様にキャップ層を除去した後、ウェハの主面の状態を調査した（比較例）。
次に、実験結果について説明する。表１に、上記実験の結果を示す。表１において、温度は活性化アニール工程における加熱温度を示している。また、表１では、ウェハの主面（表面）の状態を調査した結果、その表面がイオン注入直後と同様の表面状態であったものを表面荒れが発生しなかったものと判定して○印で示し、表面に無数のくぼみが存在するなど、その表面がイオン注入直後と明らかに異なる表面状態であったものを表面荒れが発生したものと判定して×印で示した。
Figure 0005141227
表１を参照して、本発明の実施例においては活性化アニール工程における加熱温度が１５００℃〜１８００℃のすべての条件において表面荒れが発生しなかったのに対し、本発明の範囲外である比較例においては加熱温度が１６００℃以上で表面荒れが発生している。このことから、本発明の半導体装置の製造方法によれば、熱処理工程（活性化アニール工程）においてウェハが１６００℃以上の高温に加熱された場合でも、ウェハの表面荒れを十分抑制することが可能であり、表面荒れに起因した特性の低下を抑制できることが確認された。
なお、上記実施の形態においては、本発明の半導体装置の製造方法および半導体装置についてＭＯＳＦＥＴを例に説明したが、本発明の半導体装置の製造方法により製造可能な半導体装置はこれに限られない。本発明の半導体装置の製造方法により製造される半導体装置としては、たとえばＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）、ショットキーバリアダイオード、ｐｎダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）などが挙げられる。
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置の製造方法および半導体装置は、少なくとも一方の主面が炭化珪素からなるウェハを加熱することにより熱処理する工程を含む半導体装置の製造方法および当該方法により製造される半導体装置に、特に有利に適用され得る。
実施の形態１における半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１の活性化アニール工程において使用される熱処理炉の構成を示す概略図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２における活性化アニール工程において使用される熱処理炉の構成を示す概略図である。 実施の形態３における活性化アニール工程において使用される熱処理炉の構成を示す概略図である。
符号の説明
１ ＭＯＳＦＥＴ、３ ウェハ、５ 熱処理炉、１１ ｎ＋ＳｉＣ基板、１２ ｎ−ＳｉＣ層、１２Ａ 第１の主面、１２Ｂ 第２の主面、１３ ｐ型ウェル、１３Ａ チャネル領域、１３Ｂ チャネル領域表面、１４ ｎ＋ソース領域、１５ ゲート酸化膜、１６ ソースコンタクト電極、１７ ゲート電極、１８ 層間絶縁膜、１９ ソース電極、２０ ドレイン電極、５１ 加熱室、５１Ａ ガス導入口、５１Ｂ ガス排出口、５２ 高周波コイル、５３ 断熱部材、５４ 発熱体、５４Ａ 犠牲昇華層、６１ ＳｉＣ片、６２ ＳｉＣ板、６３ 脚部、６５ 蓋部材、９１ 酸化膜、９２ レジスト膜、９３ キャップ層。

Claims (7)

  1. 少なくとも一方の主面が炭化珪素からなるウェハを準備する工程と、
    前記ウェハを加熱することにより、前記ウェハを熱処理する工程とを備え、
    前記ウェハを熱処理する工程では、前記ウェハとは別の発生源から発生した炭化珪素の蒸気を含む雰囲気中において、前記ウェハが加熱され、
    前記ウェハを熱処理する工程では、前記ウェハが、少なくとも表面が炭化珪素からなる犠牲昇華体とともに加熱室内において加熱され、前記犠牲昇華体は、炭化珪素からなっており、
    前記犠牲昇華体は前記ウェハよりも高温に加熱され、
    前記ウェハは、蓋部材により覆われた状態で加熱され、
    前記蓋部材は、前記一方の主面に沿って配置される前記犠牲昇華体と、前記犠牲昇華体に接続され、前記一方の主面に沿う前記犠牲昇華体の主面に対して交差する方向に延びる脚部とを含んでいる、半導体装置の製造方法。
  2. 前記ウェハは、前記一方の主面とは反対側の主面である他方の主面が前記犠牲昇華体に接触するように、前記犠牲昇華体上に載置された状態で加熱される、請求項１に記載の半導体装置の製造方法。
  3. 前記ウェハを熱処理する工程では、前記ウェハが１６００℃以上の温度域に加熱される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記ウェハを熱処理する工程では、前記ウェハの前記一方の主面上に、前記一方の主面を覆うキャップ層が形成された状態で、前記ウェハが加熱される、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記キャップ層は、炭素を主成分とし、残部不純物からなっている、請求項４に記載の半導体装置の製造方法。
  6. 前記キャップ層は、珪素を主成分とし、残部不純物からなっている、請求項４に記載の半導体装置の製造方法。
  7. 前記ウェハを準備する工程よりも後であって、前記ウェハを熱処理する工程よりも前に、前記ウェハにイオン注入を実施する工程をさらに備え、
    前記イオン注入を実施する工程では、前記ウェハが３００℃以上に加熱された状態で、前記イオン注入が実施される、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2009231341A (ja) * 2008-03-19 2009-10-08 Ulvac Japan Ltd アニール装置、ＳｉＣ半導体基板の熱処理方法
JP2010034481A (ja) * 2008-07-31 2010-02-12 Sumitomo Electric Ind Ltd 半導体装置の製造方法および半導体装置
SG183740A1 (en) 2009-02-20 2012-09-27 Semiconductor Energy Lab Semiconductor device and manufacturing method of the same
JP2011035257A (ja) * 2009-08-04 2011-02-17 Showa Denko Kk 炭化珪素半導体装置の製造方法
JP2011060901A (ja) * 2009-09-08 2011-03-24 Sumitomo Electric Ind Ltd 半導体装置および半導体装置の製造方法
US8735234B2 (en) * 2010-02-18 2014-05-27 Varian Semiconductor Equipment Associates, Inc. Self-aligned ion implantation for IBC solar cells
JP5564682B2 (ja) * 2010-04-28 2014-07-30 学校法人関西学院 半導体素子の製造方法
DE102010033943A1 (de) * 2010-08-11 2012-02-16 Osram Opto Semiconductors Gmbh Verfahren und Vorrichtung zum Heizen von Halbleitermaterial
KR101926687B1 (ko) * 2011-10-24 2018-12-07 엘지이노텍 주식회사 에피 웨이퍼 제조 장치, 에피 웨이퍼 제조 방법 및 에피 웨이퍼
DE102012003903A1 (de) * 2012-02-27 2013-08-29 Centrotherm Thermal Solutions Gmbh & Co. Kg Verfahren zur thermischen Behandlung von Siliziumcarbidsubstraten
JP2014007310A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
US9257283B2 (en) * 2012-08-06 2016-02-09 General Electric Company Device having reduced bias temperature instability (BTI)
JP6093154B2 (ja) 2012-11-16 2017-03-08 東洋炭素株式会社 収容容器の製造方法
US10403509B2 (en) * 2014-04-04 2019-09-03 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Basal plane dislocation elimination in 4H—SiC by pulsed rapid thermal annealing
JP6395299B2 (ja) * 2014-09-11 2018-09-26 国立研究開発法人産業技術総合研究所 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法
CN105470119B (zh) * 2015-11-19 2018-09-11 泰科天润半导体科技（北京）有限公司 一种碳化硅器件的正面欧姆接触的加工方法
JP6853621B2 (ja) 2016-03-17 2021-03-31 国立大学法人大阪大学 炭化珪素半導体装置の製造方法
US11189493B2 (en) * 2018-02-19 2021-11-30 Denso Corporation Silicon carbide semiconductor device and method for manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0715770A1 (en) 1993-09-03 1996-06-12 National Semiconductor Corporation Planar isolation method for use in fabrication of microelectronics
US5989340A (en) * 1995-11-14 1999-11-23 Siemens Aktiengesellschaft Process and device for sublimation growing of silicon carbide monocrystals
WO1997039477A1 (en) 1996-04-16 1997-10-23 Rutgers, The State University P-type silicon carbide formation by ion implantation and p-type silicon carbide
US5981900A (en) 1996-06-03 1999-11-09 The United States Of America As Represented By The Secretary Of The Army Method of annealing silicon carbide for activation of ion-implanted dopants
DE19633183A1 (de) * 1996-08-17 1998-02-19 Daimler Benz Ag Halbleiterbauelement mit durch Ionenimplantation eingebrachten Fremdatomen und Verfahren zu dessen Herstellung
JP3550967B2 (ja) * 1997-09-11 2004-08-04 富士電機ホールディングス株式会社 炭化けい素基板の熱処理方法
JP3972450B2 (ja) * 1998-03-20 2007-09-05 株式会社デンソー 炭化珪素半導体装置の製造方法
FR2801723B1 (fr) * 1999-11-25 2003-09-05 Commissariat Energie Atomique Couche de silicium tres sensible a l'oxygene et procede d'obtention de cette couche
JP3741283B2 (ja) * 2003-03-10 2006-02-01 学校法人関西学院 熱処理装置及びそれを用いた熱処理方法
JP4666200B2 (ja) * 2004-06-09 2011-04-06 パナソニック株式会社 ＳｉＣ半導体装置の製造方法
JP2006339396A (ja) * 2005-06-02 2006-12-14 Kwansei Gakuin イオン注入アニール方法、半導体素子の製造方法、及び半導体素子
JP4961805B2 (ja) * 2006-04-03 2012-06-27 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2008166729A (ja) 2006-12-08 2008-07-17 Canon Anelva Corp 基板加熱処理装置及び半導体製造方法

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