JPWO2009104299A1 - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

六方晶ＳｉＣの基板の主表面の、（０００１）面に直交する面とのなす最小角度が１°以下である方向、たとえば（０００１）方向に垂直な［０００１］方向とのなす最小角度が１°以下である方向を向くように準備する。以上のようにして準備した基板の一方の主表面上に、横型の半導体装置を形成する。このことにより、六方晶ＳｉＣの基板の主表面が（０００１）方向に沿った方向を向いた横型の半導体装置に比べ、耐電圧の値を大きく改善することができた。

Description

本発明は半導体装置および半導体装置の製造方法に関し、より特定的には、基板の結晶面の方向を制御することにより、耐電圧およびオン抵抗の値を改善させた、横型の半導体装置および半導体装置の製造方法に関する。

近年、半導体装置が使用される装置の高性能化に伴い、半導体装置に対しては動作の高速化、低損失化がますます要求されるようになっている。そのためには、半導体装置の耐電圧を大きくさせ、オン抵抗を低下させることが重要である。

一般的に、たとえば六方晶の炭化ケイ素（ＳｉＣ）の基板を用いて形成させたＭＯＳダイオードなどの縦型の半導体装置の場合は、たとえば多結晶タイプの４Ｈ−ＳｉＣの基板を（０００１）面に沿った方向となるよう形成させた場合には、駆動時には基板に垂直な方向である［０００１］方向に沿った方向に電界が発生する。しかし、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの横型の半導体装置については、たとえばＳｉＣの基板を４Ｈ−ＳｉＣ（０００１）面に沿った方向となるよう形成させた場合、以下のような特性を認めることができる。すなわち、たとえば以下に示す（非特許文献１）の横型半導体装置のように、［０００１］方向に交差する方向（すなわち（０００１）面に沿った方向）に電界が生じる。
Ｍａｓａｔｏ Ｎｏｂｏｒｉｏ 他３名、「Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ」、２００６年、Ｖｏｌｓ．５２７−５２９、ｐ．１３０５−１３０８

一般的には、（０００１）面に沿った方向の絶縁破壊電界は、（０００１）面に交差する方向の絶縁破壊電界に比べて小さくなることが知られており、具体的には、（０００１）面の方向に交差する方向の絶縁破壊電界の約３／４となる。したがって（０００１）面に沿った方向に形成される電極間の耐電圧は、（０００１）面に交差する方向となるよう準備した場合の、（０００１）面に交差する方向に形成される電極間の耐電圧のおよそ０．６倍と小さくなる。すなわち、発生する電界の大きさは、基板の結晶面に対して異方性を持つということが知られている。

以上より、たとえば非特許文献１のように、横型半導体装置を４Ｈ−ＳｉＣ基板の主表面が（０００１）面に沿った方向となるよう準備した場合には、縦型の半導体装置に比べて横型の半導体装置は絶縁破壊電界や耐電圧の値が小さくなるということである。

また、電子移動度についても同様のことが言える。４Ｈ−ＳｉＣ基板の主表面を（０００１）面に沿った方向となるよう準備した縦型の半導体装置の抵抗を形成する主成分であるドリフト層においては、４Ｈ−ＳｉＣ基板の（０００１）面に垂直な方向に電流が流れる。しかし、たとえば４Ｈ−ＳｉＣ基板の主表面を（０００１）面に沿った方向となるよう形成した横型の半導体装置の場合は、（０００１）面に沿った方向に電流が流れる。（０００１）面に沿った方向の絶縁破壊電界は、（０００１）面に交差する方向の絶縁破壊電界に比べて小さくなるのと同様に、（０００１）面に沿った方向の電子移動度は、（０００１）面に交差する方向の電子移動度の約０．８倍であることが知られている。したがって、たとえば４Ｈ−ＳｉＣ基板の主表面が（０００１）面に沿った方向となるよう準備した場合には、たとえば４Ｈ−ＳｉＣ基板の主表面が（０００１）面に交差する方向となるよう準備した場合に比べて、電子移動度の値が小さいために電流の値が小さくなるという問題がある。以上により、たとえば４Ｈ−ＳｉＣ基板の主表面が（０００１）面に沿った方向となるよう準備した場合、基板を形成する材料（この場合はＳｉＣ）が持つ理論値よりも、半導体装置の電流の値が小さくなるなどの問題が起こりうる。その結果としてオン抵抗が大きくなる。

そこで、本発明は上述した問題を解決するために鑑みなされたものであり、その目的は、基板の結晶面の方向を制御して、耐電圧およびオン抵抗の値を改善させた横型の半導体装置およびその半導体装置の製造方法を提供することである。

本発明における半導体装置は、主表面の、（０００１）面に直交する面とのなす最小角度が１°以下である、六方晶炭化ケイ素からなる基板と、基板の一方の主表面上に配置された半導体層と、半導体層の一方の表面層に形成されたソース領域と、半導体層の表面層において、ソース領域と距離を隔てて形成されたドレイン領域とを備える、半導体装置である。このように、基板を準備する結晶面を規定することにより、耐電圧およびオン抵抗の値を改善させた横型の半導体装置を提供することができる。

本発明における半導体装置は、基板の主表面が（０００１）面に交差する方向、すなわち（０００１）面となす角が直角に近い結晶面である。たとえば基板の主表面の、（１１−２０）面と等価な面とのなす最小角度が１°以下であることが考えられる。または、基板の主表面の、（１−１００）面と等価な面とのなす最小角度が１°以下であることが考えられる。

本発明における半導体装置は、半導体層の一方の主表面上の、ソース領域とドレイン領域との間に存在する表面層に、ゲート領域をさらに備える構造である。
または、本発明における半導体装置は、半導体層の一方の主表面上の、ソース領域とドレイン領域との間に存在する表面層に、ゲート絶縁膜をさらに備え、ゲート絶縁膜の一方の主表面上に、ゲート電極をさらに備える構造である。あるいは、本発明における半導体装置は、半導体層の一方の主表面上の、ソース領域とドレイン領域との間に存在する表面層の上部に、半導体層とショットキー接触するゲート電極をさらに備える構造である。

本発明における半導体装置の製造方法は、主表面の、（０００１）面に直交する面とのなす最小角度が１°以下である、六方晶炭化ケイ素からなる基板を準備する工程と、基板の一方の主表面上に配置された半導体層を形成する工程と、半導体層の一方の表面層に形成されたソース領域と、半導体層の表面層において、ソース領域と距離を隔てて形成されたドレイン領域とを形成する工程とを備える。以上のように、基板を準備する結晶面を規定する工程を踏むことにより、耐電圧およびオン抵抗の値を改善させた横型の半導体装置を提供することができる。

上述した製造方法により形成した半導体装置においても、たとえば基板の主表面の、（１１−２０）面と等価な面とのなす最小角度が１°以下であることが考えられる。または、基板の主表面の、（１−１００）面と等価な面とのなす最小角度が１°以下であることが考えられる。

本発明における半導体装置の製造方法は、半導体層の一方の主表面上の、ソース領域とドレイン領域との間に存在する表面層に、ゲート領域を形成する工程をさらに備える。または、本発明における半導体装置の製造方法は、半導体層の一方の主表面上の、ソース領域とドレイン領域との間に存在する表面層に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜の一方の主表面上に、ゲート電極を形成する工程とをさらに備える。あるいは、本発明における半導体装置の製造方法は、半導体層の一方の主表面上の、ソース領域とドレイン領域との間に存在する表面層の上部に、半導体層とショットキー接触するゲート電極を形成する工程をさらに備える。

本発明における半導体装置は、主表面の、（０００１）面に直交する面とのなす最小角度が１°以下である、ＳｉＣの基板を用いることにより、耐電圧およびオン抵抗を改善させた横型の半導体装置を提供することができる。

本発明の実施の形態１における半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態１において、図１のフローチャートの工程（Ｓ１０）および工程（Ｓ２０）を行なった後の状態を示す概略図である。 本発明の実施の形態１において、図１のフローチャートの工程（Ｓ３０）を行なった後の状態を示す概略図である。 本発明の実施の形態１において、図１のフローチャートの工程（Ｓ４０）を行なった後の状態を示す概略図である。 本発明の実施の形態１において、図１のフローチャートの工程（Ｓ６０）を行なった後の状態を示す概略図である。 本発明の実施の形態１において、図１のフローチャートの工程（Ｓ７０）を行なった後の状態を示す概略図である。 本発明の実施の形態２における半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態２において、図７のフローチャートの工程（Ｓ８０）を行なった後の状態を示す概略図である。 本発明の実施の形態３における半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態３において、図９のフローチャートの工程（Ｓ６０）を行なった後の状態を示す概略図である。 本発明の実施の形態３において、図９のフローチャートの工程（Ｓ８０）を行なった後の状態を示す概略図である。 本発明の実施の形態４において、図１のフローチャートの工程（Ｓ１０）および工程（Ｓ２０）を行なった後の状態を示す概略図である。 本発明の実施の形態４において、図１のフローチャートの工程（Ｓ３０）を行なった後の状態を示す概略図である。 本発明の実施の形態４において、図１のフローチャートの工程（Ｓ４０）を行なった後の状態を示す概略図である。 本発明の実施の形態４において、図１のフローチャートの工程（Ｓ６０）を行なった後の状態を示す概略図である。 本発明の実施の形態１において、図１のフローチャートの工程（Ｓ７０）を行なった後の状態を示す概略図である。

以下、図面を参照しながら本発明の実施の形態を説明する。なお、各実施の形態において、同一の機能を果たす部位には同一の参照符号が付されており、その説明は、特に必要がなければ、繰り返さない。

（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の製造方法を示すフローチャートである。図２は、本発明の実施の形態１において、図１のフローチャートの工程（Ｓ１０）および工程（Ｓ２０）を行なった後の状態を示す概略図である。図３は、本発明の実施の形態１において、図１のフローチャートの工程（Ｓ３０）を行なった後の状態を示す概略図である。図４は、本発明の実施の形態１において、図１のフローチャートの工程（Ｓ４０）を行なった後の状態を示す概略図である。図５は、本発明の実施の形態１において、図１のフローチャートの工程（Ｓ６０）を行なった後の状態を示す概略図である。図６は、本発明の実施の形態１において、図１のフローチャートの工程（Ｓ７０）を行なった後の状態を示す概略図である。

本発明の実施の形態１は、半導体装置のうち、図６に示す横型のＪＦＥＴ１０の製造方法を示したものである。横型のＪＦＥＴ１０は、図６に示すように、たとえば六方晶を形成するＳｉＣからなり、導電型がｎ型であるｎ型基板１１と、ｎ型基板１１の一方の主表面上に形成されたｐ型半導体層１２と、ｐ型半導体層１２の上に形成されたｎ型半導体層１３と、電子が供給されるソース領域１５と、電子が取り出されるドレイン領域１７と、ソース領域１５とドレイン領域１７との間に配置され、ソース領域１５とドレイン領域１７との間を電気的に接続および遮断するゲート領域１６とを有する半導体装置である。なお、ＳｉＣとしては、４Ｈ−ＳｉＣと呼ばれる多結晶タイプのものが好ましい。

本発明の実施の形態１におけるＪＦＥＴ１０を構成する、ＳｉＣからなり、導電型がｎ型であるｎ型基板１１は、その主表面の、（０００１）面に直交する面とのなす最小角度が１°以下である方向、たとえば（０００１）面の方向に垂直な［０００１］方向とのなす最小角度が１°以下である方向を向くように準備する。この［０００１］方向に沿った方向に主表面を持つ結晶面として、たとえば（１１−２０）面と等価な面や（１−１００）面と等価な面を挙げることができる。そこで、たとえば（１１−２０）面と等価な面とのなす最小角度が１°以下となるように、ｎ型基板１１を準備することが好ましい。または、（１−１００）面と等価な面とのなす最小角度が１°以下となるように、ｎ型基板１１を準備することが好ましい。

そして、ｎ型基板１１の一方の主表面上に、エピタキシャル成長により、ｐ型半導体層１２を形成させ、さらにｐ型半導体層１２の上に、同じくエピタキシャル成長により、ｎ型半導体層１３を形成させる。なお、エピタキシャル成長を行なうのは、半導体装置の浮遊容量を最小にするためである。さらに、ｎ型半導体層１３の一方の主表面から一定の深さ以内の領域、すなわち表面層に、図６に示すように、ソース領域１５と、ドレイン領域１７とを、距離を隔てて形成させる。さらに、ソース領域１５とドレイン領域１７との間に存在する表面層に、ゲート領域１６を形成させる。ソース領域１５およびドレイン領域１７は、ｎ型半導体層１３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含む領域である。また、ゲート領域１６は、ｐ型半導体層１２よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含む領域である。なお、ＪＦＥＴ１０については、半導体の導電型（ｐ型とｎ型）に関して、上述した配置と逆の配置としてもよい。すなわち、たとえばｐ型ＳｉＣからなり、導電型がｐ型であるｐ型基板の一方の主表面上に、ｎ型半導体層、ｐ型半導体層を順次形成させた構成としてもよい。

さらに、ソース領域１５、ゲート領域１６、ドレイン領域１７のそれぞれの上部表面に接触するように、オーミック電極１９が形成されている。オーミック電極１９は、ソース領域１５、ゲート領域１６、ドレイン領域１７とオーミック接触可能な材料、たとえばニッケルシリサイド（ＮｉＳｉ）から形成される。

そして、隣接するオーミック電極１９同士の間には、酸化膜１８が形成されている。より具体的には、絶縁層としての酸化膜１８が、ｎ型半導体層１３の上部表面において、オーミック電極１９が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うオーミック電極１９同士の間が絶縁されている。

以下、図１〜図６を参照しながら、本発明の実施の形態１における半導体装置の製造方法を説明する。本発明の実施の形態１における半導体装置であるＪＦＥＴ１０の製造方法においては、まず、図１に示すように、基板準備工程（Ｓ１０）を行なう。具体的には、先述のように、結晶が六方晶であるＳｉＣからなり、導電型がｎ型であるｎ型基板１１（図２〜図６参照）を、その主表面が（０００１）面に直交する面とのなす最小角度が１°以下である方向、たとえば（０００１）面の方向に垂直な［０００１］方向とのなす最小角度が１°以下である方向を向くように準備する。この［０００１］方向に沿った方向に主表面を持つ結晶面として、たとえば（１１−２０）面と等価な面や（１−１００）面と等価な面を挙げることができる。そこで、たとえば（１１−２０）面と等価な面とのなす最小角度が１°以下となるように、ｎ型基板１１を準備することが好ましい。または、（１−１００）面と等価な面とのなす最小角度が１°以下となるように、ｎ型基板１１を準備することが好ましい。

次に、図１に示すように、エピタキシャル成長工程（Ｓ２０）を実施する。具体的には、図２に示すように、先の工程（Ｓ１０）にて準備されたｎ型基板１１の一方の主表面上に、たとえば気相エピタキシャル成長によりＳｉＣからなるｐ型半導体層１２、ｎ型半導体層１３を順次積層形成させる工程である。なお、電流が流れるｎ型半導体層１３における電流の経路を制御するため（電流の経路の幅が極度に広がることを抑制するため）、ｐ型半導体層１２を配置する。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ_４）ガスおよびプロパン（Ｃ_３Ｈ_８）ガスを用い、キャリアガスとして水素（Ｈ_２）ガスを採用することができる。また、ｐ型半導体層１２を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ_２Ｈ_６）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型半導体層１３を形成するためのｎ型不純物源としては、たとえば窒素（Ｎ_２）ガスを採用することができる。

次に、図１に示すように、第１イオン注入工程（Ｓ３０）を行なう。具体的には、高濃度のｎ型不純物を含む領域であるソース領域およびドレイン領域が形成される工程である。図３を参照して、まず、ｎ型半導体層１３の上部表面１３Ａ上にレジストが塗布された後、露光および現像が行なわれ、所望のソース領域１５およびドレイン領域１７の形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、たとえばリン（Ｐ）などのｎ型不純物がイオン注入によりｎ型半導体層１３に導入される。なお、Ｐの代わりに、窒素（Ｎ）をイオン注入してもよい。また、イオン注入の代わりに、ｎ型エピタキシャル層を埋め込み成長させることにより、第１イオン注入工程（Ｓ３０）を行なうこともできる。これにより、ソース領域１５およびドレイン領域１７が形成される。

次に、第２イオン注入工程（Ｓ４０）が実施される。この工程（Ｓ４０）では、高濃度のｐ型不純物を含む領域であるゲート領域が形成される。具体的には、図４を参照して、まず、工程（Ｓ３０）と同様の手順で所望のゲート領域１６の形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、たとえばアルミニウム（Ａｌ）などのｐ型不純物がイオン注入によりｎ型半導体層１３に導入される。なお、Ａｌの代わりに、ホウ素（Ｂ）をイオン注入してもよい。また、イオン注入の代わりに、ｐ型エピタキシャル層を埋め込み成長させることにより、第２イオン注入工程（Ｓ４０）を行なうこともできる。これにより、ゲート領域１６が形成される。なお、上述した第１イオン注入工程（Ｓ３０）および第２イオン注入工程（Ｓ４０）については、工程を行なう順序は問わない、すなわち順序を逆に工程を行なってもよい。

次に、活性化アニール工程（Ｓ５０）が実施される。この工程（Ｓ５０）では、工程（Ｓ４０）において形成されたレジスト膜が除去された後、工程（Ｓ３０）および（Ｓ４０）においてイオン注入が実施されたｎ型半導体層１３が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴン（Ａｒ）ガス雰囲気中において熱処理を実施することにより行なうことができる。なお、Ａｒガス雰囲気の代わりに、たとえばネオン（Ｎｅ）などの不活性ガス雰囲気中にて熱処理を行なうことにより、活性化アニールを行なってもよい。また、真空中にて熱処理を行なうことにより、活性化アニールを行なうこともできる。

次に、酸化膜形成工程（Ｓ６０）が実施される。この工程（Ｓ６０）では、図５を参照して、工程（Ｓ１０）〜（Ｓ５０）までが実施されて所望のイオン注入層を含むｎ型半導体層１３および、ｐ型半導体層１２とｎ型基板１１が熱酸化される。これにより、二酸化珪素（ＳｉＯ_２）からなる酸化膜１８が、フィールド酸化膜として、ｎ型半導体層１３の上部表面１３Ａを覆うように形成される。

次に、オーミック電極形成工程（Ｓ７０）が実施される。この工程（Ｓ７０）では、図６を参照して、ソース領域１５、ゲート領域１６およびドレイン領域１７のそれぞれの上部表面に接触するように、たとえばＮｉＳｉからなるオーミック電極１９が形成される。具体的には、まず、工程（Ｓ３０）と同様の手順で所望のオーミック電極１９の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、ソース領域１５、ゲート領域１６、ドレイン領域１７上の酸化膜１８（フィールド酸化膜）が除去される。

その後、たとえばＮｉが蒸着されることにより、酸化膜１８から露出したソース領域１５、ゲート領域１６およびドレイン領域１７上、およびレジスト膜上にＮｉ層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のＮｉ層が除去（リフトオフ）されて、酸化膜１８から露出したソース領域１５、ゲート領域１６およびドレイン領域１７上にＮｉ層が残存する。そして、たとえばアルゴン（Ａｒ）雰囲気中にて９５０℃程度で約２分間加熱する熱処理が実施されることにより、Ｎｉ層がシリサイド化する。これにより、図６に示すように、ソース領域１５、ゲート領域１６およびドレイン領域１７にオーミック接触可能なＮｉＳｉからなるオーミック電極１９が形成される。

オーミック電極を形成する方法としては、上述したリフトオフ法の他に、いったん全面に成膜した後に、フォトリソグラフィー技術により成膜が不必要な場所をエッチング除去する方法を用いることも可能である。具体的には、先述のように、オーミック電極形成工程（Ｓ７０）を行なう際の、ソース領域１５、ゲート領域１６、ドレイン領域１７上の酸化膜１８（フィールド酸化膜）が除去された後、たとえばＮｉが蒸着されることにより、Ｎｉ層が形成される。その後、形成されたＮｉ層の上部表面にレジストが塗布された後、露光および現像が行なわれ、所望のソース領域１５、ゲート領域１６およびドレイン領域１７上以外の領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、たとえばウェットエッチングにより、Ｎｉ層が不必要な領域（ソース領域１５、ゲート領域１６およびドレイン領域１７上以外の領域）のＮｉ層が除去される。以上により、所望のソース領域１５、ゲート領域１６およびドレイン領域１７上にＮｉ層が残存する。以後は上述と同様に、たとえばＡｒ雰囲気中にて９５０℃程度で約２分間加熱する熱処理が実施されることにより、Ｎｉ層がシリサイド化する。これにより、図６に示すように、ソース領域１５、ゲート領域１６およびドレイン領域１７にオーミック接触可能なＮｉＳｉからなるオーミック電極１９が形成される。

本発明の実施の形態１にて、先述のように、ＪＦＥＴ１０については、半導体の導電型（ｐ型とｎ型）に関して、上述した配置と逆の配置としてもよい。仮にｐ型半導体層１２の上部表面にオーミック電極１９を形成する場合、オーミック電極として、チタン（Ｔｉ）とＡｌからなる合金（ＴｉＡｌ）を用いてもよい。具体的には、たとえば上述したリフトオフ法やフォトリソグラフィー技術を用いて、ソース領域１５、ゲート領域１６およびドレイン領域１７にＴｉ層およびＡｌ層が順次形成される。以後は上述と同様に、たとえばＡｒ雰囲気中にて９５０℃程度で約２分間加熱する熱処理が実施されることにより、ソース領域１５、ゲート領域１６およびドレイン領域１７にオーミック接触可能なＴｉＡｌからなるオーミック電極１９が形成される。

以上の工程を踏むことにより形成されたＪＦＥＴ１０は、逆方向にバイアスされたｐ−ｎ接合に形成される空乏層を用いて、電流の流れる領域の断面積を変化させることにより、ソース領域１５とドレイン領域１７との間に流れる電流を制御するものである。したがって、ソース領域１５とドレイン領域１７との間に電流を流す、すなわちｎ型基板１１の主表面に沿った方向に電流を流す、横型構造となっている。このため、本発明の実施の形態１のように、ｎ型基板１１は、その主表面が（０００１）面に直交する面とのなす最小角度が１°以下である方向、たとえば（０００１）面に垂直な［０００１］方向とのなす最小角度が１°以下である方向を向くように準備する。このことにより、たとえば主表面が（０００１）面に沿った方向を向くように準備した場合に比べて、先述のように、絶縁破壊電界や耐電圧、電子移動度の値を大きくすることができ、かつ、オン抵抗の値を小さくすることができる。

（実施の形態２）
図７は、本発明の実施の形態２における半導体装置の製造方法を示すフローチャートである。また、図８は、本発明の実施の形態２において、図７のフローチャートの工程（Ｓ８０）を行なった後の状態を示す概略図である。

本発明の実施の形態２においては、半導体装置のうち、図８に示す横型のＭＯＳＦＥＴ２０の製造方法を示している。横型のＭＯＳＦＥＴ２０は、図８に示すように、ソース領域１５およびドレイン領域１７の、それぞれの上部表面に接触するように、オーミック電極１９が形成されている。そしてゲート領域１６の上部表面には、ｎ型半導体層１３の上部表面１３Ａ（図２〜図５参照）のうち、ソース領域１５とドレイン領域１７の上部表面以外の領域と同様に、酸化膜１８が形成される。このうち特に、ゲート領域１６の上部表面に形成する酸化膜１８は、ゲート酸化膜として用いる。そして、酸化膜１８（ゲート酸化膜）の上部表面に、ゲート電極２１が形成される。以上の点においてのみ、本発明の実施の形態１における横型のＪＦＥＴ１０と異なる。

本発明の実施の形態２における横型のＭＯＳＦＥＴ２０の製造方法は、図７および図８に示すとおり、基板準備工程（Ｓ１０）から活性化アニール工程（Ｓ５０）までは、先の本発明の実施の形態１における横型のＪＦＥＴ１０と同じである。ただし、第２イオン注入工程（Ｓ４０）により形成されるゲート領域１６については、図８に示すように、ｎ型半導体層１３および、ｐ型半導体層１２の一部に係る深さまで形成させる。このことにより、ｐ型半導体層１２と連結しており、ゲート領域１６の反転によるＭＯＳＦＥＴ２０の動作をスムーズに行なうことができる。また、この場合のゲート領域１６に注入するｐ型不純物の濃度は、ｐ型半導体層１２に含まれるｐ型不純物の濃度と同程度で、誤差が１０％以内の範囲となるように調整することが好ましい。

次の酸化膜形成工程（Ｓ６０）において、ｎ型半導体層１３の上部表面１３Ａ（図２〜図５参照）のうち、ゲート領域１６の上部表面に形成する酸化膜１８は、ＭＯＳ構造の電界効果を生じさせるための酸化膜である。したがって、先の本発明の実施の形態１にて、酸化膜形成工程（Ｓ６０）において形成した酸化膜１８（フィールド酸化膜）よりも短時間の熱酸化を行なうことにより、所望の厚みの酸化膜１８（ゲート酸化膜）を形成することができる。ここでゲート領域１６の酸化膜１８であるゲート酸化膜が形成された領域および、次の工程（Ｓ７０）にてオーミック電極が形成される領域以外の領域に形成される酸化膜１８の厚みは、たとえば先の本発明の実施の形態１にて形成した酸化膜１８（フィールド酸化膜）よりも厚みが小さくなっている。なお、上述した酸化膜１８（ゲート酸化膜）を形成させた後に、ｎ型半導体層１３の上部表面１３Ａのうち、たとえばゲート酸化膜が形成された領域および、次の工程（Ｓ７０）にてオーミック電極が形成される領域以外の領域に対してのみ、さらに酸化膜の形成を続けてもよい。このことにより、ゲート酸化膜よりも厚みの大きいフィールド酸化膜を形成することができる。

次に、オーミック電極形成工程（Ｓ７０）が行なわれる。具体的には、図８を参照して、ソース領域１５およびドレイン領域１７の、それぞれの上部表面に接触するように、たとえばＮｉＳｉからなるオーミック電極１９が形成される。仮にｐ型半導体層の上部表面にオーミック電極１９を形成する場合、オーミック電極として、チタン（Ｔｉ）とＡｌからなる合金（ＴｉＡｌ）を用いてもよい。

そして、ゲート電極形成工程（Ｓ８０）が行なわれる。具体的には、図８を参照して、先の酸化膜形成工程（Ｓ６０）にて、ゲート領域１６の上部表面に形成された酸化膜１８（ゲート酸化膜）の上部表面に接触するように、たとえばＡｌ層からなるゲート電極２１が形成される。具体的にはたとえば、まずオーミック電極形成工程（Ｓ７０）が行なわれた後の、酸化膜１８およびオーミック電極１９の上部表面の全面に、たとえばＡｌが蒸着されることにより、Ａｌ層が形成される。その後、形成されたＡｌ層の上部表面にレジストが塗布された後、露光および現像が行なわれ、所望のゲート領域１６の上部表面に形成された酸化膜１８（ゲート酸化膜）の上部表面以外の領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、たとえばウェットエッチングにより、Ａｌ層が不必要な領域（ゲート領域１６の上部表面に形成された酸化膜１８（ゲート酸化膜）の上部表面以外の領域）のＡｌ層が除去される。以上により、所望のゲート領域１６の上部表面に形成された酸化膜１８（ゲート酸化膜）の上部表面にＡｌ層が残存する。以上のようにして、所望の箇所にゲート電極２１としてのＡｌ層が形成される。

なお、ゲート電極２１として、上述したＡｌの代わりに、多結晶シリコンを用いて、上述したＡｌの場合と同様の方法にてゲート電極を形成させることもできる。また、上述した方法の他に、たとえばリフトオフ法を用いて、ゲート電極２１を形成させてもよい。

以上の工程を踏むことにより形成されたＭＯＳＦＥＴ２０は、ゲート電極２１に加える電圧の大きさに応じて、ｎ型半導体層１３の、ソース領域１５とドレイン領域１７との間に存在する表面層（特にゲート領域１６付近）に形成されるチャネル層の状態を変化させることにより、ソース領域１５とドレイン領域１７との間に流れる電流の値を制御するものである。したがって、ソース領域１５とドレイン領域１７との間に電流を流す、すなわちｎ型基板１１の主表面に沿った方向に電流を流す、横型構造となっている。このため、本発明の実施の形態２のように、ｎ型基板１１は、その主表面が（０００１）面に直交する面とのなす最小角度が１°以下である方向、たとえば（０００１）面に垂直な［０００１］方向とのなす最小角度が１°以下である方向を向くように準備する。このことにより、たとえば主表面が（０００１）面に沿った方向を向くように準備した場合に比べて、先述のように、絶縁破壊電界や耐電圧、電子移動度の値を大きくすることができ、かつ、オン抵抗の値を小さくすることができる。

以上の点においてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２の説明において、上述しなかった構成や条件、工程などは、全て本発明の実施の形態１に順ずる。

（実施の形態３）
図９は、本発明の実施の形態３における半導体装置の製造方法を示すフローチャートである。図１０は、本発明の実施の形態３において、図９のフローチャートの工程（Ｓ６０）を行なった後の状態を示す概略図である。図１１は、本発明の実施の形態３において、図９のフローチャートの工程（Ｓ８０）を行なった後の状態を示す概略図である。

本発明の実施の形態３においては、半導体装置のうち、図１１に示す横型のＭＥＳＦＥＴ３０の製造方法を示している。横型のＭＥＳＦＥＴ３０は、図１１に示すように、ソース領域１５およびドレイン領域１７の、それぞれの上部表面に接触するように、オーミック電極１９が形成されている。そして、たとえば図６に示すＪＦＥＴ１０や図８に示すＭＯＳＦＥＴ２０に存在したゲート領域１６は存在しない。そして、ｎ型半導体層１３の上部表面１３Ａのうち、ＪＦＥＴ１０やＭＯＳＦＥＴ２０にゲート領域１６が存在した領域の上部表面には、ｎ型半導体層１３とショットキー接触するゲート電極２２が直接配置されている。以上の点においてのみ、本発明の実施の形態１における横型のＪＦＥＴ１０と異なる。

本発明の実施の形態３における横型のＭＥＳＦＥＴ３０の製造方法は、図７および図８に示すとおり、基板準備工程（Ｓ１０）から第１イオン注入工程（Ｓ３０）までは、先の本発明の実施の形態１における横型のＪＦＥＴ１０と同じである。ただし、上述のとおり、ゲート領域１６の形成を行なわないため、第２イオン注入を行なわずに活性化アニール工程（Ｓ５０）へと進む。活性化アニール工程（Ｓ５０）および酸化膜形成工程（Ｓ６０）においては、先の本発明の実施の形態１における横型のＪＦＥＴ１０と同じである。

次に、オーミック電極形成工程（Ｓ７０）が行なわれる。具体的には、図１１を参照して、ソース領域１５およびドレイン領域１７の、それぞれの上部表面に接触するように、たとえばＮｉＳｉからなるオーミック電極１９が形成される。仮にｐ型半導体層の上部表面にオーミック電極１９を形成する場合、オーミック電極として、チタン（Ｔｉ）とＡｌからなる合金（ＴｉＡｌ）を用いてもよい。

そして、ゲート電極形成工程（Ｓ８０）が行なわれる。具体的には、たとえばソース領域１５とドレイン領域１７との間に存在する、ｎ型半導体層１３の表面（ｎ型半導体層１３の上部表面１３Ａのうち、ＪＦＥＴ１０やＭＯＳＦＥＴ２０にゲート領域１６が存在した領域の上部表面）に、ゲート電極２２が形成される工程である。具体的にはたとえば、まずオーミック電極形成工程（Ｓ７０）が行なわれた後で、酸化膜１８およびオーミック電極１９の上部表面の全面にレジストが塗布された後、露光および現像が行なわれる。このことにより、所望のゲート電極２２を形成したい領域の酸化膜１８（ｎ型半導体層１３の上部表面１３Ａのうち、ＪＦＥＴ１０やＭＯＳＦＥＴ２０にゲート領域１６が存在した領域の上部表面）の形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、たとえばＮｉなどの、ｎ型半導体層１３とショットキー接触させることが可能な金属材料が蒸着されることにより、酸化膜１８から露出した（ゲート電極２２を形成したい）ｎ型半導体層１３の上部表面および酸化膜１８上、およびオーミック電極１９の上部表面のレジスト膜上にＮｉ層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のＮｉ層が除去（リフトオフ）されて、酸化膜１８から露出したｎ型半導体層１３上にＮｉ層が残存する。以上のようにして、所望の箇所にゲート電極２２としてのＮｉ層が形成される。

なお、仮にｐ型半導体層の上部表面にゲート電極２２を形成する場合、ゲート電極２２として、上述したＮｉの代わりに、Ｔｉを用いて、上述したＮｉの場合と同様の方法にてゲート電極２２を形成させることもできる。また、上述した方法の他に、たとえば上述したリフトオフ法とフォトリソグラフィー技術とを適宜組み合わせた任意の方法にて、ゲート電極２２を形成させることができる。

以上の工程を踏むことにより形成されたＭＥＳＦＥＴ３０は、たとえば先述のＪＦＥＴ１０のゲート領域に用いたｐ−ｎ接合の代わりに、金属−半導体のショットキー接触（ゲート電極２２とｎ型半導体層１３）を用いている点において、ＪＦＥＴ１０と異なる。しかし、基本的にはＪＦＥＴ１０と類似の動作を示す。具体的には、ソース領域１５とドレイン領域１７との間に流れる電流を制御するものである。したがって、ソース領域１５とドレイン領域１７との間に電流を流す、すなわちｎ型基板１１の主表面に沿った方向に電流を流す、横型構造となっている。このため、本発明の実施の形態３のように、ｎ型基板１１は、その主表面が（０００１）面に直交する面とのなす最小角度が１°以下である方向、たとえば（０００１）面に垂直な［０００１］方向とのなす最小角度が１°以下である方向を向くように準備する。このことにより、たとえば主表面が（０００１）面に沿った方向を向くように準備した場合に比べて、先述のように、絶縁破壊電界や耐電圧、電子移動度の値を大きくすることができ、かつ、オン抵抗の値を小さくすることができる。

以上の点においてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３の説明において、上述しなかった構成や条件、工程などは、全て本発明の実施の形態１に順ずる。

（実施の形態４）
図１２は、本発明の実施の形態４において、図１のフローチャートの工程（Ｓ１０）および工程（Ｓ２０）を行なった後の状態を示す概略図である。図１３は、本発明の実施の形態４において、図１のフローチャートの工程（Ｓ３０）を行なった後の状態を示す概略図である。図１４は、本発明の実施の形態４において、図１のフローチャートの工程（Ｓ４０）を行なった後の状態を示す概略図である。図１５は、本発明の実施の形態４において、図１のフローチャートの工程（Ｓ６０）を行なった後の状態を示す概略図である。図１６は、本発明の実施の形態１において、図１のフローチャートの工程（Ｓ７０）を行なった後の状態を示す概略図である。

本発明の実施の形態４は、半導体装置のうち、図１６に示す横型のＲＥＳＵＲＦ−ＪＦＥＴ４０の製造方法を示したものである。横型のＲＥＳＵＲＦ−ＪＦＥＴ４０は、図１６に示すように、ｎ型半導体層１３の上に、エピタキシャル成長により、薄い第２のｐ型半導体層１４をさらに形成させている。そして、ソース領域１５、ゲート領域１６およびドレイン領域１７は、第２のｐ型半導体層１４の一方の主表面から、第２のｐ型半導体層１４およびｎ型半導体層１３の両方に係るある一定の深さ以内の領域に形成させている。（図１４〜図１６参照）このような構造とすることにより、ゲート領域１６とドレイン領域１７との間の領域における電界強度分布を均一化し、電界集中を抑制させることが可能となる。また、第２のｐ型半導体層１４の存在により、半導体装置内部における寄生抵抗を低下させることが可能となる。以上の点においてのみ、本発明の実施の形態１における横型のＪＦＥＴ１０と異なる。

本発明の実施の形態４における横型のＲＥＳＵＲＦ−ＪＦＥＴ４０の製造方法は、エピタキシャル成長工程（Ｓ２０）において、ｎ型半導体層１３を形成させた後、ｎ型半導体層１３の上に、エピタキシャル成長により、第２のｐ型半導体層１４を形成させる。また、第１のイオン注入工程（Ｓ３０）および第２のイオン注入工程（Ｓ４０）においては、第２のｐ型半導体層１４の一方の主表面から、第２のｐ型半導体層１４およびｎ型半導体層１３の両方に係るある一定の深さ以内の領域にソース領域１５、ゲート領域１６およびドレイン領域１７が形成されるようにレジスト塗布、露光および現像を行なう。また、酸化膜形成工程（Ｓ６０）においては、二酸化珪素（ＳｉＯ_２）からなる酸化膜１８が、フィールド酸化膜として、第２のｐ型半導体層１４の上部表面１４Ａを覆うように形成される。ＲＥＳＵＲＦ−ＪＦＥＴ４０の製造方法は、先の本発明の実施の形態１におけるＪＦＥＴ１０の製造方法に対して、以上の点においてのみ異なる。

以上の点においてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４の説明において、上述しなかった構成や条件、工程などは、全て本発明の実施の形態１に順ずる。

以下は実施例により本発明を更に具体的に説明するが、本発明はこれらの実施例に限定されるものではない。

以下の各実施例においては、先述した本発明の実施の形態１におけるＪＦＥＴ１０を試作することによる評価を行なっている。したがって、図１から図６を適宜参照しながら説明を行なっている。

以下、実施例１としてのＪＦＥＴ１０の形成方法を説明する。まず、図１に示す基板準備工程（Ｓ１０）を行なう。六方晶をもつ半導体である、基板としてのＳｉＣのウェハを、主表面が（０００１）面に直交する面とのなす最小角度が１°以下である方向、たとえば（０００１）面に垂直な［０００１］方向とのなす最小角度が１°以下である方向を向くように準備する。なお、ＳｉＣとしては、４Ｈ−ＳｉＣと呼ばれる多結晶タイプのものが好ましい。この［０００１］方向とのなす最小角度が１°以下であるような方向に主表面を持つ結晶面として、（１１−２０）面と等価な面の、導電型がｎ型であるＳｉＣのウェハ（図２から図６におけるｎ型基板１１に対応）を準備する。このｎ型基板１１の一方の主表面上に、図１に示すエピタキシャル成長工程（Ｓ２０）として、厚さ１０μｍでｐ型不純物濃度が１×１０^１６ｃｍ^−３のｐ型半導体層１２、および厚さ０．７μｍのｎ型不純物濃度が１×１０^１７ｃｍ^−３のｎ型半導体層１３を順次エピタキシャル成長により形成させる。

続いて、図１に示す第１イオン注入工程（Ｓ３０）として、Ｐのイオン注入を行なうことにより、ｎ型半導体層１３の表面からの深さが０．５μｍで、不純物濃度が５×１０^１８ｃｍ^−３であるソース領域１５およびドレイン領域１７を形成する。また、図１に示す第２イオン注入工程（Ｓ４０）として、Ａｌのイオン注入を行なうことにより、ｎ型半導体層１３の表面からの深さが０．４μｍで、不純物濃度が２×１０^１８ｃｍ^−３であるゲート領域１６を形成する。

次に、図１に示す活性化アニール工程（Ｓ５０）として、ＪＦＥＴ１０を形成中のＳｉＣのウェハを、Ａｒガス雰囲気中にて１７００℃で３０分間加熱を行なう。次に、図１に示す酸化膜形成工程（Ｓ６０）として、ＪＦＥＴ１０を形成中のＳｉＣのウェハを、酸素雰囲気中にて１３００℃で６０分間加熱を行なうことにより、フィールド酸化膜としての酸化膜１８を形成する。続いて、オーミック電極形成工程（Ｓ７０）として、ソース領域１５、ゲート領域１６、ドレイン領域１７上の酸化膜１８（フィールド酸化膜）が除去された後、たとえばＮｉが蒸着されることにより、オーミック電極１９としてのＮｉ層が、ソース領域１５、ゲート領域１６、ドレイン領域１７の上部表面に形成される。以上の手順により本発明の実施例１としてのＪＦＥＴ１０が形成される。

以下、実施例２としてのＪＦＥＴ１０の形成方法を説明する。まず、図１に示す基板準備工程（Ｓ１０）を行なう。六方晶を持つ半導体である、基板としてのＳｉＣのウェハを、主表面が（０００１）面に直交する面とのなす最小角度が１°以下である方向、たとえば（０００１）面に垂直な［０００１］方向とのなす最小角度が１°以下である方向を向くように準備する。この［０００１］方向とのなす最小角度が１°以下であるような方向に主表面を持つ結晶面として、実施例２としてのＪＦＥＴ１０は、（１−１００）面と等価な面の、導電型がｎ型であるＳｉＣのウェハ（図２から図６におけるｎ型基板１１に対応）を準備する。以上の点においてのみ、実施例１としてのＪＦＥＴ１０と異なる。すなわち、実施例２としてのＪＦＥＴ１０の形成方法において、上述しなかった構成や条件、工程などは、全て実施例１としてのＪＦＥＴ１０の形成方法に順ずる。

（比較例）
以下、上述した実施例１および実施例２としての、本発明の実施の形態１に則して形成したＪＦＥＴ１０にたいする比較例としてのＪＦＥＴの形成方法を説明する。まず、図１に示す基板準備工程（Ｓ１０）を行なう。ここで、比較例としてのＪＦＥＴは、六方晶を持つ半導体である、基板としてのＳｉＣのウェハ（図２から図６におけるｎ型基板１１参照）を、主表面が（０００１）面に平行な方向に対する最小角度が８度をなす方向を向くように準備する。以上の点においてのみ、実施例１としてのＪＦＥＴ１０と異なる。すなわち、比較例としてのＪＦＥＴの形成方法において、上述しなかった構成や条件、工程などは、全て実施例１としてのＪＦＥＴ１０の形成方法に順ずる。

以上のように、本発明の実施の形態に則した結晶面となるよう基板を形成させた、実施例１および実施例２としてのＪＦＥＴ１０および、従来から実施されている、主表面が（０００１）面に沿った方向を向いている比較例としてのＪＦＥＴを、他の条件は全て同じにして形成した。そして、それぞれのＪＦＥＴに対して、耐電圧およびオン抵抗を測定した。なお、耐電圧とは、ソース領域の上のオーミック電極と、ドレイン領域の上のオーミック電極との間に加えることができる最大電圧であり、単位はＶ（ボルト）である。また、オン抵抗とは、ゲート領域の上のオーミック電極に加える電圧により、ソース領域とドレイン領域との間に電流を流してＪＦＥＴを駆動させるオン状態時における、ソース領域の上のオーミック電極と、ドレイン領域の上のオーミック電極との間の電気抵抗である。その測定結果を次の表１に示す。

表１の結果より、実施例１、実施例２とも、耐電圧の大きさが比較例に比べて１００Ｖ以上改善している。また、比較例の耐電圧の大きさを１とした場合、実施例１、実施例２とも１．６倍以上の耐電圧の大きさを測定している。さらに、比較例のオン抵抗の大きさを１とした場合、実施例１のオン抵抗は０．８３倍、実施例２のオン抵抗は０．８５倍となり、オン抵抗についても大きく改善している。これは、ＳｉＣの基板を（０００１）面に交差する方向となるよう、横型の半導体装置を形成したことにより、従来のようにＳｉＣの基板を（０００１）面に沿った方向となるよう形成した場合と比べ、耐電圧の値が大きくなり、オン抵抗の値が小さくなることを示している。ＳｉＣの基板を（０００１）面に交差する、たとえば（０００１）面に直交する面とのなす最小角度が１°以下である方向となるよう、横型の半導体装置を形成することにより、絶縁破壊電界および耐電圧、さらにオン抵抗の値を大きく改善することができる。横型の半導体装置においては、基板の主表面に沿った方向に電流が流れ、電界が加わる。基板の主表面に沿った方向の耐電圧の値や電子移動度を大きくすることができるため、ＳｉＣの基板を（０００１）面に交差する、たとえば（０００１）面に直交する面とのなす最小角度が１°以下である方向となるよう、半導体装置を形成することが、たとえば電流の許容値を大きくすることをも可能にすると考えられる。

今回開示された実施の形態および実施例は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上述した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。

本発明の半導体装置の製造方法は、耐電圧およびオン抵抗を改善させる技術として特に優れている。

Claims (12)

1. 主表面の、（０００１）面に直交する面とのなす最小角度が１°以下である、六方晶炭化ケイ素からなる基板と、
   前記基板の一方の主表面上に配置された半導体層と、
   前記半導体層の一方の表面層に形成されたソース領域と、
   前記半導体層の前記表面層において、前記ソース領域と距離を隔てて形成されたドレイン領域とを備える、半導体装置。
2. 前記基板の主表面の、（１１−２０）面と等価な面とのなす最小角度が１°以下である、請求項１に記載の半導体装置。
3. 前記基板の主表面の、（１−１００）面と等価な面のなす最小角度が１°以下である、請求項１に記載の半導体装置。
4. 前記半導体層の一方の主表面上の、前記ソース領域と前記ドレイン領域との間に存在する表面層に、ゲート領域をさらに備える、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記半導体層の一方の主表面上の、前記ソース領域と前記ドレイン領域との間に存在する表面層に、ゲート絶縁膜をさらに備え、
   前記ゲート絶縁膜の一方の主表面上に、ゲート電極をさらに備える、請求項１〜３のいずれか１項に記載の半導体装置。
6. 前記半導体層の一方の主表面上の、前記ソース領域と前記ドレイン領域との間に存在する表面層の上部に、前記半導体層とショットキー接触するゲート電極をさらに備える、請求項１〜３のいずれか１項に記載の半導体装置。
7. 主表面の、（０００１）面に直交する面とのなす最小角度が１°以下である、六方晶炭化ケイ素からなる基板を準備する工程と、
   前記基板の一方の主表面上に配置された半導体層を形成する工程と、
   前記半導体層の一方の表面層に形成されたソース領域と、
   前記半導体層の前記表面層において、前記ソース領域と距離を隔てて形成されたドレイン領域とを形成する工程とを備える、半導体装置の製造方法。
8. 前記基板の主表面の、（１１−２０）面と等価な面とのなす最小角度が１°以下である、請求項７に記載の半導体装置の製造方法。
9. 前記基板の主表面の、（１−１００）面と等価な面とのなす最小角度が１°以下である、請求項７に記載の半導体装置の製造方法。
10. 前記半導体層の一方の主表面上の、前記ソース領域と前記ドレイン領域との間に存在する表面層に、ゲート領域を形成する工程をさらに備える、請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
11. 前記半導体層の一方の主表面上の、前記ソース領域と前記ドレイン領域との間に存在する表面層に、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の一方の主表面上に、ゲート電極を形成する工程とをさらに備える、請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
12. 前記半導体層の一方の主表面上の、前記ソース領域と前記ドレイン領域との間に存在する表面層の上部に、前記半導体層とショットキー接触するゲート電極を形成する工程をさらに備える、請求項７〜９のいずれか１項に記載の半導体装置の製造方法。

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