JP5017032B2 - 電圧発生回路 - Google Patents

Description

本発明は、基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路にかかわり、高速かつ低インピーダンスの駆動能力を発揮させる技術に関する。好ましい適用対象としては、液晶表示ドライバ、制御回路、ＲＡＭなどを混載した液晶表示装置等がある。

従来、演算増幅器においてＲａｉｌ−ｔｏ−Ｒａｉｌ型を適用して電源電圧の範囲を全範囲増幅する回路や、電圧ごとに回路方式を分割し、低消費電力で小面積、さらに液晶表示に好適な階調電圧を出力するように構成された電圧発生回路が知られている（例えば特許文献１参照）。また、電源電圧の全範囲で動作し、高速に駆動する回路であるＲａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅器やゲインブースト型の演算増幅器、あるいはこれらを同時に実現する高速かつＲａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅器が知られている（例えば非特許文献１、２参照）。Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅器というのは、動作範囲として高電位側電源電圧ＶＤＤと低電位側電源電圧ＶＳＳとの間の全範囲を有する演算増幅器のことである。

携帯電話などに代表される携帯機器やカーナビでは、電源電圧の低電圧化が進んできている。これは、次の２つの理由による。１つは、端末や機器の電力を低減するためである。もう１つは、半導体プロセスの微細化が進み、ゲート酸化膜の薄膜化などの影響によってディジタル回路やＲＡＭなどのトランジスタ耐圧が下がるためである。

しかし、液晶表示ドライバでは、表示装置の高精細化や大画面化に伴ってドライバへの電源電圧が低下する傾向にあるにもかかわらず、階調電圧のますますの多階調化に加え、階調電圧を高く設定して輝度を向上させたいという市場要求がある。

階調電圧を発生させる回路は、抵抗分割やバンドギャップリファレンスまたはスィッチドキャパシタなどで液晶表示に好適な電圧を発生させる。電圧変換部（差動増幅部）で入力した基準電位を電圧変換し、出力部でインピーダンス変換して出力することにより、階調電圧の１つの電圧を発生する。多階調の場合には、演算増幅器を複数持つことで液晶表示に好適な電圧を複数発生させ、液晶表示に好適な複数電圧を発生する。

図９は従来技術における電圧発生回路の概略構成図、図１０はより詳しい回路図である。１０は基準の電圧Ｖ_INを入力して電圧変換する電圧変換部、２０は電圧変換部１０の出力電圧をインピーダンス変換して出力する出力部である。電圧変換部１０は差動増幅器としての第１の演算増幅器ＯＰ１をもつ。第１の演算増幅器ＯＰ１の高電位側電源の電圧はＶa、低電位側電源の電圧はＶbとなっている。出力部２０はボルテージフォロアとしての第２の演算増幅器ＯＰ２をもつ。第２の演算増幅器ＯＰ２の高電位側電源の電圧もＶa、低電位側電源の電圧もＶbとなっている。Ｖcはグランドレベルである。

この電圧発生回路は、入力電圧Ｖ_INに基準電圧を入力しておいて、液晶表示のための画像データに基づいて液晶表示のための階調電圧を出力電圧Ｖ_OUT として発生し、例えばソースドライバ（データ線駆動回路）のγ発生回路、ソースドライバの各端子の出力バッファなどに供給する。この電圧発生回路の出力電圧Ｖ_OUT （階調電圧）は、近年、液晶表示装置の輝度や階調の高精細化に伴って高い電圧が必要となってきている。一方、特に携帯機器などに用いられる場合には、電源電圧の低下も行われている。

電圧変換部１０は、入力電圧Ｖ_INを抵抗分割したり非反転増幅させ、高電位側の電源電圧Ｖaから低電位側の電源電圧Ｖbまでの全範囲を使用して、液晶表示に好適な階調電圧を作り出す。出力部２０は、電圧変換部１０で発生させた電圧をインピーダンス変換して出力する。インピーダンス変換するのは、大きい入力インピーダンスを小さい出力インピーダンスに変換して負荷を高速駆動するためである。

ここで、低電圧化する電源電圧と高電圧化する階調電圧という二律背反する要求に応えるために、電源電圧の低下範囲を制限し、階調電圧を広くとり、さらにＲａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅器を活用することにより、与えられた電圧範囲を活かすようにしてきた。
特開２００６−３１８３８１号公報 Ron Hogervorst,Johan H. Huijsing 著、"DESIGN OF LOW-VOLTAGE,LOW-POWER OPERATIONAL AMPLIFIER CELLS ",P.5-P.18,P.65-P.87,Kluwer Academic Pub, 1996/06 松澤昭、電子情報通信学会論文誌 Ｖol．Ｊ８４−Ｃ、Ｐ．３７１〜Ｐ．３７２、２００１年５月

しかし、上記図９、図１０の方法には、以下のような課題がある。

まず、電源電圧の低下範囲を制限しているため、低電力化に制限をかけることになる。

また、階調電圧は負荷としてのγ発生回路やソースドライバのバッファに供給される。γ発生回路は数１０ｋΩオーダーの抵抗で構成することが多いが、これを実現するには階調電圧／数１０ｋΩの電流を流す必要がある。また、ソースドライバのバッファが接続される場合、バッファのすべてが接続されることを想定するとチャンネル数分の入力容量が負荷となり、ｎＦオーダーとなる場合が多い。このような比較的大きい抵抗性や容量性の負荷を駆動するには、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅器であっても、電源電圧の近傍では高速に駆動することがむずかしい。さらに抵抗性の負荷の場合、出力インピーダンスが低くできないとγ発生回路の抵抗と分圧されてしまい、電圧の誤差が出てしまう。

最後に、電源電圧範囲をすべて駆動するには、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅器であっても、電源電圧の近傍は非常に困難である。それは、出力のトランジスタが非飽和領域で動作してしまうことによって、出力インピーダンスが変化し、さらには電圧誤差を生じる（これについて詳しくは後述する（＊１））。

本発明は、このような事情に鑑みて創作したものであり、低電圧化された電源電圧であっても、電源電圧を含む電源電圧近傍の電圧を高速、高精度かつ低インピーダンスに発生させ、消費電流の増加やチップ面積の増加を招かない電圧発生回路を提供することをすることを目的としている。

（１）本発明による電圧発生回路は、基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、前記出力部の高電位側電源の電圧レベルが前記電圧変換部の高電位側電源の電圧レベルよりも高くなるように設定されている。なお、この構成については、後述する実施の形態における図１を参照することができる。

この構成において、出力部の高電位側電源の電圧レベルを高くしていることから、出力部のトランジスタは非飽和領域に入ることなく動作することになり、高電位側電源の電圧を含む電源電圧近傍の電圧を高速、低インピーダンスに出力することが可能となる。

（２）また、本発明にかかわる電圧発生回路は、基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、前記電圧変換部の高電位側電源と低電位側電源の電圧差分が前記出力部の高電位側電源と低電位側電源の電圧差分より小さくされ、前記電圧変換部を構成する素子の耐圧が前記出力部を構成する素子の耐圧より低くされている。なお、この構成については、後述する実施の形態における図３を参照することができる。

この構成において、出力部における電源電圧差分を大きくしていることから、出力部のトランジスタは非飽和領域に入ることなく動作し、さらに出力範囲に適切な電圧の高電位側電源と低電位側電源を備えることにより、出力部を構成する素子（トランジスタ）の耐圧を電圧変換部と等しくまたは低くできるので、高電位側電源の電圧を含む電源電圧近傍の電圧を高速、低インピーダンスに出力し、さらに小面積化することが可能となる。

（３）また、本発明にかかわる電圧発生回路は、基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、前記電圧変換部の高電位側電源と低電位側電源の電圧差分が前記出力部の高電位側電源と低電位側電源の電圧差分より高くされ、前記電圧変換部を構成する素子の耐圧が前記出力部を構成する素子の耐圧より高くされている。

この構成は、出力部の出力電圧範囲が狭い場合に有効である。出力電圧範囲よりは広く電圧変換部よりは狭い電源電圧を与えることで、その電源電圧以下の耐圧の素子で出力部を構成することが可能となり、さらなる小面積化と低インピーダンス化が実現される。

（４）上記の（１）〜（３）の構成の電圧発生回路において、さらに、前記出力部は、前記電圧変換部の高電位側電源の電圧で電圧制限する耐圧制御部を備えているという態様がある。なお、この構成については、後述する実施の形態における図５を参照することができる。このように構成すれば、出力部に耐圧制御部を備えているので、電圧変換部の高電位側電源の電圧にしきい値電圧や逆方向・順方向の飽和電圧を加えた値を超える出力電圧が発生することを確実に防止することが可能となる。

（５）上記の（４）の構成の電圧発生回路において、前記耐圧制御部は、カソードに前記電圧変換部の高電位側電源の電圧を与えるダイオード、または、エミッタとベースが短絡され、前記電圧変換部の高電位側電源の電圧がベースに与えられるバイポーラトランジスタ、または、ソースとゲートが短絡され、前記電圧変換部の高電位側電源の電圧がゲートに与えられるＭＯＳトランジスタのいずれかである。なお、この構成については、後述する実施の形態における図５を参照することができる。

（６）上記の（５）の構成の電圧発生回路において、前記ＭＯＳトランジスタは、Ｎウェルに前記電圧変換部の高電位側電源を与えＰウェルに前記出力部の低電位側電源を与えることにより、前記ＭＯＳトランジスタの耐圧が前記電圧変換部を構成する素子または前記出力部を構成する素子の耐圧に等しくまたはより低くされているという態様がある。なお、この構成については、後述する実施の形態における図６を参照することができる。ここで、３ウェル以上のウェルを備えたプロセスでは、ＰchＭＯＳトランジスタのＮウェルやＮchＭＯＳトランジスタのＰウェルの電圧に関して、トランジスタ記号にはない電位であってグランドレベルや高電位側電源を供給する場合が多い。これに対して、出力部の低電位側電源を与えることで、耐圧制御部を構成する素子の耐圧を電圧変換部や出力部を構成する素子の耐圧以下で構成することを可能とするものである。耐圧制御部の素子の耐圧を低く設定できることは、耐圧を高くする場合に比べて保護素子として動作するときの能力を飛躍的に高め、また小面積を同時に達成することが可能となる。

（７）また、本発明による電圧発生回路は、基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、前記出力部は第１の演算増幅器と第２の演算増幅器を備え、第１の演算増幅器の高電位側電源の電圧レベルが前記電圧変換部の高電位側電源の電圧レベルよりも高くなるように設定され、第２の演算増幅器の低電位側電源の電圧レベルが前記電圧変換部の低電位側電源の電圧レベルよりも低くなるように設定され、前記出力部の素子の耐圧が前記電圧変換部の素子の耐圧に等しくまたはより低くされている。なお、この構成については、後述する実施の形態における図７および図８を参照することができる。

近年の多機能な液晶ドライバでは、ＲＡＭ、コントローラ、ソースドライバ、昇圧回路、電源回路などの多くの機能を含む。この場合、多くの機能に関連して様々な電源電圧や耐圧のトランジスタを備えている。上記の構成によれば、このような複数の電源や複数の耐圧のトランジスタを利用することで、新たに電源や耐圧の異なるトランジスタを追加せずに、出力部を構成する演算増幅器の低耐圧化および電源の最適化を図ることが可能となる。その結果、消費電力の低減、小面積化、さらなる高速化と低インピーダンス化を可能にする。

（８）上記（７）の構成の電圧発生回路において、さらに、前記出力部における前記第１の演算増幅器と前記第２の演算増幅器の各出力端子と前記出力部の出力端子との間にそれぞれ介挿された出力切替スイッチを備え、前記出力切替スイッチの耐圧が前記電圧変換部の素子の耐圧に等しくまたはより低くされているという態様がある。なお、この構成については、後述する実施の形態における図７および図８を参照することができる。このように構成すれば、出力のオン・オフを切り替える出力切替スイッチを有していることから、その出力切替スイッチの動作により、出力の素子や回路に依存せずに確実に演算増幅器を低耐圧化することが可能となる。

（９）上記（８）の構成の電圧発生回路において、前記出力部における前記第１の演算増幅器と前記第２の演算増幅器の各出力電圧は、電源投入時および非動作時に前記演算増幅器の電源電圧または電源電圧範囲の電圧で固定電位とされているという態様がある。このように構成すれば、電源投入時や非動作時も含めて、複数の演算増幅器の各々が各々の電源電圧範囲内に確実に制御されることで、低耐圧化をさらに確実なものとすることが可能となる。

（１０）上記（８），（９）の構成の電圧発生回路において、前記出力部における前記第１の演算増幅器と前記第２の演算増幅器はいずれか１つが選択されるようになっており、前記演算増幅器の切り替え時に次選択の演算増幅器の出力切替スイッチがオンする前に、前記次選択の演算増幅器においてその電源電圧または電源電圧範囲の電圧を出力し前記出力部の出力電圧が前記電源電圧または電源電圧範囲の電圧レベルとなったときに、前記次選択の演算増幅器の前記出力切替スイッチがオンされるという態様がある。このように構成すれば、出力電圧の上昇切り替えのために演算増幅器の選択を切り替えるとき、あらかじめ次選択の演算増幅器の出力電圧はその電源電圧または電源電圧範囲の電圧まで変化させ、次の動作で実際に次選択の演算増幅器から出力させることにより、その演算増幅器を構成する素子の耐圧を確実に守り、さらなる高速化と、確実な低耐圧化を可能にする。

（１１）上記（１）〜（１０）の構成の電圧発生回路において、前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記制御部からの制御に応じて、前記演算増幅器はボルテージフォロア構成となり、また前記演算増幅器の出力に前記可変抵抗を接続することにより前記演算増幅器の入力電圧を前記可変抵抗で分圧し出力するという態様がある。このように構成すれば、電圧変換部から出力部に出力する電圧の範囲を細かく制御することが可能となる。

（１２）上記（１）〜（１１）の構成の電圧発生回路において、前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記演算増幅器は非反転増幅器に構成され、前記可変抵抗の両端は前記演算増幅器の出力端子と接地端子とに接続され、前記制御部の制御に応じて前記演算増幅器の反転入力端子に接続される前記可変抵抗の抵抗分割点を可変するという態様がある。

（１３）上記（１）〜（１１）の構成の電圧発生回路において、前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記演算増幅器は反転増幅器に構成され、前記可変抵抗の両端は前記演算増幅器に対する前記基準電位の入力端子と前記演算増幅器の出力端子とに接続され、前記制御部の制御に応じて前記演算増幅器の反転入力端子に接続される前記可変抵抗の抵抗分割点を可変するという態様がある。

（１４）上記（１１）〜（１３）の構成の電圧発生回路において、前記可変抵抗は、複数の抵抗と複数の抵抗切替スイッチとを備え、前記制御部の制御に応じて前記複数の抵抗切替スイッチの開閉を行うという態様がある。

（１５）上記（１）〜（１４）の構成の電圧発生回路において、前記電圧変換部は差動増幅回路で構成することが可能である。

（１６）上記（１）〜（１５）の構成の電圧発生回路において、前記出力部はソースフォロアで構成することが可能である。

本発明によれば、電源電圧を含む電源電圧付近の電圧を高速、高精度かつ低インピーダンスに出力することができる。また、電源電圧を超える電圧が発生することを確実に防止する。結果として、液晶表示装置などへの電源電圧が低電圧化しても、電圧範囲すべてを駆動できる階調電圧を発生できる。

ひいては、液晶パネルや液晶ドライバや液晶ＴＦＴ素子などを含む表示装置全体として、低消費電力化を図り、かつ、電圧発生回路の出力から液晶ドライバや液晶ＴＦＴに素子に耐圧を超える電圧は入力されることはない、安定で高コントラスト・高輝度な液晶表示装置に有利な展開をもたらす。

以下、本発明にかかわる電圧発生回路の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は本発明の実施の形態１における電圧発生回路の構成を示すブロック図、図２はより詳細な回路図である。

電圧変換部（差動増幅部）１０は、第１の演算増幅器ＯＰ１と抵抗Ｒ１と抵抗Ｒ２により非反転増幅器を構成し、第１の演算増幅器ＯＰ１は高電位側の電源電圧Ｖaと低電位側の電源電圧Ｖbとを有している。出力部２０は、第２の演算増幅器ＯＰ２がボルテージフォロアを構成し、第２の演算増幅器ＯＰ２は高電位側の電源電圧Ｖa′と低電位側の電源電圧Ｖb′とを有している。このように構成された電圧発生回路は、電圧変換部１０と出力部２０との協働で、入力電圧（基準電位）Ｖ_INを電圧変換し、さらにインピーダンス変換して出力電圧Ｖ_OUT を発生させる。

次に、上記のように構成された本実施の形態における電圧発生回路の動作を説明する。

ここで、Ｖa＝５Ｖ、Ｖb＝０Ｖ、Ｖa′＝６Ｖ、Ｖb′＝１．０Ｖ、Ｖ_IN＝０．９７Ｖ、Ｒ１＝１００ｋΩ、Ｒ２＝４００ｋΩとする。また、説明の都合上、ここで一旦、Ｖa′＝Ｖa＝５Ｖ、Ｖb′＝Ｖb＝０Ｖとしておく。Ｖcはグランドレベルである。

まず、電圧発生回路に入力電圧Ｖ_IN＝０．９７Ｖが入力されると、電圧変換部１０はこの入力電圧Ｖ_INをより高位の電圧に変換する。この場合、電圧変換部１０は、第１の演算増幅器ＯＰ１と抵抗Ｒ１と抵抗Ｒ２からなる非反転増幅器であるので、その出力電圧は、Ｖ_IN×（１＋Ｒ２／Ｒ１）となり、４．８５Ｖとなる。

第１の演算増幅器ＯＰ１の出力負荷について、第１の演算増幅器ＯＰ１の入力容量、入力バイアス電流と抵抗Ｒ１と抵抗Ｒ２の並列が負荷で、概ね数ｐＦオーダーと１０μＡ程度の電流である。この出力負荷であれば、第１の演算増幅器ＯＰ１の出力トランジスタを上記負荷の３倍〜１０倍程度対応できるように設計しておくことや、第１の演算増幅器ＯＰ１の差動増幅回路を上記負荷に対応させておけば、数ｍＶ〜１０数ｍＶ程度のオフセット電圧以下を容易に出力することができる。

次に、第１の演算増幅器ＯＰ１の出力電圧４．８５Ｖを出力部２０における第２の演算増幅器ＯＰ２に入力する。第２の演算増幅器ＯＰ２は、この電圧をボルテージフォロアし、４．８５Ｖを出力する。出力部２０の出力負荷については、ソースドライバの入力や場合によっては液晶素子が負荷となり得る。この場合、数ｎＦ〜数１０ｎＦ以上が負荷となったり、数Ωから数ｋΩの負荷となったりする。このような重い負荷で接続されると、電源電圧Ｖa＝５．０Ｖ付近の電圧を高速に、低インピーダンスで、誤差を持たずに出力するのは容易ではない（４．８５Ｖは５．０Ｖに近い）。それは、第２の演算増幅器ＯＰ２の出力トランジスタを考察することで分かる。

いま、第２の演算増幅器ＯＰ２の出力トランジスタが飽和領域であるとする。出力トランジスタが非飽和領域である場合や遮断領域であれば、出力にオフセットが発生する。その結果、入力電圧とのずれが発生し、階調電圧として許容される誤差範囲（２０〜３０ｍＶ）以内の精度が保つことは非常に困難となる。演算増幅器などのアナログ回路では飽和領域動作を前提とし、この前提が満たせない場合、上述のとおり、オフセット電圧が発生してしまう、あるいは、周波数特性の劣化により、速度応答性の低下となる。

しかし、この場合、出力トランジスタが飽和領域であることはむずかしい。出力トランジスタがＭＯＳＦＥＴであるとすると、そのドレイン電流Ｉ_DSは、
Ｉ_DS＝（1/2）・μ・COX・（W/L）・（Ｖ_GS−Ｖ_T ）² ……………（１）
となることが知られている。ここで、μ；移動度、COX；ゲート酸化膜厚、Ｗ；チャンネル幅、Ｌ；チャンネル長、Ｖ_T ；しきい値電圧、Ｖ_GS；ゲートソース間電圧である。いま、トランジスタが飽和領域であるとは、
０＜（Ｖ_GS−Ｖ_T ）＜Ｖ_DS ……………（２）
を満たすことである。ここで、ドレインソース間電圧Ｖ_DSは、電源電圧Ｖa′（＝５Ｖ）と出力電圧４．８５Ｖの差であり、０．１５Ｖである。（Ｖ_GS −Ｖ_T ）は、（１）式を変形して求めることができる。ただし、（Ｖ_GS−Ｖ_T ）は０．２Ｖ程度とっておかないとプロセスばらつきなどに弱くなってしまう（例えば非特許文献２参照）。それは、ＭＯＳトランジスタのしきい値電圧Ｖ_T のばらつきやチャンネル幅Ｗやチャンネル長Ｌの加工ばらつきにより、ドレイン電流Ｉ_DSが大きくばらついてしまうためである。しかし、この場合、ドレインソース間電圧Ｖ_DSがそもそも０．１５Ｖしかないため、飽和領域で安定に動作させる（Ｖ_GS −Ｖ_T ＞＝０．２Ｖ）と設定すると、（２）式を満たせなくなってしまう。上述した内容が、これまで電源電圧Ｖaやその付近の電圧を演算増幅器で駆動しづらかった理由である（＊１）。

そこで、電源電圧Ｖa′については、電源電圧Ｖaとは異なる電圧６Ｖを与えれば、出力トランジスタのドレインソース間電圧Ｖ_DSが１．１５Ｖとれるので、十分安定な飽和領域動作が可能となる。このことが、低インピーダンス化と高速化を実現する。また、ここで第１の演算増幅器ＯＰ１の高電位側電源の電圧がＶaであることも重要である。第２の演算増幅器ＯＰ２の高電位側電源の電圧がＶa′となることで、出力に電源電圧Ｖa以上の電圧が発生される懸念が起こる。これは、第１の演算増幅器ＯＰ１のオフセット電圧や第１の演算増幅器ＯＰ１の起動時や入力応答時のオーバーシュートによって起こる。出力に電源電圧Ｖa以上が出力されても問題ない場合もあるが、液晶素子の耐圧によっては、電源電圧Ｖaを超えると破壊や信頼性低下の問題となる。

そこで、図２に示すように、まず、第１の演算増幅器ＯＰ１の高電位側電源の電圧をＶaとしておくことで、第２の演算増幅器ＯＰ２の入力には電源電圧Ｖa以下の電圧しか入力されないことになり、その電圧Ｖaを第２の演算増幅器ＯＰ２がボルテージフォロアしているので、等しい電圧Ｖaが出力され、結果的には出力を電源電圧Ｖa以下とすることができる。また、起動時の対策としては、第２の演算増幅器ＯＰ２のパワーオフ時（非動作時）の初期値を電源電圧Ｖbに設定しておけば問題ない。

さらに近年の液晶ドライバでは、電源電圧Ｖaが低下傾向にある。そこで、電源電圧Ｖaを昇圧や降圧して、ゲートドライバや対向電極の電源を構成している。それらの電圧を用いて、電源電圧Ｖa′としてもよいし、または、さらにＬＤＯ（Low Drop Out Regulator）などを備えて、電源電圧Ｖa′を発生させるのでもよい。

また、出力に電源電圧Ｖa付近の電圧しか必要なければ、低電位側電源の電圧Ｖbに代えて電圧Ｖb′を準備しておき、それを第２の演算増幅器ＯＰ２の下側電源に供給することで、トランジスタの耐圧も第１の演算増幅器ＯＰ１と同じで問題ない。逆に、これを積極的に利用したのが、図３である。

出力に電源電圧Ｖa／２以上の電圧しか必要でない場合、Ｖa／２を新たに低電位側電源の電圧Ｖｂ′として設定する。この場合、元のＶｂ＝０Ｖであるので、新たな低電位側電源の電圧Ｖｂ′は２．５Ｖである。こうすることで、出力部２０を構成するトランジスタの耐圧は２．５Ｖでよくなり、電圧変換部１０を構成するトランジスタの耐圧の半分となる。耐圧が半分でよくなると、トランジスタの能力は概ね２倍〜５倍近く向上し、さらなる高速化や低インピーダンス化を実現できる。

（実施の形態１の変形の態様その１）
上記とは逆に、電源電圧Ｖb付近の電圧を発生させる場合には、電源電圧Ｖb′を−１．０Ｖ程度に設定し、電源電圧Ｖa′を４．０Ｖに設定すればよい。

さらに、出力の電圧範囲が狭い場合や負の電圧を発生する場合には、電圧変換部１０を構成する第１の演算増幅器ＯＰ１と抵抗Ｒ１，Ｒ２で反転増幅器を構成すればよい。この場合、入力電圧Ｖ_INの印加端子と第１の演算増幅器ＯＰ１の反転入力端子（−）との間に抵抗Ｒ１を接続し、反転入力端子（−）と第１の演算増幅器ＯＰ１の出力端子との間に抵抗Ｒ２を接続すればよい。

また、電圧変換部１０と出力部２０の高電位側電源の電圧としてＶaを共用し、低電位側電源の電圧については、電圧変換部１０ではＶbとし、出力部２０ではＶb′とすることで、電源電圧Ｖbを含む電源電圧Ｖb近傍の電圧を高精度、高速、低インピーダンスに出力することができる。

（実施の形態１の変形の態様その２）
次に、ＬＤＯ（Low Drop Out Regulator）を備える変形の形態について説明する。

図４において、図１、図２、図３におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態の電圧発生回路においては、出力から電流を吐き出す形態か、あるいは電流を吸い込む形態のいずれか一方で出力する電圧発生回路である。

電圧変換部１０のＯＰ３は差動増幅回路でよい。この差動増幅回路ＯＰ３の高電位側電源は電源電圧Ｖaであり、低電位側電源は電源電圧Ｖbである。出力部２０は、駆動トランジスタＱ１と抵抗Ｒ３，Ｒ４で構成する。Ｖcはグランドレベルである。

出力電圧Ｖ_OUT は、入力電圧Ｖ_IN×（１＋Ｒ４／Ｒ３）となり、抵抗Ｒ３，Ｒ４を可変することにより液晶駆動に好適な電圧をプロラマブルに設定できる。

図４は、電流を吐き出す構成の回路であるが、電源関係と駆動トランジスタＱ１を逆転させることで、流し込む構成もとれる。

出力部２０の高電位側電源を電源電圧Ｖa′とすることで、電源電圧Ｖaおよび電源電圧Ｖa付近の電圧を出力できる。

さて、電圧変換部１０を｜Ｖa−Ｖb｜の耐圧で問題ないことを説明する。

抵抗Ｒ３と抵抗Ｒ４の間の電圧は、動作時には入力電圧Ｖ_INに等しくなる。これは、電圧変換部１０の差動増幅回路ＯＰ３のイマジナリーショートによって電圧が決定されているからである。定常時には、上記の動作により耐圧は問題ない。起動時には、抵抗Ｒ３と抵抗Ｒ４の間の電圧は決まっていないが、この対策には、抵抗Ｒ４の下にオフトランジスタを設けて（図示せず）、出力部２０をオフの状態で駆動トランジスタＱ１をオンさせる等を設定としておけば、抵抗Ｒ３と抵抗Ｒ４の間の電圧は、高電位側の電源電圧Ｖa′を抵抗Ｒ３と抵抗Ｒ４で分圧した電圧となり、この電圧が電源電圧Ｖa以下であればよいので、耐圧は問題ないことが多い。また、駆動トランジスタＱ１も同様に抵抗Ｒ３，Ｒ４の分圧となるので、耐圧は問題ない。なお、出力電圧がＶa以上出力されないために、出力に耐圧制御トランジスタＱ２を図５のように備えれば、さらに高速、低インピーダンスで、小面積で、電圧（Ｖa＋Ｖ_F ）を超える出力電圧が発生されることを確実に防止する電圧発生回路を実現できる。ここで、Ｖ_F はトランジスタの順方向飽和電圧である。

（実施の形態１の変形の態様）
以上は、駆動トランジスタＱ１がＰchトランジスタの場合の動作である。次に、駆動トランジスタＱ１がＮchトランジスタの場合を説明する。この場合、駆動トランジスタＱ１のゲート電圧からしきい値電圧Ｖ_T 以上下がった電圧しか出力できなくなるが、ソースフォロアとして動作するため、さらに低インピーダンス化できる特徴がある。

まず、電圧変換部１０の高電位側電源を図４の電源電圧Ｖaに代えて電源電圧Ｖa′にする。このとき、電源電圧Ｖa′は駆動トランジスタＱ１を動作させるために、電源電圧Ｖaに駆動トランジスタＱ１のしきい値電圧Ｖ_T 以上の電圧とし、さらに電源電圧Ｖa以上の電圧を出力させないために、電圧（Ｖa＋Ｖ_T ＋α）を設定する。ここでαは、駆動トランジスタＱ１が最大電流を出力するときのＶdsatに０．１〜０．３Ｖ程度加え電圧としておく。

上記のように構成することで、出力電圧Ｖ_OUT は、駆動トランジスタＱ１が飽和領域で動作する限り、リニア動作することができる。その出力電圧Ｖ_OUT は、入力電圧Ｖ_IN×（１＋Ｒ４／Ｒ３）であって、抵抗Ｒ３と抵抗Ｒ４を調整することで、液晶表示に好適な電圧を出力できる。

このように出力部２０の駆動トランジスタＱ１がＮchトランジスタの場合、電圧変換部１０の出力電圧および電源電圧Ｖa′に上記のように適切な制約条件を与えることで、電源電圧Ｖaおよび電源電圧Ｖa近傍の電圧を、電源電圧Ｖaを大きく（１．０Ｖ程度）超えることはなく、さらに高速で、低インピーダンスに発生することができる。

また、他の実施の形態同様に、電圧発生回路における出力電圧の範囲が電源電圧Ｖaと電源電圧Ｖa′の差分以上、電源電圧Ｖbより高い場合においては、低電位側の電源電圧ＶbをＶb′とすることで、トランジスタを低耐圧化し、さらに小面積、出力低インピーダンス化、応答速度を向上させられる。

ここで、電源電圧Ｖb′は、（２）式の電源電圧Ｖdに代えて、電源電圧Ｖb′を代入して、この式を満たすように選べばよい。

なお、第１の演算増幅器ＯＰ１の構成としては、図示や詳細な説明を行っていないが、２段増幅回路や３段増幅回路や、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅器等の構成を採用しても、本実施の形態における電圧発生回路の効果を減殺することがないことはいうまでもない。

（実施の形態２）
図５は本発明の実施の形態２における電圧発生回路の構成を示すブロック図である。

図５において、実施の形態１の図１、図２および図３におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。この電圧発生回路は、第１の演算増幅器ＯＰ１の高電位側電源の電圧はＶa，Ｖa′どちらを用いても構わない。出力部２０の出力端子に耐圧制御トランジスタＱ２を備えている。これはＰchトランジスタで構成され、そのソースとゲートが短絡された上で電源電圧Ｖaに接続され、そのドレインは第２の演算増幅器ＯＰ２の出力端子に接続されている。

以下、電圧変換部１０から、電源電圧Ｖaまたは電源電圧Ｖa付近の電圧を出力する方法を説明する。

まず、電圧変換部１０の高電位側電源の電圧がＶaの場合、実施の形態１でも示した通り負荷が軽いので、（Ｖa−５０ｍＶ）程度までの電圧を出力できる。さらに電源電圧Ｖaを出力したければ、出力トランジスタを完全にオンさせる。この場合、ゲート電圧に電源電圧Ｖbを与えればよい。このとき、出力部２０の電流引き込み側のトランジスタをオフしておけばよい。これらの動作は、液晶駆動電圧に応じて抵抗Ｒ１や抵抗Ｒ２を可変させる、または出力トランジスタを制御することにより実現される。

さらに電源電圧Ｖaまで連続的に電圧を発生させたい場合には、電源電圧Ｖaに代えて電源電圧Ｖa′とすればよい。これは、電源電圧Ｖaである場合、いくら負荷が軽いとはいえ、電源電圧Ｖaの近傍、（Ｖa−５ｍＶ）のような電圧は出力トランジスタの非飽和領域に入り、精度良く出力するのは非常にむずかしい。そこで、電源電圧Ｖa′として出力電圧範囲を電源電圧Ｖa′近傍まで拡大することにより、電源電圧Ｖa付近の電圧も抵抗Ｒ１や抵抗Ｒ２の可変により精度良く出力することが可能となる。

次に、出力部２０は、電圧変換部１０の出力を入力としてボルテージフォロアし出力する。このとき、耐圧制御トランジスタＱ２が電圧を制限するので、耐圧制御トランジスタＱ２の飽和電圧をＶ_F （０．３〜０．７Ｖ程度）として、（Ｖa′−Ｖ_F ）以上の電圧が出力されることはない。

なお、図５では、耐圧制御トランジスタＱ２としてゲート端子とソース端子を接続したオフ状態のＰchＭＯＳトランジスタを示したが、ダイオードやＮchＭＯＳトランジスタ、エミッタとベースが短絡されたバイポーラトランジスタでも同様に構成できる。

この構成をとることで、電源電圧Ｖaおよび電源電圧Ｖa付近の電圧を高速、低インピーダンスに出力するとともに、電圧（Ｖa＋Ｖ_F ）を超える出力電圧が発生することを確実に防止することができる。

（実施の形態２の変形の態様）
図６に示す耐圧制御トランジスタＱ２は、３ウェル構造の場合の電位供給方法を示したものである。先にも述べたとおり、近年の液晶ドライバでは、ソース、ゲート、対向電極の電圧を１チップで実現すことが多い。この場合、正、負、高低、様々な電圧が必要となることから、図６に示すような３ウェルやそれに似た構造のプロセスを用いることが多い。この場合、耐圧制御トランジスタＱ２は、電圧（Ｖa＋Ｖ_F ）付近までのドレイン端子Ｐ⁺ にかかることがあり、そのため、Ｎウェルの電圧もＶa以上となりうる。このとき、Ｐウェルの電圧を電源電圧Ｖbとしていると、｜Ｖa−Ｖb｜以上の耐圧が必要となってしまう。そのために電圧変換部１０や出力部２０のトランジスタの耐圧より高耐圧のトランジスタで構成してもよいが、少なくとも、以下の２つの課題が発生する。

（１）耐圧制御トランジスタＱ２が静電気放電に対する保護を行うＥＳＤ（Electro Static Discharge）保護素子を兼ねている場合、内部トランジスタより耐圧が高く、能力が低下するため、保護する前に内部素子の破壊が懸念される。

（２）上記（１）の対策のためサイズを上げると、素子面積が大きくなる、あるいは高耐圧トランジスタそのもののサイズが大きい。

そこで、図６に示した通り、出力電圧範囲がＶa／２〜Ｖa付近である場合、耐圧制御トランジスタＱ２のＰウェルに電源電圧Ｖｂ′を印加することで、耐圧制御トランジスタも高耐圧化する必要がなくなる。さらに保護素子としても動作するので、面積削減の相乗効果が期待できる。

なお、
｜Ｖa−Ｖb｜＞＝｜Ｖa′−Ｖｂ′｜ ……………（３）
を満たし、出力電圧範囲の要求仕様を満たすように電源電圧Ｖdを選んでおくことで、小面積で、電源電圧Ｖa近傍の電圧を高速、低インピーダンスに出力することができる。

（実施の形態３）
図７は本発明の実施の形態３における電圧発生回路の構成を示す回路図である。実施の形態１の図１、図２、図３におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態の電圧発生回路においては、電圧Ｖaから電圧Ｖbまでの全範囲の電圧を出力するものである。

図７において、１５は液晶表示に好適な電圧の制御を出力する制御部である。制御部１５は、液晶ドライバのコントローラまたはマイコンから送信されてくる液晶表示データに基づいて制御を行う。この制御部１５は、液晶表示に好適な電圧値を設定するだけでなく、電圧発生回路のオン・オフ動作の制御も含んでいる。また、ｍ個の抵抗切替スイッチＳa1〜Ｓamと短絡用スイッチＳa0は、第１の演算増幅器ＯＰ１をボルテージフォロア構成にするか非反転増幅器構成（反転増幅器構成）とするかを選択するものである。非反転増幅器構成（反転増幅器構成）として動作するときには、抵抗切替スイッチＳa1〜Ｓamのうちの選択された１つのスイッチで決定される抵抗分割比に応じて出力電圧が決まる。

なお、反転増幅器構成の場合、抵抗は、入力電圧Ｖ_INの印加端子と反転入力端子（−）との間の抵抗と、反転入力端子（−）と出力端子との間の抵抗とに分割される。また、抵抗に比べて抵抗切替スイッチＳa1〜Ｓamのオン抵抗は十分小さく（２桁から３桁以上）なるように設計する。

ｎ個の電圧切替スイッチＳb1〜Ｓbnは、第１の演算増幅器ＯＰ１の出力電圧値をｎ分割して出力するためのものである。Ｓb0は短絡用スイッチ、Ｓw1，Ｓw2は電圧変換部１０から出力部２０へ電圧を伝送するか伝送しないかを選択する伝送切替スイッチである。

分圧用の可変抵抗Ｒ_S は、制御部１５からの制御信号によって抵抗切替スイッチＳa1〜Ｓamのオン・オフを制御することで、グランドレベルＶc側（ＤＯＷＮ側）を分圧抵抗Ｒ_D とし、電圧変換部１０の出力側（ＵＰ側）を分圧抵抗Ｒ_U として分割され、Ｒ_S ＝Ｒ_D ＋Ｒ_U である。抵抗値Ｒ_D と抵抗値Ｒ_U を制御信号に応じて自由に設定できることから、抵抗Ｒ_S を可変抵抗と記載している。

なお、分圧用の可変抵抗Ｒ_S については、同じ抵抗値のｍ個の固定抵抗を前提に説明しているが、非反転増幅器構成（反転増幅器構成）を想定する場合や液晶のγ特性を考慮する場合には、抵抗値の異なるｍ個の固定抵抗であっても構わない。

ここで、本実施の形態における電圧発生回路の動作を説明する。

電圧範囲に合わせて、２つの場合に分けて説明する。また、分かりやすくするために、電源電圧Ｖa＝５．０Ｖ、電源電圧Ｖb＝０Ｖ、入力電圧Ｖ_IN＝１．０Ｖとする。

（１）出力電圧として電源電圧Ｖa／２以下の電圧を出力する場合。

（２）出力電圧として電源電圧Ｖa／２超の電圧を出力する場合。

まず、（１）の場合の電圧変換部１０の動作を説明する。（１）の場合、さらに２つの動作に分かれる。

（１−１）液晶表示データに基づいて、出力電圧として、入力電圧Ｖ_IN以下グランド以上を出力したい場合、
（１−２）液晶表示データに基づいて、出力電圧として、入力電圧Ｖ_IN超の電圧または負電圧を出力したい場合
の２つである。

まず（１−１）の場合で、入力電圧Ｖ_INそのものを出力したい場合には、短絡用スイッチＳa0をオンする。これにより、第１の演算増幅器ＯＰ１はボルテージフォロアとなるので、入力電圧Ｖ_INを出力する。

次に、入力電圧Ｖ_IN未満の電圧を出力したい場合には、短絡用スイッチＳa0をオンして入力電圧Ｖ_INを第１の演算増幅器ＯＰ１でボルテージフォロアした後、抵抗Ｒ_S で分割し、その分圧電圧を電圧切替スイッチＳb2〜Ｓbn（電圧切替スイッチＳb1は除く）で選択し、抵抗分圧された電圧を出力する。このとき、出力電圧は、Ｖ_IN×Ｒ_U ／（Ｒ_U ＋Ｒ_D ）である。

また、０Ｖ（電源電圧Ｖb）を出力したいときには、電圧切替スイッチＳb1が０Ｖを選択すればよい。

以上の動作で、０Ｖ〜Ｖ_INまでの全電圧範囲が制御に応じて選択して出力可能となる。

（１−２）の場合、入力電圧Ｖ_IN超の電圧を出力したい場合には、第１の演算増幅器ＯＰ１を非反転増幅器とし、また負電圧を出力したい場合には第１の演算増幅器ＯＰ１を反転増幅器とする。なお、図面は非反転増幅器の場合を説明するためのものであるが、反転増幅器の場合には、入力電圧Ｖ_INの印加端子と演算増幅器の反転入力端子（−）との間に抵抗Ｒ_D を接続し、演算増幅器の出力端子と反転入力端子（−）との間に抵抗Ｒ_U を接続することの接続点を可変するスイッチ（図示せず）を挿入する。

さて、第１の演算増幅器ＯＰ１が非反転増幅器の場合において、入力電圧Ｖ_IN超の電圧を出力する場合をさらに詳しく説明する。

このとき、第１の演算増幅器ＯＰ１の出力端子と反転入力端子（−）との間に抵抗Ｒ_U が接続され、この接続点とグランドレベルＶcとの間に抵抗Ｒ_D が接続されている状態である。その出力電圧は、入力電圧Ｖ_IN×（１＋Ｒ_U ／Ｒ_D ）である。

以上の動作で、Ｖ_IN〜Ｖa／２までの全電圧範囲が制御に応じて選択して出力可能となる。実動作上は、電源電圧Ｖaまで出力できるが、これは後ほど説明する。このように、０Ｖ〜Ｖa／２の電圧を制御に応じて発生させておく。

次に、出力電圧として電源電圧Ｖa／２以下の電圧を出力する（１）の場合の出力部２０の動作を説明する。

電源電圧Ｖa／２以下の電圧を出力したいとき、制御部１５は伝送切替スイッチＳw1および出力切替スイッチＳo1をオンにし、下側の第２の演算増幅器ＯＰ２_1をオン（動作状態）にするとともに、伝送切替スイッチＳw2および出力切替スイッチＳo2をオフにし、上側の第２の演算増幅器ＯＰ２_2をオフ（非動作状態）にする制御を行う。この制御で、電圧変換部１０の出力は下側の第２の演算増幅器ＯＰ２_1に供給され、下側の第２の演算増幅器ＯＰ２_1がボルテージフォロアで動作し、出力切替スイッチＳo1を介して出力される。

ここで、下側の第２の演算増幅器ＯＰ２_1の電源に注目する。電源電圧は、Ｖa″，Ｖb″となっている。この電圧は、
Ｖa＞Ｖa″＞Ｖa／２＋φ
Ｖb＞Ｖb″
を満たすように選ぶ。ここで、φは、下側の第２の演算増幅器ＯＰ２_1がソース接地回路であれば、０．２〜０．３Ｖ、ソースフォロア回路であれば、０．６〜１．０Ｖ程度をとればよい。この場合、電源電圧Ｖa＝５．０Ｖ、電源電圧Ｖb＝０Ｖで、電源電圧Ｖa″＝４．０Ｖ、電源電圧Ｖb″＝−１．０Ｖを選ぶことにする。このような電源であれば、電圧変換部１０から０Ｖが入力されても、問題なく増幅できる。また、０Ｖ超の電圧も問題なく増幅できる。

以上の動作により、電圧０Ｖ〜Ｖa／２を高速、低インピーダンスに出力することが可能となる。

次に、出力電圧として電源電圧Ｖa／２超の電圧を出力する（２）の場合を説明する。

この場合、電圧変換部１０は、（１−２）で説明した動作でよい。その出力電圧は、Ｖ_IN×（１＋Ｒ_U ／Ｒ_D ）である。ただし、電源電圧Ｖaを出力したいときには、第１の演算増幅器ＯＰ１の出力トランジスタの電源電圧Ｖaの端子に接続されたトランジスタのみをオンさせ、それ以外の第１の演算増幅器ＯＰ１のトランジスタをオフさせるか、または電源電圧Ｖaを抵抗切替スイッチＳa1〜Ｓamのうちの１つのスイッチで選択する。このとき、出力部２０の動作は、（１）の場合とは逆の動作とする。すなわち、電源電圧Ｖa／２超の電圧を出力したいとき、制御部１５は、伝送切替スイッチＳw2および出力切替スイッチＳo2をオンにし、上側の第２の演算増幅器ＯＰ２_2をオン（動作状態）にするとともに、伝送切替スイッチＳw1および出力切替スイッチＳo1をオフにし、下側の第２の演算増幅器ＯＰ２_1をオフ（非動作状態）にするように制御を行う。この制御で、電圧変換部１０の出力は上側の第２の演算増幅器ＯＰ２_2に供給され、上側の第２の演算増幅器ＯＰ２_2がボルテージフォロアで動作し、出力切替スイッチＳo2を介して出力される。

ここで、上側の第２の演算増幅器ＯＰ２_2の電源に注目する。電源電圧は、Ｖa′，Ｖb′となっている。この電圧は、
Ｖa＜Ｖa′
Ｖb′＞Ｖb＋φ
を満たすように選ぶ。

この場合、電源電圧Ｖa＝５．０Ｖ、電源電圧Ｖb＝０Ｖで、電源電圧Ｖa′＝６．０Ｖ、電源電圧Ｖb′＝１．０Ｖを選ぶことにする。このような電源であれば、電圧変換部１０から電源電圧Ｖaが入力されても問題なく増幅できる。また、電源電圧Ｖaの電圧も問題なく増幅できる。

以上の動作により、電圧Ｖa／２〜Ｖaを高速、低インピーダンスに出力することが可能となる。

上記の例では電源が合計で６種類必要となっているが、電源電圧Ｖa″と電源電圧Ｖb′などを共用することで、さらに簡単で小面積な電圧発生回路が製作できることは言うまでもない。

このように、０Ｖ〜Ｖaまでの液晶表示に必要な駆動電圧を制御部１５が動作回路、トランジスタを制御することで、面積の増大や消費電流の増加もなく、電圧の全範囲を高速、低インピーダンスに発生でき、かつ電圧変換部１０が電圧範囲を決定しているので、電源電圧Ｖa、電源電圧Ｖbそのものも高精度、高速駆動できることに加えて、その電圧は超えない、液晶表示装置の駆動にとって非常に都合の良い効果が得られる。

（実施の形態３の変形の態様）
図８に示す出力部２０は、ｋ個（ｋは１以上の自然数）の演算増幅器ＯＰ２_1〜ＯＰ２_kで構成したものである。この出力部２０と電圧変換部１０の出力の間に、ｋ個の伝送切替スイッチＳw1〜Ｓwk、ｋ個の演算増幅器ＯＰ２_1〜ＯＰ２_kの出力には出力するしないを選択するｋ個の出力切替スイッチＳo1〜Ｓokが各々に接続されている。

近年の液晶ドライバでは、ＲＡＭやコントローラ、ソースドライバ、電源回路を１チップに搭載する傾向にあり、様々な耐圧のトランジスタや電源が含まれることが多い。これを積極的に活用して、必要な耐圧と電源に分離したものが図８である。

ここで、電源が４系統（ｑ＝４）であるとする。次に電源電圧を高い方からＶ_HH，Ｖ_H ，Ｖ_L ，Ｖ_LLとする。さらに、この電源間を活用して、３つ（ｋ＝３）の演算増幅器で構成するものとする。すなわち、電源電圧Ｖ_LLと電源電圧Ｖ_L で動作する演算増幅器をＯＰ２_1、電源電圧Ｖ_L と電源電圧Ｖ_H で動作する演算増幅器をＯＰ２_2、電源電圧Ｖ_H と電源電圧Ｖ_HHで動作する演算増幅器をＯＰ２_3とする。

この場合、演算増幅器ＯＰ２_1は、電源電圧Ｖ_LLと電源電圧Ｖ_L の電位差の耐圧の素子で構成でき、演算増幅器ＯＰ２_2は、電源電圧Ｖ_L と電源電圧Ｖ_H の電位差の耐圧の素子で構成でき、演算増幅器ＯＰ２_3は、電源電圧Ｖ_H と電源電圧Ｖ_HHの電位差の耐圧の素子で構成できる。これは、伝送切替スイッチＳw1〜Ｓw3や出力切替スイッチＳo1〜Ｓo3以外は、電圧変換部１０に比べて低い耐圧の素子で構成できることを示している。この場合、電源を３分割することが可能で、演算増幅器の電源、耐圧が１／３程度で済むことになり、高速、低インピーダンス化が行える。耐圧が半分で、面積が１／４、速度は４倍程度が期待できる。低耐圧化するので、小面積化と性能向上に寄与する部分は大きい。また、今後、液晶ドライバに様々な機能が増加して、電源や様々な耐圧のトランジスタが増加することで、図８のｋやｑの値を調整・増加することで、さらに特性向上が見込める上に、小面積化が同時に行える。

また、図８において、出力につながる負荷のもつ電圧をＶＬとする。この電圧ＶＬは、電圧変換部１０の耐圧でその範囲をとりうるとする。このとき、ある時刻ｔ１において、液晶画素データに基づいて、電圧ＶＬが電源電圧Ｖaに等しかったとする。このとき、演算増幅器ＯＰ２_1〜ＯＰ２_3を上記の構成で低耐圧化していると、耐圧を超えることにことなる。以下に、これを防ぐ動作を説明する。なお、図示していないが、演算増幅器ＯＰ２_1〜ＯＰ２_3の出力には、演算増幅器ＯＰ２_1〜ＯＰ２_3の電源に接続されるスイッチを備えることとする。

ある時刻ｔ１で電源電圧Ｖaを出力していて、次の時刻ｔ２で演算増幅器ＯＰ２_1から電源電圧Ｖ_LLと電源電圧Ｖ_L の範囲の液晶画素データに基づいた電圧を出力したいときの手順を以下に説明する。

ある時刻ｔ１で電源電圧Ｖaを出力していて、次の時刻ｔ２で伝送切替スイッチＳw1をオンさせると、演算増幅器ＯＰ２_1は耐圧を超える。しかし、この時刻ｔ２より前の時刻ｔ１′において、演算増幅器ＯＰ２_1の出力は電源電圧Ｖ_LLまたは電源電圧Ｖ_L 、またはその間の電圧を出力する。そして、伝送切替スイッチＳw1をオンして、出力部２０の電圧をＶ_LLと電源電圧Ｖ_L 、またはその間の電圧に収束させる。

次に、演算増幅器ＯＰ２_1を動作させることで、耐圧以内に収めることができる。

このような手順で動作させることで、演算増幅器ＯＰ２_1〜ＯＰ２_3を構成する素子の耐圧を確実に守り、かつ、低耐圧化できる。

また、電源のインピーダンスが十分低ければ、収束時間を速める効果も期待できる。

同様に、オフ時や電源投入時の初期値も演算増幅器ＯＰ２_1であれば、電源電圧Ｖ_LLまたは電源電圧Ｖ_L 、またはその間の電圧を設定しておく。他の演算増幅器も同様に設定しておくことで、電圧発生回路の出力の電圧変更以外に、動作、非動作や電源投入を含む過渡状態も含めて、確実に低耐圧化が可能となる。

なお、電源の数ｑと演算増幅器の数ｋは、上記実施の形態のように、ｑ＝ｋ−１としてもよいし、さらに、演算増幅器を増減して、出力電圧範囲や構成する半導体プロセスが備える素子の耐圧に合わせて決定すればよい。

上述した実施の形態ではＭＯＳトランジスタを用いて説明したが、バイポーラトランジスタを用いて同様の回路を構成できることはいうまでもない。

さらに本発明は、上記実施の形態に限定されることなく、特許請求の範囲に記載される技術的範囲内で自由に変形、変更可能である。

本発明の技術は、液晶表示ドライバなどの電圧発生回路において、電源電圧を含む電源電圧近傍の電圧を高速、低インピーダンスに出力することができる。さらに、混載するシステムの様々な電源や耐圧のトランジスタを用いて実施することで、駆動能力の高い、低消費電力の機能を実現し、回路およびシステムの面積を小さくする技術として有用である。

本発明の実施の形態１における電圧発生回路の構成を示すブロック図 本発明の実施の形態１における電圧発生回路の構成を示す回路図 本発明の実施の形態１の変形の態様における電圧発生回路の構成を示す回路図 本発明の実施の形態１の変形の態様における電圧発生回路の構成を示す回路図 本発明の実施の形態２における電圧発生回路の構成を示す回路図 本発明の実施の形態２における耐圧制御トランジスタの断面図 本発明の実施の形態３における電圧発生回路の構成を示す回路図 本発明の実施の形態３の変形の態様における電圧発生回路の構成を示す回路図 従来の技術における電圧発生回路の構成を示す概略構成図 従来の技術における電圧発生回路の構成を示す回路図

符号の説明

１０ 電圧変換部（差動増幅部）
１５ 制御部
２０ 出力部
Ｖ_IN 入力端子（基準電位）
Ｖ_OUT 出力電圧
Ｖa，Ｖa′，Ｖa″ 高電位側電源の電圧
Ｖb，Ｖb′，Ｖb″ 低電位側電源の電圧
Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗
ＯＰ１ 第１の演算増幅器
ＯＰ２，ＯＰ２_1〜ＯＰ２_k 第２の演算増幅器
ＯＰ３ 差動増幅回路
Ｑ１ 駆動トランジスタ
Ｑ２ 耐圧制御トランジスタ
Ｒ_S 可変抵抗
Ｓa0 短絡用スイッチ
Ｓa1〜Ｓam 抵抗切替スイッチ
Ｓb0 短絡用スイッチ
Ｓb1〜Ｓbn 電圧切替スイッチ
Ｓw1，Ｓw2，Ｓw1〜Ｓwk 伝送切替スイッチ
Ｓo1〜Ｓok 出力切替スイッチ

Claims (16)

1. 基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、
   前記出力部の高電位側電源の電圧レベルが前記電圧変換部の高電位側電源の電圧レベルよりも高くなるように設定されている電圧発生回路。
2. 基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、
   前記電圧変換部の高電位側電源と低電位側電源の電圧差分が前記出力部の高電位側電源と低電位側電源の電圧差分より小さくされ、前記電圧変換部を構成する素子の耐圧が前記出力部を構成する素子の耐圧より低くされている電圧発生回路。
3. 基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、
   前記電圧変換部の高電位側電源と低電位側電源の電圧差分が前記出力部の高電位側電源と低電位側電源の電圧差分より高くされ、前記電圧変換部を構成する素子の耐圧が前記出力部を構成する素子の耐圧より高くされている電圧発生回路。
4. さらに、前記出力部は、前記電圧変換部の高電位側電源の電圧で電圧制限する耐圧制御部を備えている請求項１から請求項３までのいずれかに記載の電圧発生回路。
5. 前記耐圧制御部は、
   カソードに前記電圧変換部の高電位側電源の電圧を与えるダイオード、
   または、エミッタとベースが短絡され、前記電圧変換部の高電位側電源の電圧がベースに与えられるバイポーラトランジスタ、
   または、ソースとゲートが短絡され、前記電圧変換部の高電位側電源の電圧がゲートに与えられるＭＯＳトランジスタのいずれかである請求項４に記載の電圧発生回路。
6. 前記ＭＯＳトランジスタは、Ｎウェルに前記電圧変換部の高電位側電源を与えＰウェルに前記出力部の低電位側電源を与えることにより、前記ＭＯＳトランジスタの耐圧が前記電圧変換部を構成する素子または前記出力部を構成する素子の耐圧に等しくまたはより低くされている請求項５に記載の電圧発生回路。
7. 基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、
   前記出力部は第１の演算増幅器と第２の演算増幅器を備え、第１の演算増幅器の高電位側電源の電圧レベルが前記電圧変換部の高電位側電源の電圧レベルよりも高くなるように設定され、第２の演算増幅器の低電位側電源の電圧レベルが前記電圧変換部の低電位側電源の電圧レベルよりも低くなるように設定され、前記出力部の素子の耐圧が前記電圧変換部の素子の耐圧に等しくまたはより低くされている電圧発生回路。
8. さらに、前記出力部における前記第１の演算増幅器と前記第２の演算増幅器の各出力端子と前記出力部の出力端子との間にそれぞれ介挿された出力切替スイッチを備え、前記出力切替スイッチの耐圧が前記電圧変換部の素子の耐圧に等しくまたはより低くされている請求項７に記載の電圧発生回路。
9. 前記出力部における前記第１の演算増幅器と前記第２の演算増幅器の各出力電圧は、電源投入時および非動作時に前記演算増幅器の電源電圧または電源電圧範囲の電圧で固定電位とされている請求項８に電圧発生回路。
10. 前記出力部における前記第１の演算増幅器と前記第２の演算増幅器はいずれか１つが選択されるようになっており、前記演算増幅器の切り替え時に次選択の演算増幅器の出力切替スイッチがオンする前に、前記次選択の演算増幅器においてその電源電圧または電源電圧範囲の電圧を出力し前記出力部の出力電圧が前記電源電圧または電源電圧範囲の電圧レベルとなったときに、前記次選択の演算増幅器の前記出力切替スイッチがオンされる請求項８または請求項９に記載の電圧発生回路。
11. 前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記制御部からの制御に応じて、前記演算増幅器はボルテージフォロア構成となり、また前記演算増幅器の出力に前記可変抵抗を接続することにより前記演算増幅器の入力電圧を前記可変抵抗で分圧し出力する請求項１から請求項１０までのいずれかに記載の電圧発生回路。
12. 前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記演算増幅器は非反転増幅器に構成され、前記可変抵抗の両端は前記演算増幅器の出力端子と接地端子とに接続され、前記制御部の制御に応じて前記演算増幅器の反転入力端子に接続される前記可変抵抗の抵抗分割点を可変する請求項１から請求項１１までのいずれかに記載の電圧発生回路。
13. 前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記演算増幅器は反転増幅器に構成され、前記可変抵抗の両端は前記演算増幅器に対する前記基準電位の入力端子と前記演算増幅器の出力端子とに接続され、前記制御部の制御に応じて前記演算増幅器の反転入力端子に接続される前記可変抵抗の抵抗分割点を可変する請求項１から請求項１１までのいずれかに記載の電圧発生回路。
14. 前記可変抵抗は、複数の抵抗と複数の抵抗切替スイッチとを備え、前記制御部の制御に応じて前記複数の抵抗切替スイッチの開閉を行う請求項１１から請求項１３までのいずれかに記載の電圧発生回路。
15. 前記電圧変換部は差動増幅回路である請求項１から請求項１４までのいずれかに記載の電圧発生回路。
16. 前記出力部はソースフォロアである請求項１から請求項１５までのいずれかに記載の電圧発生回路。

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