JP5063594B2 - 転位欠陥密度の低い格子不整合半導体構造およびこれに関連するデバイス製造方法 - Google Patents

Description

関連出願の相互参照
本出願は、２００５年５月１７日付出願の米国特許仮出願第６０／６８１，９４０号の優先権および利益を主張するものであり、その開示全体は、参照により本願に組み込まれる。

技術分野
本発明は、概括的には、格子不整合半導体ヘテロ構造に関し、より詳細には、異種の半導体材料の集積に関連する選択的なチャネル材料の再成長に関する。

近年、マイクロ電子デバイスの動作速度および演算能力が増大したことにより、このようなデバイスの製造の出発となる半導体構造の複雑性および機能性の増大への要求が高まっている。異種の半導体材料のヘテロ集積、例えばＩＩＩ−Ｖ材料、特にガリウムヒ素、窒化ガリウム、インジウムアルミニウムヒ素および／またはゲルマニウムと、シリコンまたはシリコンゲルマニウム基板とのヘテロ集積は、ＣＭＯＳプラットホームの機能性および性能を増大させる魅力的な手法の１つである。特に、格子整合基板が市販されていない場合に多くの新しい半導体デバイスを製造するためにまたは潜在的にシリコンマイクロ電子機器のモノリシック集積を得るために、ヘテロエピタキシャル成長を利用することができる。しかし、異種の半導体材料の組合せを使用して製造されたデバイスの性能、つまり有用性は、最終的に得られる構造の品質に依存する。具体的には、広範な種類の半導体デバイスおよびプロセスにおいて、転位欠陥のレベルが低いということが重要であり、それというのは、転位欠陥のレベルが高いと、そうでなければモノリシックであった結晶構造を転位欠陥が分断し、電気的および光学的な特性の急激な不都合な変化を生じさせ、これによって、材料品質は粗悪となり、性能は制限されることになる。さらに、貫通転位セグメントは、デバイス材料の物理特性を低下させ、早期のデバイス故障を招く。

上述のように、転位欠陥は、通常、ある種の結晶材料を異なる種類の材料基板上にエピタキシャル成長させた場合（「ヘテロ構造」と呼ばれることが多い）に、２つの材料の結晶格子サイズが異なるために生じる。出発基板と後続層との間のこの格子不整合によって、材料堆積中に応力が生じ、これにより、半導体構造における転位欠陥が生じる。

ミスフィット転位は、ミスフィット歪みを緩和するために不整合界面で形成される。多くのミスフィット転位が、「貫通セグメント」という表面で終端する垂直方向の成分を有する。この貫通セグメントは、ヘテロ構造に追加される後続の全ての半導体層を通って連続するものである。さらに、基板自体に転位がある場合には、下層の基板と同じ材料のエピタキシャル成長においても転位欠陥が生じることがある。この転位の中には、エピタキシャル成長させる材料中で貫通転位として複製されるものもある。その他の転位欠陥には、積層欠陥、双晶境界および逆位相境界がある。半導体デバイス、例えばダイオード、レーザおよびトランジスタの活性領域中のこのような転位は、著しい性能低下をもたらし得る。

転位の生成およびこれに関連する性能の問題を最小限にするために、当分野で公知の半導体ヘテロ構造デバイスの多くは、極めて近似の、例えば０．１％以内の格子不整合結晶構造を有する半導体層に制限されている。このようなデバイスでは、小さな格子不整合を有する構造上に薄層をエピタキシャル成長させる。エピタキシャル層の厚みが、欠陥生成に関する臨界厚みより小さな厚みを保持する場合に限り、基板は、エピタキシャル層の成長のためのテンプレートとして機能し、このエピタキシャル層は、基板のテンプレートに弾性的に合致する。構造の多くにおいて、格子を整合させることおよびほぼ整合させると転位がなくなるのではあるが、エネルギーバンドオフセットが大きい格子整合系が比較的少なく、新規のデバイスのための設計の選択肢は限られる。

したがって、公知の手段で得られるものよりもエピタキシャル層の厚みが大きく格子ミスフィットが大きいヘテロ構造デバイスに、極めて大きな関心が寄せられている。例えば、シリコン基板上に成長させたガリウムヒ素は、シリコンＶＬＳＩ回路の電子加工技術とガリウムヒ素で利用可能な光学部品技術とを結びつけ、様々な新規の光電子デバイスを可能にすると考えられている。例えば、Choiらの「Monolithic Integration of Si MOSFET's and GaAs MESFET's」、IEEE Electron Device Letters、Vol. EDL-7、No. 4、 April 1986を参照されたい。このような組合せから極めて有利に得られるものは、複雑なシリコンＶＬＳＩ回路と組み合わせた高速ガリウムヒ素回路、およびシリコンＶＬＳＩ間のワイヤ相互接続部に換えられるガリウムヒ素光電子インターフェースユニットが含まれる。ガリウムヒ素およびシリコンデバイスの集積には進歩があり、例えば、Choiらの「Monolithic Integration of GaAs/AlGaAs Double-Heterostructure LED's and Si MOSFET's」、IEEE Electron Device Letters、Vol. EDL-7、No. 9、September 1986、およびShichijoらの「Co-integration of GaAs MESFET and Si CMOS Circuits」、IEEE Electron Device Letters、Vol. 9、No. 9、September 1988を参照されたい。しかし、このような組合せの構造の潜在的な利点が広く認識されその開発に実質的な労力が払われているにもかかわらず、その実際の有料性は、シリコン基板上に成長させたガリウムヒ素層の欠陥密度が高いことによって制限されている。例えば、Choiらの「Monolithic Integration of GaAs/AlGaAs LED and Si Driver Circuit」、IEEE Electron Device Letters、Vol. 9、No. 10、October 1988 (513頁)を参照されたい。よって、ガリウムヒ素およびシリコンデバイスを集積する基本的な技術が知られているとはいえ、転位欠陥の密度の低いガリウムヒ素を製造する要求がある。

不整合の大きい堆積層中の貫通転位を制御するための、３つの公知の手法がある。異種材料のウェハ接合、基板のパターニング、および組成の勾配である。２つの異なる半導体の接合によって、十分な材料品質を得ることができる。しかし、大きなサイズのＧｅまたはＩＩＩ−Ｖウェハの利用可能性が制限されていることおよびそれが高価であることによって、上記手法は実際的ではない。

基板のパターニングを含む技術は、貫通転位が幾何学寸法によって制約される、つまり、貫通が結晶中で終端できないという事実を利用する。より小さな成長エリアへと基板をパターニングすることによって自由な端部を別の自由な端部に近付ければ、貫通転位密度を低減することができる。これまでは、基板パターニングとエピタキシャル横方向成長（epitaxial lateral over growth（「ＥＬＯ」））技術との組合せが、窒化ガリウムデバイス中での欠陥密度を著しく低減するように実施され、これにより、寿命の長いレーザダイオードの製造がなされる。このプロセスは、実質的に、ＥＬＯ領域の欠陥を排除するものであるが、極めて欠陥性の大きいシードウィンドウ（seed window）が残されるので、全ての欠陥を排除するために、リソグラフィステップおよびエピタキシャル成長ステップの繰り返しが必要である。同様の手段では、ペンデオエピタキシー法（pendeo-epitaxy）によって、基板付近のエピタキシャル領域における実質的に全ての欠陥が排除されるが、１つのリソグラフィステップおよび２つのエピタキシャル成長ステップが必要となる。さらに、これら両技術では、窒化ガリウムの横方向の成長速度が大きくなくてはならず、全てのヘテロエピタキシャル成長システムにおいて実施されているわけではない。よって、大きな成長速度に頼らずかつ最小限のリソグラフィ／エピタキシャル成長ステップを利用する一般的な欠陥低減プロセスが、プロセスの複雑さを低減することおよび様々な材料系に対する応用性を促進させることの両方に対して有利となるであろう。

「エピタキシャルネッキング（epitaxial necking）」と呼ばれる別の公知の技術が、Landoら「High Quality Ge on Si by Epitaxial Necking」、Applied Physics Letters、Vol. 76、No. 25、April 2000によってＧｅオンＳｉヘテロ構造の製造に関して実施された。この手法は、選択的なエピタキシャル成長と欠陥結晶学との組合せを利用することによって、プロセスの簡素化をもたらし、大きな横方向成長速度に頼らず、欠陥を、パターニングマスクに設けられた開口部の側壁に追いやる。具体的には、図１Ａおよび１Ｂに示すように、（１１１）＜１１０＞ダイヤモンド立方晶滑り系においては、不整合転位は、（１００）成長面で＜１１０＞方向に沿って存在し、貫通セグメントは、（１１１）平面で＜１１０＞方向で生じる。（１１１）平面での＜１１０＞方向の貫通セグメントは、下層のＳｉ（１００）基板表面に対して４５°の角度をなして伝搬する。よって、パターニングマスクにおける穴のアスペクト比が１を超える場合、貫通セグメントはマスク側壁によってブロックされ、これにより、Ｓｉ上に直接形成された、低欠陥の上面Ｇｅ「小塊（nodules）」が得られる。しかし、エピタキシャルネッキングの重要な制限の１つは、適用されるエリアのサイズである。以下により詳細に説明するが、一般に、転位を側壁で終端させるために、横方向の寸法（図１ＡのＩで示す）は両寸法で比較的小さくなっていなくてはならない。

よって、当分野では、様々な格子不整合材料系における転位欠陥を抑制する半導体ヘテロ構造を製造する多目的かつ効率的な方法への要求がある。また、当分野では、機能および性能の向上のために、集積された格子不整合材料と低レベルの貫通欠陥との組み合わせを利用する半導体デバイスへの要求もある。

したがって、本発明の課題は、公知の技術の制限を克服し、界面欠陥を著しく低減させた半導体ヘテロ構造ならびにその製造方法を提供することである。

不整合エピタキシャル層を、基板に弾性的に一致させるために、臨界厚み未満に低減する様々な態様での従来の手法と比較して、本発明は、より大きな厚みおよび成分半導体層の限定された横方向エリアを利用して、貫通転位および他の転位欠陥、例えば積層欠陥、双晶境界または逆位相境界が実質的にない上部分を有する制限されたエリア領域を製作する。これにより、本発明は、当分野で長年求められてきたが、転位欠陥があったためにこれまで実用的でなかったモノリシック格子不整合ヘテロ構造をベースとした半導体デバイスの製造を目的とする。

特定の応用では、本発明は、Ｓｉ基板に集積されたＧｅまたはＩＩＩ−Ｖデバイス、例えば、シリコンウェハ上に堆積させたガリウムヒ素層を含む光電子デバイスの半導体構造を特徴としており、また、Ｓｉ基板での選択されたエリア上にＧｅまたはＩＩＩ−Ｖ材料を集積させることを目的とした半導体構造を製造する方法を特徴としている。

概括的には、１つの局面では、本発明は、半導体ヘテロ構造を形成する方法に関する。この方法は、第１の半導体材料を含むまたは本質的にそれからなる基板を提供し、続いて、この基板上に転位ブロックマスクを設けることを含む。このマスクは、基板の表面に延びかつ少なくとも１つの側壁によって画定されている開口部を有する。側壁の少なくとも一部は、基板の表面と、第１の半導体材料の選択された結晶方向に対して配向角度をなして接している。この方法は、開口部内に、第２の半導体材料を含む再成長層を堆積させ、この再成長層における貫通転位の密度が、前記配向角度があることで、基板の表面からの距離が大きくなるにつれ低減することをさらに含む。転位ブロックマスクは、誘電材料、例えば二酸化シリコンまたは窒化シリコンを含んでいてよい。

本発明のこの局面の態様は、１つ以上の以下の特徴を含む。第２の半導体材料を含む過成長層もしくはエピタキシャル成長層（overgrowth layer）を、再成長層上にかつ転位ブロックマスクの少なくとも一部上に堆積させることができる。再成長層の少なくとも一部を結晶化することができる。再成長層は平坦化させることができ、その場合、例えば、平坦化ステップ後、再成長層の平坦化された表面が転位ブロックマスクの上面と実質的に同一平面となっている。この平坦化ステップは、化学機械研磨を含んでいてよい。

さらに、本発明の様々な態様では、第１の半導体材料は、シリコンまたはシリコンゲルマニウム合金である。第２の半導体材料は、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族もしくはＶＩ族元素またはそれらの組合せ、例えば、ゲルマニウム、シリコンゲルマニウム、ガリウムヒ素、アルミニウムアンチモン、インジウムアルミニウムアンチモン、インジウムアンチモン、インジウムヒ素、インジウムリンもしくは窒化ガリウムのいずれかを含むかまたは本質的にそれからなっていてよい。いくつかの態様では、第２の半導体材料の組成は勾配している。

本発明の多くの態様では、前記第１の半導体材料の選択された結晶方向は、再成長層中の貫通転位の少なくとも１つの伝搬方向に整合している。これらの態様の特定の形態では、前記配向角度は、約３０〜約６０度であり、例えば約４５度である。

基板の表面は、（１００）、（１１０）または（１１１）の結晶配向を有している。いくつかの態様では、前記選択された結晶方向は、第１の半導体材料の＜１１０＞結晶方向と実質的に整合している。別の態様では、前記側壁の一部が、第１の半導体材料の＜１００＞結晶方向と実質的に整合している。

本発明のこの局面および別の局面の特定の態様では、第１の半導体材料は非極性であり、第２の半導体材料は極性であり、配向角度があることによって、再成長層における逆位相境界の密度が、基板の表面からの距離の増大に伴い低下する。いくつかの態様では、貫通転位は、転位ブロックマスクに設けられた開口部の側壁で、基板の表面からの所定の距離Ｈでまたはそれより低い位置で終端する。これらの態様のいくつかの形態では、転位ブロックマスクに設けられた開口部が様々な幅を有する。別の形態では、転位ブロックマスクに設けられた開口部の側壁が、基板の表面近くに堆積させた第１の部分およびこの第１の部分上に堆積させた第２の部分を含む。第１の部分の高さは、少なくとも、基板の表面からの所定の距離Ｈに少なくとも等しくすることができる。側壁の第１の部分は、第２の部分と実質的に平行になっていてよい。また、いくつかの形態では、側壁の第２の部分は、外方に向かって拡大していてよい。さらに、本発明のこの局面および別の局面の特定の態様では、前記配向角度があることによって、基板の表面からの距離が増大するにつれ、再成長層中に積層欠陥および／または双晶境界の密度が低減する。

さらに、本発明のこの局面および別の局面の特定の態様では、転位ブロックマスクに設けられた開口部の側壁が、基板の表面からの所定距離Ｈに少なくとも等しい高さを有する。この態様では、開口部は、実質的に長方形であり、開口部の長さＬよりも小さい所定の幅Ｗを有している。例えば、開口部の幅Ｗは約５００ｎｍより小さく、開口部の長さＬは、ＷおよびＨのそれぞれを超えていてよい。この態様のいくつかの形態では、基板は、実質的にシリコンからなりかつ（１００）結晶配向を有しており、配向角度は、再成長層中での欠陥の伝搬の方向に対して約４５度となっており、所定の距離Ｈは少なくともＷ√２である。別の形態では、基板は、本質的にシリコンからなりかつ（１１０）結晶配向を有しており、配向角度は約４５度であり、所定の距離Ｈは少なくともＷ√６／３である。さらに別の形態では、基板は、本質的にシリコンからなりかつ（１１１）結晶配向を有しており、配向角度は約４５度であり、所定の距離Ｈは約２Ｗである。

本発明のこの局面の別の態様では、方法が、基板の少なくとも一部上に格子不整合層を堆積させ、その後、転位ブロックマスクを設けることをさらに含む。格子不整合層は、好ましくは、第３の半導体材料を含み、少なくとも部分的に緩和されている。格子不整合層は、転位ブロックマスクを設ける前に平坦化することができる。第２の半導体材料および第３の半導体材料は、同じ半導体材料であってよいかまたは同じ半導体材料を含んでいてよい。

概括的に、別の局面では、本発明は、第１の半導体材料を含む基板を設けることで始まる半導体ヘテロ構造を形成する方法を特徴とする。この方法は、基板上に転位ブロックマスクを設けることをさらに含む。マスクは、基板の表面へと延び、少なくとも１つの側壁によって画定されている開口部を有する。側壁の少なくとも一部は、第１の半導体材料の選択された結晶方向に対して配向角度をなして基板の表面と接している。この方法は、開口部に、第２の半導体材料を含む再成長層を堆積させるステップおよびこの再成長層を熱サイクルに曝すステップを含み、これにより、貫通転位を、転位ブロックマスクに設けられた開口部の側壁で、基板の表面からの所定の距離の位置でまたはその距離よりも低い位置で終端させるようにする。

本発明のこの局面および別の局面の様々な態様では、再成長層中の貫通転位（および／または積層欠陥、双晶境界もしくは逆位相境界といった転位欠陥）の密度は、基板の表面からの距離が大きくなるほど低下する。第１の半導体材料は、シリコンもしくはシリコンゲルマニウム合金を含むまたは本質的にシリコンもしくはシリコンゲルマニウム合金からなっていてよい。第２の半導体材料は、例えばゲルマニウム、シリコンゲルマニウム、ガリウムヒ素および窒化ガリウムからなる群から選択されるＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族および／もしくはＶＩ族元素ならびに／またはその組合せを含んでいてもよいし、本質的にそれからなっていてもよい。いくつかの態様では、第２の半導体材料の組成は勾配している。

概括的に、別の局面では、本発明は、基板およびこの基板上に設けられた転位ブロックマスクを含む半導体構造に重点を置いている。基板は、第１の半導体材料、例えばシリコンもしくはシリコンゲルマニウム合金を含むまたは本質的にそれからなっている。転位ブロックマスクは、誘電体材料、例えば二酸化シリコンまたは窒化シリコンを含む。マスクは、基板の表面へと延びかつ少なくとも１つの側壁によって画定されている開口部を有しており、その少なくとも一部は、基板の表面と、第１の半導体材料の選択された結晶方向に対して配向角度をなして接している。第２の半導体材料を含む再成長層は、開口部内に形成され、この場合、前記配向角度があることによって、再成長層中の貫通転位および／または他の転位欠陥、例えば積層欠陥、双晶境界もしくは逆位相境界の密度が、基板の表面からの距離が増すにつれ低減するようになっている。

本発明のこの局面の様々な態様で、貫通転位は、転位ブロックマスクに設けられた開口部の側壁で、基板の表面からの所定の距離Ｈでまたはそれより低い位置で終端する。本発明のこの局面のいくつかの態様では、第１の半導体材料の前記選択された結晶方向は、再成長層中の貫通転位の少なくとも１つの伝搬方向と整合している。これらの態様の特定の形態では、前記配向角度は約３０〜約６０度、例えば約４５度である。

基板の表面は、（１００）、（１１０）または（１１１）結晶配向を有していてよい。いくつかの態様では、前記選択された結晶方向は、第１の半導体材料の＜１１０＞結晶方向と実質的に整合している。別の態様では、側壁の一部が、第１の半導体材料の＜１００＞結晶方向と実質的に整合して、基板の表面と接している。

また、本発明のこの局面の特定の態様は、再成長層上かつ転位ブロックマスクの少なくとも一部上に設けられた過成長層、ならびに基板の少なくとも一部上にかつ転位ブロックマスクの下に設けられた格子不整合層を含む。過成長層および／または格子不整合層は、第２の半導体材料を含んでいてよく、少なくとも部分的に緩和されていてよい。

さらに、別の局面では、本発明は、ソース領域、ドレイン領域およびこれらの間のチャネル領域を含む、基板上に形成された半導体デバイスを特徴としている。基板は、第１の半導体材料、例えばシリコンを含むまたは本質的にそれからなっている。また、基板上には、転位ブロックマスクが設けられている。マスクは、基板の表面へと延びかつ少なくとも１つの側壁によって画定されている開口部を有する。デバイスは、開口部内に形成された再成長層をさらに含む。側壁の少なくとも一部は、第１の半導体材料の選択された結晶方向に対して配向角度をなして、例えば再成長層中の貫通転位の伝搬方向に対して約４５度をなして基板の表面と接している。再成長領域は、貫通転位および／または他の転位欠陥、例えば再成長領域内の積層欠陥、双晶境界または逆位相境界が実質的に終端する、基板の表面近くに設けられた第１の部分と、第１の部分上に設けられかつその中に形成されたチャネル領域を有する第２の部分とを有する。再成長層の第１の部分は第２の半導体材料を含み、第２の部分は第３の半導体材料を含む。第２の半導体材料および第３の半導体材料は、同じ材料であってもよいし、同じ材料を含んでいてもよい。

一態様では、半導体基板は、シリコンウェハ、その上に設けられた絶縁層およびその絶縁層上に設けられた歪み半導体層を含む。歪み半導体層は、シリコンまたはゲルマニウムを含む。ここで使用する限りにおいて、「歪み」という語は、一軸および二軸の歪みを包含し、また引張り歪みおよび圧縮歪みを包含する。別の態様では、半導体基板は、シリコンウェハ、その上に堆積させた組成が均一な緩和されたＳｉ_１−ｘＧｅ_ｘ（０＜ｘ＜１）層、およびこの緩和されたＳｉ_１−ｘＧｅ_ｘ層上に堆積させた歪みシリコン層を含む。組成が均一な緩和されたＳｉ_１−ｘＧｅ_ｘ層とシリコンウェハとの間に、組成が勾配したＳｉ_１−ｘＧｅ_ｘ層を設けることもできる。また、組成が均一な緩和されたＳｉ_１−ｘＧｅ_ｘ層とシリコンウェハとの間に、絶縁層を設けることもできる。さらに別の態様では、少なくとも部分的に緩和された格子不整合層が、基板の少なくとも一部と転位ブロックマスクとの間に設けられている。

第２の半導体材料および／または第３の半導体材料は、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族および／もしくはＶＩ族元素ならびに／またはその組合せ、例えばゲルマニウム、シリコンゲルマニウム、ガリウムヒ素、窒化ガリウム、インジウムアルミニウムヒ素、インジウムガリウムヒ素、インジウムガリウムリン、アルミニウムアンチモン、インジウムアルミニウムアンチモン、インジウムアンチモンおよび／もしくはインジウムリンを含むかまたは本質的にこれらからなっていてよい。いくつかの態様では、再成長領域の第１の部分はシリコンゲルマニウムを含み、再成長領域の第２の部分は歪みゲルマニウムまたは歪みシリコンゲルマニウムの層を含んでいてよい。別の態様では、再成長領域の第１の部分がインジウムリンを含み、再成長領域の第２の部分が、インジウムアルミニウムヒ素の層上に設けられたインジウムガリウムヒ素を含む。別の態様では、再成長領域の第１の部分は、インジウムアルミニウムアンチモンを含んでいてよく、再成長領域の第２の部分はインジウムアンチモンの層を含んでいてよい。

本発明の様々な態様では、前記第１の半導体材料の選択された結晶方向が、再成長領域中の貫通転位の少なくとも１つの伝搬方向と整合している。再成長領域中の貫通転位は、実質的に、転位ブロックマスクに設けられた開口部の側壁で、基板の表面からの所定の距離でまたはそれより下の位置で終端する。この転位ブロックマスクは、誘電体材料、例えば二酸化シリコンまたは窒化シリコンを含んでいてよい。特定の態様では、転位ブロックマスクは、二酸化シリコン層上に設けられた窒化シリコン層を含む。

特定の態様では、デバイスのソース領域およびドレイン領域が、転位ブロックマスク上にエピタキシャル成長により堆積されている。例えば、それは、再成長領域近くの転位ブロックマスク上にエピタキシャル成長により堆積させ、それにより形成した構造を指す。この態様のいくつかの形態では、この構造は、再成長領域との界面でショットキー接合を形成する第１の材料を含む。この構造は、さらに、歪みの、非歪みのまたはアモルファスであってよい第２の材料を含むことができる。再成長層上にゲート絶縁体を設けることができ、いくつかの態様では、約５Å〜約１５Åの厚みを有するシリコン層が、ゲート絶縁体と再成長層との間に設けられている。

概括的にはさらに別の局面で、本発明は、基板および基板上に設けられた転位ブロックマスクを含む集積回路を特徴としている。マスクは、基板の表面へと延びかつ少なくとも１つの側壁によって画定されている開口部を有する。基板は、第１の半導体材料、例えばシリコンを含むかまたは本質的にそれからなっている。側壁の少なくとも一部は、基板の表面と、第１の半導体材料の選択された結晶方向に対して配向角度をなして接している。集積回路は、開口部内に形成されている再成長領域も含む。再成長領域は、基板の表面近くに設けられた第１の部分を有し、再成長領域中の貫通転位および／または他の転位欠陥、例えば積層欠陥、双晶境界もしくは逆位相境界が、実質的にこの第１の部分で終端している。再成長層は、第１の部分上に設けられた第２の部分も有する。これらの第１の部分および第２の部分は、異なるまたは同じ半導体材料を含むまたは本質的にそれからなる。さらに、ｐ−トランジスタが半導体基板の第１のエリア上に形成されており、ｎ−トランジスタが半導体基板の第２のエリア上に形成されており、各トランジスタは、再成長領域の第２の部分を通るチャネルを有する。これらのトランジスタは、ＣＭＯＳ回路内で互いに接続されている。

さらに別の局面では、本発明は、非プラーナ型のＦＥＴを形成する方法に関する。この方法は、第１の半導体材料、例えばシリコンを含むまたは本質的にそれからなる基板を提供することで始まる。この方法は、基板上に転位ブロックマスクを提供するステップ、ならびに基板の表面へと延びかつ少なくとも１つの側壁によって画定されている開口部をマスクに形成するステップを含む。マスクは、第２の誘電体層上に設けられる第１の誘電体層を有する。側壁の少なくとも一部は、第１の半導体材料の選択された結晶方向に対して配向角度をなして基板の表面と接している。この方法は、開口部内に、第２の半導体材料を含む再成長領域を選択的に形成することをさらに含む。この配向角度および／または鏡像力（image force）によって、再成長層中の貫通転位および／または他の転位欠陥、例えば積層欠陥、双晶境界もしくは逆位相境界の密度が、基板の表面からの距離が大きくなるにつれ低下するようになる。この方法は、第１の誘電体層の少なくとも一部を選択的に除去し、再成長層の少なくとも一部を露出させ、これにより、半導体フィン構造（fin structure）を形成することをさらに含む。ゲート誘電体領域は、フィン構造の少なくとも一部上に設けられる。ゲートコンタクトは、ゲート誘電体領域上に設けられる。ソース領域およびドレイン領域は、フィン構造に形成することができる。再成長領域は、第１の誘電体層の少なくとも一部を選択的に除去する前に、例えば化学機械研磨によって平坦化することができる。

また、さらなる局面では、本発明は、光電子デバイスを形成する方法を目的とする。この方法は、第１の半導体材料、例えばシリコンを含むまたは本質的にそれからなる基板を提供することで始まる。この方法は、基板上に転位ブロックマスクを設けるステップ、ならびに基板の表面に延びるマスク内の開口部を形成するステップをさらに含む。開口部は、少なくとも１つの側壁によって画定されている。側壁の少なくとも一部は、第１の半導体材料の選択された結晶方向に対して配向角度をなして、基板の表面と接する。この方法は、第１の半導体層の厚みが所定の距離にほぼ等しくなるまたはそれを超えるまで、第２の半導体材料を含むまたは本質的にそれからなる再成長領域の第１の部分を選択的に開口部内に堆積させると同時に、インサイトゥでこの第２の半導体材料をドーピングすることをさらに含む。前記配向角度をなす構成によって、第１の部分での貫通転位および／または別の転位欠陥、例えば積層欠陥、双晶境界または逆位相境界が、実質的に、基板の表面からの所定の距離でまたはそれを下回る位置で終端する。この方法では、続いて、第３の半導体材料を含むまたは本質的にそれからなる再成長領域の第２の部分を、開口部内に、入射光の所定の吸収レベルに達するように選択された厚みになるよう選択的に堆積させ、ならびに続いて、第２の部分でドープされた領域を形成する。様々な態様では、この方法は、転位ブロックマスクを提供する前に、ｐ型またはｎ型の領域を基板に形成するステップを含む。

図面では、異なる図面を通して、基本的に同じ参照番号は同じ部材を指す。また、図面の寸法は必ずしも正確であるとは限らず、概して、本発明の原理を例示する上で強調されている。以下の説明においては、本発明の様々な態様を、添付の図面を参照しながら記述する。

本発明の様々な態様によれば、本発明は、貫通転位および他の転位欠陥が実質的に存在しない上表面を有する制限されたエリア領域を有する、モノリシック格子不整合半導体ヘテロ構造の製造、ならびにこのような格子不整合ヘテロ構造をベースとした半導体デバイスの製造を目的とする
シリコン（Ｓｉ）は、現在、電子産業にとって最も遍在的な半導体であると認識されている。シリコンウェハを形成するために使用されるシリコンのほとんどは、単結晶シリコンから形成される。シリコンウェハは、その上にＣＭＯＳデバイスが形成される基板として機能する。シリコンウェハは、半導体基板または半導体ウェハとも呼ばれる。ここではシリコン基板に関連して説明を行うが、本発明の思想および範囲を逸脱することがなければ、他の半導体材料を含むまたは本質的にそれからなる基板の使用も意図される。

結晶シリコンでは、固体を形成している原子は周期的に配置されている。周期的な配置が固体全体にわたって存在している場合には、基板は、単結晶から形成されていると定義される。固体が、無数の単結晶領域からなっている場合には、その固体は多結晶材料と呼ばれる。当業者には容易に理解されるように、結晶内での原子の周期的な配置は、格子と呼ばれる。結晶格子は、格子全体を表す体積も包含するが、結晶全体にわたり規則的に繰り返される単位セルも指す。例えば、シリコンは、ダイアモンド型立方格子構造を有し、これは、２つの相互嵌入する面心立法格子として表すことができる。よって、立方格子の分析および可視化が簡単であることを、シリコン結晶の特徴にまで拡大させることができる。ここでの説明では、シリコン結晶の様々な平面、特に（１００）、（１１０）および（１１１）が参照される。これらの平面は、基本的な結晶軸に対するシリコン原子の平面の配向を規定する。番号｛ｘｙｚ｝はミラー指数と呼ばれ、シリコンの結晶面が基本の結晶軸と交差する点の逆数から決定される。よって、図２の（Ａ）〜（Ｃ）に、シリコンの結晶面の３つの配向を示す。図２（Ａ）では、シリコンの結晶面は１でｘ軸と交わり、ｙ軸またはｚ軸と交わることはない。したがって、このタイプの結晶シリコンの配向は（１００）である。同様に、図２（Ｂ）に（１１０）結晶シリコンを、図２（Ｃ）に（１１１）シリコンを示す。（１１１）および（１００）の配向は、商業的な使用において、２つの主要なウェハ配向である。特に、立方結晶における任意の平面に対しては、他の同等の５つの平面が存在する。よって、結晶の基本単位セルである立方体の６つの側面は全て（１００）平面であるといえる。｛ｘｙｚ｝という表記で、６つ全ての同等な（ｘｙｚ）面を指す。ここでの説明全体を通して、結晶方向、特に＜１００＞、＜１１０＞および＜１１１＞方向も参照される。これらの方向は、各平面に対する法線方向として定義される。よって、＜１００＞方向は、（１００）平面に対する法線方向である。＜ｘｙｚ＞という表記は、６つ全ての同等の方向を示す。

上述のように、当分野では、様々な格子不整合材料系での基板界面の欠陥を抑制する半導体ヘテロ構造を製造するための多目的でかつ効率的な方法が必要とされている。極めて大きな不整合のある堆積層における貫通転位密度を制御する上述の従来技術の１つである「エピタキシャルネッキング」と呼ばれる技術は、比較的小さな横方向寸法を有するデバイスにしか応用可能でない。この従来技術では具体的には、金属酸化物半導体（「ＭＯＳ」）トランジスタは、典型的には、（１００）シリコンウェハ上に製造され、そのゲートは＜１１０＞方向に平行に電流が流れるように配向している。よって、（１００）Ｓｉウェハ上に形成され、そのデバイスチャネル配向が＜１１０＞方向に整合しているＦＥＴデバイスでは、格子不整合半導体層の転位を両方向でマスクの側壁で終端させるために、チャネル幅およびチャネル長さは、エピタキシャルネッキングマスクの高さに比べて小さくなっていなくてはならない。しかし、近年のＣＭＯＳ回路では、ＭＯＳＦＥＴデバイスの幅は実質的にチャネル長さを超えることが多く、よって、ＣＭＯＳ寸法設計の結果、極めて小さくなってしまう場合が多い。したがって、従来のネッキング手法を使用した場合、多くの転位が、チャネル幅の方向では、マスクの側面で終端しない。

転位欠陥を低減する従来の手法に対し、本発明は、様々な態様で、半導体成分層のより大きな厚みおよび制限された横方向エリアを利用することによって、公知技術の制限に対処し、これにより、実質的に貫通転位がない上部分を有する制限されたエリア領域が得られる。図３Ａおよび３Ｂを参照すると、第１の半導体材料、例えばシリコンを含むまたは本質的にそれからなる基板３１０が設けられている。この基板上に、転位ブロックマスク３２０が設けられている。マスクは、基板の表面に延びかつ少なくとも１つの側壁３３０によって画定されている開口部３２５を有する。様々な態様では、開口部３２５は、ほぼ長方形である。転位ブロックマスクは、誘電体材料、例えば二酸化シリコンまたは窒化シリコンを含んでいてよい。側壁の少なくとも一部は、基板の表面に、第１の半導体材料の選択された結晶方向に対して角度αをなして接している。さらに、側壁の少なくとも一部は、ほぼ垂直である、つまり、基板の表面に対して約８０〜１２０度をなして、特定の態様では、基板の表面に対して実質的に直角に設けられている。

第２の半導体材料を含む再成長層３４０が、開口部内に設けられている。一態様では、第１の半導体材料の選択された結晶方向は、再成長層中の貫通転位の伝搬方向に整合している。特定の態様では、配向角度は、このような結晶方向に対して約３０〜６０度、例えば約４５度である。基板の表面は、（１００）、（１１０）または（１１１）結晶配向を有していてよい。いくつかの態様では、選択された結晶方向は、第１の半導体材料の＜１１０＞結晶方向と実質的に整合している。

様々な態様では、第１の半導体材料は、シリコンまたはシリコンゲルマニウム合金を含むかまたは本質的にそれからなっていてよい。第２の半導体材料は、例えば、ゲルマニウム、シリコンゲルマニウム、ガリウムヒ素、アルミニウムアンチモン、インジウムアルミニウムアンチモン、インジウムアンチモン、インジウムヒ素、インジウムリンおよび窒化ガリウムからなる群から選択されるＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族および／もしくはＶＩ族元素ならびに／またはこれらの組合せを含むまたは本質的にそれからなっていてよい。

再成長層は、大気圧ＣＶＤ（ＡＰＣＶＤ）、低圧（または減圧）ＣＶＤ（ＬＰＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、分子ビームエピタキシ（ＭＢＥ）または原子層堆積（ＡＬＤ）を含むが、これらに限定されない任意の適切なエピタキシャル堆積システムでの選択的エピタキシャル成長によって開口部内に形成することができる。ＣＶＤプロセスでは、選択的エピタキシャル成長は、典型的には、チャンバ内にソースガスを導入することを含む。ソースガスは、少なくとも１種の前駆体ガスおよびキャリアガス、例えば水素を含んでいてよい。反応チャンバは、例えばＲＦ加熱によって加熱する。チャンバ内の成長温度は、再成長層の組成に応じて約３００℃〜約９００℃である。成長システムは、層成長速度を増大させるために、低エネルギープラズマを使用することもできる。

エピタキシャル成長システムは、シングルウェハまたはマルチウェハのバッチ反応装置であってよい。製造への応用での大体積エピタキシャル成長（volume epitaxy）のために一般的に使用される適切なＣＶＤシステムは、例えば、Santa Clara（CA）のApplied Materialsから入手可能なEPI CENTURAシングルウェハマルチチャンバシステムまたはBilthoven（オランダ）のASM Internationalから入手可能なEPSILONシングルウェハエピタキシャル反応装置を含む。

いくつかの態様では、再成長層の組成は勾配しており、例えば、＞５％Ｇｅ／μｍ〜１００％Ｇｅ／μｍ、好ましくは５％Ｇｅ／μｍ〜５０％Ｇｅ／μｍの範囲の勾配率を有し、約１０％〜約１００％の最終Ｇｅ含有量を有するＳｉおよびＧｅを含む。勾配層の全体の勾配率は、層の全厚みに対するＧｅ含有量の全変化量の比として概括的に定義されるが、勾配層の一部分内での「局所的な勾配率」は、全体の勾配率とは異なっていてよい。例えば、０％Ｇｅから１０％Ｇｅに勾配する１μｍの領域（局所的勾配率１０％Ｇｅ／μｍ）、および１０％Ｇｅから３０％Ｇｅに勾配する１μｍの領域（局所的勾配率２０％Ｇｅ／μｍ）を含む勾配層の全体の勾配率は、１５％Ｇｅ／μｍとなる。よって、再成長層は、必ずしも線形のプロファイルを有していなくともよく、異なる局所的勾配率を有する小さな領域を有していてよい。様々な態様では、勾配再成長層は、例えば６００〜１２００℃で成長させる。貫通転位の核生成を低減する一方で成長速度を増大できるようにするには、より高い、例えば９００℃を超える成長温度が好ましいであろう。例えば、参照によりその全体が本願に組み込まれている米国特許第５２２１４１３号明細書を参照されたい。

特定の態様では、第１の半導体材料はシリコンであり、第２の半導体材料はゲルマニウムである。この態様では、再成長層中の貫通転位３５０は、＜１１０＞方向に沿って伝搬し、第１の半導体材料の表面に対して４５度の角度で形成される。ほぼ長方形の開口部を有する転位マスクが基板上に設けられ、その場合、開口部の側壁が、＜１００＞方向に対して４５度の角度をなして設けられ、＜１１０＞結晶方向に実質的に整合するようになっている。開口部のこのような配向によって、転位は、基板の表面からの所定の距離Ｈでまたはそれより低い位置で転位ブロックマスクの開口部の側壁に達し、そこで終端し、この場合、再成長層中の貫通転位の密度は、基板の表面からの距離が大きくなるにつれて低くなる。したがって、再成長層の上部には実質的に貫通転位がなくなり、チャネル幅を増大させた半導体デバイスの形成が可能となる。

本発明の別の態様の特定の形態では、転位ブロックマスクに設けられた開口部の側壁は、基板の表面からの所定の距離Ｈ以上の高さを有する。このような態様では、開口部は実質的に長方形であり、その所定の幅Ｗは、開口部の長さＬよりも小さい。開口部の幅Ｗは、約５００ｎｍより小さくてよく、開口部の長さＬは、Ｗを超えかつＨを超えていてよい。これらの態様のいくつかの形態では、基板が本質的にシリコンからなっていて（１００）結晶配向を有しており、配向角度が、再成長層中の転位の伝搬に対して約４５度であり、所定の距離Ｈが少なくともＷ√２である。別の形態では、基板が本質的にシリコンからなっていて（１１０）結晶配向を有しており、配向角度が、約４５度であり、所定の距離Ｈが少なくともＷ√６／３である。さらに別の形態では、基板が本質的にシリコンからなっていて（１１１）結晶配向を有しており、配向角度が約４５度であり、所定の距離Ｈが少なくとも２Ｗである。

本発明の様々な態様では、転位のブロックは、上述のマスクの寸法および配向の両方によって、また「鏡像力」によって促進される。「鏡像力」については、以下に詳細に説明するが、これにより、転位が実質的に垂直方向の表面に引きつけられる。多くの態様では、再成長層の上部分から実質的に貫通転位および別の転位欠陥を排除するには、この鏡像力のみでも十分である。

当業者が容易に認識するように、表面付近の転位は、一般に結晶のバルク中では受けない力に曝されており、特に、表面では材料が有効により適合していて転位エネルギーがより低くなっているので、自由な表面に向かって引き寄せられる。Hull & Bacon、Introduction to Dislocation、4th edition、Steel Times（2001）を参照されたい。鏡像力は、成長させる半導体の材料特性、ならびに所与の転位と自由表面との間の距離によって決まる。よって、転位が、側壁での捕捉が有利とはならない配向を有する場合でも、自由表面へ転位を引き出して結晶の弾性エネルギーを低減させる境界力（boundary forces）があるので、上記手段は特定の寸法で効果的である。数学的には、このような力が生じるのは、歪みの発現のための境界条件が、表面に対する法線方向の歪み成分が表面でゼロになることを必要とするためである。よって、刃状転位の転位長さ１単位に対する、垂直な側壁に向かう力は、以下の式で表すことができる。

上記式中、
Ｆ_１＝鏡像力
Ｇ＝せん断弾性率（shear modulus）
ｄ＝自由表面からの距離
ｂ＝バーガースベクトル
ν＝ポワソン比
である。

図４Ａおよび４Ｂを参照すると、ここで使用する限り、「６０°転位」という語は、バーガースベクトルと転位線との角度が６０°である転位を指す。このような転位は、典型的には、歪みが比較的小さい（例えば＜２％）ダイヤモンド立方型または閃亜鉛鉱型の格子不整合系で形成される。（他の近傍の転位または近傍の自由表面からの）貫通転位にかかる力がない場合、貫通転位は、基板表面から＜１１０＞方向で４５°の角度で立ち上がる。しかし、上から（表面に対して法線方向から）見た場合、転位は＜１００＞方向に存在しているように見える。

実験的には、シリコン上にゲルマニウムを設けた場合（４％の不整合）、転位がＳｉＯ_２側壁の約３００ｎｍ内で捕捉される。これは、鏡像力の影響によるものと考えられる。このような転位と側壁とがなす角度は、約４５〜５５°とみなされる。

Ｇｅの場合の関連する材料定数は、
Ｇ＝４．１×１０^１１ｄｙｎｅ／ｃｍ^２
ν＝０．２６、および
ｂ＝３．９９Å
である。

上式と、ｄ≦３００ｎｍでＳｉ上のＧｅ中の転位がＳｉＯ_２側壁の方向に曲がっているという実験的観察とに基づけば、立方型の半導体結晶中の転位を自由表面に向けて曲げるのに必要な力は約２．３ｄｙｎｅ／ｃｍである。よって、他の材料についても自由表面からの距離を、Ｇ、νおよびｂに当てはまる既値に基づき、かなり正確に算定することができる。例えば、このような計算によって、
ＧａＡｓでは ｄ＝２５８ｎｍ
ＩｎＰでは ｄ＝２０５ｎｍ
ＡｌＳｂでは ｄ＝２１０ｎｍ
ＩｎＳｂでは ｄ＝１６４ｎｍ
が得られる。

図４Ｃを参照すると、完全な捕捉に関し、穴またはトレンチの横方向の寸法ｗは、好ましくは約２^＊ｄ以下であって、垂直方向の寸法ｈは、好ましくは少なくとも約ｄである（ｄは上述のように計算される）。この基準は、側壁の境界および基板表面の配向に実質的に関係ないことが予測される。よって、本発明の様々な態様では、再成長層の下部分での転位は、上述のように計算された幅を有しかつ再成長層中の転位の伝搬方向を考慮せずに配向させた長細い開口部、例えばトレンチを有する転位ブロックマスクを利用することによってトラップもしくは捕捉される。

さらに、図４Ｄに示すように、ここで使用する限り、「９０°転位」という語は、バーガースベクトルと転位線とのなす角度が９０°である転位を指す。このような転位は、主に、歪みが比較的大きい（例えば＞２％）不整合系で形成される。貫通転位にかかる力（他の近傍の転位または近傍の自由表面から付与され得る）がない場合、転位は、＜１００＞方向で９０°の角度で基板表面から立ち上がる。よって、このような転位は、垂直方向でなく図４Ｅに示すような傾斜した側壁を有する転位ブロックマスクを使用することによって極めて最適に捕捉することができる。

以下に、異なる種類のダイヤモンド立方型または閃亜鉛鉱型半導体ヘテロ構造において転位を捕捉するための機構をまとめる。
１．不整合性低、鏡像力低
− ６０°転位が優勢、
− 貫通転位は、＜１１０＞方向に存在、表面から４５°で立ち上がる、
− 転位を捕捉するための最良の手法は、上で図３Ａおよび３Ｂに関連させて説明したように、側壁の適切な配向および開口部の適切な寸法設定に頼ることである。
２．不整合性低、鏡像力低
− ６０°転位が優勢、
− 貫通転位は、実質的に垂直方向の自由表面に向かって曲がる、
− 転位を捕捉するための最良の手法は、上で図４Ａ〜４Ｃに関連させて説明した通り。
３．不整合性高、鏡像力高
− ９０°転位が優勢、
− 貫通転位は、実質的に垂直な自由平面に向かって曲がる、
− 転位を捕捉するための最良の手法は、上で図４Ａ〜４Ｃに関連させて説明した通り。
４．不整合性高、鏡像力低
− ９０°転位が優勢、
− 貫通転位は、＜１１０＞方向に存在し、表面から９０°で立ち上がる、
− 転位を捕捉するための最良の手法は、上で図４Ｄおよび４Ｅに関連させて説明した通り。

六方晶半導体、例えばＩＩＩ窒化物（ＩＩＩ−Ｎ）材料は、高出力で高速の電子機器および発光応用機器において多大な利益をもたらすものである。Ｓｉ上に設けるＩＩＩ−窒化物のような六方晶半導体のエピタキシーに関しては、Ｓｉの（１１１）表面が、一般的に（１００）よりも好ましい。これは、Ｓｉの（１１１）表面が六方晶系であるからである（Ｓｉが立方晶であっても）。これは、立方（１００）面よりも六方晶の結晶成長のためのより良好なテンプレートを提供する。しかし、上述したように、前記のエピタキシャルネッキングの手法はこのような応用においては効果は低く、それというのは、このような材料中の貫通転位は、典型的に、Ｓｉ、ＧｅおよびＧａＡｓのようなより一般的に使用される立方晶半導体と比較して基板に対して異なる配向を有しているので、格子不整合Ｓｉ（１１１）基板上に設けられる六方晶半導体中の貫通転位を、垂直方向の側壁によって効率的に抑制することができないからである。例えば、図４Ｅに関連させて説明したように、基板の特定の表面配向および格子不整合再成長層の結晶構造においては、貫通欠陥が基板に対して垂直方向に伝搬し、このことは、転位ブロックマスクの垂直方向の側壁による捕捉に有利とならないだろう。これは、ＧａＮをＳｉの（１００）表面上に成長させた場合に相当する。この場合、いくつかの態様では、図４Ｅに示すように、開口部の側壁の角度を基板に対して傾斜させて、垂直方向に伝搬する欠陥は、傾斜した側壁を横切るようにすることができる。

別の態様では、開口部内で露出している下層の基板の表面自体が、貫通転位の抑制を可能にするように構成されている。図５Ａを参照すると、転位ブロックマスクをＳｉ（１００）基板上に設け、開口部をマスクを貫通させて画定した後、Ｓｉの（１１１）結晶面に対して選択的なエッチング剤、例えばＫＯＨ溶液を、シードウィンドウの底部で露出している基板の部分に塗布し、（１１１）表面を露出させる。格子不整合半導体材料を基板上の開口部に堆積させ、そのエピタキシャル堆積を続けて、ヘテロエピタキシャル領域が、開口部に設けられた材料上に、マスク上を横方向に延びるように成長させる。図５Ｂに示すように、下層表面の構成によって、ヘテロエピタキシャル領域の貫通転位の配向は基板の表面に対して約４５°となり、マスクの実質的に垂直方向の側壁によって転位の捕捉が簡単となる。さらに、デバイス活性エリアのために六方晶半導体材料の小さいエリア複数必要な場合には、個々の開口部から拡大するヘテロエピタキシャル過成長領域を平坦化（例えばＣＭＰによって）し、隣接する絶縁体エリアと実質的に同一平面となるようにする。別態様で、大きなエリアを必要とする場合、成長を、隣接する領域が融合するまで行うことができ、その後、任意に、得られた構造を平坦化する。後者の場合には、六方晶半導体の横方向成長速度は、公知の様々な手法を利用した場合の表面に対する法線方向の成長速度よりも著しく大きくなり得るので、このような半導体材料では、（１００）表面上で立方晶半導体を成長させた場合には得られなかった、プロセスのフレキシビリティが得られる。具体的には、エピタキシャル成長前面が融合する時に形成されることが知られている欠陥を実質的に排除できない場合、これらの材料の成長速度の差があることによって、幅広く間隔をおいたシードトレンチ、例えば間隔がトレンチ幅の５倍以上であってよいトレンチは、狭い間隔を置いたシードトレンチよりも実質的な利点をもたらすことができる。

図６Ａ〜６Ｆに、本発明の様々な態様によるより大きな表面積を有する格子不整合半導体ヘテロ構造の概略的な側面断面図を示す。具体的には、以下により詳細に説明するように、実質的に貫通転位のない格子不整合ヘテロ構造の上部分のエリアが、図３Ａ〜３Ｂを参照して説明した態様に比べ増大している。例えば、以下により詳細に説明するが、いくつかの態様では、転位ブロックマスクに設けられた開口部の幅が変化している。別の形態では、転位ブロックマスクに設けられた開口部の側壁は、基板の表面に対して近位に設けられた第１の部分と、この第１の部分の上に設けられている第２の部分とを含む。第１の部分の高さは、基板の表面からの規定された距離Ｈに少なくとも等しく、貫通転位は、転位ブロックマスクに設けられた開口部の側壁で、距離Ｈでまたはそれより低い位置で終端する。これらの態様のいくつかの形態では、側壁の第１の部分は、第２の部分に対して実質的に平行になっていてよい。また、いくつかの態様では、側壁の第２の部分は、外方に向かって拡大している。

以下に説明する態様の多くでは、基板５１０は、シリコンからなるかまたは本質的にそれからなっている。再成長層は、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族および／またはＶＩ族元素の１つおよび／またはこれらの組合せ、例えば、ゲルマニウム、シリコンゲルマニウム、ガリウムヒ素、アルミニウムアンチモン、インジウムアルミニウムアンチモン、インジウムアンチモン、インジウムヒ素、インジウムリンおよび窒化ガリウムからなる群から選択される半導体材料を含むまたは本質的にこれからなっている。開口部を有する転位ブロックマスク５２０は、基板上に設けられている。転位ブロックマスクは、誘電体材料、例えば、二酸化シリコンまたは窒化シリコンを含んでいてよい。側壁の少なくとも一部は、基板の表面と、第１の半導体材料の選択された結晶方向に対する配向角度αで接している。開口部には、第２の半導体材料を含む再成長層５４０が堆積されている。様々な態様では、第１の半導体材料の選択された結晶方向は、再成長層中の貫通転位が伝搬する方向に整合している。様々な態様では、配向角度は、約３０〜約６０度、例えば約４５度である。上述のように、本発明の様々な態様では、転位のブロッキングは、上述のマスクの寸法および配向ならびに／または「鏡像力」によって促進される。

図６Ａを参照すると、一態様で、転位ブロックマスクは、厚みｈ１の第１の低温酸化物層５２１を基板上に堆積させることによって形成される。厚みｈ１は、上述のように、貫通転位（および／または積層欠陥、双晶境界または逆位相境界のような別の転位欠陥）が転位ブロックマスクの開口部の側壁で終端する位置の、基板の表面からの距離に少なくとも等しくなるように選択される。直径ｄ１を有する第１のアパーチャまたは幅ｗ１を有する第１のトレンチ（幅ｗ１および直径ｄ１はいずれも厚みｈ１より小さい）が、従来のマスキング／エッチング技術によって層５２１内に形成される。マスクを除去した後、厚みｈ２の第２の低温酸化物層５２２を、層５２１上に堆積させる。その後、直径ｄ２を有する第２のアパーチャまたは幅ｗ２を有する第２のトレンチを、従来のマスキング／エッチング技術によって、ｗ１＜ｗ２（またはｄ１＜ｄ２）となるように層５２２に形成する。マスクを除去した後、第２の半導体材料の再成長層を、第１および第２のアパーチャまたは第１および第２のトレンチに、Langdoらによる米国特許出願公開第２００４／００４５４９９号明細書に開示の任意の技術のにより選択的エピタキシャル法によって堆積する。この堆積の後、上述のように、貫通転位および／または別の転位欠陥が、実質的に、第１のアパーチャ（または第１のトレンチ）で、厚みｈ１の位置またはそれより低い位置で終端する。これにより、実質的に貫通転位のない、厚みｈ２を有する再成長層部分が得られ、しかもこの部分は、図３Ａおよび３Ｂを参照して上で説明した態様よりも大きな上表面を有する。

図６Ｂを参照すると、別の態様では、第２の半導体材料を含む過成長層５５５を再成長層５４０上および再成長層に隣接する転位ブロックマスク５２０の一部上に堆積させる。この過成長層の少なくとも一部は、非結晶（つまりアモルファス）材料として堆積させることができ、例えば堆積温度よりも高い温度でのアニールステップによって実質的に結晶化させることができる。よって、この態様では、過成長層の結晶化は、堆積時にはアモルファスである、再成長層上の過層領域で結晶材料を形成するために利用される。図６Ｂの矢印は、過成長層５５５の少なくとも一部を形成していてよいアモルファス材料が結晶化される際に、転位ブロックマスクの開口部から外方に向かって拡大する結晶領域を示す。

図６Ｃを参照すると、別の態様では、転位ブロックマスクの開口部内への再成長層の堆積後に、横方向エピタキシャル堆積のステップを続け、これにより、有用な表面積が増大する。（１１０）または（１１１）面より大きな、（１００）面の典型的な成長速度を利用することもでき、これにより、この態様での横方向の成長を増大させることができる。例えば、過成長領域は、通常、チャネル材料に比して材料品質の要求が厳しくないソース／ドレインエリアとして使用することができる。

図６Ｄを参照すると、さらに別の態様では、再成長層領域のサイズを徐々に大きくすることによって、再成長層５４０の有用な上部エリアを大きくしている。図６Ａを参照して上で説明した態様と同様に、転位ブロックマスクは、２つの層、つまり、厚みｈ１を有する第１の層と厚みｈ２を有する第２の層とを含む。厚みｈ１は、上述のように、転位ブロックマスクに設けられた開口部の側壁で貫通転位および／または別の欠陥が終端する位置である基板表面からの距離に少なくとも等しくなるように（以上になるように）選択されている。つまり、直径ｄ１を有する第１のアパーチャまたは幅ｗ１を有する第１のトレンチ（幅ｗ１および直径ｄ１はいずれも厚みｈ１より小さい）は、従来のマスキング／エッチング技術によって層５２１内で形成されている。マスクを除去した後、厚みｈ２を有する第２の低温酸化物層５２２を、層５２１上に堆積させる。その後、直径ｄ２を有する第２のアパーチャまたは幅ｗ２を有する第２のトレンチを、従来のマスキング／エッチング技術によって、ｗ１＜ｗ２（またはｄ１＜ｄ２）となるように、層５２１に形成する。しかし、図６Ａに示す態様とは対照的に、第２のトレンチの幅ｗ２を徐々に増大させ、トレンチの側壁、つまり層５２２の開口部が徐々に外方に向かって拡大するようにする。この作用は、例えば、従来のマスキング／エッチング技術によって達成することができ、その場合、エッチャントおよびマスキング材料を、マスキング材料がエッチングプロセス中に横方向に腐食されるように選択し、下に行くほどより多くの転位ブロックマスクが露出するようにし、これにより、転位ブロックマスクにおいて外方に拡大する開口部が得られる。例えば、マスキング材料は、従来のフォトレジストであってよく、エッチャントは、従来のＲＩＥシステムで使用されるＣＦ_２およびＨ_２のガスの混合物であってよい。マスクを除去した後、第２の半導体材料の再成長層を選択的エピタキシャル法によって、層５２１、５２２によって画定された開口部内に堆積させる。堆積後、上述のように、貫通転位（および／または積層欠陥、双晶境界もしくは逆位相境界等の他の欠陥）は、第１のアパーチャ（または第１のトレンチ）内で、実質的に厚みｈ１またはそれより低い位置で終端する。よって、この態様では、転位は、再成長領域の第１の部分で、厚みｈ１またはそれより低い位置で終端し、その後、再成長層を徐々に拡大させ、これにより、大きなデバイスの製造のための大きな表面積を有する高品質のエピタキシャル成長が可能となる。

図６Ｅを参照すると、図６Ｄに関連させて上で説明した態様の別の形態では、外方に傾斜する側壁を有する開口部を有する転位ブロックマスク、つまり、上部よりも底部が実質的に狭くなっている構造を、１回のみのリソグラフィステップで形成することができ、その後、スペーサの堆積およびエッチングを行う。この技術は、一般に、より経済的であり、リソグラフィ・エッチング手法に固有のリソグラフィの整合の問題、つまりリソグラフィの最小の特徴の制限を克服することができるものである。スペーサは、絶縁層と同じまたはこれとは異なる材料から形成することができる。いずれの場合も、開口部またはトレンチの形成後に、選択的エピタキシャル成長を行う。

図６Ｆ〜６Ｈに、表面積を増大させるためのさらなる技術を示す。図６Ｆ（および再び図６Ｂ）を参照すると、一態様で、２つの開口部５３５を画定する転位ブロックマスク５２０のための絶縁材料として二酸化シリコンの代わりに窒化シリコンを使用する。再成長領域５４０を開口部内でエピタキシャル成長させた後、過成長領域５６０をその上に堆積させる。窒化シリコンを使用することによって、２つの過成長領域を転位ブロックマスク層５２０上で、より少ない欠陥で融合させることが促進され、これにより、より大きな表面積を得ることができる。図６Ｇを参照すると、図６Ｆの態様の１つの特定の形態で、第２の半導体材料の層５７０を基板５１０上に堆積した後に、転位ブロックマスク５２０をその上に形成し、この場合、再成長領域５４０が、規定された格子間隔を有する転位ブロックマスクの上で融合するようになっている。再生成長領域におけるこの格子間隔は、層５７０の格子間隔に従っているので、２つのエピタキシャル構造が融合する際に、格子の不整合がより少ない。図６Ｈを参照すると、図６Ｆの態様の別の形態で、転位ブロックマスクが、２つ以上のより近い間隔を有しかつ拡大する開口部を画定しており、この場合、マスクの水平方向の上表面は減少せしめられている、または特定の実施では排除されている。この形態では、欠陥を生じやすい横方向成長領域は、無視できる程度であるかまたはなく、これにより、得られる融合された過成長領域の品質が向上する。

さらに、図７Ａ〜７Ｃを参照すると、いくつかの態様で、本発明は、自己組織化（自己集積型）の転位ブロックマスクを利用して、エピタキシャルネッキングおよびＥＬＯ技術の組合せによって、ヘテロエピタキシャル領域内で大きな活性エリアを形成することに重点を置いている。具体的には、そこを貫通する開口部のアレイを規定する誘電層を、自己組織化技術を利用して形成することができ、これにより、時間のかかるリソグラフィおよびエッチング手段を回避する。絶縁層に設けられた自己集合した垂直方向の開口部のアレイを、Ｓｉ基板上に形成することができる。これについては、Wenchong Huらによる刊行物「Growth of well-aligned carbon nanotube arrays on silicon substrates using porous alumina film as a nanotemplate」、Applied Physics Letters、Vol. 79、No. 19（2001）を参照されたい。これは、参照により本願に組み込まれ、図７Ａおよび７Ｂに示すものと同様の、自己組織化型の垂直方向の開口部のアレイであって、絶縁体がアルミナ（Ａｌ_２Ｏ_３）であるものを形成するために、アルミニウムの陽極酸化の使用方法を説明している。しかし、このHuらによって記述されたプロセスでは、アルミナの小さな残層が、各穴の底部に残る。この残層を除去するために、異方性ドライエッチング（ウェハ表面に対して平行方向よりウェハ表面に対して法線方向で極めて高いエッチング速度を有する）を行うことができ、後続のエピタキシャルネッキングのための「シード」となるシリコンを露出させる。その後、ヘテロエピタキシャル領域を、開口部内でおよび開口部外で選択的に成長させ、これを、少なくとも得られる過成長領域が融合するまで行う。アパーチャの横方向の寸法、不整合の度合および側壁の酸化物の剛性に依存して、ヘテロエピタキシャル「ピラー」の可塑性または弾性の緩和が優勢となる。次に、得られたヘテロエピタキシャル層を例えばＣＭＰによって平坦化し（図７Ｃ）、貫通転位および／または他の転位欠陥が実質的にない活性エリアが、デバイス製造のために使用される。

図８〜１０に、ＣＭＯＳデバイスの製造のための本発明の様々な態様による転位ブロック技術の様々な応用を示す。図８に、本発明によって製造された再成長領域または過成長領域上に設けられた様々なデバイス構造、例えばＧｅ、ＩｎＧａＡｓ、歪みＧｅ／ＳｉＧｅおよび他の材料、または例えばＩｎＧａＡｓを含むＨＥＭＴデバイスを示す。出発基板は、Ｓｉ基板またはＳＯＩ／ＳＳＯＩ基板であってよい。一例では、ｎ−ＦＥＴおよびｐ−ＦＥＴデジタルデバイスをＳＳＯＩ上に製造し、一方で、上述の手法を使用して、ＲＦ／同様のデバイスを、Ｓｉ基板上に形成されたＧｅ領域上に製造する。先端材料をＳｉ基板に組み込むことによって、電子および正孔の移動度は著しく増大する。このようなＦＥＴデバイスにおいて転位欠陥の有害な影響を回避するためには、チャネル、ソースおよびドレイン領域は、実質的に欠陥のない再成長または過成長材料の上部領域に制限されるのが望ましい。上で詳細に説明したように、貫通転位および他の欠陥のブロックは、マスクおよび／または鏡像力の寸法および配向によって促進される。多くの態様では、再成長または過成長材料の上部領域から貫通転位および他の転位欠陥が実質的になくなるようにするためには、鏡像力のみで十分である。

さらに、図８を参照すると、接合リークを抑える広いバンドギャップを有する材料（ＡｌＳｂ）を初期成長のために使用し、続いてＦＥＴチャネルのための高い電子移動度を有する材料（例えばＩｎＡｓ）を使用することができる。この態様では、好ましくは、これら２つの半導体材料が同様の格子定数を有しており、これにより、これらの材料間の界面で転位が形成される可能性が低減する。この態様でも、広いバンドギャップ材料の成長を行った後、平坦化ステップを行うことができ、これにより、その表面が、転位ブロックマスクの上面と実質的に同面となり、続いて、高い移動度の材料の薄い層を転位ブロックマスク上に、ＭＯＳチャネルが対応するように成長させることができる。好ましくは、接合リークを抑えるために、ＦＥＴ接合の底部を広いバンドギャップ領域内に設ける。

図９に、本発明の様々な態様によるＣＭＯＳにおける転位ブロック技術の別の応用を示す。この方法によって、比較的大きいＣＭＯＳデバイスでＧｅ／ＩＩＩ−Ｖネッキング技術を使用することができる。図８の態様のようなＣＭＯＳデバイスでの転位ブロック技術を応用する場合、デバイス活性領域の長さＬ_{ａｃｔｉｖｅ}は、上述のアスペクト比の要求を満たすように十分に小さくなくてはならない。しかし、ソース／ドレイン長さも含むＬ_{ａｃｔｉｖｅ}は、デバイスチャネル長さＬ_ｇよりもずっと大きい。図９に示す態様は、ＧｅまたはＧａＡｓ成長を狭いチャネル領域のみで行い、ソース／ドレイン材料はその後に別々に堆積させた状態を示す。この手法によって、ＧｅまたはＧａＡｓ成長技術を、より大きなデバイス、例えば、２２ｎｍノードのデバイスの代わりに９０ｎｍノードＣＭＯＳデバイスへ応用することが可能となる。このチャネルオンリーＧｅ／ＩＩＩ−Ｖ転位ブロック手法（channel-only Ge/III-V dislocation-blocking approach）も、他の所望のソース／ドレイン工学技術、例えば、せり上げソース／ドレイン技術、ショットキーソース／ドレイン手段、またはソース／ドレインドーパント／導電性の最適化のためにチャネル領域の材料と異なるソース／ドレイン領域における材料を使用することとを組み合わせることができる。このいわゆるソース／ドレイン「オンインシュレータ」構造により、接合容量も低減する。ソース／ドレイン材料の適正な堆積は、移動度を増大させるための、チャネル領域への局所的な歪みを導入し得る。上述の手段は、予め規定された小さなチャネル領域のみに適用することができる。ソース／ドレイン領域におけるエピタキシャル堆積は欠陥が多いが、転位が狭いチャネル領域の側壁で終端している限り、ソース／ドレイン中の欠陥密度は許容可能である。

従来のプラーナ型ＭＯＳＦＥＴの他に、本発明の転位ブロック技術は、非プラーナ型ＭＯＳＦＥＴを製造するためにも使用することができる。上述のように、貫通転位および他の転位欠陥のブロックは、マスクの寸法および配向ならびに／または鏡像力によって促進される。多くの態様では、貫通転位および他の転位欠陥が実質的にない再成長または過成長材料の上部領域を生じさせるのには、鏡像力のみで十分である。図１０Ａおよび１０Ｂに、ボディ固定型（body-tied）フィンＦＥＴまたは格子不整合材料の垂直形状の利点を有するトライゲートトランジスタ構造を示す。１つの例示的な方法は、酸化物層を堆積または成長させ、その後、窒化物層を堆積し、マスクし、幅ｗ＜０．５ｈのトレンチをエッチングし（トレンチ配向は＜１１０＞方向であってよく、つまり、＜１１０＞方向に沿った全ての貫通転位（第１の半導体材料の表面に対して４５度の角度をなす）はｈの高さ以内で側壁と交わる）、トレンチ内でＧｅまたはＩＩＩ−Ｖを選択的に成長させ、化学機械研磨を行ってトレンチの外部で選択的に成長させた部分を除去し、窒化物を選択的に除去し、これにより、フィン構造を得て、続いて、フィン構造の周りに絶縁材料を成長および／または堆積させ、その後、ゲート電極の堆積、マスキング、エッチングを行い、ソース／ドレイン領域を形成するためにイオン注入を行うことを含む。第２の例示的な方法は、酸化物層を堆積または成長させ、マスキングし、幅ｗ＜０．５ｈのトレンチのエッチングを行い、トレンチ内にＧｅまたはＩＩＩ−Ｖを選択的に成長させ、化学機械研磨を行ってトレンチの外部の選択的な成長部分を除去し、酸化物の一部を選択的に除去し、これにより、フィン構造を得て、次に、フィン構造の周りの絶縁材料を成長および／または堆積させ、その後、ゲート電極を堆積させ、マスキングして、エッチングし、ソース／ドレイン領域を形成するためにイオン注入を行うことを含む。

ＦＥＴデバイス以外に、本発明の転位ブロック技術は、他の種類のデバイス、例えば光学デバイスを製造するためにも使用することができる。図１１および１２を参照すると、いくつかの態様では、このような技術を用いて、ＧｅまたはＩＩＩ−Ｖ光検出器がＳｉ基板に組み込まれている。図１１に示す例示的な態様では、Ｓｉ基板で下方コンタクトに注入を行ってｐ＋型領域を形成し、低温酸化物を堆積させ、アパーチャまたはトレンチを前記低温酸化物層を通してエッチングしてＳｉ基板に到達させ、アパーチャまたはトレンチにＧｅまたはＩＩＩ−Ｖ材料をインサイトゥでドープしながら欠陥領域（ｐ型）を越えるまで選択的に成長させる。さらに、所望のレベルの入射光吸収を可能にするのに十分な厚みが得られるまでエピタキシャル成長を続け、上層に注入を行ってｎ型領域を形成する。別の構成では、光が上部からでなく、図１２に示すように、側面から（例えば同一面の導波部から）入射する。この構成によって、ウェハ表面と同一面で光の検出を行うことができ、また、成長厚みが吸収深さに関係なくなる。

上述の様々な態様では、転位のブロックは垂直方向で行われる。図１３Ａには、転位のブロックが横方向で、例えばソース領域またはドレイン領域から行われる別態様を示す。よって、デバイスはＳＯＩ構造であってよい。一態様では、ゲート酸化物およびゲート積層体をまず形成し、その後、チャネル置換え式のプロセス（channel-replacement-type process）を用いて、ゲート下で転位ブロック成長を行う。この手法は、自己組織化の問題および表面粗さのあらゆる問題に対処する。

図１３Ｂに、大きなサイズのエピタキシャルエリアにおいて、転位を終端させる別の方法を示す。この方法は、異なる成長方向を取るエピタキシャル成長の２つのステップを含み、これにより、一方向での転位は第１のエピタキシャル成長中に側壁で終端し、大きなデバイス寸法を有していてよいもう一方の方向での転位は、エピタキシャル成長が方向を変える時に、側壁で終端することができる。

従来のＧｅ／ＩＩＩ−Ｖネッキングは、垂直方向に結晶材料を形成する。よって、ＭＯＳまたはフィン型ＦＥＴデバイスをその結晶上に形成する場合、デバイスは通常、バルク型またはボディタイド型であり、「オンインシュレータ」構造を有していない。バルク型ＧｅまたはＧａＡｓＦＥＴは、大きな接合リーク、およびショートチャネル効果の乏しい制御性を示す。その一解決手段は、デバイスを、水平面に平行ではなく垂直に製作することである。図１３Ｃに、このような構造の一態様、つまり垂直チャネルＦＥＴを示す。この構造には、垂直型のＦＥＴが有する利点、例えばＳＣＥ制御、より有効な大規模化可能性（scalability）等を有している。別の手法は、第２の半導体材料の選択的な堆積中に、第２の半導体材料に格子不整合する酸化物層をエピタキシャル成長させることである。したがって、酸化物層が再成長領域内に、デバイス製造のために続いて使用されるその層の一部を下層にして存在し、これについては、参照により本願に組み込まれるCurrieによる米国特許出願第１１／０００５６６号により詳細に説明されている。

本発明の本質的な特性の思想および本発明の範囲から逸脱することがなければ、ここに開示の概念を組み込んでいる別の態様を使用することができる。よって、上記の態様は、あらゆる点で説明を目的としており、ここに記載の発明を制限するものではない。したがって、本発明の範囲は、添付の特許請求の範囲によってのみ限定される。

当分野で公知の「エピタキシャルネッキング」技術による、シリコン基板およびシリコン基板上に形成されたゲルマニウム層の概略的な側面断面図である。 図１Ａの半導体ヘテロ構造を示すＸＴＥＭ画像である。 ３種類のシリコンの結晶配向のを示す概略図である。 本発明の様々な態様による、異なる格子不整合半導体ヘテロ構造およびそのヘテロ構造内に形成された転位をブロックするための構造の１つの概略図である。 本発明の様々な態様による、異なる格子不整合半導体ヘテロ構造およびそのヘテロ構造内に形成された転位をブロックするための構造の１つの概略図である。 本発明の様々な態様による、異なる格子不整合半導体ヘテロ構造およびそのヘテロ構造内に形成された転位をブロックするための構造の１つの概略図である。 本発明の様々な態様による、異なる格子不整合半導体ヘテロ構造およびそのヘテロ構造内に形成された転位をブロックするための構造の１つの概略図である。 本発明の様々な態様による、異なる格子不整合半導体ヘテロ構造およびそのヘテロ構造内に形成された転位をブロックするための構造の１つの概略図である。 本発明の様々な態様による、異なる格子不整合半導体ヘテロ構造およびそのヘテロ構造内に形成された転位をブロックするための構造の１つの概略図である。 本発明の様々な態様による、異なる格子不整合半導体ヘテロ構造およびそのヘテロ構造内に形成された転位をブロックするための構造の１つの概略図である。 本発明の様々な態様による、異なる格子不整合半導体ヘテロ構造およびそのヘテロ構造内に形成された転位をブロックするための構造の１つの概略図である。 本発明の様々な態様による、異なる格子不整合半導体ヘテロ構造およびそのヘテロ構造内に形成された転位をブロックするための構造の１つの概略図である。 本発明の様々な態様による、増大させた活性エリアを有する格子不整合半導体ヘテロ構造の１つの概略的な側面断面図である。 本発明の様々な態様による、増大させた活性エリアを有する格子不整合半導体ヘテロ構造の１つの概略的な側面断面図である。 本発明の様々な態様による、増大させた活性エリアを有する格子不整合半導体ヘテロ構造の１つの概略的な側面断面図である。 本発明の様々な態様による、増大させた活性エリアを有する格子不整合半導体ヘテロ構造の１つの概略的な側面断面図である。 本発明の様々な態様による、増大させた活性エリアを有する格子不整合半導体ヘテロ構造の１つの概略的な側面断面図である。 本発明の様々な態様による、増大させた活性エリアを有する格子不整合半導体ヘテロ構造の１つの概略的な側面断面図である。 本発明の様々な態様による、増大させた活性エリアを有する格子不整合半導体ヘテロ構造の１つの概略的な側面断面図である。 本発明の様々な態様による、増大させた活性エリアを有する格子不整合半導体ヘテロ構造の１つの概略的な側面断面図である。 本発明の様々な態様による、増大させた活性エリアを有する格子不整合半導体ヘテロ構造の１つの概略的な側面断面図である。 本発明の様々な態様による、増大させた活性エリアを有する格子不整合半導体ヘテロ構造の１つの概略的な側面断面図である。 本発明の様々な態様による、増大させた活性エリアを有する格子不整合半導体ヘテロ構造の１つの概略的な側面断面図である。 本発明の様々な態様による、半導体デバイスのための転位ブロック技術の様々な応用の１つを示す。 本発明の様々な態様による、半導体デバイスのための転位ブロック技術の様々な応用の１つを示す。 本発明の様々な態様による、半導体デバイスのための転位ブロック技術の様々な応用の１つを示す。 本発明の様々な態様による、半導体デバイスのための転位ブロック技術の様々な応用の１つを示す。 本発明の特定の態様による、Ｓｉ基板へのＧｅまたはＩＩＩ−Ｖ光検出器の集積を示す。 本発明の特定の態様による、Ｓｉ基板へのＧｅまたはＩＩＩ−Ｖ光検出器の集積を示す。 本発明の別態様による、転位ブロック技術を利用した半導体ヘテロ構造を示す。 本発明の別態様による、転位ブロック技術を利用した半導体ヘテロ構造を示す。 本発明の別態様による、転位ブロック技術を利用した半導体ヘテロ構造を示す。

Claims (30)

1. 半導体ヘテロ構造を形成する方法であって、
   （ａ）表面を有しかつ第１の半導体材料を含む基板を設け、
   （ｂ）前記基板上に転位ブロックマスクを設け、該マスクが、誘電材料を含み、前記基板の前記表面へと延びかつ少なくとも１つの側壁によって画定されている実質的に長方形のトレンチを有し、前記トレンチの長手方向が、前記基板の表面に、前記第１の半導体材料の選択された結晶方向に対して３０〜６０度の配向角度をなして接しており、前記トレンチが、長さＬより小さい所定の幅Ｗを有し、
   （ｃ）前記トレンチに、第２の半導体材料を含む再成長層を堆積させ、前記配向角度によって、前記再成長層中の貫通転位が、前記側壁で終端し、その密度が、前記基板の表面からの距離が大きくなるにつれて減少するようになっており、
   （ｉ）前記トレンチの側壁が、前記基板の表面からの所定の距離Ｈに少なくとも等しい高さを有し、（ｉｉ）前記貫通転位が、前記転位ブロックマスク内に設けられた前記トレンチの側壁で、前記所定の距離Ｈでまたはそれより下で終端し、（ｉｉｉ）前記トレンチの側壁が、
   前記基板の表面近くに設けられ、前記基板の表面からの前記所定の距離Ｈに少なくとも等しい高さを有する第１の部分と、
   前記第１の部分の上に設けられ、前記基板の表面に対して傾斜しかつ外方に向かって拡大している第２の部分とを有し、
   前記第１の半導体材料の選択された結晶方向が、前記再成長層中の前記貫通転位の少なくとも１つの伝搬方向と整合している、方法。
2. 前記再成長層上および前記転位ブロックマスクの少なくとも一部上に、前記第２の半導体材料を含む過成長層を堆積させることをさらに含む、請求項１に記載の方法。
3. 半導体ヘテロ構造を形成する方法であって、
   （ａ）表面を有しかつ第１の半導体材料を含む基板を設け、
   （ｂ）前記基板上に転位ブロックマスクを設け、該マスクが、誘電材料を含み、前記基板の前記表面へと延びかつ少なくとも１つの側壁によって画定されている実質的に長方形のトレンチを有し、前記トレンチの長手方向が、前記基板の表面に、前記第１の半導体材料の選択された結晶方向に対して３０〜６０度の配向角度をなして接しており、前記トレンチが、長さＬより小さい所定の幅Ｗを有し、
   （ｃ）前記トレンチに、第２の半導体材料を含む再成長層を堆積させ、前記配向角度によって、前記再成長層中の貫通転位の密度が、前記側壁で終端し、前記基板の表面からの距離が大きくなるにつれて減少するようになっており、
   （ｄ）前記再成長層上および前記転位ブロックマスクの少なくとも一部上に、前記第２の半導体材料を含む過成長層を堆積させ、
   （ｅ）前記過成長層の少なくとも一部を結晶化させ、
   前記貫通転位が、前記転位ブロックマスク内に設けられた前記トレンチの側壁で終端し、
   前記第１の半導体材料の選択された結晶方向が、前記再成長層中の前記貫通転位の少なくとも１つの伝搬方向と整合している、方法。
4. 前記第１の半導体材料が、シリコンまたはシリコンゲルマニウム合金を含む、請求項１または３に記載の方法。
5. 前記第２の半導体材料が、ゲルマニウム、シリコンゲルマニウム、ガリウムヒ素、アルミニウムアンチモン、インジウムアルミニウムアンチモン、インジウムアンチモン、インジウムヒ素、インジウムリンおよび窒化ガリウムからなる群から選択される、請求項１または３に記載の方法。
6. 半導体ヘテロ構造を形成する方法であって、
   （ａ）表面を有しかつ第１の半導体材料を含む基板を設け、
   （ｂ）前記基板上に転位ブロックマスクを設け、該マスクが、誘電材料を含み、前記基板の前記表面へと延びかつ少なくとも１つの側壁によって画定されている実質的に長方形のトレンチを有し、前記トレンチの長手方向が、前記基板の表面に、前記第１の半導体材料の選択された結晶方向に対して３０〜６０度の配向角度をなして接しており、前記トレンチが、長さＬより小さい所定の幅Ｗを有し、
   （ｃ）前記トレンチに、第２の半導体材料を含む再成長層を堆積させ、前記配向角度によって、前記再成長層中の貫通転位が、前記側壁で終端し、その密度が、前記基板の表面からの距離が大きくなるにつれて減少するようになっており、
   前記第２の半導体材料の組成が勾配しており、前記貫通転位が、前記転位ブロックマスク内に設けられた前記トレンチの側壁で終端し、
   前記第１の半導体材料の選択された結晶方向が、前記再成長層中の前記貫通転位の少なくとも１つの伝搬方向と整合している、方法。
7. 前記基板の前記表面が、（１００）、（１１０）および（１１１）からなる群から選択された結晶配向を有する、請求項１、３または６に記載の方法。
8. 前記選択された結晶方向が、前記第１の半導体材料の＜１１０＞結晶方向と実質的に整合している、請求項７に記載の方法。
9. 前記配向角度によって、前記再成長層中の双晶境界の密度が、前記基板の表面からの距離が大きくなるにつれて減少する、請求項１、３または６に記載の方法。
10. 前記再成長層を平坦化し、該平坦化ステップ後に、前記再成長層の平坦化された表面が、前記転位ブロックマスクの上表面と実質的に同一面になっていることをさらに含む、請求項１、３または６に記載の方法。
11. 前記貫通転位が、前記転位ブロックマスク内に設けられた前記トレンチの側壁で、前記基板の表面からの所定の距離Ｈでまたはそれより下で終端する、請求項３または６に記載の方法。
12. 前記転位ブロックマスクに設けられた前記トレンチが、変化する幅を有する、請求項１１に記載の方法。
13. 前記転位ブロックマスクに設けられた前記トレンチの前記側壁が、
    （ａ）前記基板の表面近くに設けられかつ前記基板の表面からの所定の距離Ｈに少なくとも等しい高さを有する第１の部分、ならびに
    （ｂ）前記第１の部分上に設けられた第２の部分を有し、
    前記側壁の前記第２の部分が外方に向かって拡大している、請求項１１に記載の方法。
14. 前記転位ブロックマスクに設けられた前記トレンチの前記側壁が、前記基板の表面からの所定の距離Ｈに少なくとも等しい高さを有する、請求項１に記載の方法。
15. 前記トレンチの幅Ｗが約５００ｎｍ未満である、請求項１または１４に記載の方法。
16. 前記基板の少なくとも一部上に格子不整合層を堆積させ、その後、該格子不整合層上に前記転位ブロックマスクを設け、当該格子不整合層が、第３の半導体材料を含みかつ少なくとも部分的に緩和されていることをさらに含む、請求項１、３または６に記載の方法。
17. 前記格子不整合層を平坦化させ、その後、前記転位ブロックマスクを設けることをさらに含む、請求項１６に記載の方法。
18. （ａ）表面を有しかつ第１の半導体材料を含む基板、
    （ｂ）前記基板上に設けられた転位ブロックマスクであって、前記基板の前記表面へと延びかつ少なくとも１つの側壁によって画定されているトレンチを有し、前記側壁が、前記基板の表面からの所定の距離Ｈに少なくとも等しい高さを有し、前記トレンチが、実質的に長方形であり、所定の幅Ｗを有し、前記長方形のトレンチの長手方向が、前記基板の表面に、前記第１の半導体材料の選択された結晶方向に対して３０〜６０度の配向角度をなして接している、転位ブロックマスク、ならびに
    （ｃ）第２の半導体材料を含みかつ前記トレンチ内に形成されている再成長層
    を含み、
    前記トレンチの高さの、前記トレンチの幅に対する比が０．５より大きく、前記再成長層内の転位欠陥が、前記トレンチの前記側壁で、所定の距離Ｈでまたはそれより下で終端し、
    前記第１の半導体材料の選択された結晶方向が、前記再成長層中の前記貫通転位の少なくとも１つの伝搬方向と整合している、半導体構造。
19. （ａ）表面を有しかつ第１の半導体材料を含む基板、
    （ｂ）前記基板上に設けられた転位ブロックマスクであって、前記基板の前記表面へと延びかつ少なくとも１つの側壁によって画定されている実質的に長方形のトレンチを有し、前記トレンチが、前記基板の表面からの所定の距離Ｈに少なくとも等しい高さを有し、前記開口部が、所定の最も狭い幅Ｗを有し、前記トレンチの長手方向が、前記基板の表面に、前記第２の半導体材料の選択された結晶方向に対して３０〜６０度の配向角度をなして接している、転位ブロックマスク、ならびに
    （ｃ）第２の半導体材料を含みかつ前記トレンチ内に形成されている再成長層
    を含み、
    前記開口部の高さの、前記開口部の幅に対する比が０．５より大きく、前記再成長層内の前記転位欠陥が、前記開口部の前記側壁で、所定の距離Ｈでまたはそれより下で終端し、
    前記第１の半導体材料の選択された結晶方向が、前記再成長層中の前記貫通転位の少なくとも１つの伝搬方向と整合している、半導体構造。
20. 前記再成長層上にかつ前記転位ブロックマスクの少なくとも一部上に設けられた前記第２の半導体材料を含む過成長層をさらに含む、請求項１８または１９に記載の構造。
21. 表面を有しかつ第１の半導体材料を含む基板上に形成された半導体デバイスであって、
    （ａ）前記基板上に設けられている転位ブロックマスクであって、前記基板の表面へと延びかつ少なくとも１つの側壁によって画定されている実質的に長方形のトレンチを有し、前記トレンチの高さの、前記トレンチの幅に対する比が０．５より大きく、前記トレンチの長手方向が、前記基板の表面に、前記第１の半導体材料の選択された結晶方向に対して３０〜６０度の配向角度をなして接している、転位ブロックマスク、
    （ｂ）再成長領域であって、
    ｉ．前記開口部内に形成され、第２の半導体材料を含みかつ前記基板の表面近くに設けられている第１の部分であって、前記再成長層中の転位欠陥が、実質的に該第１の部分内で終端している、第１の部分と、
    ｉｉ．前記第１の部分上に設けられ、第３の半導体材料を含む第２の部分と
    を含む、再成長領域、
    （ｃ）前記再成長領域の第２の部分に堆積されたチャネル領域、ならびに
    （ｄ）ソース領域、ドレイン領域およびこれらの間に設けられたチャネル領域
    を含み、
    前記第１の半導体材料の選択された結晶方向が、前記再成長層中の前記貫通転位の少なくとも１つの伝搬方向と整合している、半導体デバイス。
22. 前記第１の半導体材料がシリコンを含む、請求項２１に記載のデバイス。
23. 前記半導体基板が、
    （ａ）シリコンウェハ、
    （ｂ）前記シリコンウェハ上に設けられた組成が均一の緩和Ｓｉ_１−ｘＧｅ_ｘ層、および
    （ｃ）前記緩和Ｓｉ_１−ｘＧｅ_ｘ層上に設けられた歪みシリコン層
    を含む、請求項２１に記載のデバイス。
24. 前記転位ブロックマスクおよび前記基板の少なくとも一部の間に設けられた格子不整合層をさらに含み、該格子不整合層が、第２の半導体材料を含みかつ少なくとも部分的に緩和されている、請求項２１に記載のデバイス。
25. 前記再成長領域の前記第１の部分がシリコンゲルマニウムを含み、前記再成長領域の前記第２の部分が歪みゲルマニウムの層を含む、請求項２１に記載のデバイス。
26. 前記再成長領域の前記第１の部分が、インジウムリンを含み、前記再成長領域の前記第２の部分が、インジウムアルミニウムヒ素の層上に設けられているインジウムガリウムヒ素の層を含む、請求項２１に記載のデバイス。
27. 前記配向角度によって、前記再成長層中の転位欠陥の密度が、前記基板の表面からの距離が大きくなるにつれて減少している、請求項１８または１９に記載の構造。
28. 前記トレンチの幅が、１マイクロメートル未満である、請求項２１に記載のデバイス。
29. 前記トレンチの高さの、前記トレンチの幅に対する比が０．５より大きい、請求項１、３または６に記載の方法。
30. 半導体ヘテロ構造を形成する方法であって、
    （ａ）表面を有しかつ第１の半導体材料を含む基板を設け、
    （ｂ）前記基板上に転位ブロックマスクを設け、該マスクが、窒化シリコンを含み、かつ前記基板の前記表面へと延びる少なくとも２つの実質的に長方形のトレンチを有し、各トレンチが、少なくとも１つの側壁によって画定されており、各トレンチの長手方向が、前記基板の表面に、前記第１の半導体材料の選択された結晶方向に対して３０〜６０度の配向角度をなして接しており、各トレンチが、長さＬより小さい所定の幅Ｗを有し、
    （ｃ）前記各トレンチに、第２の半導体材料を含む再成長層を堆積させ、前記配向角度によって、前記再成長層中の貫通転位が、前記側壁で終端し、その密度が、前記基板の表面からの距離が大きくなるにつれて減少するようになっており、
    （ｄ）前記各トレンチ内に形成された前記再成長層上に、前記トレンチ間を融合する過成長層を堆積させ、
    前記各トレンチ内で、前記貫通転位が、前記転位ブロックマスク内に設けられた前記トレンチの側壁で終端し、
    前記第１の半導体材料の選択された結晶方向が、前記再成長層中の前記貫通転位の少なくとも１つの伝搬方向と整合している、
    方法。

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