JP5166458B2

JP5166458B2 - 半導体装置及びその製造方法

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Publication number: JP5166458B2
Application number: JP2010012528A
Authority: JP
Inventors: 圭司池田; 勉手塚; 佳彦守山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-01-22
Filing date: 2010-01-22
Publication date: 2013-03-21
Anticipated expiration: 2030-01-22
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Description

本発明は、Ｇｅ若しくはＳｉＧｅのフィン構造を有する半導体装置及びその製造方法に関する。

近年、バルクＳｉ上に形成されたＧｅフィン構造にＦＥＴを作製したＧｅ−ＦｉｎＦＥＴが注目されている。このＧｅ−ＦｉｎＦＥＴでは、チャネル面方位の不均一化による移動度劣化、ライン・エッジ・ラフネス（Line-Edge-Roughness：ＬＥＲ）による閾値バラツキやリーク電流バラツキが問題となっている。Ｓｉ基板にＳＴＩを形成後、Ｓｉをリセスした領域にＧｅ層をエピタキシャル成長した先行技術例においても、ＳＴＩ起因のテーパ形状によるチャネル面方位の不均一化により、チャネル側面に移動度の高い（１１０）面を形成することはできていない（例えば、非特許文献１参照）。

また、フィン幅が５０ｎｍ以下で、且つフィンピッチが１５０ｎｍ以下の領域では、Ｓ／Ｄ部のスペースの問題から、コンタクト・エッチング・ストップ・ライナー（Contact Etching Stop Liner：ＣＥＳＬ）膜等によるチャネルへの応力印加が困難となってくる。さらに、下地にストレッサーを挿入する場合にも、フィン加工によってストレッサー自身も加工されてしまうため、Ｇｅフィン構造に効率的に歪みを印加するのは困難であった。

C-T Chung et.al.：Ext. Abst. of 2009 Int. Conf. on SSDM (2009) pp174-175.

本発明の目的は、側面に（１１０）面が形成されたＧｅ若しくはＳｉＧｅのフィン構造を実現することができ、ＦｉｎＦＥＴ等の素子特性の向上に寄与し得る半導体装置及びその製造方法を提供することにある。

本発明の一態様に係わる半導体装置は、Ｓｉ基板の表面部に、一方向に長いストライプ領域を挟むように埋め込み形成され、且つ基板表面よりも高い位置まで形成された素子分離絶縁膜と、前記基板のストライプ領域上に形成され、且つ最上面が前記素子分離絶縁膜の最上面よりも低い位置にあり、格子歪みが緩和されたＳｉ_1-xＧｅ_x（０＜ｘ＜１）バッファ層と、前記バッファ層上に形成され、該層よりも前記一方向と直交する方向の幅が狭く基板面と垂直な（１１０）面を有し、前記バッファ層により格子歪が印加されたＳｉ_1-yＧｅ_y（ｘ＜ｙ≦１）フィン構造部と、前記フィン構造部に形成されたｐＭＯＳトランジスタと、を具備したことを特徴とする。

また、本発明の別の一態様に係わる半導体装置の製造方法は、Ｓｉ基板の表面部に一方向に長い複数本の溝を互いに平行に形成した後、これらの溝内に第１の素子分離絶縁膜を埋め込み形成する工程と、前記第１の素子分離絶縁膜をマスクに用い、前記Ｓｉ基板の表面部をエッチングする工程と、前記Ｓｉ基板をエッチングした領域にＳｉ_1-xＧｅ_x（０＜ｘ＜１）からなり、格子歪みが緩和された第１の半導体層と、Ｓｉ_1-yＧｅ_y（ｘ＜ｙ≦１）からなり、第１の半導体層により格子歪みが印加される第２の半導体層とを上記順に成長する工程と、前記第１及び第２の半導体層の成長後に、前記第１の素子分離絶縁膜を除去する工程と、前記第１の素子分離絶縁膜の除去後に、異方性のウェットエッチングによって前記第１の半導体層に対して前記第２の半導体層を選択的にエッチングすることにより、前記第２の半導体層の前記一方向と直交する方向の幅を狭めると共に、該層の側面に基板面と垂直な（１１０）面を露出させる工程と、前記第２の半導体層のウェットエッチング後に、前記溝内に第２の素子分離絶縁膜を埋め込み形成する工程と、前記第２の素子分離絶縁膜を埋め込み形成した後に、前記第２の半導体層にｐＭＯＳトランジスタを形成する工程と、を含むことを特徴とする。

本発明によれば、側面に（１１０）面が形成されたＧｅ若しくはＳｉＧｅのフィン構造を実現することができ、ＦｉｎＦＥＴ等の素子特性の向上に寄与することが可能となる。

第１の実施形態に係わるＧｅ−ＦｉｎＦＥＴの概略構成を示す平面図と断面図。第１の実施形態のＧｅ−ＦｉｎＦＥＴの製造工程を示す断面図。第１の実施形態のＧｅ−ＦｉｎＦＥＴの製造工程を示す断面図。Ｇｅ層をＲＩＥで選択エッチングしたときの断面形状及び平面形状（ＬＥＲ評価）を示す図。図４の後にＧｅ層をウェットエッチングしたときの断面形状及び平面形状（ＬＥＲ評価）を示す図。ＨＰＭ選択エッチングにおける、ＳｉＧｅ層のＧｅ組成とエッチング速度と関係を示す特性図。ＡＰＭを用いてＧｅ層を選択エッチングしたときの断面形状を示す図。ＨＰＭを用いてＧｅ層を選択エッチングしたときの断面形状を示す図。図８の後にＡＰＭを用いてＧｅ層を選択エッチングしたときの断面形状を示す図。第１の実施形態の変形例を説明するためのもので、素子形成領域のパターンを示す平面図。第２の実施形態に係わるＧｅ−ＦｉｎＦＥＴの製造工程を示す断面図。第２の実施形態に係わるＧｅ−ＦｉｎＦＥＴの製造工程を示す断面図。

以下、本発明の詳細を図示の実施形態によって説明する。

なお、以下の実施形態では、トライゲートＦｉｎＦＥＴを例にして説明するが、本発明はトライゲートに限らず、複数のゲート電極を有する他のマルチゲート構造に適用することができる。複数のゲート電極を有する他の構造としては、例えばチャネルの上下或いは両側面にゲート電極が配置されたダブルゲート構造、チャネルの周囲をゲート電極で取り囲むゲートオールアラウンド構造などがある。

（第１の実施形態）
図１（ａ）（ｂ）は、本発明の第１の実施形態に係わるＧｅ−ＦｉｎＦＥＴの概略構造を説明するためのもので、図１（ａ）は上方から見た平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’断面図である。

面方位が（１００）のＳｉ基板１０の表面部に複数本の素子分離溝を互いに平行に形成することにより、ストライプ状の素子形成領域が形成されている。素子形成領域の表面部を一部除去した領域上に緩和ＳｉＧｅ層（Ｓｉ_1-xＧｅ_xバッファ層）１４が形成され、その上に歪みＧｅ層（Ｓｉ_1-yＧｅ_yフィン構造部）１６が形成されている。緩和ＳｉＧｅ層１４のＧｅ組成ｘは例えば０．８である。Ｇｅ層１６は、ストライプ方向と直交する方向の幅が狭くなっており、フィン構造を形成しており、側面は（１１０）面となっている。

緩和ＳｉＧｅ層１４は格子歪みが緩和しているため、その上に形成されたＧｅフィン構造部１６は、緩和ＳｉＧｅ層１４をストレッサーとして圧縮応力が加えられる。即ち、Ｇｅフィン構造部１６は歪みＧｅ層となっている。ここで、Ｇｅフィン構造部１６はストライプ方向には長いがストライプと直交する方向には極めて短くなっている。このため、フィン幅及びフィンピッチの微細化が進んでも、ストレッサーであるＳｉＧｅ層１４とＧｅフィン構造部１６との大きな体積比をとることができ、効率的な応力印加が可能となる。また、ストライプと直交する方向には歪みがある程度緩和しているが、ストライプ方向には十分な歪みが付与されている。

基板１０に形成した素子分離溝内及び隣接する素子形成領域間には、素子分離絶縁膜１８が埋め込み形成されている。また、この絶縁膜１８はＧｅフィン構造部１６の底部を覆うように素子形成領域上にも形成されている。

なお、図には示さないが、Ｇｅフィン構造部１６の側面及び上面にゲート絶縁膜を介してゲート電極を形成し、更にＧｅフィン構造部１６にソース／ドレイン領域を形成することによって、Ｇｅ−ＦｉｎＦＥＴが作製されることになる。

このような構成であれば、Ｇｅフィン構造部１６が側面に（１１０）面を有し、チャネル長方向に圧縮歪みを有することから、特性の優れたｐＭＯＳＦＥＴを実現することができる。また、緩和ＳｉＧｅ層１４の貫通転位１９が該層１４の側面で終端しているため、Ｇｅフィン構造１６中の貫通転位密度を大幅に低減させることができる。

次に、本実施形態のＧｅ−ＦｉｎＦＥＴの製造方法について説明する。

まず、図２（ａ）に示すように、表面の面方位が（１００）のＳｉ基板１０の表面部に、ＲＩＥにより複数本の素子分離溝を互いに平行に形成する。続いて、これらの溝内にシリコン酸化膜等の第１の素子分離絶縁膜１２を埋め込むことにより、ＳＴＩ（Shallow Trench Isolation）を形成する。

次いで、図２（ｂ）に示すように、第１の素子分離絶縁膜１２をマスクとして用い、ＲＩＥによる選択エッチングによって基板１０の表面部を除去する。即ち、活性層であるＳｉのリセスエッチングを行う。

次いで、図２（ｃ）に示すように、基板１０上に例えばＣＶＤやガスソースＭＢＥ等によって、Ｇｅ組成（濃度）７０％以上のＳｉＧｅ層、例えばＳｉ_0.2Ｇｅ_0.8層（第１の半導体層）１４を選択的にエピタキシャル成長し、完全に格子緩和させる。ＳｉＧｅ層１４を完全に格子緩和させるには、ＳｉＧｅ層１４を臨界膜厚以上の厚さに形成すればよい。具体的には、Ｇｅ組成７０％では７ｎｍ以上、Ｇｅ組成８０％では４ｎｍ以上、Ｇｅ組成９０％では２ｎｍ以上の厚さに形成すればよい。

ここで、緩和ＳｉＧｅ層１４にＡｓ，Ｐといったｎ型不純物をドープしておくことにより、パンチスルーストッパを形成することができる。また、ＳｉＧｅ／Ｓｉ界面での格子不整合に起因する貫通転位１９をリセス側面に終端することで、引き続き成長するＧｅチャネル中への貫通転位密度を大幅に低減することが可能となる。

貫通転位１９は一般に斜めに形成されることが多く、ＳｉＧｅ層１４が連続していると貫通転位１９はＳｉＧｅ層１４の表面にまで達する。このため、その上に形成するＧｅ層に貫通転位１９が引き継がれることになる。しかし、ＳｉＧｅ層１４がＳＴＩによって微小領域に分離して形成されていると、表面に達する貫通転位の割合が極めて小さくなり、従ってＳｉＧｅ層１４上に形成するＧｅ層に形成される貫通転位を少なくすることができる。

続いて、緩和ＳｉＧｅ層１４上に、チャネルとなるＧｅ層（第２の半導体層）１５をＬＰＣＶＤ等によって成長する。このとき、ＳｉＧｅ層１４が格子緩和していることから、Ｇｅ層１５には２軸の圧縮応力が印加される。なお、形成されるフィン幅によってはフィン幅方向の応力が緩和し、１軸応力が印加される場合もある。

次いで、図３（ｄ）に示すように、ＳＴＩとしての第１の素子分離絶縁膜１２をウェットエッチングによって除去することにより、Ｇｅ／ＳｉＧｅ／Ｓｉフィン構造の側面を露出させる。

次いで、例えばＮＨ₄ＯＨ（水酸化アンモニウム）：Ｈ₂Ｏ₂（過酸化水素）＝２５０：１（溶液体積比）のアルカリ混合溶液（アンモニア過酸化水素：ＡＰＭ）又はＨＣｌ（塩化水素）：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１０：２：１０００（溶液体積比）の混合液（塩酸過酸化水素：ＨＰＭ）を用いることによって、図３（ｅ）に示すように、Ｇｅ層１５のみを選択的にエッチングする。ここで、混合する前のＮＨ₄ＯＨ水溶液、Ｈ₂Ｏ₂水溶液及びＨＣｌ水溶液の濃度はそれぞれ、２５ｗｔ％、３５ｗｔ％及び３５ｗｔ％である。このエッチングでは、Ｇｅ層１５の（１１０）面を優先的に残すような異方性エッチングが進行し、Ｇｅ層１５は緩和ＳｉＧｅ層１４よりも幅の狭いＧｅフィン構造部１６となる。一方、ストレッサーとなる緩和ＳｉＧｅ層１４は殆どエッチングされない。このため、フィン幅及びフィンピッチの微細化が進んでも、ストレッサーであるＳｉＧｅ層１４とＧｅフィン構造部１６との大きな体積比をとることができ、効率的な応力印加が可能となる。

次いで、図３（ｆ）に示すように、上記構造に再びシリコン酸化膜からなる第２の素子分離絶縁膜１８を埋め戻すことにより、ＳＴＩを形成する。これ以降は、Ｇｅフィン構造部１６の両側面及び上面にゲート絶縁膜を介してゲート電極を形成することにより、ＦｉｎＦＥＴが完成することになる。

ここで、本実施形態のように、ＮＨ₄ＯＨ，Ｈ₂Ｏ₂混合液又はＨＣｌ，Ｈ₂Ｏ₂混合液による異方性ウェットエッチングによって、側面に（１１０）面を有する良質のＧｅフィン構造を形成できる理由について説明する。

図４（ａ）は、Ｓｉ基板２１上のＧｅ層２２（厚さ３００ｎｍ）上にストライプ状のＳｉＯ₂マスク２３（厚さ３０ｎｍ）を形成した後に、ＲＩＥでＧｅ層２２をエッチングした状態を示す断面図であり、図４（ｂ）はこれを上方から見た電子顕微鏡写真である。図５（ａ）は、図４（ａ）の構造の後に、ＮＨ₄ＯＨ：Ｈ₂Ｏ₂＝２５０：１による異方性ウェットエッチングによってＧｅ層２２をエッチングした状態を示す断面図、図５（ｂ）はこれを上方から見た電子顕微鏡写真である。何れも複数本のＧｅフィン構造を作製し、側面底部の表面ラフネスを評価した。

従来のように、ＲＩＥでＧｅ層２２をパターニングしたのみでは、図４（ｂ）に示すように、Ｇｅ層２２の側面底部に大きな表面ラフネスが生じていた。本発明者らの実験によれば、３σ＝１０．９ｎｍの表面ラフネスが確認された。

これに対し本実施形態のように、ＲＩＥによるＧｅ層２２のパターニング後に、ＮＨ₄ＯＨ：Ｈ₂Ｏ₂＝２５０：１のアルカリ混合溶液によってウェットエッチングを施すことにより、図５（ｂ）に示すように、Ｇｅ層２２の側面基底部における表面ラフネスが小さくなった。本発明者らの実験によれば、３σ＝７．１ｎｍと表面ラフネスが小さくなるのが確認された。

このように、ＲＩＥによる選択エッチング後に、ウェットエッチングによる異方性エッチングを行うことにより、Ｇｅ層の側面基底部における表面ラフネスを小さくすることができる。即ち、ＬＥＲの低減により界面ラフネス散乱の低減による移動度の向上と閾値バラツキの低減を実現することが可能になる。

また、ＧｅとＳｉＧｅのエッチングの選択比を調査した結果を、図６に示す。これは、ＨＣｌ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１０：２：１０００でＳｉＧｅ層を８０ｓｅｃエッチングした後のＳｉＧｅ層の厚さを評価した結果である。ＳｉＧｅ中のＧｅ組成ｘが７０％以下では殆どエッチングされず、７０％より大ではＧｅ組成が高くなるに伴いエッチレートが上がっている。即ち、ＳｉＧｅ層中のＧｅ組成の減少と共にエッチングレートは低下し、Ｇｅ組成ｘ＝９０％以下のＳｉ_1-xＧｅ_xに対して約３以上の選択性を示し、Ｇｅ組成ｘ＝８０％以下のＳｉ_1-xＧｅ_xに対して約５以上の選択性を示し、Ｇｅ組成ｘ＝７０％以下のＳｉ_1-xＧｅ_xに対して約４７以上の選択性を示すことが確認された。ここで、選択比はＧｅのエッチレートとＳｉＧｅのエッチレートとの比（Ｇｅ／ＳｉＧｅ）である。

従って、下地のＳｉＧｅ層のＧｅ組成ｘを７０％以下とすれば、上層のＧｅ層を選択的にエッチングすることが可能となる。また、下地のＳｉＧｅ層のＧｅ組成ｘを９０％以下とすれば、ＳｉＧｅ層も多少エッチングされるものの、上層のＧｅ層を選択的にエッチングすることが可能となる。このようにＳｉＧｅに対してＧｅを選択にエッチングできることは、ＮＨ₄ＯＨ，Ｈ₂Ｏ₂混合液を用いた場合も同様に言えることである。

本実施形態では、ＮＨ₄ＯＨ，Ｈ₂Ｏ₂混合液（ＡＰＭ）若しくはＨＣｌ，Ｈ₂Ｏ₂混合液（ＨＰＭ）による異方性ウェットエッチングによってＧｅチャネル部のみを選択エッチングする。レジストをマスクにしてＧｅ基板上に堆積したＳｉＯ₂膜をＲＩＥによって加工した後、このＳｉＯ₂膜をマスクとしてＲＩＥによってフィンを加工した。このフィンに対し、上記のエッチング溶液を（ＮＨ₄ＯＨ：Ｈ₂Ｏ₂＝２５０：１）による異方性エッチングを行った結果、図７の電子顕微鏡写真のように、マスク直下から垂直にフィン側面に（１１０）面が形成され、フィン幅の均一性が向上しているのが確認された。さらに、ＬＥＲが改善し、フィン側面（基板面と垂直な面）は（１１０）面を優先的に残す異方性を示しているのが確認された。

また、ＡＰＭの濃度によりエッチングプロファイルは変化する。即ち、ＮＨ₄ＯＨとＨ₂Ｏ₂ の混合比でエッチングプロファイルは変化する。ＮＨ₄ＯＨの濃度が比較的高いと等方性に近くなり、図７に示すように、エッチング側面に良質の（１１０）面が現れている。しかし、ＮＨ₄ＯＨの濃度が高過ぎる（Ｈ₂Ｏ₂ の濃度が低過ぎる）と、完全な等方性となり（１１０）面は生じなくなり、更にエッチング速度も極めて遅くなる。一方、Ｈ₂Ｏ₂ の濃度が高過ぎる（ＮＨ₄ＯＨの濃度が低過ぎる）と、エッチング断面の異方性が強くなり（１１１）面が現れてしまい、（１１０）面は生じなくなる。

本発明者らは、ＡＰＭを用いたエッチングを各種濃度で実験し、エッチング側面に（１１０）面が現れる濃度を見出した。その結果を、（表１）に示す。

また、混合比を１：１：５００（モル濃度比０．５５：１）としたときには、（１１０）面は出現しない。上記の実験結果から、Ｈ₂Ｏ₂を１としたときのＮＨ₄ＯＨのモル濃度比が６以上で且つ５５２以下で（１１０）面が出現することが分かる。従って、Ｇｅ層のエッチング側面に（１１０）面を出すためには、ＮＨ₄ＯＨのモル濃度比を６〜５５２の範囲にするのが望ましい。なお、この範囲外でも（１１０）が出現する可能性はあるが、本発明者らの実験結果からは、少なくともこの範囲内であれば確実に（１１０）面が出願するのが確認されている。また、Ｈ₂Ｏの濃度はエッチング速度には関係するが、エッチングプロファイルには殆ど関係しない。

ＨＰＭの場合は、ＨＣｌの濃度が比較的低いと等方性に近くなり、エッチング側面に良質の（１１０）面が現れる。しかし、ＨＣｌの濃度が低過ぎる（Ｈ₂Ｏ₂ の濃度が高過ぎる）と、異方性が強くなり（１１１）面が現れてしまい、（１１０）面は生じなくなる。また、ＨＣｌの濃度が高過ぎる（Ｈ₂Ｏ₂ の濃度が低過ぎる）と、完全な等方性となり（１１０）面は生じなくなり、更にエッチング速度も極めて遅くなる。

本発明者らは、ＨＰＭを用いたエッチングを各種濃度で実験し、（１１０）面が現れる濃度を見出した。その結果を、（表２）に示す。

上記の実験結果から、Ｈ₂Ｏ₂を１としたときのＨＣｌのモル濃度比が０．５以上で且つ２４以下で（１１０）面が出現することが分かる。従って、Ｇｅ層のエッチング側面に（１１０）面を出すためには、ＨＣｌのモル濃度比を０．５〜２４の範囲にするのが望ましい。

なお、ＨＰＭを用いてＧｅ層をエッチングした結果を、図８（ａ）の電子顕微鏡写真及び図８（ｂ）の断面模式図に示す。ＳｉＯ₂マスク３３を用いてＧｅ層３２を選択エッチングした結果、Ｇｅ層３２の側面に（１１０）面が現れている。但し、Ｇｅ層３２の上部に逆テーパ部３４が残ってしまう。この場合、ＨＰＭによるエッチング後にＡＰＭによるエッチングを行うことにより、図９（ａ）の電子顕微鏡写真及び図９（ｂ）の断面模式図に示すように、逆テーパ部３４を除去することができる。

従って、逆テーパ部３４が問題とならない場合は、ＨＰＭによるエッチングで形成したＧｅフィン構造をそのままＦｉｎＦＥＴ形成基板として用いることができる。逆テーパ部３４が問題となる場合は、ＨＰＭによるエッチング後にＡＰＭによるエッチングを行えばよい。

このように本実施形態によれば、下地にストレッサーとして緩和ＳｉＧｅ層１４を挿入してフィン構造に加工した後、上部のＧｅ層１５のみを選択的にエッチングすることで、ストレッサーの体積を維持した状態で微細なＧｅフィン構造部１６に歪みを効率的に印加することが可能となる。

即ち、チャネル面方位の不均一化による移動度劣化が抑えられ、ｐＭＯＳＦＥＴにおいて移動度の高い（１１０）面が優先的に出現することで、ｐチャネルのＧｅ−ＭＯＳＦＥＴの移動度が改善し、電流駆動力が増大する。また、ＬＥＲの低減により界面ラフネス散乱の低減による移動度の向上と閾値バラツキの低減を実現することができる。これに加えて、本実施形態では次のような効果も得られる。

ＳＴＩ形成後、Ｓｉ部をリセスした領域にＳｉＧｅ層１４を完全に緩和する膜厚で選択成長する。この際、ＳＴＩによって区切られた局所領域にエピタキシャル成長を行うことから、ＳｉＧｅ／Ｓｉ界面で発生する貫通転位を側面に終端させることで、引き続きエピ成長させるＧｅチャネル層の貫通転位密度を大幅に低減することが可能である。Ｇｅフィン構造１６にＦＥＴを形成した際、接合部及びチャネル中の貫通転位は接合リークの原因となるため、本実施形態による貫通転位密度の低減はリーク電流低減に効果的である。

また、ＳｉＧｅ層１４のエピタキシャル成長時に in-situ ドーピングで高濃度不純物層を形成することで、短チャネル効果耐性を向上させるパンチスルーストッパを形成することも可能である。

ＳｉＧｅ層１４とＧｅ層１５の格子不整合によってＧｅ層１５には２軸の圧縮応力が印加されるが、Ｇｅ層１５のみを選択エッチングすることでゲート幅方向には緩和が起こり、ｐＭＯＳＦＥＴの移動度向上に有効なゲート長方向に１軸の圧縮応力が印加される。Ｓ／Ｄ部にストレッサーを選択成長によって形成する手法や、ＣＥＳＬによってチャネルに応力を印加する手法では、ゲートピッチ及びフィンピッチが縮小された微細素子ではピッチ縮小に伴い、上記ストレッサーを埋め込むスペースの減少によって効果的な応力印加が期待できなくなり、スペースの差が特性ばらつきの原因となる。

これに対して本実施形態のように、下地にストレッサーを形成することでゲートピッチ、フィンピッチに拘わらす、均一な応力印加が可能となる。さらに、選択エッチングによってＧｅチャネルを微細化するため、チャネル層に対してストレッサーの体積を大きく維持することが可能となり、素子の微細化を行っても歪みを保持することができる。

なお、素子形成領域は必ずしも図１に示すように島状に分離されている必要はなく、図１０に示すように、ストライプの両端を接続したものであっても良い。図１はロジックゲートアレイやＳＲＡＭ等を作製する場合、図１０は複数のＦＥＴでソース及びドレインがそれぞれ共通接続された容量の大きなＭＯＳＦＥＴを作製する場合に適用できるものである。

（第２の実施形態）
図１１及び図１２は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図２及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。

この実施形態は、同一基板上にｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを作製したＣＭＯＳ構造のＧｅ−ＦｉｎＦＥＴの例である。

まず、第１の実施形態と同様に、前記図２（ａ）に示すように、Ｓｉ基板１０の表面部に第１の素子分離絶縁膜１２を埋め込み形成した後、図１１（ａ）に示すように、露出しているＳｉ表面に熱酸化膜４１を形成する。

次いで、ｎＭＯＳ領域をレジスト４２でマスクした後、ｐＭＯＳ領域の熱酸化膜４１を除去する。続いて、ｐＭＯＳ領域のみにＳｉ_0.2Ｇｅ_0.8層（第１のＳｉＧｅ層）４４を臨界膜厚以上の１０ｎｍの厚さにエピタキシャル成長し、ＳｉＧｅ層４４を完全に格子緩和させ、図１１（ｂ）に示す構造を形成する。

次いで、図１１（ｃ）に示すように、ｎＭＯＳ領域の熱酸化膜４１を除去した後、図１１（ｄ）に示すように、ｎＭＯＳ領域及びｐＭＯＳ領域の両方にＧｅ層（第２のＳｉＧｅ層）４５をエピタキシャル成長する。

ここで、緩和ＳｉＧｅ層４４上に形成されるＧｅ層４５には、ＳｉＧｅとＧｅとの格子定数差による格子歪みが印加されることになる。一方、ＳｉとＧｅとの格子定数差が大きすぎるため、Ｓｉ上に形成されるＧｅ層４５が完全に格子緩和することで格子歪みは印加されない。また、ＳｉＧｅ層４４の膜厚が１０ｎｍと薄いため、ｐＭＯＳ領域とｎＭＯＳ領域との段差は殆ど問題とならない。

次いで、図１２（ｅ）に示すように、第１の素子分離絶縁膜１２をウェットエッチングによって除去し、フィン構造の側面を露出させる。

次いで、図１２（ｆ）に示すように、Ｇｅ層４５を第１の実施形態と同様のアルカリ混合溶液を用いた異方性ウェットエッチングにより選択的にエッチングし、Ｇｅ層４５の幅を狭めると共に、側面に（１１０）面を形成する。これにより、Ｇｅフィン構造部４６を形成する。

次いで、図１２（ｇ）に示すように、素子分離溝内にＳｉＯ₂からなる第２の素子分離絶縁膜４８を埋め込み形成することにより、ＳＴＩを形成する。

次いで、図１２（ｈ）に示すように、Ｇｅフィン構造部４６の側面及び上面にゲート絶縁膜５１を介してゲート電極５２を形成することによりＣＭＯＳ構造のＦｉｎＦＥＴが作製されることになる。

このように本実施形態によれば、ｐＭＯＳ領域では先の第１の実施形態と同様に、（１１０）面を側面に有し、且つチャネル長方向に格子歪みを有するＧｅフィン構造部４６が形成され、ｎＭＯＳ領域では（１１０）面を側面に有し、且つ格子歪みが緩和されたＧｅフィン構造部４６が形成される。従って、ｐＭＯＳ，ｎＭＯＳ共に特性の優れたＦｉｎ−ＦＥＴを作製することが可能となる。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。Ｇｅフィン構造部は必ずしも単一組成のＧｅである必要はなく、ＳｉＧｅバッファ層よりもＧｅ組成の高いＳｉ_1-y Ｇｅ_yであっても良い。但し、ＳｉＧｅバッファ層との十分なエッチング選択比を取るためには、ＳｉＧｅバッファ層よりもＧｅ組成が１０％以上高い必要がある。

ＳｉＧｅバッファ層（第１の半導体層）のＧｅ組成ｘは８０％に限るものではなく、０．７≦ｘ≦０．９の範囲であればよい。Ｇｅ組成が７０％よりも低くなると、Ｇｅ層（第２の半導体層）との格子定数差が大きくなりすぎ、第２の半導体層に歪みを付与することができなくなる。Ｇｅ組成が９０％よりも高くなると、フィン構造となる第２の半導体層との選択比が得られなくなるためである。

また、実施形態ではＦｉｎＦＥＴを例にして説明したが、本発明は必ずしもＦＥＴに限るものではなく、Ｆｉｎ構造を有するｐｉｎフォトディテクター、その他の各種の半導体素子に適用することが可能である。要するに本発明は、その要旨を逸脱しない範囲で、種々変形して実施することができる。

１０…Ｓｉ基板
１２…第１の素子分離絶縁膜
１４，４４…緩和ＳｉＧｅ層（Ｓｉ_1-xＧｅ_xバッファ層：第１の半導体層）
１５，４５…Ｇｅ層（第２の半導体層）
１６，４６…歪みＧｅ層（Ｓｉ_1-yＧｅ_yフィン構造部）
１８，４８…第２の素子分離絶縁膜
１９…貫通転位
２１…Ｓｉ基板
２２，３２…Ｇｅ層
２３，３３…ＳｉＯ₂マスク
３４…逆テーパ部
４１…熱酸化膜
４２…レジスト
５１…ゲート絶縁膜
５２…ゲート電極

Claims

Ｓｉ基板の表面部に、一方向に長いストライプ領域を挟むように埋め込み形成され、且つ基板表面よりも高い位置まで形成された素子分離絶縁膜と、
前記基板のストライプ領域上に形成され、且つ最上面が前記素子分離絶縁膜の最上面よりも低い位置にあり、格子歪みが緩和されたＳｉ_1-xＧｅ_x（０＜ｘ＜１）バッファ層と、
前記バッファ層上に形成され、該層よりも前記一方向と直交する方向の幅が狭く基板面と垂直な（１１０）面を有し、前記バッファ層により格子歪が印加されたＳｉ_1-yＧｅ_y（ｘ＜ｙ≦１）フィン構造部と、
前記フィン構造部に形成されたｐＭＯＳトランジスタと、
を具備したことを特徴とする半導体装置。
前記バッファ層のＧｅ組成ｘは０．７≦ｘ≦０．９であり、前記フィン構造部のＧｅ組成ｙはｙ≧０．９であり、且つｙ≧ｘ＋０．１であることを特徴とする請求項１記載の半導体装置。
Ｓｉ基板の表面部に、一方向に長い複数本のストライプ領域を挟むように埋め込み形成され、且つ基板表面よりも高い位置まで形成された素子分離絶縁膜と、
前記基板の一部のストライプ領域上に形成され、且つ最上面が前記素子分離絶縁膜の最上面よりも低い位置にあり、格子歪みが緩和されたＳｉ_1-xＧｅ_x（０＜ｘ＜１）バッファ層と、
前記バッファ層上に形成され、該層よりも前記一方向と直交する方向の幅が狭く基板面と垂直な（１１０）面を有し、前記バッファ層により格子歪が印加されたＳｉ_1-yＧｅ_y（ｘ＜ｙ≦１）からなる第１のフィン構造部と、
前記基板の残りのストライプ領域上に形成され、該領域よりも前記一方向と直交する方向の幅が狭く基板面と垂直な（１１０）面を有し、格子歪が緩和された第２のＳｉ _1-y Ｇｅ _y （ｘ＜ｙ≦１）からなる第２のフィン構造部と、
前記第１のフィン構造部に形成されたｐＭＯＳトランジスタと、
前記第２のフィン構造部に形成されたｎＭＯＳトランジスタと、
を具備したことを特徴とする半導体装置。
Ｓｉ基板の表面部に一方向に長い複数本の溝を互いに平行に形成した後、これらの溝内に第１の素子分離絶縁膜を埋め込み形成する工程と、
前記第１の素子分離絶縁膜をマスクに用い、前記Ｓｉ基板の表面部をエッチングする工程と、
前記Ｓｉ基板をエッチングした領域にＳｉ_1-xＧｅ_x（０＜ｘ＜１）からなり、格子歪みが緩和された第１の半導体層と、Ｓｉ_1-yＧｅ_y（ｘ＜ｙ≦１）からなり、第１の半導体層により格子歪みが印加される第２の半導体層とを上記順に成長する工程と、
前記第１及び第２の半導体層の成長後に、前記第１の素子分離絶縁膜を除去する工程と、
前記第１の素子分離絶縁膜の除去後に、異方性のウェットエッチングによって前記第１の半導体層に対して前記第２の半導体層を選択的にエッチングすることにより、前記第２の半導体層の前記一方向と直交する方向の幅を狭めると共に、該層の側面に基板面と垂直な（１１０）面を露出させる工程と、
前記第２の半導体層のウェットエッチング後に、前記溝内に第２の素子分離絶縁膜を埋め込み形成する工程と、
前記第２の素子分離絶縁膜を埋め込み形成した後に、前記第２の半導体層にｐＭＯＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記第２の半導体層をウェットエッチングする際に、水酸化アンモニウムと過酸化水素との混合溶液を用い、且つ過酸化水素に対する水酸化アンモニウムのモル濃度比を６〜５５２の範囲に設定したことを特徴とする請求項４記載の半導体装置の製造方法。
前記第２の半導体層をウェットエッチングする際に、塩化水素と過酸化水素との混合溶液を用い、且つ過酸化水素に対する塩化水素のモル濃度比を０．５〜２４の範囲に設定したことを特徴とする請求項４記載の半導体装置の製造方法。
前記第２の半導体層をウェットエッチングする際に、塩化水素と過酸化水素とを含み過酸化水素に対する塩化水素のモル濃度比が０．５〜２４の範囲に設定された第１の混合溶液を用いてエッチングした後、水酸化アンモニウムと過酸化水素とを含み過酸化水素に対する水酸化アンモニウムのモル濃度比が６〜５５２の範囲に設定された第２の混合溶液を用いてエッチングすることを特徴とする請求項４記載の半導体装置の製造方法。