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JP4920335B2 - キャパシタ内蔵インターポーザ及びその製造方法と電子部品装置 - Google Patents

キャパシタ内蔵インターポーザ及びその製造方法と電子部品装置 Download PDF

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Description

本発明はキャパシタ内蔵インターポーザ及びその製造方法と電子部品装置に係り、さらに詳しくは、半導体チップと配線基板とを接続するためのインターポーザに適用できるキャパシタ内蔵インターポーザ及びその製造方法とそれを利用した電子部品装置に関する。
従来、デカップリングキャパシタが内蔵された配線基板に半導体チップが実装されて構成される電子部品装置がある。図１に示すように、そのような電子部品装置の一例では、第１配線層１００がその下面が露出した状態で第１層間絶縁層２００に埋設されており、第１層間絶縁層２００の上にはそれに設けられた第１ビアホールＶＨ１を介して第１配線層１００に接続された第２配線層１２０が形成されている。
第２配線層１２０上には、支持体３５０の下に第１電極３１０、誘電体３２０及び第２電極３３０が形成されて構成されるキャパシタ部品３００の接続端子３４０が接続されており、キャパシタ部品３００の下部にはダイアタッチテープ４００が配置されている。さらに、キャパシタ部品３００の上には第２層間絶縁層２２０が形成されており、キャパシタ部品３００が第２層間絶縁層２２０に埋設されている。
さらに、第２層間絶縁層２２０の上にはそれに形成された第２ビアホールＶＨ２を介して第２配線層１２０に接続された第３配線層１４０が形成されている。第３配線層１４０の上にはその接続部に開口部５００ｘが設けられたソルダレジスト５００が形成されている。そして、第３配線層１４０の接続部に半導体チップ６００のバンプ６００ａがフリップチップ接続されている。
特許文献１には、球状のコアの表面に第１電極、誘電体及び第２電極が積層して形成され、第１電極の電極部が露出した構造の球状キャパシタを配線基板の電線回路に接続して設けることが記載されている。
また、特許文献２には、内面から外面にかけて複数の気泡が設けられたポーラス金属層からなる内部電極と、気泡の内面及び内部電極の外面に設けられた誘電体層と、誘電体層に接触して形成された外部電極とによって構成されるキャパシタが作り込まれた回路基板に半導体チップを実装することが記載されている。
特開２００１−２９１６３７号公報 特開２００６−１２０６９６号公報
上記した図１の従来技術の電子部品装置では、下側に接続端子３４０が設けられたキャパシタ部品３００が配線基板に平面実装される。このため、キャパシタ部品３００に半導体チップ６００を接続するには、キャパシタ部品３００の接続端子３４０を第２配線層１２０に接続し、第２層間絶縁層２２０で埋め込んだ後に、第２ビアホールＶＨ２を介して上方の第３配線層１４０までもち上げる必要があり、キャパシタ部品３００から半導体チップ６００までの配線経路が比較的長くなってしまう。
従って、キャパシタ部品３００と半導体チップ６００のリード間では比較的大きなインダクタンスが存在することになり、デカップリングコンデンサの効果を十分に奏することができない場合がある。
また、従来技術では、キャパシタ部品の接続端子の位置が限定されているため、配線経路を変更することは困難であると共に、ダイアタッチテープを使用する必要があることなどから、設計デザインが制約されて設計の自由度が低いといった問題もある。
さらに、側面側に接続端子を備える２端子型の積層セラミックキャパシタを配線基板に内蔵させる場合も同様に配線の引き回しが必要になり、同様な問題が発生する。
本発明は以上の課題を鑑みて創作されたものであり、キャパシタを半導体チップからより近い位置に配置してそれに接続できると共に、設計の自由度が高い電子部品装置を構成できるキャパシタ内蔵インターポーザ及びその製造方法とそれを利用した電子部品装置を提供することを目的とする。
上記課題を解決するため、本発明はキャパシタ内蔵インターポーザに係り、ベース樹脂層と、前記ベース樹脂層を貫通して設けられ、前記ベース樹脂層の両面側から突出する突出部をそれぞれ備え、前記ベース樹脂層の一方の面側の前記突出部が接続部となるキャパシタ用の第１電極と、前記ベース樹脂層の他方の面側の前記第１電極の前記突出部を被覆する前記キャパシタ用の誘電体層と、前記誘電体層を被覆する前記キャパシタ用の第２電極とを有し、前記第１電極、前記誘電体層及び前記第２電極から構成される複数の前記キャパシタが前記ベース樹脂層を貫通した状態で横方向に並んで配置されていることを特徴とする。
本発明のキャパシタ内蔵インターポーザでは、複数のキャパシタがベース樹脂層を貫通した状態で横方向に並んで配置されて構成される。キャパシタの第１電極はベース樹脂層を貫通して形成され、第１電極はベース樹脂層の両面側から突出する突出部それぞれ備えている。ベース樹脂層の一方の面側の突出部が第１電極の接続部となっている。そして、ベース樹脂層の他方の面側の突出部の上に誘電体層と第２電極が順に形成されてキャパシタが構成されている。
本発明の好適な態様では、キャパシタ内蔵インターポーザは、キャパシタの他に、キャパシタの第１電極と同様な構造からなる貫通電極が内蔵されており、上下を導通させる導通経路を備えている。そして、本発明のキャパシタ内蔵インターポーザは配線基板と半導体チップとの間に配置されて、両者を接続するためのインターポーザとして機能する。
この態様の場合、キャパシタ内蔵インターポーザのキャパシタの第２電極の接続部と貫通電極の一端側が配線基板に直接接続され、キャパシタの第１電極と貫通電極の他端側が半導体チップに直接接続されて電子部品装置が構成される。貫通電極は、半導体チップと配線基板と間の信号ラインなどの導通経路として使用される。
このように、本発明のキャパシタ内蔵インターポーザは、ベース樹脂層を貫通して設けられたキャパシタの第１、第２電極を配線基板と半導体チップに直接接続できるので、従来技術と違って、キャパシタに接続される配線を配線基板内で引き回して半導体チップに接続する必要はない。従って、キャパシタと半導体チップとの間のインダクタンスを低減することができるので、高速動作する半導体チップに対してのデカップリングキャパシタとして十分な性能を奏するようになる。しかも、導通経路となる貫通電極を備えているので、一般的なインターポーザと同等に使用することが可能である。
また、配線基板にキャパシタ部品を実装したり、キャパシタを作りこんで内蔵させる必要がないので、電子部品装置を簡易な構造とすることができると共に、電子部品装置の設計の自由度を広くすることができる。
さらに、本発明の好適な態様では、ベース樹脂層のキャパシタが構成される側の面の第１電極の突起部の先端部が凸状曲面となっている。このため、第１電極の凸状曲面に誘電体層と第２電極を被覆してキャパシタを構成するので、平面状にキャパシタを構成する場合よりも、同じ設置面積において容量の大きなキャパシタを形成することができる。
また、上記課題を解決するため、本発明はキャパシタ内蔵インターポーザの製造方法に係り、一方の面に複数の金属ポストが立設されたベース樹脂層と、一方の面に柔軟金属層が形成された金属支持体とを用意する工程と、前記金属支持体上の前記柔軟金属層に、前記ベース樹脂層上の前記金属ポストを押し込んで前記金属支持体と前記ベース樹脂層とを貼り合わせることにより、前記金属ポストを前記柔軟金属層に埋め込む工程と、所要の前記金属ポスト上の前記ベース樹脂層の部分にキャパシタ形成用の第１めっき用開口部を形成する工程と、前記金属支持体、前記柔軟金属層及び前記金属ポストをめっき給電経路に利用する電解めっきにより、前記第１めっき開口部に前記ベース樹脂層の上側から突出する金属バンプを形成して第１電極を得る工程と、前記第１電極を被覆する誘電体層を形成する工程と、前記誘電体層を被覆する第２電極を形成して前記キャパシタを得る工程と、前記金属支持体及び前記柔軟金属層を除去して前記金属ポストを露出させる工程とを有することを特徴とする。
本発明では、まず、金属支持体（銅など）上の柔軟金属層（錫など）に、ベース樹脂層上の金属ポストを押し込んで金属ポストを柔軟金属層に埋め込む。次いで、所要の金属ポスト上のベース樹脂層の部分に第１めっき用開口部を形成し、電解めっきにより第１めっき開口部の底からベース樹脂層の上側に突出して金属ポストに接続される金属バンプを形成してキャパシタ用の第１電極を得る。このとき、金属バンプの先端部が凸状曲面となって形成される。さらに、第１電極を被覆する誘電体層と第２電極を形成してキャパシタを得る。その後に、金属支持体及び柔軟金属層を除去して第１電極の接続部となる金属ポストを露出させる。
以上のような製造方法を使用することにより、上記した発明のキャパシタ内蔵インターポーザを容易に製造することができる。また、キャパシタを形成した後に、別の金属ポスト上の部分にめっき開口部を形成し、金属バンプを形成することに基づいて、キャパシタの他に、貫通電極及び抵抗部を容易に内蔵させることができる。
以上説明したように、本発明では、半導体チップからより近い位置にキャパシタを配置して接続できると共に、設計の自由度が高い電子部品装置を構成できるようになる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図２〜図４は本発明の第１実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図、図５は同じくキャパシタ内蔵インターポーザを示す断面図である。
本実施形態のキャパシタ内蔵インターポーザの製造方法では、図２（ａ）に示すように、まず、金属支持体としての銅板１０を用意し、銅板１０の上に錫めっきを施して柔軟金属層として機能する錫層１２を形成する。銅板１０の厚みは０．３〜０．４ｍｍであり、錫層１２の膜厚は６０μｍ程度である。
その後に、図２（ｂ）に示すような径が５〜２００μｍ程度の球状導体２０ｘを用意する。球状導体２０ｘは、銅ボール２０ａの外面に金層２０ｂが被覆されて構成される。球状導体２０ｘは、銅ボール２０ａの他に４２アロイなどの各種の金属ボールの外面に金などの導電層が被覆されたものであってもよい。あるいは、プラスチック、ガラス、又はセラミックなどの絶縁性ボールの外面に導電層が被覆されたものを使用してもよい。つまり、ボールの外面に導電層が被覆されたものであれば各種のものを使用できる。
次いで、同じく図２（ｂ）に示すように、球状導体２０ｘを吸着配置して搬送する搬送板（不図示）に複数の球状導体２０ｘを配置して固定する。そして、搬送板に吸着された複数の球状導体２０ｘを銅板１０上の錫層１２に対向させた状態で押し込んだ後に、球状導体２０ｘから搬送板を取り外すことにより、複数の球状導体２０ｘの一端側を錫層１２の中に部分的に埋設して配置する。
複数の球状導体２０ｘは、その一端側が錫層１２内に部分的に埋設された状態で銅板１０上に格子状のエリアアレイ型となって配置される。錫層１２は、柔軟性のある金属で展延性が高いので、球状導体２０ｘを容易に押し込んで配置することができる。後述するように、球状導体２０ｘはキャパシタ用の第１電極として機能する。
次いで、図２（ｃ）に示すように、球状導体２０ｘ及び錫層１２の上に誘電体層２２を形成して球状導体２０ｘの露出球面を誘電体層２２で被覆する。誘電体層２２としては、ＢＳＴ(（Ba,Sr）TiO3)、ＳＴＯ（SrTiO3）、ＰＺＴ（Pb(Zr,Ti)O3）、ＢＴＯ（BaTiO3）、ＡｌＯｘ（アルミナ）、ＳｉＯｘ（酸化シリコン）、ＳｉＮ（窒化シリコン）、ＮｂＯｘ（酸化ニオブ）、又はＴｉＯｘ（酸化チタン）などの金属酸化物層、もしくはそれらの金属酸化物のフィラーを含有する樹脂が使用される。これらの誘電体層は、スパッタ法、ＭＯＣＶＤ(有機金属ＣＶＤ)法などによって成膜される。
続いて、図２（ｄ）に示すように、フォトリソグラフィによって複数の球状導体２０ｘの間の領域にレジストをパターニングし、それを硬化させることにより、中間樹脂層１４を形成する。
次いで、図２（ｅ）に示すように、各球状導体２０ｘを露出させる開口部１９ｘを備えたドライフィルムレジスト１９をフォトリソグラフィによって中間樹脂層１４の上に形成する。さらに、図３（ａ）に示すように、図２（ｅ）の構造体の上面側に金をスパッタリングすることにより、球状導体２０ｘ上の誘電体層２２を被覆する金層２４ａを形成する。さらに、図３（ｂ）に示すように、スクリーン印刷などにより、球状導体２０ｘ上の金層２４ａを被覆するはんだ層２４ｂを形成する。その後に、ドライフィルムレジスト１９がウェット処理によって除去される。このとき、ドライフィルムレジスト１９の上に形成された金層はリフトオフによってドライフィルムレジスト１９と一緒に除去される。
なお、銅板１０、錫層１２及び球状導体２０ｘをめっき給電経路に利用するパルスタイプの電解めっきによって、球状導体２０ｘ上の誘電体層２２の上に金層２４ａ及びはんだ層２４ｂを選択的に形成することも可能である。
これにより、図３（ｃ）に示すように、球状導体２０ｘが第１電極２０となり、第１電極２０と、誘電体層２２と、金層２４ａ及びはんだ層２４ｂから形成される第２電極２４とによって構成されるキャパシタＣが得られる。
次いで、図３（ｄ）に示すように、図３（ｃ）の構造体の上に、ポリイミドやエポキシなどの感光性樹脂を塗布して樹脂塗布層４０ａを形成し、フォトマスクを介して樹脂塗布層４０ａを露光する。例えば、ネガ型の感光性樹脂を使用する場合は、キャパシタＣの間の樹脂塗布層４０ａの部分が露光された後に現像されてキャパシタＣの間の領域に樹脂塗布層４０ａが残される。
その後に、図４（ａ）に示すように、樹脂塗布層４０ａを熱処理して硬化させることにより、複数のキャパシタＣをシート状に一体化するベース樹脂層４０を得る。あるいは、上面が平坦になるようにポリイミドフィルムなどを貼着し、プラズマエッチングによって第２電極２４が露出するまでエッチングしてベース樹脂層４０を残してもよい。
さらに、図４（ｂ）に示すように、銅板１０をアンモニア系アルカリエッチング液によってエッチングして除去することにより錫層１２を露出させる。その後に、露出した錫層１２を硝酸系エッチング液によって第１電極２０（球状導体２０ｘ）及び誘電体層２２に対して選択的に除去する。なお、一つの基板から複数のインターポーザを得る場合は、所定のタイミングで基板が切断される。
これにより、図５に示すように、第１実施形態のキャパシタ内蔵インターポーザ１が得られる。第１実施形態のキャパシタ内蔵インターポーザ１では、エリアアレイ型に配置された複数の球状のキャパシタＣがベース樹脂層４０によって支持された状態でシート状に一体化されている。つまり、複数のキャパシタＣがベース樹脂層４０を介して繋がって一つのシート状のインターポーザとなっている。
キャパシタＣは、球状導体２０ｘからなる第１電極２０と、誘電体層２２と、第２電極２４（金属２４ａ及びはんだ層２４ｂ）とによって構成されている。第１電極２０はベース樹脂層４０を貫通して設けられ、ベース樹脂層４０の両面側からその球面（凸状曲面）が突出した状態となっている。第１実施形態では、ベース樹脂層４０の両面側から突出する球面部が突出部となっている。ベース樹脂層４０の上面から突出する第１電極２０の球面には誘電体層２２が被覆されており、誘電体層２２上に第２電極２４が被覆されて形成されている。そして、ベース樹脂層４０の下面側から突出する球面が第１電極２０の接続部２１となっている。
また、各キャパシタＣの間の領域には中間樹脂層１４が形成されており、各キャパシタＣの間に誘電体層２２が存在しない構造とする場合であっても第１電極２０と第２電極２４との電気的なショートが防止されるようになっている。
図６には、配線基板と半導体チップとが本実施形態のキャパシタ内蔵インターポーザを介して接続されて構成される電子部品装置の例が示されている。電子部品装置５は、半導体チップ４５が本実施形態のキャパシタ内蔵インターポーザ１を介して配線基板３０に接続されて構成されている。配線基板３０では、第１配線層３２がその下面が露出した状態で第１層間絶縁層層３４に埋設されており、第１層間絶縁層３４の上にはそれに設けられた第１ビアホールＶＨ１を介して第１配線層３２に接続される第２配線層３２ａが形成されている。また、第２配線層３２ａの上に第２層間絶縁層３４ａを介して第３配線層３２ｂが形成されており、第３配線層３２ｂは２層間絶縁層３４ａに設けられた第２ビアホールＶＨ２を介して第２配線層３２ａに接続されている。
そして、配線基板３０の上に本実施形態のキャパシタ内蔵インターポーザ１が配置されており、配線基板３０の第２配線層３２ｂのキャパシタ用の共通電極部にキャパシタ内蔵インターポーザ１の各キャパシタＣの第１電極２０（球状導体２０ｘ）の接続部２１が一括して接続されている。さらに、キャパシタ内蔵インターポーザ１の上にはＭＰＵなどの半導体チップ４５が実装されており、半導体チップ４５のキャパシタ用の共通電極部（不図示）にキャパシタ内蔵インターポーザ１の各キャパシタＣの第２電極２４が一括して接続されている。
このようにして、キャパシタ内蔵インターポーザ１は、配線基板３０と半導体チップ４５の間に配置され、複数のキャパシタＣが電気的に並列に接続されて構成されるデカップリングキャパシタとして機能する。さらに、半導体チップ４０の信号ラインなどは別途配置されたバンプ４５ａを介して配線基板３０の第３配線層３２ｂに接続されている。
本実施形態のキャパシタ内蔵インターポーザ１では、複数のキャパシタＣの球状導体２０ｘからなる第１電極２０の接続部２１が配線基板３０の第３配線層３２ｂの共通電極部に直接接続され、第１電極２０の接続部２１と反対側の第２電極２４が半導体チップ４５の共通電極部に直接接続される。
このようにすることにより、従来技術と違って、キャパシタＣと半導体チップ４５とを配線基板３０内で配線を引き回して接続する必要がないので、キャパシタＣと半導体チップ４５との電気経路を最短にすることができる。従って、キャパシタＣと半導体チップ４５との間に発生するインダクタンスを減少させることができるので、高速動作する半導体チップに対してのデカップリングキャパシタとして十分な性能を奏するようになる。
また、球状導体２０ｘからなる第１電極２０の球面に誘電体層２２と第２電極２４を被覆してキャパシタＣを構成するので、平面状にキャパシタを構成する場合よりも、同じ設置面積において容量の大きなキャパシタを形成することができる。
図７には、半導体チップが実装された配線基板の中に本実施形態のキャパシタ内蔵インターポーザがキャパシタ部品として内蔵されて構成される電子部品装置の例が示されている。図７に示すように、電子部品装置６の配線基板３０は、第１〜第３ビアホールＶＨ１〜ＶＨ３を介して相互接続された４層のビルドアップ配線（第１〜第４配線層３２〜３２ｃ、第１〜第３層間絶縁層３４〜３４ｂ）から構成され、本実施形態のキャパシタ内蔵インターポーザ１が配線基板３０の第２層間絶縁層３４ａに埋設されている。
キャパシタ内蔵インターポーザ１の各キャパシタＣの球状導体２０ｘからなる第１電極２０の接続部２１が第２配線層３２ａの共通電極部に一括して接続され、第２電極２４が第３配線層３２ｂの共通電極部の下面に一括して接続されている（キャパシタＣの各符号は図５参照）。そして、半導体チップ４５のバンプ４５ａが配線基板３０の第４配線層３２ｃに接続されて実装されている。このように、本実施形態のキャパシタ内蔵インターポーザ１はキャパシタ部品としても使用することができ、配線基板３０の所要の層間絶縁層に埋め込んでデカップリングキャパシタを構成するようにしてもよい。
（第２の実施の形態）
図８〜図１１は本発明の第２実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図、図１２は同じくキャパシタ内蔵インターポーザを示す断面図である。前述した第１実施形態では、複数の球状導体２０ｘを銅板１０上の錫層１２にエリアアレイ型で配置すること基づいて、全ての球状導体２０ｘから球状のキャパシタＣを形成している。通常、半導体チップ４５は信号ラインなどを備えているので、第１実施形態では、半導体チップ４５と配線基板３０の間にバンプ４５ａを別途配置することによって半導体チップ４５の信号ラインなどの導通経路を確保している。
第２実施形態の特徴は、キャパシタ内蔵インターポーザに、キャパシタの他に信号ラインなどの導通経路となる貫通電極や抵抗部を内蔵させることにある。
第２実施形態のキャパシタ内蔵インターポーザの製造方法は、図８（ａ）に示すように、まず、ポリイミドフィルムやアラミドフィルムなどの高靭性弾性体からなる膜厚が５０μｍ程度のベース樹脂層５０を用意する。ベース樹脂層５０は、最終的に複数のキャパシタなどを支持するための弾性基板となる。その後に、図８（ｂ）に示すように、ベース樹脂層５０の上（図８（ｂ）では下）に、銅などからなるシード層５２をスパッタリングによって形成する。
次いで、銅ポストを形成する部分に開口部が設けられたレジスト膜（不図示）を形成し、シード層５２をめっき給電経路として利用する電解めっきによってレジスト膜の開口部に銅層を形成する。その後に、レジスト膜が除去される。これにより、ベース樹脂層５０上のシード層５２の上（図８（ｂ）では下）に銅ポスト５４（金属ポスト）が形成される。続いて、図８（ｃ）に示すように、銅ポスト５４をマスクにしてシード層５２をエッチングすることにより、各銅ポスト５４を電気的に分離する。例えば、銅ポスト５４の高さは２０μｍ程度であり、銅ポスト５４の配置間隔は１２０μｍ程度である。なお、銅ポスト５４の表面に無電解めっきなどによって金層を形成してもよい。
さらに、図８（ｄ）に示すように、第１実施形態と同様な柔軟金属層として機能する錫層１２が一方の面に形成された銅板１０を用意し、図８（ｃ）の構造体の銅ポスト５４を銅板１０上の錫層１２に対向させて押し込むことにより、両者を貼り合わせる。これにより、図９（ａ）に示すように、ベース樹脂層５０上の銅ポスト５４が銅板１０上の錫層１２の中に埋め込まれた状態となる。
第２実施形態では、インターポーザにキャパシタ、信号ラインなどに利用される貫通電極及び抵抗部を内蔵させるので、複数の銅ポスト５４上には、キャパシタ、貫通電極及び抵抗部の形成領域がそれぞれ画定されている。
そして、図９（ｂ）に示すように、複数の銅ポスト５４上のベース樹脂層５０のうちのキャパシタが形成されるベース樹脂層５０の部分をレーザ、又はフォトリソグラフィ及びプラズマエッチングによって加工することにより、第１のめっき用開口部５０ｘを形成する。続いて、図９（ｃ）に示すように、銅板１０、錫層１２及び銅ポスト５４をめっき給電経路とする電解めっきによって、第１のめっき用開口部５０ｘの底部から上側にかけて銅めっきを施すことにより、第１のめっき開口部５０ｘ内に充填されてベース樹脂層５０の上面から突出する第１銅バンプ５６（金属バンプ（突出部））を形成する。
第１銅バンプ５６の先端部は凸状曲面（半球面など）となって形成され、ベース樹脂層５０の上面からの第１銅バンプ５６の高さは例えば３０μｍ程度に設定される。この工程で形成される複数の第１銅バンプ５６は、銅ポスト５４に接続されてキャパシタの第１電極を構成するものであり、エリアアレイ型で配置された銅ポスト５４に対してジグザグ状の千鳥配置となって所定の銅ポスト５４の上に形成される。
次いで、図９（ｄ）に示すように、ベース樹脂層５０及び第１銅バンプ５６の上に誘電体層２２を形成して第１銅バンプ５６の凸状曲面を誘電体層２２で被覆する。誘電体層２２としては、第１実施形態で説明したような各種の誘電体材料を使用することができる。続いて、同じく図９（ｄ）に示すように、第１実施形態と同様に、第１銅バンプ５６の間の領域にレジストをパターニングして残し、それを硬化させることによって中間樹脂層１４を形成する。
さらに、図１０（ａ）に示すように、電解めっきによって第１銅バンプ５６上の誘電体層２２の上に金層２４ａ及びはんだ層２４ｂを順次形成して第２電極２４を得る。このとき、電解めっきのめっき給電経路に誘電体層２２が介在するので、誘電体層２２に影響されないパルスタイプの電解めっきが採用される。これにより、銅ポスト５４及び第１銅バンプ５６からなる第１電極２０と、誘電体層２２と、金層２４ａ及びはんだ層２４ｂからなる第２電極２４とにより基本構成されるキャパシタＣが銅板１０の上に形成される。
次いで、図１０（ｂ）に示すように、複数の銅ポスト５４上の領域のうちの信号ラインなどに利用される貫通電極が形成されるベース樹脂層５０、誘電体層２２及び中間樹脂１４の部分を加工することにより第２のめっき用開口部５０ｙを形成する。さらに、図１０（ｃ）に示すように、第２のめっき用開口部５０ｙからその周辺部に開口部５９ｘが設けられたドライフィルムレジスト５９を形成する。
続いて、図１１（ａ）に示すように、銅板１０、錫層１２及び銅ポスト５４をめっき給電経路とする電解めっきによって、第２のめっき用開口部５０ｙの底部から上側にかけて銅めっきを施すことにより、第２のめっき用開口部５０ｙに充填されてベース樹脂層５０の上面から突出する第２銅バンプ５６ａを得る。第２銅バンプ５６ａもその先端部が凸状曲面となって形成される。このとき、キャパシタＣはドライフィルムレジスト５９で被覆されているので、第２のめっき用開口部５０ｙのみに銅めっきが選択的に施される。
次いで、同じく図１１（ａ）に示すように、電解めっきにより、第２銅バンプ５６ａの上に金層及びはんだ層を順次成膜してコンタクト層６０を形成し、その先端部を第１接続部６１ａとする。これにより、銅ポスト５４とそれに接続された第２銅バンプ５６ａとコンタクト層６０によって基本構成される貫通電極Ｔが銅板１０の上に形成される。その後に、図１１（ｂ）に示すように、ドライフィルムレジスト５９が除去される。
このように、複数の銅ポスト５４のうちの所定の銅ポスト５４の上にめっき用開口部を形成した後に、銅バンプ５６，５６ａを形成することに基づいて、キャパシタＣや貫通電極Ｔを作り込むことができる。さらには、後の変形例で説明するように、別の銅ポスト５４の上にめっき用開口部を形成することに基づいて抵抗部を形成することも可能である。
次いで、図１１（ｃ）に示すように、図１１（ｂ）の構造体の銅板１０をアンモニア系アルカリエッチング液でエッチングすることにより、銅板１０を錫層１２に対して選択的に除去する。さらに、図１１（ｄ）に示すように、露出した錫層１２を硝酸系エッチング液によってエッチングすることにより、錫層１２を銅ポスト５４及びベース樹脂層５０に対して選択的に除去する。これによって、下面側にベース樹脂層５０と銅ポスト５４が露出する。
続いて、図１２に示すように、図１１（ｃ）の構造体を上下反転させ、キャパシタＣ及び貫通電極Ｔの各銅ポスト５４にフラックスを塗布し、はんだを粉体塗布によって銅ポスト５４に選択的に付着させ、リフロー加熱することにより、銅ポスト５４を被覆するはんだ層６２を形成する。銅ポスト５４の表面に金層が形成されている方が、粉体塗布によってはんだ層６２を銅ポスト５４に安定して付着させることができる。
これにより、キャパシタＣでは、銅ポスト５４がはんだ層６２で被覆されてその先端部が第１電極２０の接続部２１となる。また、貫通電極Ｔでは、銅ポスト５４がはんだ層６２で被覆されてその先端部が第２接続部６１ｂとなる。なお、一つの基板から複数のインターポーザを得る場合は、所定のタイミングで基板が切断される。
以上により、第２実施形態のキャパシタ内蔵インターポーザ２が得られる。
図１２に示すように、第２実施形態のキャパシタ内蔵インターポーザ２は、ベース樹脂層５０の中に複数のキャパシタＣと貫通電極Ｔとが貫通した状態で横方向に並んで配置されて構成されている。つまり、複数のキャパシタＣ及び貫通電極Ｔがベース樹脂層５０を介して繋がって一体化されたシート状のインターポーザとなっている。
キャパシタＣは、銅ポスト５４及び第１銅バンプ５６から形成された第１電極２０と、誘電体層２２と、金層２４ａ及びはんだ層２４ｂから形成された第２電極とによって基本構成されている。第１電極２０を構成する銅ポスト５４（突出部）はベース樹脂層５０の上面から突出して形成され、その上にはんだ層６２が被覆されてその先端部が第１電極２０の接続部２１となっている。
また、銅ポスト５４に接続された第１銅バンプ５６（突出部）はベース樹脂層５０を貫通して形成され、ベース樹脂層５０の下面から突出してその先端部が凸状曲面（半球面など）となっている。このように、キャパシタＣの第１電極２０は、ベース樹脂層５０の上面から突出する接続部２１と、接続部２１に接続されてベース樹脂層５０の下面から突出し、先端部が凸状曲面となった第１銅バンプ５６とにより構成される。また、第１電極２０の凸状曲面を被覆する誘電体層２２が形成され、さらに誘電体層２２を被覆する金層２４ａ及びはんだ層２４ｂからなる第２電極２４が形成されている。
また、ベース樹脂層５０にはキャパシタＣの他に貫通電極Ｔが設けられている。貫通電極Ｔは、ベース樹脂層５０の上面から突出する銅ポスト５４とそれに接続されてベース樹脂層５０を貫通してベース樹脂層５０の下面から突出して先端部が凸状曲面となった第２銅バンプ５６ａとによって基本構成される。第２銅バンプ５６ａは金層及びはんだ層から形成されたコンタクト層６０で被覆されており、その先端部が第１接続部６１ａとなっている。また、銅ポスト５４ははんだ層６０で被覆されており、その先端部が第２接続部６１ｂとなっている。
第２実施形態のキャパシタ内蔵インターポーザ２では、キャパシタＣだけではなく、信号ラインなどの導通経路となる貫通電極Ｔを内蔵させることができるので、第１実施形態と違って、信号ライン用のバンプを別途配置することなくキャパシタ内蔵インターポーザ２のみで半導体チップと配線基板とを接続することが可能になる。必要に応じて電源ラインやグラウンドラインの導通経路となる貫通電極を内蔵させることも可能である。
図１３には、第２実施形態の変形例のキャパシタ内蔵インターポーザ３が示されている。図１３に示すように、変形例のキャパシタ内蔵インターポーザ３では、複数のキャパシタＣ及び貫通電極Ｔの他に、抵抗部Ｒが内蔵されている。図１３の例では、図１２の右側の貫通電極Ｔが抵抗部Ｒとなっている。抵抗部Ｒは、キャパシタＣの第１電極２０と同一構造の第１電極２０と、第１電極２０の凸状曲面の上に形成されたアルミナ層、窒化シリコン層又は窒化チタンなどの絶縁層６４と、絶縁層６４の上に形成された金などからなる第２電極６６とにより構成される。さらに、キャパシタＣと同様に、銅ポスト５４がはんだ層６２で被覆されており、その先端部が第１電極２０の接続部２１となっている。
変形例のキャパシタ内蔵インターポーザ３の抵抗部Ｒを形成するには、前述した図１１（ａ）の工程において、抵抗部を形成する部分に第２銅バンプ５６ａを形成した後に、スパッタリングによってアルミナなどの絶縁層と金層を順次形成した後に、ドライフィルムレジスト５９を除去して銅バンプ５６上に絶縁層と金層を部分的に形成して抵抗部Ｒとすればよい。
次に、本実施形態のキャパシタ内蔵インターポーザ２を配線基板と半導体チップとを接続するためにインターポーザに適用した例について説明する。図１４は、半導体チップと配線基板とが本実施形態のキャパシタ内蔵インターポーザを介して接続されて構成される電子部品装置の例を示す断面図である。
図１４に示すように、電子部品装置７の配線基板３０では、第１配線層３２の上に第１層間絶縁層３４を介して第２配線層３２ａが形成されており、第２配線層３２ａは第１層間絶縁層３４に設けられた第１ビアホールＶＨ１を介して第１配線層３２に接続されている。
また、第２配線層３２ａの上に第２層間絶縁層３４ａを介して第３配線層３２ｂが形成されており、第３配線層３２ｂは２層間絶縁層３４ａに設けられた第２ビアホールＶＨ２を介して第２配線層３２ａに接続されている。また、配線基板３０の両面側には、第１、第３配線層３２，３２ｂの接続部に開口部３６ｘが設けられたソルダレジスト膜３６がそれぞれ形成されている。さらに、配線基板３０の下面側には、第１配線層３２に接続された外部接続端子３８が設けられている。
そして、配線基板３０の上に本実施形態のキャパシタ内蔵インターポーザ２が配置されている。キャパシタ内蔵インターポーザ２の各キャパシタＣの第２電極２４が配線基板３０の第２配線層３２ａのキャパシタ用の共通電極部に接続されていると共に、貫通電極Ｔの第２銅バンプ５６ａ側の第１接続部６１ａが第３配線層３２ｂに接続されている。
さらに、キャパシタ内蔵インターポーザ２の上にはＭＰＵなどの半導体チップ４５が実装されている。キャパシタ内蔵インターポーザ１の各キャパシタＣの第１電極２０の接続部２１が半導体チップ４５のキャパシタ用の電極に接続されていると共に、貫通電極Ｔの銅ポスト５４側の第２接続部６１ｂが半導体チップ４５の信号ラインなどの電極に接続されている。
キャパシタ内蔵インターポーザ２の複数のキャパシタＣは、配線基板３０と半導体チップ４５との間に電気的に並列に接続されて配置されてデカップリングキャパシタとして機能する。さらに、半導体チップ４５の信号ラインなどの電極が貫通電極Ｔを介して配線基板３０の第３配線層３２ｂに接続されている。
本実施形態のキャパシタ内蔵インターポーザ２では、キャパシタＣの他に、信号ラインなどの導通経路となる貫通電極Ｔを内蔵しているので、第１実施形態と違って、キャパシタ内蔵インターポーザ２のみで配線基板３０と半導体チップ４５とを接続することができる。また、前述した変形例のキャパシタ内蔵インターポーザ３を使用する場合は、配線基板３０と半導体チップ４５との間にキャパシタＣ、貫通電極Ｔ及び抵抗部Ｒを設けることができる。
第２実施形態のキャパシタ内蔵インターポーザ２では、第１実施形態と同様に、各キャパシタＣに接続される配線層を引き回して半導体チップ４５に接続する必要がないので、キャパシタＣと半導体チップ４５との電気経路が最短になり、インダクタンスを減少させることができる。これにより、高速動作する半導体チップに対してのデカップリングキャパシタとして十分な性能を奏するようになる。
また、凸状曲面をもつ第１銅バンプ５６の上に誘電体層２２と第２電極２４を被覆してキャパシタＣを構成するので、平面状にキャパシタを構成する場合よりも、同じ設置面積において容量の大きなキャパシタを形成することができる。
また、キャパシタＣや抵抗部Ｒの他に信号ラインなどになる貫通電極を内蔵させることで、半導体チップと配線基板とを接続する従来のはんだバンプ（はんだボール）と置き換えて使用することができるため、配線基板にキャパシタや抵抗部の実装領域を設ける必要がなくなり、配線基板を簡易な構造とすることができる。
しかも、第２実施形態のキャパシタ内蔵インターポーザ２では、半導体チップ４５がフリップチップ接続されるバンプとして、キャパシタ内蔵インターポーザ２の銅ポスト５４が使用される。本実施形態のキャパシタ内蔵インターポーザ２の銅ポスト５４は、レジストの開口部に電解めっきで形成されるので、一般的なはんだバンプを使用する場合よりも狭小ピッチ（１００μｍ以下）でその高さを高く形成することができる。
従って、狭小ピッチの電極をもつ半導体チップのインターポーザとして使用できるようになる。さらには、高靭性弾性体であるベース樹脂層５０に高さの高い銅ポストを設けるようにしたことから、キャパシタ内蔵インターポーザ２が半導体チップ４５をフリップチップ接続する際の応力緩和層として機能するので、電子部品装置の信頼性を向上させることができる。
（第３の実施の形態）
図１５及び図１６は本発明の第３実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図である。第３実施形態の特徴は、銅板に設けた凹部にはんだ層を充填しておき、はんだ層に銅ポストを埋め込むことに基づいて、最終的にはんだ層を銅ポストの被覆層として利用することにある。第３実施形態では、第２実施形態と同一工程においてはその詳しい説明を省略する。
第３実施形態の製造方法では、図１５（ａ）及び（ｂ）に示すように、金属支持体としての銅板１０を用意し、銅板１０の上に開口部１１ｘを備えたレジスト１１を形成する。次いで、レジスト１１の開口部１１ｘを通して銅板１０をウェットエッチングすることにより、銅板１０に凹部１０ｘを形成する。さらに、図１５（ｃ）に示すように、銅板１０をめっき給電経路として利用する電解めっきにより、銅板１０の凹部１０ｘにはんだ層６２を形成する。その後に、レジスト１１が除去される。
次いで、図１５（ｄ）に示すように、第２実施形態と同様に、銅ポスト５４が立設するベース樹脂層５０を用意し、銅ポスト５４を銅板１０の凹部１０ｘ内に形成されたはんだ層６２に押し込む。銅板１０の凹部１０ｘに充填されたはんだ層６２は、銅ポスト５４に対応する部分に配置されている。これにより、図１６（ａ）に示すように、銅板１０の凹部１０ｘ内のはんだ層６２内に銅ポスト５４が埋め込まれた状態で、銅板１０の上にベース樹脂層５０が貼り付けられる。
次いで、図１６（ｂ）に示すように、第２実施形態の図９（ｂ）の工程から図１１（ｂ）までの工程を遂行することにより、銅板１０の上にキャパシタＣと貫通電極Ｔを形成する。
続いて、図１６（ｃ）に示すように、図１６（ｂ）の構造体から銅板１０をアンモニア系アルカリエッチング液ではんだ層６２及びベース樹脂層５０に対して選択的にエッチングして除去する。これにより、銅ポスト５４を被覆するはんだ層６２が露出してキャパシタＣの第１電極２０の接続部２１と貫通電極Ｔの第２接続部６１ｂが得られる。
以上により、第３実施形態のキャパシタ内蔵インターポーザ４が得られる。第３実施形態の製造方法では、銅板１０の凹部１０ｘに充填されたはんだ層６２が銅ポスト５４を被覆するはんだ層６２となるので、銅ポスト５４を露出させてからはんだ層６２で被覆する必要がない。また、第２実施形態と違って錫層１２の形成工程と除去工程が不要なので、コスト的に有利になる。
第３実施形態のキャパシタ内蔵インターポーザ４は、第２実施形態と同様に配線基板と半導体チップを接続するためのインターポーザとして適用され、第２実施形態と同様な効果を奏する。
図１は従来技術のキャパシタが内蔵された電子部品装置の一例を示す断面図である。 図２（ａ）〜（ｅ）は本発明の第１実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図（その１）である。 図３（ａ）〜（ｄ）は本発明の第１実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図（その２）である。 図４（ａ）及び（ｂ）は本発明の第１実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図（その３）である。 図５は本発明の第１実施形態のキャパシタ内蔵インターポーザを示す断面図である。 図６は本発明の第１実施形態のキャパシタ内蔵インターポーザを使用した電子部品装置を示す断面図（その１）である。 図７は本発明の第１実施形態のキャパシタ内蔵インターポーザを使用した電子部品装置を示す断面図（その２）である。 図８（ａ）〜（ｄ）は本発明の第２実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図（その１）である。 図９（ａ）〜（ｄ）は本発明の第２実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図（その２）である。 図１０（ａ）〜（ｃ）は本発明の第２実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図（その３）である。 図１１（ａ）〜（ｄ）は本発明の第２実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図（その４）である。 図１２は本発明の第２実施形態のキャパシタ内蔵インターポーザを示す断面図である。 図１３は本発明の第２実施形態の変形例のキャパシタ内蔵インターポーザを示す断面図である。 図１４は本発明の第２実施形態のキャパシタ内蔵インターポーザを使用した電子部品装置を示す断面図である。 図１５（ａ）〜（ｄ）は本発明の第３実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図（その１）である。 図１６（ａ）〜（ｃ）は本発明の第３実施形態のキャパシタ内蔵インターポーザの製造方法を示す断面図（その２）である。
符号の説明
１〜４…キャパシタ内蔵インターポーザ、５〜７…電子部品装置、１０…銅板、１０ｘ…凹部、１２…錫層、１４…中間樹脂層、１９，５９…ドライフィルムレジスト、１９ｘ，５９ｘ…開口部、２０ｘ…球状導体、２０…第１電極、２１，６１ａ，６１ｂ…接続部、２２…誘電体層、２４…第２電極、２４ａ…金層、２４ｂ，６２…はんだ層、３０…配線基板、３２〜３２ｃ…配線層、３４〜３４ｂ…層間絶縁層、４０ａ…樹脂塗布層、４０，５０…ベース樹脂層、４５…半導体チップ、４５ａ…バンプ、５０ｘ，５０ｙ…めっき用開口部、５４…銅ポスト、５６，５６ａ…銅バンプ、６０…コンタクト層、Ｃ…キャパシタ、Ｔ…貫通電極、Ｒ…抵抗部。

Claims (10)

  1. 厚み方向に貫通する開口部を備えたベース樹脂層と、
    前記ベース樹脂層を貫通して設けられて前記開口部に埋め込まれ、前記開口部から上側及び下側に突出する突出部をそれぞれ備え、前記ベース樹脂層の一方の面側の前記突出部が接続部となるキャパシタ用の第１電極と、
    前記ベース樹脂層の他方の面側の前記第１電極の前記突出部を被覆する前記キャパシタ用の誘電体層と、
    前記誘電体層を被覆する前記キャパシタ用の第２電極とを有し、
    前記第１電極、前記誘電体層及び前記第２電極から構成される複数の前記キャパシタが前記ベース樹脂層を貫通した状態で横方向に並んで配置されていることを特徴とするキャパシタ内蔵インターポーザ。
  2. 前記ベース樹脂層を貫通して設けられ、前記ベース樹脂層の両面側から突出する突出部をそれぞれ備えた貫通電極をさらに有することを特徴とする請求項１に記載のキャパシタ内蔵インターポーザ。
  3. 前記ベース樹脂層を貫通して設けられ、前記ベース樹脂層の両面側から突出する突出部をそれぞれ備え、前記ベース樹脂層の一方の面側の前記突出部が接続部となる第１電極と、前記ベース樹脂層の他方の面側の前記第１電極を被覆する絶縁層と、前記絶縁層を被覆する第２電極とにより構成される抵抗部をさらに有することを特徴とする請求項１又は２に記載のキャパシタ内蔵インターポーザ。
  4. 前記ベース樹脂層の前記第２電極が形成された面側の前記突出部は、先端部が凸状曲面となっていることを特徴とする請求項１乃至３のいずれか一項に記載のキャパシタ内蔵インターポーザ。
  5. 配線層を備えた配線基板と、
    前記配線基板の上に配置され、前記第２電極と前記貫通電極の一端側が前記配線基板の前記配線層に電気的に接続された請求項１乃至４のいずれかに記載のキャパシタ内蔵インターポーザと、
    前記キャパシタ内蔵インターポーザの上に配置され、前記第１電極の前記接続部と前記貫通電極の他端側とに電気的に接続された半導体チップとを有することを特徴とする電子部品装置。
  6. 一方の面に複数の金属ポストが立設されたベース樹脂層と、一方の面に柔軟金属層が形成された金属支持体とを用意する工程と、
    前記金属支持体上の前記柔軟金属層に、前記ベース樹脂層上の前記金属ポストを押し込んで前記金属支持体と前記ベース樹脂層とを貼り合わせることにより、前記金属ポストを前記柔軟金属層に埋め込む工程と、
    所要の前記金属ポスト上の前記ベース樹脂層の部分に第１めっき用開口部を形成する工程と、
    前記金属支持体、前記柔軟金属層及び前記金属ポストをめっき給電経路に利用する電解めっきにより、前記第１めっき開口部に前記ベース樹脂層の上面から突出する金属バンプを形成して前記金属ポスト及び前記金属バンプから構成される第１電極を得る工程と、
    前記第１電極を被覆する誘電体層を形成する工程と、
    前記誘電体層を被覆する第２電極を形成してキャパシタを得る工程と、
    前記金属支持体及び前記柔軟金属層を除去して前記金属ポストを露出させる工程とを有することを特徴とするキャパシタ内蔵インターポーザの製造方法。
  7. 一方の面側に複数の金属ポストが立設されたベース樹脂層と、前記金属ポストに対応する部分に凹部が形成され、前記凹部に柔軟金属層が埋め込まれた金属支持体とを用意する工程と、
    前記金属支持体に形成された前記柔軟金属層に、前記ベース樹脂層上の前記金属ポストを押し込んで前記金属支持体と前記ベース樹脂層とを貼り合わせることにより、前記金属ポストを前記柔軟金属層に埋め込む工程と、
    所要の前記金属ポスト上の前記ベース樹脂層の部分に第１めっき用開口部を形成する工程と、
    前記金属支持体、前記柔軟金属層及び前記金属ポストをめっき給電経路に利用する電解めっきにより、前記第１めっき開口部に前記ベース樹脂層の上面から突出する金属バンプを形成して前記金属ポスト及び前記金属バンプから構成される第１電極を得る工程と、
    前記第１電極を被覆する誘電体層を形成する工程と、
    前記誘電体層を被覆する第２電極を形成してキャパシタを得る工程と、
    前記金属支持体を除去して前記柔軟金属層で被覆された前記金属ポストを露出させる工程とを有することを特徴とするキャパシタ内蔵インターポーザの製造方法。
  8. 前記複数の金属ポスト上の前記ベース樹脂層の各部分には前記キャパシタの形成領域の他に貫通電極の形成領域が画定されており、
    前記キャパシタを得る工程の後であって、金属支持体を除去する工程の前に、
    所要の前記金属ポスト上の前記ベース樹脂層の部分に前記貫通電極形成用の第２めっき用開口部を形成する工程と、
    前記第２めっき用開口部を含む領域に開口部が設けられたレジストを形成して前記キャパシタを前記レジストで被覆する工程と、
    前記金属支持体、前記柔軟金属層及び前記金属ポストをめっき給電経路に利用する電解めっきにより、前記第２めっき用開口部に前記ベース樹脂層の上面から突出する金属バンプを形成して前記金属ポスト及び前記金属バンプから構成される前記貫通電極を得る工程と、
    前記レジストを除去する工程とをさらに有することを特徴とする請求項６又は７に記載のキャパシタ内蔵インターポーザの製造方法。
  9. 前記金属支持体は銅からなって、前記柔軟金属層は錫からなり、
    前記金属支持体及び前記柔軟金属層を除去する工程の後に、露出する前記金属ポストを被覆するはんだ層を形成する工程をさらに有することを特徴とする請求項６に記載のキャパシタ内蔵インターポーザの製造方法。
  10. 前記金属支持体は銅からなり、前記柔軟金属層ははんだからなることを特徴とする請求項７に記載のキャパシタ内蔵インターポーザの製造方法。
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