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JP4901458B2 - 電子部品内蔵基板 - Google Patents

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Description

本発明は電子部品内蔵基板に関し、より詳細には、一対の配線基板間に電子部品を搭載した電子部品内蔵基板に関する。
従来、下層側配線基板１０と上層側配線基板２０間に電子部品３０を搭載し、下層側配線基板１０と上層側配線基板２０とをはんだボール４０を介して電気的に接続し、下層側配線基板１０と上層側配線基板２０の間に封止樹脂５０を注入してなる電子部品内蔵基板１００が提案されている（例えば、特許文献１参照）。図１１は特許文献１における電子部品内蔵基板の構成を示す横断面図である。
図１１に示すように、特許文献１における電子部品内蔵基板１００は、下層側配線基板１０と上層側配線基板２０との間に電子部品３０を挟む配置とし、配線基板１０，２０をはんだボール４０で電気的に接続すると共に、封止樹脂５０により封止された構成を有している。
特開２００３−３４７７２２号公報
図１１に示すように、従来の電子部品内蔵基板１００の構成においては、電子部品内蔵基板１００の総厚が、下層側配線基板１０，上層側配線基板２０の厚さ、封止樹脂５０の厚さの総和になる。また、下層側配線基板１０と上層側配線基板２０との離間距離は、電子部品３０が埋没するように封止する封止樹脂５０の厚さによって決まるから、下層側配線基板１０と上層側配線基板２０との電気的接続に用いるはんだボール４０の径寸法は、下層側配線基板１０と上層側配線基板２０間を接続するために必然的に径寸法が大きくなってしまう。このため、はんだボール４０の配置間隔が大きくなるため、はんだボール４０を接続する端子面積が大きくなり、電子部品内蔵基板１００の平面寸法（平面積）が大きくなってしまうという課題がある。
また、電子部品内蔵基板１００は、図１１に示すように、複数の電子部品内蔵基板１００，１００，１００，・・・を板厚方向に積み重ねて用いることがある（例えば、電子部品３０として半導体素子を採用したＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）構造の半導体装置）。このような形態において電子部品内蔵配線基板１００の全体の厚さを薄くするには、配線基板の板厚を薄くする、電子部品の厚さを薄くする、という方法によらざるを得ない。したがって半導体部品を内蔵した半導体装置の厚さを薄くするには限界があり、効果的に薄厚にすることができないといった課題も有している。
そこで本願発明は、電子部品内蔵基板において、平面寸法（平面積）や高さ寸法を大幅に縮小することができ、コンパクトに形成できる電子部品内蔵基板を提供することを目的としている。
本発明は、一対の配線基板間に電子部品を搭載した電子部品内蔵基板であって、前記配線基板同士がはんだボールを介して電気的に接続され、前記電子部品が搭載された一方の配線基板と対向する他方の配線基板に、前記電子部品と対向する位置に前記電子部品の平面形状よりも大きく開口する開口部が設けられ、前記電子部品は、裏面側が前記開口部に入り込む配置であると共に裏面の位置が前記開口部の深さ方向における中途位置に位置するように搭載されていて、前記一対の配線基板間が、前記電子部品の裏面および前記開口部内を露出させた状態で封止樹脂によって封止されていることを特徴とする電子部品内蔵基板である。
前記前記はんだボールとして、金属からなるコア材の外表面にはんだが被覆されたコア入りはんだボールが用いられていることを特徴とする。かかるコア材は銅からなることが好ましい。
このようなはんだボールを用いることにより、上下配線基板間でコア材がストッパとして作用することにより、上下配線基板間の離間距離を一定に保つことができ、電子部品内蔵基板の寸法精度を高めることができる。また、電子部品内蔵基板の機械的強度の向上にも有効に作用する。
また、前記開口部が形成された配線基板の外面に、少なくとも前記開口部の領域の一部を覆う配置に電子部品あるいは回路部品が搭載されていることを特徴とする。
これにより、電子部品内蔵基板（半導体装置）の実装密度を向上させることができる。
本発明にかかる電子部品内蔵基板によれば、下層側配線基板に搭載された電子部品の高さ（厚み）寸法を上層側配線基板の板厚内に納めることができるので、上下配線基板間の離間距離を小さくすることができる。これにより上下配線基板間の電気的接続に用いるはんだボールの径寸法を小さくすることが可能になる。すなわち、はんだボールの配設ピッチを狭くすることができ、下層側配線基板１０と上層側配線基板２０との電気的接続に必要な数量のはんだボールの配設を小さいスペースで行うことができるため、電子部品内蔵基板の平面寸法（平面積）および高さ寸法を大幅に縮小することが可能になる。そして、電子部品の裏面高さ位置が上側配線基板に形成された開口部の深さ方向の中途高さ位置となるように電子部品を配設し、かつ、電子部品の側面と裏面を露出させた状態で上下の配線基板間を封止樹脂することにより、電子部品の放熱性を大幅に向上させることができる。
（第１参考例）
以下、電子部品内蔵基板の参考例について、図面に基づいて説明する。図１は、第１参考例における電子部品内蔵基板の横断面図である。図２は、図１の電子部品内蔵基板における開口部付近の平面図である。図３は第１参考例において用いられるはんだボールの構造を示す断面図である。
本参考例における電子部品内蔵基板１００は、一対の配線基板（下層側配線基板１０と上層側配線基板２０）の間に電子部品３０が搭載され、一方の配線基板である下層側配線基板１０と他方の配線基板である上層側配線基板２０とは、はんだボール４０を介して電気的に接続されている。また、下層側配線基板１０と上層側配線基板２０の間には封止樹脂５０が注入されている。
下層側配線基板１０の上下面のそれぞれには、銅等の導体により配線パターン１２が公知の方法で形成されている。下層側配線基板１０の表面はレジスト１３により覆われ、配線パターン１２と接続端子が接合される部位は露出して接続パッド１２Ａ，１２Ｂとなっている。下層側配線基板１０の下面側の接続パッド１２Ａには、外部接続端子１４が接合されている。下層側配線基板１０の下面側に接合された外部接続端子１４と上面側に形成されていている配線パターン１２とはスルーホールＨにより電気的に接続されている。
下層側配線基板１０の上面には電子部品である半導体素子３０が搭載されている。半導体素子３０は電極面３２に接合したはんだバンプ，金バンプ等のバンプ３６を介して下層側配線基板１０の接続パッド１２Ｂにフリップチップ方式により接続されている。半導体素子３０の下面と下層側配線基板１０の上面との間は、アンダーフィル樹脂８０が注入され、電極面３２、バンプ３６、接続パッド１２Ｂが封止されている。
上層側配線基板２０もまた、下層側配線基板１０と同様に上下面のそれぞれには、銅等の導体により配線パターン２２が公知の方法で形成されている。上層側配線基板２０の表面はレジスト２３により覆われ、配線パターン２２の接続端子が接合される部位は露出して接続パッド２２Ａとなっている。上層側配線基板２０の両面に形成された配線パターン２２はスルーホールＨにより電気的に接続されている。
図２は上層側配線基板の開口部分付近を示した平面図である。図２に示すように、上層側配線基板２０には上層側配線基板２０の板厚方向に貫通する開口部２４が設けられている。開口部２４は、上層側配線基板２０を下層側配線基板１０に積層させた際に、下層側配線基板１０に搭載された半導体素子３０の平面位置と同じ位置で開口するように設けられている。開口部２４は、半導体素子３０の平面寸法よりも大きく形成され、半導体素子３０をその開口部２４に収容することができる構成になっている。
下層側配線基板１０と上層側配線基板２０とは、はんだボール４０を介して電気的に接続されている。下層側配線基板１０の上面に形成され、はんだボール４０が接合される接続パッド１２Ａと、上層側配線基板２０の下面側に形成され、はんだボール４０が接合される接続パッド２２Ａとは同一の平面位置に設けられ、各々の接続パッド１２Ａ，２２Ａにはんだボール４０が接続されている。このようにして下層側配線基板１０に上層側配線基板２０を取り付けると、上層側配線基板２０の開口部２４に半導体素子３０の裏面側の一部が入り込んだ状態になる。すなわち、半導体素子３０の厚さの一部を上層側配線基板２０の板厚内に収めた状態で下層側配線基板１０に上層側配線基板２０が積層された状態になる。
本参考例においては、図３に示すように金属である銅材からなる球体に形成された銅コア４２の外表面をはんだ４４で被覆した銅コア入りのはんだボール４０が、下層側配線基板１０と上層側配線基板２０同士を接合するはんだボール４０として用いられている。
銅コア４２入りのはんだボール４０を用いることにより、下層側配線基板１０と上層側配線基板２０は、少なくとも下層側配線基板１０の接続パッド１２Ａと上層側配線基板２０の接続パッド２２Ａの離間距離が銅コア４２の径寸法となる離間距離を維持した状態で電気的に接続される。
また、下層側配線基板１０と上層側配線基板２０の間には、封止樹脂５０が充填され、下層側配線基板１０と上層側配線基板２０の間と半導体素子３０の裏面まで封止樹脂５０により封止されている。
次に、図４〜７と共に、第１参考例における電子部品内蔵基板１００の製造方法について説明する。
まず、図４に示すように、一方の配線基板である下層側配線基板１０に電子部品である半導体素子３０を搭載する。半導体素子３０は、バンプ３６を下層側配線基板１０の上面に形成した接続パッド１２Ｂに位置合わせしてフリップチップ方式により下層側配線基板１０に搭載する。半導体素子３０を下層側配線基板１０にフリップチップ接続した後、半導体素子３０と下層側配線基板１０の上面との間にアンダーフィル樹脂８０を注入する。
アンダーフィル樹脂８０を注入した後、図５に示すように、接続パッド２２Ａにはんだボール４０を取り付けた上層側配線基板２０を、下層側配線基板１０に位置合わせして重ね合わせる。上層側配線基板２０に形成された開口部２４は、下層側配線基板１０に搭載された半導体素子３０の平面位置にあわせて形成されているので、上層側配線基板２０を下層側配線基板１０に重ね合わせると、図５に示すように、半導体素子３０の裏面側の一部が開口部２４に入り込んだ状態となり、半導体素子３０の裏面の高さ位置が上層側配線基板２０の板厚内に位置する状態になる。このようにして下層側配線基板１０に上層側配線基板２０を位置合わせして重ねた後、リフロー工程によりはんだボール４０を介して下層側配線基板１０と上層側配線基板２０とを接合する（図６）。
図６に示すように、リフロー後のはんだボールは、銅コア４２の外周を被覆していたはんだ４４が溶融し、はんだ４４および銅コア４２により下層側配線基板１０の接続パッド１２Ａと上層側配線基板２０の接続パッド２２Ａとを電気的に接続すると共に、銅コア４２がストッパとして作用して互いの配線基板間１０，２０の離間距離を維持した状態になる。
はんだボール４０のリフローが完了した後、フラックス洗浄を行い、下層側配線基板１０と上層側配線基板２０の間に封止樹脂５０を充填する（図７）。
配線基板１０，２０間に封止樹脂５０を充填する方法としては、例えば図７に示すように、樹脂封止用の金型９０，９１により下層側配線基板１０と上層側配線基板２０をクランプし、ゲート９４から下層側配線基板１０と上層側配線基板２０の間に封止樹脂５０を圧入する方法がある。封止樹脂５０を圧入した後、封止樹脂５０を加熱して硬化させる。
封止樹脂５０を熱硬化させた後、樹脂封止用の金型９０，９１を外し、下層側配線基板１０の下面の接続パッド１２Ａに外部接続端子１４を接合して、電子部品内蔵基板１００となる。図８は、下層側配線基板と上層側配線基板の間と、半導体素子の裏面側の全面、および、開口部が封止樹脂により封止された電子部品内蔵基板を示している。
なお、本製造方法の説明においては、１つの電子部品内蔵基板１００を図示して説明しているが、実際の製造方法においては、大判の下層側配線基板１０および上層側配線基板２０を用いて、複数の電子部品内蔵基板１００，１００，１００，・・・を同時に樹脂封止した後個々の基板外形に沿って個片に切断する。
本参考例にかかる電子部品内蔵基板１００は、下層側配線基板１０と上層側配線基板２０の間に搭載した半導体素子３０の裏面側が上層側配線基板２０の開口部２４に入り込む状態で搭載され、半導体素子３０の裏面位置が上層側配線基板２０の板厚内に位置する状態になっている。換言すると、半導体素子３０の高さ（厚さ）の一部分を上層側配線基板２０の板厚内に収めた構成になっている。この構成を採用することにより、下層側配線基板１０と上層側配線基板２０との離間距離を小さくすることができる。これにより、はんだボール４０の径寸法を従来の電子部品内蔵基板１００に比べて大幅に小径化することができ、はんだボール４０の配置ピッチを狭めることができると共に、はんだボール４０の接合面積を小さくすることができる。また、電子部品内蔵基板１００の厚さおよび平面寸法（平面面積）を大幅に小さくすることが可能である。
（第１実施形態）
図９は本発明にかかる電子部品内蔵基板の第１実施形態における構造を示す横断面図である。本実施形態は、下層側配線基板１０と上層側配線基板２０の間に液状の封止樹脂５０を注入して封止した電子部品内蔵基板１００である。図９には下層側配線基板１０の上面側に設けられた接続パッド１２Ａと上層側配線基板２０の下面側に設けられた接続パッド２２Ａとをはんだボール４０により電気的に接続した後、下層側配線基板１０と上層側配線基板２０に液状の封止樹脂５０を注入した後、封止樹脂５０を熱硬化させた状態を示している。
下層側配線基板１０と上層側配線基板２０の側端面部分から液状の封止樹脂５０を注入すると、毛細管現象により下層側配線基板１０と上層側配線基板２０の間に液状の封止樹脂５０が進入して下層側配線基板１０と上層側配線基板２０の間に封止樹脂５０が充填される。下層側配線基板１０と上層側配線基板２０の間に注入された封止樹脂５０は開口部２４において、図９に示すように上層側配線基板２０の下面の高さ位置となり、半導体素子３０の裏面側が封止樹脂５０から露出した状態になる。
本実施形態における電子部品内蔵配線基板１００は、半導体素子３０の裏面側が開口部２４内で封止樹脂５０から露出した構成となるので、半導体素子３０の裏面に例えば放熱板を取り付けることによって、電子部品内蔵基板１００の放熱特性を向上させることができる。他の例としては、半導体素子３０の裏面に更に半導体素子を搭載することもできる。
（第２参考例）
次に第２参考例について説明する。図１０は電子部品内蔵基板の第２参考例における構成を示す横断面図である。本参考例では、第１参考例で説明した電子部品内蔵基板（半導体装置）１０の上にさらに他の電子部品（半導体素子）６０を搭載した電子部品内蔵基板（半導体装置）１１０を示している。電子部品６０が開口部２４を覆った状態で上層側配線基板２０に搭載されている。
下層側配線基板１０と上層側配線基板２０の離間距離は従来に比べて十分に短くなる状態に形成されていることに加え、電子部品（半導体素子）３０は裏面を含めた状態で封止樹脂５０により封止されているので、電子部品（半導体素子）６０の搭載位置は、下層側配線基板１０にフリップチップ接続された半導体素子のアンダーフィルエリアを避ける必要がなく、スタンドオフ量を少なくした状態で接続することができる。よって、電子部品内蔵基板１１０をより薄型に、そしてコンパクトに形成することができる。
また、図１０に示すような電子部品６０を搭載する他に、チップキャパシタやチップ抵抗等の回路部品等を上層側配線基板２０に搭載することもできる。回路部品等を上層側配線基板２０に搭載する際においても、回路部品等により開口部２４を覆う形態に搭載することが可能である。
以上に、本発明にかかる電子部品内蔵基板（半導体装置）１００について、実施形態に基づいて詳細に説明してきたが、本願発明は以上の実施形態に限定されるものではなく、発明の要旨を変更しない範囲で各種の改変を行っても本願発明の技術的範囲に属することはいうまでもない。
例えば、以上の実施形態においては、電子部品３０として半導体素子を例に説明しているが、電子部品３０は半導体素子に限定されるものではなく、他の電子部品を用いてもよい。
また、以上の実施形態において用いているはんだボール４０はコア材として銅コア材４２を採用しているが、軟化温度がはんだの融点よりも十分に高い導体であれば、銅以外の金属または他の物質によりコア材４２を形成したはんだボール４０を採用することができる。
さらにまた、半導体素子３０を下層側配線基板１０に搭載する際はフリップチップ接続によらず、ワイヤボンディングにより接続することもできる。
第１参考例における電子部品内蔵基板の横断面図である。 図１の電子部品内蔵基板における開口部付近の平面図である。 第１参考例において用いられるはんだボールの構造を示す断面図である。 電子部品内蔵基板の製造工程の途中における状態を示す説明図である。 電子部品内蔵基板の製造工程の途中における状態を示す説明図である。 電子部品内蔵基板の製造工程の途中における状態を示す説明図である。 電子部品内蔵基板の製造工程の途中における状態を示す説明図である。 下層側配線基板と上層側配線基板の間と、半導体素子の裏面側の全面、および、開口部が封止樹脂により封止された電子部品内蔵基板を示す横断面図である。 本発明にかかる電子部品内蔵基板の第１実施形態における構造を示す横断面図である。 本発明かかる電子部品内蔵基板の第２参考例における構造を示す横断面図である。 従来技術における電子部品内蔵基板の説明図である。
符号の説明
１０ 下方側配線基板
１２，２２ 配線パターン
１２Ａ，１２Ｂ，２２Ａ 接続パッド
１３，２３ レジスト
１４，６２ 外部接続端子
２０ 上層側配線基板
２４ 開口部
３０，６０ 電子部品（半導体素子）
３２ 電極面
３６ バンプ
４０ はんだボール
４２ 銅コア
４４ はんだ
５０ 封止樹脂
８０ アンダーフィル樹脂
９０，９１ 樹脂封止用の金型
１００，１１０ 電子部品内蔵基板
Ｈ スルーホール

Claims (4)

  1. 一対の配線基板間に電子部品を搭載した電子部品内蔵基板であって、
    前記配線基板同士がはんだボールを介して電気的に接続され、
    前記電子部品が搭載された一方の配線基板と対向する他方の配線基板に、前記電子部品と対向する位置に前記電子部品の平面形状よりも大きく開口する開口部が設けられ、
    前記電子部品は、裏面側が前記開口部に入り込む配置であると共に裏面の位置が前記開口部の深さ方向における中途位置に位置するように搭載されていて、
    前記一対の配線基板間が、前記電子部品の裏面および前記開口部内を露出させた状態で封止樹脂によって封止されていることを特徴とする電子部品内蔵基板。
  2. 前記はんだボールとして、金属からなるコア材の外表面にはんだが被覆されたコア入りはんだボールが用いられていることを特徴とする請求項１記載の電子部品内蔵基板。
  3. 前記コア材は銅からなることを特徴とする請求項２記載の電子部品内蔵基板。
  4. 前記開口部が形成された配線基板の外面に、少なくとも前記開口部の領域の一部を覆う配置に電子部品あるいは回路部品が搭載されていることを特徴とする請求項１〜３のうちのいずれか一項に記載の電子部品内蔵基板。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279631B2 (ja) * 2009-06-23 2013-09-04 新光電気工業株式会社 電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法
JP5445001B2 (ja) * 2009-09-29 2014-03-19 沖電気工業株式会社 半導体素子内蔵基板及び半導体素子内蔵基板の製造方法
TWI419283B (zh) * 2010-02-10 2013-12-11 Advanced Semiconductor Eng 封裝結構
JP5589462B2 (ja) * 2010-03-16 2014-09-17 カシオ計算機株式会社 半導体装置及び半導体装置の製造方法
US20120159118A1 (en) 2010-12-16 2012-06-21 Wong Shaw Fong Lower IC Package Structure for Coupling with an Upper IC Package to Form a Package-On-Package (PoP) Assembly and PoP Assembly Including Such a Lower IC Package Structure
CN202276549U (zh) * 2011-09-26 2012-06-13 番禺得意精密电子工业有限公司 电连接组件
US8969730B2 (en) * 2012-08-16 2015-03-03 Apple Inc. Printed circuit solder connections
JP5993248B2 (ja) * 2012-08-27 2016-09-14 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
JP5935188B2 (ja) * 2012-12-28 2016-06-15 京セラ株式会社 配線基板およびその製造方法
US9484327B2 (en) * 2013-03-15 2016-11-01 Qualcomm Incorporated Package-on-package structure with reduced height
US9905491B1 (en) 2013-09-27 2018-02-27 STATS ChipPAC Pte. Ltd. Interposer substrate designs for semiconductor packages
US9633937B2 (en) 2014-12-16 2017-04-25 Intel Corporation Electronic assembly that includes stacked electronic devices
US9859200B2 (en) * 2014-12-29 2018-01-02 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with interposer support structure mechanism and method of manufacture thereof
JP6570924B2 (ja) * 2015-08-31 2019-09-04 新光電気工業株式会社 電子部品装置及びその製造方法
US20180053753A1 (en) * 2016-08-16 2018-02-22 Freescale Semiconductor, Inc. Stackable molded packages and methods of manufacture thereof
WO2021033227A1 (ja) * 2019-08-19 2021-02-25 株式会社Ｆｕｊｉ 積層ユニットの接着方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09148496A (ja) * 1995-11-27 1997-06-06 Hitachi Ltd 半導体装置及びその製造方法
US6335565B1 (en) * 1996-12-04 2002-01-01 Hitachi, Ltd. Semiconductor device
JPH118474A (ja) * 1997-06-16 1999-01-12 Nec Corp 多層基板の製造方法
JP2001210954A (ja) * 2000-01-24 2001-08-03 Ibiden Co Ltd 多層基板
JP2002076265A (ja) * 2000-09-01 2002-03-15 Sony Corp 半導体デバイスの実装方法、半導体デバイス及び半導体装置
JP3644678B2 (ja) * 2001-01-30 2005-05-11 三菱電機株式会社 半導体装置及びその製造方法
US20020127771A1 (en) * 2001-03-12 2002-09-12 Salman Akram Multiple die package
JP2002343899A (ja) * 2001-05-17 2002-11-29 Sharp Corp 半導体パッケージ用基板、半導体パッケージ
JP2003347722A (ja) * 2002-05-23 2003-12-05 Ibiden Co Ltd 多層電子部品搭載用基板及びその製造方法
JP4287733B2 (ja) * 2003-11-04 2009-07-01 日本シイエムケイ株式会社 電子部品内蔵多層プリント配線板
US6982491B1 (en) * 2004-01-20 2006-01-03 Asat Ltd. Sensor semiconductor package and method of manufacturing the same
JP5068990B2 (ja) * 2006-12-26 2012-11-07 新光電気工業株式会社 電子部品内蔵基板

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