JP4992947B2 - パラレル−シリアル変換器及びパラレルデータ出力器 - Google Patents

Description

電気信号のパルス操作、特に、パルスの位相制御に関する技術が以下に開示される。

光ファイバを用いた光通信ネットワークは、通信データの大容量化に従って、データレートの高速化が進んでいる。光通信ネットワークにおいて通信される、例えば１０Ｇｂ／ｓを超えるような高速データをのせた光信号は、当該データを含んだ電気信号による光変調器の駆動によって、生成される。一例としてマッハツェンダ（Mach-Zehnder）型の構成を有する光変調器を駆動するための電気信号であるデータ信号は、複数のパラレルデータ信号をパラレル−シリアル変換して１つのシリアルデータ信号とすることにより、生成される。このパラレル−シリアル変換器について図６に示すと共にタイミングチャートを図７に示す。図６に示す回路は、例えば非特許文献１に開示されている。

図６のパラレル−シリアル変換器は、パラレル入力される２つの入力データ信号ＩＮ０，ＩＮ１をシリアル変換して１つとし、データレートが２倍の出力データ信号ＯＵＴを生成する回路である。

一方の入力データ信号ＩＮ０は縦列接続された３つのフリップフロップ１−１，１−２，１−３に順次ラッチされ、一方の選択データ信号Ｄ０として選択回路（Selector）２に入力される。他方の入力データ信号ＩＮ１は縦列接続された２つのフリップフロップ１−４，１−５に順次ラッチされ、他方の選択データ信号Ｄ１として選択回路２に入力される。ラッチ回路である各フリップフロップ１−１〜１−５は、出力データ信号ＯＵＴのデータレートに対応する周波数のクロック信号ＣＬＫを分周回路３により１／２の周波数に分周した分周クロック信号divＣＬＫに従って動作し、フリップフロップ１−２，１−５は分周クロック信号divＣＬＫの立ち上がりエッジに応じて、また、フリップフロップ１−１，１−３，１−４は分周クロック信号divＣＬＫの立ち下がりエッジに応じて、セットアップとホールドを実行する。

したがって、入力データ信号ＩＮ０，ＩＮ１は、分周クロック信号divＣＬＫの立り下がりエッジに応じてフリップフロップ１−１，１−４に取り込まれ、分周クロック信号divＣＬＫの半周期で順に次のフリップフロップ１−２，１−３，１−５へ送られていき、３つのフリップフロップ１−１，１−２，１−３を経て出力される選択データ信号Ｄ０と、２つのフリップフロップ１−４，１−５を経て出力される選択データ信号Ｄ１とは、位相が互いに１８０°異なる信号となって選択回路２に入力される。このように、入力回路を構成するフリップフロップ１−１〜１−５によって、選択回路２に対する選択データ信号Ｄ０，Ｄ１の入力タイミングが調整される。

選択回路２には、分周クロック信号divＣＬＫがスイッチングクロックとして供給されている。選択回路２は、分周クロック信号divＣＬＫに従いスイッチング動作し、選択データ信号Ｄ０と選択データ信号Ｄ１とを交互に選択することによりシリアル変換し、変換データ信号Ｄ［０＋１］を出力する。選択回路２は、分周クロック信号divＣＬＫの立ち上がりエッジに応じて選択データ信号Ｄ０を選択し、分周クロック信号divＣＬＫの立ち下がりエッジに応じて選択データ信号Ｄ１を選択する。したがって、選択回路２から出力される変換データ信号Ｄ［０＋１］は、分周前のクロック信号ＣＬＫに対応する周波数をもつシリアルデータ信号として出力される。

変換データ信号Ｄ［０＋１］は、クロック信号ＣＬＫと同周期の出力クロック信号ffＣＬＫに従いラッチ動作するフリップフロップ４にラッチされ、該フロップフロップ４から出力データ信号ＯＵＴが出力される。出力回路であるフリップフロップ４は、出力クロック信号ffＣＬＫの立ち上がりエッジに応じてセットアップとホールドを実行する。

図７のタイミングチャートに示すように、選択回路２から出力される変換データ信号Ｄ［０＋１］は、分周クロック信号divＣＬＫの１パルス幅で交互に選択データ信号Ｄ０と選択データ信号Ｄ１とが入れ替わるデータ信号となる。そして、分周クロック信号divＣＬＫの２倍の周波数をもつ出力クロック信号ffＣＬＫの立ち上がりエッジが、分周クロック信号divＣＬＫの各パルス中央に位置するように、クロック信号ＣＬＫに基づいて生成される各クロック信号ffＣＬＫ，divＣＬＫの位相は設計される。したがって、フリップフロップ４は、変換データ信号Ｄ［０＋１］の最適点（パルス中央）で正確にデータをラッチし、正常な出力データ信号ＯＵＴが出力され得る。

しかしながら、分周回路３から出力される分周クロック信号divＣＬＫが、多数の素子へ供給されるためにバッファＢＵＦを経ることや、出力クロック信号ffＣＬＫの配線長と分周クロック信号divＣＬＫの配線長との違いに起因した配線容量の差などに起因して、分周クロック信号divＣＬＫと出力クロック信号ffＣＬＫとの間には、設計に対する位相の誤差、すなわち位相ずれが生じ得る。

変換データ信号Ｄ［０＋１］を出力するための分周クロック信号divＣＬＫに対し、フリップフロップ４に提供される出力クロック信号ffＣＬＫが位相ずれを起こすと、正確なデータが出力されなくなる。これについて、図８を参照して説明する。図８には、変換データ信号Ｄ［０＋１］の波形と出力クロック信号ffＣＬＫの波形とを示してあり、図８Ａが正常時、図８Ｂが位相ずれ時のタイミングチャートである。

変換データ信号Ｄ［０＋１］は、分周クロック信号divＣＬＫの半周期のパルス幅に該当する周期で出力されるので、当該パルス幅に応じた所定のマージン（許容範囲）内に出力クロック信号ffＣＬＫの立ち上がりエッジが入っていれば、正常データがフリップフロップ４にラッチされる（図８Ａ）。しかし、上記の原因で分周クロック信号divＣＬＫと出力クロック信号ffＣＬＫとの間に位相ずれが生じ、この位相ずれによって、出力クロック信号ffＣＬＫの立ち上がりエッジがマージンを外れると、異常なデータがフリップフロップ４にラッチされることになる（図８Ｂ）。

前述のデータレートの高速化に伴いクロック信号ＣＬＫが高速化し、クロック信号ＣＬＫを基に生成される分周クロック信号divＣＬＫ及び出力クロック信号ffＣＬＫのパルス幅が短くなると、図８に示すマージンは小さくなるので、各クロック信号の回路入力タイミングを高精度に設定する必要がある。そこで、レプリカ（replica）回路を設けることにより位相ずれの解消を図る技術が、例えば非特許文献２で提示されている。このレプリカ回路を設けたパラレル−シリアル変換器について、図９に示す。

図９のパラレル−シリアル変換器において、入力データ信号ＩＮ０，ＩＮ１をパラレル−シリアル変換して出力データ信号ＯＵＴを生成するための変換回路、すなわち、入力回路のフリップフロップ１−１〜１−５、選択回路２、分周回路３、及び出力回路のフリップフロップ４は、図６に示すパラレル−シリアル変換器と同じである。また、クロック信号ＣＬＫ、分周クロック信号divＣＬＫ、及び出力クロック信号ffＣＬＫも図６と同じである。

レプリカ回路は、分周クロック信号divＣＬＫに従ってレプリカ入力データ信号repＩＮ０，repＩＮ１を選択する選択回路（レプリカ選択回路）１０と、レプリカクロック信号repＣＬＫに従って、選択回路１０によりシリアル変換されて出力されるレプリカ変換データ信号repＤをラッチするレプリカ出力回路のフリップフロップ１１と、を備えている。選択回路１０は、選択回路２と同構造であり、選択回路２に提供される分周クロック信号divＣＬＫと同じ信号がスイッチングクロックとして提供される。また、フリップフロップ１１は、フリップフロップ４と同構造であり、フリップフロップ１１に提供されるレプリカクロック信号repＣＬＫは、フリップフロップ４に提供される出力クロック信号ffＣＬＫと同じく、クロック信号ＣＬＫと同周期の信号である。ただし、フリップフロップ１１は、レプリカクロック信号repＣＬＫの立ち下がりエッジに応じてセットアップとホールドを実行する。このように、選択回路１０及びフリップフロップ１１は、選択回路２及びフリップフロップ４のレプリカ（複製）である。

レプリカ回路において、フリップフロップ１１から出力されるレプリカ出力データ信号repＯＵＴは、分周回路３から出力されるラッチクロック信号latＣＬＫに従ってラッチされ、このラッチ値を利用して、分周回路３から発生される分周後のクロック信号の位相が調整される。

フリップフロップ１１から出力されたレプリカ出力データ信号repＯＵＴは、ラッチ回路として設けられたフリップフロップ１２へ取り込まれる。フリップフロップ１２は、クロック信号ＣＬＫの１／２の周波数に分周されて分周回路３から出力されるラッチクロック信号latＣＬＫに従いラッチ動作し、ラッチクロック信号latＣＬＫの立ち上がりエッジに応じてセットアップとホールドを実行する。このフリップフロップ１２にラッチされたデータが、カウンタ１３（非特許文献２のFigure 21.2.3、U/D counter参照）に提供される。カウンタ１３は、分周回路３によるラッチクロック信号latＣＬＫに同期して、フリップフロップ１２の出力値に従いカウントアップ又はカウントダウンを実行する。例えば、ラッチクロック信号latＣＬＫの立ち上がりエッジに応じて、この時のフリップフロップ１２の出力値が“１”（ハイレベル）ならカウント値を＋１加算し、当該出力値が“０”（ロウレベル）ならカウント値を−１減算する。これら、ラッチ回路であるフリップフロップ１２及びカウンタ１３により、レプリカ出力データ信号repＯＵＴに基づいて位相調整指示値信号を生成する、位相ずれ検出回路が構成される。

位相調整指示値信号としてカウンタ１３から出力されるカウント値は、デコーダ１４において随時デコードされ、適切なコード（例えばサーモメータコード）に変換される。そして、当該コードに基づいて任意位相生成回路１５が、分周回路３から出力される分周後のクロック信号の位相を調整して（非特許文献２のFigure 21.2.3、PI:Phase Interpolator参照）、分周クロック信号divＣＬＫを発生する。位相補間回路である任意位相生成回路１５は、例えば、分周回路３から出力される分周後のクロック信号と同じ周期をもち且つ互いに位相が９０°ずつ異なる多相分周クロック信号を、デコーダ１４から提供されるコードに応じ重み付して重ね合わせることにより、位相の調整された分周クロック信号divＣＬＫを出力する。

図１０は、図９のパラレル−シリアル変換器のタイミングチャートを示す。
レプリカ入力データ信号repＩＮ０，repＩＮ１は、一方が“０”で他方が“１”に固定されたデータ信号として入力される。したがって、選択回路１０から出力されるレプリカ変換データ信号repＤは、分周クロック信号divＣＬＫの半周期で“０”と“１”に遷移する。フリップフロップ１１は、分周クロック信号divＣＬＫの２倍の周波数をもつレプリカクロック信号repＣＬＫの立ち下がりエッジに応じてラッチ動作するので、レプリカ変換データ信号repＤの遷移時期でラッチを実行し、レプリカ出力データ信号repＯＵＴを発生する。したがって、フリップフロップ１１にラッチされ出力されるレプリカ出力データ信号repＯＵＴは、“０”と“１”とがランダムに現れることになる。すなわち、フリップフロップ１１のラッチタイミングに対するレプリカ変換データ信号repＤの遷移タイミングの微変動、当該ラッチタイミングにおけるレプリカ変換データ信号repＤの信号レベルの微変動に影響されて、レプリカ出力データ信号repＯＵＴは予測可能なパターンでは現れず、“０”と“１”が略同確率で出現する。

レプリカ出力データ信号repＯＵＴをラッチするフリップフロップ１２は、分周回路３から出力されるラッチクロック信号latＣＬＫに従って動作する。ラッチクロック信号latＣＬＫは、分周回路３から出力された直後、すなわち、任意位相生成回路１５及びバッファＢＵＦを経る前の信号であり、クロック信号ＣＬＫ（つまりレプリカクロック信号repＣＬＫ）に対する位相の変動は略無い。このラッチクロック信号latＣＬＫに従うフリップフロップ１２は、レプリカ出力データ信号repＯＵＴの遷移時期から外れた適宜なタイミングでラッチを実行することができる。フリップフロップ１２にラッチされるレプリカ出力データ信号repＯＵＴは、上記のようにランダムに“０”と“１”とが現れるデータ信号なので、フリップフロップ１２は、“０”又は“１”を略同確率でラッチすることになる。

フリップフロップ１２が略同確率で“０”又は“１”をラッチする結果、この値をカウントするカウンタ１３におけるカウント値は、細かく上下しながらも略一定の値を維持して安定する。これに応じて、デコーダ１４から出力されるデコード値も安定し、該デコード値に従い任意位相生成回路１５から出力される分周クロック信号divＣＬＫが安定する。

図１１は、上述の原因によって、分周クロック信号divＣＬＫとレプリカクロック信号repＣＬＫ（すなわち出力クロック信号ffＣＬＫ）との間に位相ずれが生じた場合のタイミングチャートを示す。図１１Ａが、分周クロック信号divＣＬＫに対してレプリカクロック信号repＣＬＫの位相が遅れた場合、図１１Ｂが、分周クロック信号divＣＬＫに対してレプリカクロック信号repＣＬＫの位相が進んだ場合をそれぞれ示す。出力クロック信号ffＣＬＫとレプリカクロック信号repＣＬＫとは、クロック信号ＣＬＫを用いた同じ信号と言えるので、図１１Ａ及び図１１Ｂにはレプリカクロック信号repＣＬＫのみ示してある。

上記のように、レプリカクロック信号repＣＬＫとラッチクロック信号latＣＬＫとの間には略位相ずれが無いので、図１１Ａの場合、レプリカクロック信号repＣＬＫ及びラッチクロック信号latＣＬＫに対して分周クロック信号divＣＬＫの位相が先行してずれていると見ることができる。レプリカ変換データ信号repＤは分周クロック信号divＣＬＫによって遷移する一方、フリップフロップ１１はレプリカクロック信号repＣＬＫによってラッチ動作するので、両クロック信号divＣＬＫ，repＣＬＫの位相がずれていると、レプリカ変換データ信号repＤの遷移時期に対するフリップフロップ１１のラッチタイミングにずれが生じることになる。ラッチタイミングが遷移時期から外れると、フリップフロップ１１がラッチする値は、ランダムにはならず、レプリカ変換データ信号repＤに従う“０”と“１”の繰り返しになるので、レプリカ出力データ信号repＯＵＴは、レプリカクロック信号repＣＬＫの１周期ごとに“０”と“１”を繰り返すデータ信号になる。

レプリカクロック信号repＣＬＫに対して略位相ずれの無いラッチクロック信号latＣＬＫによってラッチ動作するフリップフロップ１２は、ラッチクロック信号latＣＬＫがレプリカクロック信号repＣＬＫの２倍の周期をもつので、レプリカ出力データ信号repＯＵＴをパルス１つ飛びで取り込むことになり、図１１Ａの場合、レプリカ出力データ信号repＯＵＴの“０”の値のみラッチする。その結果、図１１Ａ中に「ＦＦ１２」で示すフリップフロップ１２の出力は、“０”を維持する。当該出力に従ってカウンタ１３がカウント値の減算を行うので、該カウント値のデコード値に従う任意位相生成回路１５は、分周クロック信号divＣＬＫの位相を遅らせていく。そして、最終的に、各クロック信号のタイミングは、図１０の最適タイミングの状態に調整される。

図１１Ｂの場合は、レプリカクロック信号repＣＬＫ及びラッチクロック信号latＣＬＫに対して分周クロック信号divＣＬＫの位相が遅延してずれていると見ることができる。この場合、レプリカ出力データ信号repＯＵＴをパルス１つ飛びで取り込む図１１Ｂのフリップフロップ１２は、レプリカ出力データ信号repＯＵＴの“１”の値のみラッチする。その結果、図１１Ｂ中に「ＦＦ１２」で示すフリップフロップ１２の出力は、“１”を維持する。当該出力に従ってカウンタ１３がカウント値の加算を行うので、該カウント値のデコード値に従う任意位相生成回路１５は、分周クロック信号divＣＬＫの位相を早めていく。そして、最終的に、各クロック信号のタイミングは、図１０の最適タイミングの状態に調整される。

"Design of Integrated Circuits for Optical Communications", Behzad Razavia, International Edition 2003,（シンガポール）,マグローヒル・エジュケーション（McGraw-Hill Education）,２００３年, pp.333-339 "A Single-40Gb/s Dual-20Gb/s Serializer IC with SFI5.2 Interface in 65nm CMOS", Kouichi Kanda, et al., ISSCC 2009 / SESSION 21 / 10Gb/s-TO-40Gb/s TRANSMITTERS AND RECEIVERS/ 21.2, 2009 IEEE International Solid-State Circuits Conference

上記レプリカ回路を設けたパラレル−シリアル変換器において、データ信号のパラレル−シリアル変換を行う変換回路、すなわち、入力回路のフリップフロップ１−１〜１−５、選択回路２、及び出力回路のフリップフロップ４を用いて構成される変換回路が、複数セット設けられる場合がある。この場合、複数の変換回路は、１つのレプリカ回路によるクロック位相調整で同時に駆動される。当該パラレル−シリアル変換器を図１２に示す。

図１２のパラレル−シリアル変換器で使用される各クロック信号は、図９の各クロック信号と同様である。また、選択回路１０、フリップフロップ１１，１２、カウンタ１３、デコーダ１４、及び任意位相生成回路１５を用いたレプリカ回路、そして、分周回路３も、図９と同じものである。

パラレルデータ信号をシリアルデータ信号に変換する変換回路は、図１２では２セット設けられている。第１のセットは、任意位相生成回路１５による分周クロック信号divＣＬＫに従って入力データ信号ＩＮ０ａ，ＩＮ１ａをラッチする入力回路のフリップフロップ１−１ａ〜１−５ａと、分周クロック信号divＣＬＫに従って選択データ信号Ｄ０ａ，Ｄ１ａを選択する選択回路２ａと、出力クロック信号ffＣＬＫに従って変換データ信号Ｄ［０＋１］ａをラッチし、出力データ信号ＯＵＴａを出力する出力回路のフリップフロップ４ａと、を備える。また、第２のセットも同構造をもち、分周クロック信号divＣＬＫに従って入力データ信号ＩＮ０ｂ，ＩＮ１ｂをラッチする入力回路のフリップフロップ１−１ｂ〜１−５ｂと、分周クロック信号divＣＬＫに従って選択データ信号Ｄ０ｂ，Ｄ１ｂを選択する選択回路２ｂと、出力クロック信号ffＣＬＫに従って変換データ信号Ｄ［０＋１］ｂをラッチし、出力データ信号ＯＵＴｂを出力する出力回路のフリップフロップ４ｂと、を備える。

すなわち、図１２のパラレル−シリアル変換器は同じ構造の変換回路を複数セット備え、各変換回路が、分周回路３及び任意位相生成回路１５による分周クロック信号divＣＬＫ、及びクロック信号ＣＬＫによる出力クロック信号ffＣＬＫを共通に使用して駆動される。その共通の分周クロック信号divＣＬＫが、１つのレプリカ回路によって位相調整される。

レプリカ回路のフリップフロップ１１に供給するレプリカクロック信号repＣＬＫと、各変換回路のフリップフロップ４ａ，４ｂに供給する出力クロック信号ffＣＬＫとは、同じクロック信号ＣＬＫを分配した信号であるが、互いに位相ずれが起きないように、配線容量の等しい等長配線により各フリップフロップ４ａ，４ｂ，１１へ配信されることが好ましい。しかし、図１２のように、変換回路が複数セット設けられていると、レプリカ回路に対するレプリカクロック信号repＣＬＫの配線長と変換回路に対する出力クロック信号ffＣＬＫの配線長とを等しくすることが、ＩＣチップでのレイアウト設計上、難しくなることがある。また、等長配線が可能であったとしても、回路の微細化が進むにつれて、各フリップフロップの入力容量の差がクロックの位相に影響するようになってきている。

図１３のタイミングチャートを参照して、レプリカクロック信号repＣＬＫと出力クロック信号ffＣＬＫとの位相ずれに関し説明する。
レプリカ回路は、レプリカクロック信号repＣＬＫに対する分周クロック信号divＣＬＫの位相を調整する回路であり、出力クロック信号ffＣＬＫに対する分周クロック信号divＣＬＫの位相調整を行っているものではない。すなわち、同じクロック信号ＣＬＫから発生されるレプリカクロック信号repＣＬＫと出力クロック信号ffＣＬＫとに位相ずれが無いことを前提として構成されており、上記の理由で両者の間に位相ずれが起きていると、出力クロック信号ffＣＬＫによるフリップフロップ４ａ，４ｂのラッチタイミングに支障が出る。

図１３のタイミングチャートには、上記の理由により、レプリカクロック信号repＣＬＫに対し、出力クロック信号ffＣＬＫの位相が遅延している状態が示されている。レプリカ回路によって、レプリカクロック信号repＣＬＫに対する分周クロック信号divＣＬＫの位相が適切に調整され、該分周クロック信号divＣＬＫに従う選択回路２ａ，２ｂによって、変換データ信号Ｄ［０＋１］ａ，Ｄ［０＋１］ｂは適切なタイミングで出力されている。一方、出力クロック信号ffＣＬＫはレプリカクロック信号repＣＬＫに対し位相ずれを起こして遅れているため、出力クロック信号ffＣＬＫの立ち上がりエッジは、変換データ信号Ｄ［０＋１］ａ，Ｄ［０＋１］ｂをラッチするための適切なタイミング、すなわち図８に示すマージンから外れている。このため、図８Ｂで説明したように、フリップフロップ４ａ，４ｂは不正確なデータをラッチすることになり、異常な出力データ信号ＯＵＴａ，ＯＵＴｂが出力される。

クロック信号の位相ずれに関する問題は、パラレル−シリアル変換器に限らず、図１４に示すパラレルデータ出力器においても存在する。図１４のパラレルデータ出力器は、一例として、多値位相変調方式で使用される光変調器ＯＭを駆動するために設けられる。光変調器ＯＭは、光源ＬＳによる連続光をマッハツエンダ型変調回路により多値位相変調して出力する光部品である。このマッハツェンダ型光変調回路の進行波電極に印加される駆動信号として、パラレルデータ出力器によるパラレルの出力データ信号ＯＵＴ０，ＯＵＴ１が使用される。したがって、パラレルデータ出力器による出力データ信号ＯＵＴ０，ＯＵＴ１は、高精度でタイミングが一致し、同期していることが求められる。

パラレルデータ出力器は、パラレルに入力される入力データ信号ＩＮ０，ＩＮ１をそれぞれラッチするラッチ回路のフリップフロップ２０，２１を使用して構成される。フリップフロップ２０，２１は、１つのクロック信号ＣＬＫを分配した出力クロック信号ffＣＬＫ０，ffＣＬＫ１の立ち上がりエッジに応じてラッチ動作することで、タイミングを合わせて出力データ信号ＯＵＴ０，ＯＵＴ１を出力する。

出力クロック信号ffＣＬＫ０，ffＣＬＫ１は、同じクロック信号ＣＬＫから生成されるので互いに位相ずれの生じ難い信号であるが、上述のように、回路の微細化が進むにつれて、フリップフロップ２０，２１における入力容量の差による影響が大きくなる結果、出力クロック信号ffＣＬＫ０，ffＣＬＫ１の間に位相ずれが生じ易くなっている。出力クロック信号ffＣＬＫ０，ffＣＬＫ１の位相ずれは、出力データ信号ＯＵＴ０，ＯＵＴ１の出力タイミングのずれに影響する。この出力データ信号ＯＵＴ０，ＯＵＴ１のタイミングずれに関し、図１５のタイミングチャートに示す。

図１５のタイミングによると、フリップフロップ２０，２１における入力データ信号ＩＮ０，ＩＮ１のラッチには支障がない程度に、出力クロック信号ffＣＬＫ０，ffＣＬＫ１の間に位相ずれが生じている。しかし、この出力クロック信号ffＣＬＫ０，ffＣＬＫ１の位相ずれによって、出力データ信号ＯＵＴ０，ＯＵＴ１の遷移時期には、タイミングずれが発生する。光変調器ＯＭにより生成する光信号のデータレートが高速化すると、パラレルデータ出力器による出力データ信号ＯＵＴ０，ＯＵＴ１の同期も高精度に制御する必要がある。

以上の背景に鑑みると、パラレル−シリアル変換器やパラレルデータ出力器において、フリップフリップ等を使用したラッチ回路を駆動するクロック信号について、従来よりも高精度に位相ずれを調整することが必要である。

上記課題に対して提案するパラレル−シリアル変換器は、
パラレルに入力される複数のデータ信号を、第１のクロック信号に従いラッチしてそれぞれ出力する入力回路と、該入力回路から出力される複数のデータ信号を、前記第１のクロック信号に従い選択し、シリアル変換したデータ信号を出力する選択回路と、該選択回路から出力されるデータ信号を、第２のクロック信号に従いラッチして出力する出力回路と、前記第１のクロック信号を生成するために、前記第２のクロック信号の基になる所定のクロック信号を分周する分周回路と、を含んで構成されるパラレル−シリアル変換器であって、
複数のレプリカデータ信号を、前記第１のクロック信号に従い選択し、シリアル変換したレプリカデータ信号を出力するレプリカ選択回路と、該レプリカ選択回路から出力されるレプリカデータ信号を、前記第２のクロック信号と同周期のレプリカクロック信号に従いラッチして出力するレプリカ出力回路と、該レプリカ出力回路から出力されるレプリカデータ信号に基づいて位相調整指示値信号を生成する位相ずれ検出回路と、前記位相調整指示値信号に基づいて、前記分周回路から出力される分周後のクロック信号の位相を調整し、前記第１のクロック信号を発生する任意位相生成回路と、を含んで構成されるレプリカ回路を備えると共に、
前記第２のクロック信号の位相と前記レプリカクロック信号の位相とに基づいて当該第２のクロック信号及びレプリカクロック信号のいずれか一方又は両方を移相させる位相設定回路を備える。

また、上記課題に対して提案するパラレルデータ出力器は、
パラレルに入力される少なくとも２つのデータ信号のうちの一方を、第１のクロック信号に従いラッチして出力する第１のラッチ回路と、前記少なくとも２つのデータ信号のうちの他方を、第２のクロック信号に従いラッチして出力する第２のラッチ回路と、前記第１のクロック信号の位相と前記第２のクロック信号の位相とに基づいて当該第１及び第２のクロック信号のいずれか一方又は両方を移相させる位相設定回路と、を含んで構成される。

上記提案に係るパラレル−シリアル変換器によると、位相設定回路が移相を実行するので、レプリカクロック信号及び第２のクロック信号について、互いに位相が一致するように調整することができる。したがって、従来に比べて、出力回路から出力されるデータ信号に異常が発生し難い。

また、上記提案に係るパラレルデータ出力器も同様に、位相設定回路が移相を実行するので、第１及び第２のクロック信号について、互いに位相が一致するように調整することができる。したがって、従来に比べて、出力される複数のデータ信号にタイミングずれが発生し難い。

パラレル−シリアル変換器の実施形態を示す回路図。 図１のパラレル−シリアル変換器に関するタイミングチャート。 パラレルデータ出力器の実施形態を示す回路図。 図３のパラレルデータ出力器に関するタイミングチャート。 位相設定回路の具体例を示す回路図。 背景技術に係るパラレル−シリアル変換器を示す回路図。 図６のパラレル−シリアル変換器に関するタイミングチャート。 データ信号に対するクロックマージンを説明する信号波形図。 背景技術に係る、レプリカ回路を備えたパラレル−シリアル変換器を示す回路図。 図９のパラレル−シリアル変換器に関するタイミングチャート。 レプリカ回路の動作を説明するタイミングチャート。 背景技術に係る、レプリカ回路と複数セットの変換回路とを備えたパラレル−シリアル変換器を示す回路図。 図１２のパラレル−シリアル変換器に関するタイミングチャート。 背景技術に係るパラレルデータ出力器を示す回路図。 図１４のパラレルデータ出力器に関するタイミングチャート。

図１に示すパラレル−シリアル変換器の実施形態は、複数セットの変換回路を備えている。すなわち、入力回路、選択回路、及び出力回路を含んで構成される同じ構造の変換回路が、図１のパラレル−シリアル変換器では一例として２セット設けられている。

第１のセットの変換回路は、分周クロック信号divＣＬＫ（第１のクロック信号に相当する）に従って入力データ信号ＩＮ０ａ，ＩＮ１ａをラッチして出力する入力回路としてのフリップフロップ１−１ａ〜１−５ａと、フリップフロップ１−３ａ，１−５ａから出力される選択データ信号Ｄ０ａ，Ｄ１ａを分周クロック信号divＣＬＫに従って選択する選択回路２ａと、出力クロック信号ffＣＬＫ（第２のクロック信号に相当する）に従って変換データ信号Ｄ［０＋１］ａをラッチし、出力データ信号ＯＵＴａを出力する出力回路のフリップフロップ４ａと、を備える。また、第２のセットの変換回路も同構造をもち、分周クロック信号divＣＬＫに従って入力データ信号ＩＮ０ｂ，ＩＮ１ｂをラッチして出力する入力回路としてのフリップフロップ１−１ｂ〜１−５ｂと、フリップフロップ１−３ｂ，１−５ｂから出力される選択データ信号Ｄ０ｂ，Ｄ１ｂを分周クロック信号divＣＬＫに従って選択する選択回路２ｂと、出力クロック信号ffＣＬＫに従って変換データ信号Ｄ［０＋１］ｂをラッチし、出力データ信号ＯＵＴｂを出力する出力回路のフリップフロップ４ｂと、を備える。

各一方の入力データ信号ＩＮ０ａ／ＩＮ０ｂ（以下、“ａ”を付加して示す第１のセットの符号と“ｂ”を付加して示す第２のセットの符号とを“／”を用いてまとめて示す）は、入力回路において、縦列接続された３つのフリップフロップ１−１ａ／１−１ｂ，１−２ａ／１−２ｂ，１−３ａ／１−３ｂに順次ラッチされ、選択データ信号Ｄ０ａ／Ｄ０ｂとして選択回路２ａ／２ｂに入力される。各他方の入力データ信号ＩＮ１ａ／ＩＮ１ｂは、入力回路において、縦列接続された２つのフリップフロップ１−４ａ／１−４ｂ，１−５ａ／１−５ｂに順次ラッチされ、選択データ信号Ｄ１ａ／Ｄ１ｂとして選択回路２ａ／２ｂに入力される。ラッチ回路である各フリップフロップ１−１ａ／１−１ｂ〜１−５ａ／１−５ｂは、出力データ信号ＯＵＴａ／ＯＵＴｂのデータレートに対応する周波数のクロック信号ＣＬＫを分周回路３が１／２の周波数に分周することにより得られる分周クロック信号divＣＬＫに従って動作する。フリップフロップ１−２ａ／１−２ｂ，１−５ａ／１−５ｂは分周クロック信号divＣＬＫの立ち上がりエッジに応じて、また、フリップフロップ１−１ａ／１−１ｂ，１−３ａ／１−３ｂ，１−４ａ／１−４ｂは分周クロック信号divＣＬＫの立ち下がりエッジに応じて、セットアップとホールドを実行する。

したがって、入力データ信号ＩＮ０ａ／ＩＮ０ｂ，ＩＮ１ａ／ＩＮ１ｂは、分周クロック信号divＣＬＫの立り下がりエッジに応じてフリップフロップ１−１ａ／１−１ｂ，１−４ａ／１−４ｂに取り込まれ、分周クロック信号divＣＬＫの半周期で順に次のフリップフロップ１−２ａ／１−２ｂ，１−３ａ／１−３ｂ，１−５ａ／１−５ｂへ送られる。その結果、３つのフリップフロップ１−１ａ／１−１ｂ，１−２ａ／１−２ｂ，１−３ａ／１−３ｂを経て出力される選択データ信号Ｄ０ａ／Ｄ０ｂと、２つのフリップフロップ１−４ａ／１−４ｂ，１−５ａ／１−５ｂを経て出力される選択データ信号Ｄ１ａ／Ｄ１ｂとは、位相が互いに１８０°異なる信号となって選択回路２ａ／２ｂに入力される（図７参考）。

選択回路２ａ／２ｂは、スイッチングクロックとして供給される分周クロック信号divＣＬＫに従いスイッチング動作し、選択データ信号Ｄ０ａ／Ｄ０ｂと選択データ信号Ｄ１ａ／Ｄ１ｂとを交互に選択することにより、シリアル変換した変換データ信号Ｄ［０＋１］ａ／Ｄ［０＋１］ｂを出力する。例えば、選択回路２ａ／２ｂは、分周クロック信号divＣＬＫの立ち上がりエッジに応じて選択データ信号Ｄ０ａ／Ｄ０ｂを選択し、分周クロック信号divＣＬＫの立ち下がりエッジに応じて選択データ信号Ｄ１ａ／Ｄ１ｂを選択する。したがって、選択回路２ａ／２ｂから出力される変換データ信号Ｄ［０＋１］ａ／Ｄ［０＋１］ｂは、分周前のクロック信号ＣＬＫに対応する周波数をもつシリアルデータ信号として出力される。

変換データ信号Ｄ［０＋１］ａ／Ｄ［０＋１］ｂは、クロック信号ＣＬＫと同周期の出力クロック信号ffＣＬＫに従いラッチ動作する出力回路としてのフリップフロップ４ａ／４ｂにラッチされ、該フロップフロップ４ａ／４ｂから出力データ信号ＯＵＴａ／ＯＵＴｂが出力される。フリップフロップ４ａ／４ｂは、出力クロック信号ffＣＬＫの立ち上がりエッジに応じてセットアップとホールドを実行する。

図２のタイミングチャートに示すように、選択回路２ａ／２ｂから出力される変換データ信号Ｄ［０＋１］ａ／Ｄ［０＋１］ｂは、分周クロック信号divＣＬＫの１パルス幅で交互に選択データ信号Ｄ０ａ／Ｄ０ｂと選択データ信号Ｄ１ａ／Ｄ１ｂとが入れ替わるデータ信号となる。クロック信号ＣＬＫに基づいて生成される各クロック信号ffＣＬＫ，divＣＬＫの位相は、分周クロック信号divＣＬＫの２倍の周波数をもつ出力クロック信号ffＣＬＫの立ち上がりエッジが、分周クロック信号divＣＬＫの各パルス中央に位置するように調整される。したがって、フリップフロップ４ａ／４ｂは、変換データ信号Ｄ［０＋１］ａ／Ｄ［０＋１］ｂの最適点（パルス中央）でデータをラッチし、出力データ信号ＯＵＴａ／ＯＵＴｂが出力される。

レプリカ回路は、分周クロック信号divＣＬＫに従ってレプリカ入力データ信号repＩＮ０，repＩＮ１を選択する選択回路（レプリカ選択回路）１０と、レプリカクロック信号repＣＬＫに従って、選択回路１０によりシリアル変換されて出力されるレプリカ変換データ信号repＤをラッチするレプリカ出力回路としてのフリップフロップ１１と、を備えている。選択回路１０は、選択回路２ａ／２ｂと同構造であり、分周クロック信号divＣＬＫと同じ信号がスイッチングクロックとして提供される。また、フリップフロップ１１は、フリップフロップ４ａ／４ｂと同構造であり、該フリップフロップ１１に提供されるレプリカクロック信号repＣＬＫは、出力クロック信号ffＣＬＫと同様に、クロック信号ＣＬＫと同周期の信号である。ただし、フリップフロップ１１は、レプリカクロック信号repＣＬＫの立ち下がりエッジに応じてセットアップとホールドを実行する。

フリップフロップ１１から出力されるレプリカ出力データ信号repＯＵＴに基づいて、フリップフロップ１２及びカウンタ１３を用いて構成される位相ずれ検出回路が位相調整指示値信号を生成し、該位相調整指示値信号に基づいて、分周回路３から出力される分周後のクロック信号の位相が調整される。本例の場合、レプリカ出力データ信号repＯＵＴは、分周回路３による分周後のクロック信号であるラッチクロック信号latＣＬＫに従ってフリップフロップ１２にラッチされ、このラッチ値を利用してカウンタ１３がカウントを実行することにより、位相調整指示値信号としてのカウント値が出力される。

具体的には、図２のタイミングチャートに示すように、フリップフロップ１１から出力されたレプリカ出力データ信号repＯＵＴは、クロック信号ＣＬＫの１／２の周波数に分周されたラッチクロック信号latＣＬＫに従って、ラッチ回路として設けられたフリップフロップ１２へ取り込まれる。フリップフロップ１２は、ラッチクロック信号latＣＬＫの立ち上がりエッジに応じてセットアップとホールドを実行する。カウンタ１３は、ラッチクロック信号latＣＬＫに同期して、フリップフロップ１２のラッチ値に従いカウントアップ又はカウントダウンを実行する。例えば、ラッチクロック信号latＣＬＫの立ち上がりエッジに応じて、この時のフリップフロップ１２の出力値が“１”ならカウント値を＋１加算し、当該出力値が“０”ならカウント値を−１減算する。

位相調整指示値信号としてカウンタ１３から出力されるカウント値は、デコーダ１４において随時デコードされ、適切なコード（例えばサーモメータコード）に変換される。そして、当該コードに基づいて任意位相生成回路１５が、分周回路３から出力される分周後のクロック信号の位相を調整して、分周クロック信号divＣＬＫを発生する。位相補間回路である任意位相生成回路１５は、例えば、分周回路３から出力される分周後のクロック信号と同じ周期をもち且つ互いに位相が９０°ずつ異なる多相分周クロック信号を、デコーダ１４から提供されるコードに応じ重み付して重ね合わせることにより、位相の調整された分周クロック信号divＣＬＫを出力する。

レプリカ入力データ信号repＩＮ０，repＩＮ１は、一方が“０”で他方が“１”に固定されたデータ信号として入力される。したがって、選択回路１０から出力されるレプリカ変換データ信号repＤは、分周クロック信号divＣＬＫの半周期で“０”と“１”に遷移する。フリップフロップ１１は、分周クロック信号divＣＬＫの２倍の周波数をもつレプリカクロック信号repＣＬＫの立ち下がりエッジに応じてラッチ動作するので、レプリカ変換データ信号repＤの遷移時期でラッチを実行し、レプリカ出力データ信号repＯＵＴを発生する。したがって、フリップフロップ１１にラッチされ出力されるレプリカ出力データ信号repＯＵＴは、予測可能なパターンでは現れず、“０”と“１”がランダムに略同確率で出現するデータ信号となる。

フリップフロップ１２に供給されるラッチクロック信号latＣＬＫは、分周回路３から出力された直後、すなわち、任意位相生成回路１５及びバッファＢＵＦを経る前の信号であり、このラッチクロック信号latＣＬＫに従うフリップフロップ１２は、レプリカ出力データ信号repＯＵＴの遷移時期から外れた適宜なタイミングでラッチを実行することができる。フリップフロップ１２にラッチされるレプリカ出力データ信号repＯＵＴは、上記のようにランダムに“０”と“１”とが現れるデータ信号なので、フリップフロップ１２は、“０”又は“１”を略同確率でラッチすることになる。フリップフロップ１２が略同確率で“０”又は“１”をラッチする結果、この値をカウントするカウンタ１３におけるカウント値は、細かく上下しながらも略一定の値を維持して安定する。これに応じて、デコーダ１４から出力されるデコード値も安定し、該デコード値に従い任意位相生成回路１５から出力される分周クロック信号divＣＬＫが安定する。

本実施形態のパラレル−シリアル変換器は、さらに、位相比較回路１６及び移相回路１７を含んで構成される位相設定回路を備える。位相設定回路は、出力クロック信号ffＣＬＫの位相とレプリカクロック信号repＣＬＫの位相とに基づいて、これらクロック信号ffＣＬＫ，repＣＬＫのいずれか一方又は両方を移相させる回路である。本実施形態の位相設定回路は、一例として、レプリカクロック信号repＣＬＫを移相させている。

位相比較回路１６は、出力クロック信号ffＣＬＫとレプリカクロック信号repＣＬＫとを比較し、その位相比較結果を示す出力信号を発生する。好ましくは、位相比較回路１６へ出力クロック信号ffＣＬＫを伝達する配線とレプリカクロック信号repＣＬＫを伝達する配線とは、等長配線として配線容量が等しくなるように設計する。移相回路１７は、位相比較回路１６の出力信号に従いレプリカクロック信号repＣＬＫを移相させて、フリップフロップ１１に提供する。これら位相比較回路１６及び移相回路１７を備えた位相設定回路により、図２に示すように、出力クロック信号ffＣＬＫの位相とレプリカクロック信号repＣＬＫの位相との一致が図られる。すなわち、前述したように、フリップフロップ４ａ／４ｂ，１１の入力容量や配線容量に起因して出力クロック信号ffＣＬＫとレプリカクロック信号repＣＬＫとは位相ずれを起こし得るが、位相設定回路によって、両位相が一致するようにレプリカクロック信号repＣＬＫが移相させられる。

なお、レプリカクロック信号repＣＬＫの移相よって、分周クロック信号divＣＬＫとの間に位相ずれが生じ得るが、当該位相ずれに対しては、任意位相生成回路１５が分周クロック信号divＣＬＫの位相を調整することによって、解消が図られる。

位相比較に基づいてレプリカクロック信号repＣＬＫを移相させる位相比較回路１６及び移相回路１７の具体例を図３に示す。図３の位相比較回路１６は、コンパレータ１６−１、振幅検出回路１６−２、及び増減検出回路１６−３を用いて構成され、移相回路１７は、チャージポンプ１７−１及びキャパシタ１７−２を用いて構成される。

コンパレータ１６−１は、出力クロック信号ffＣＬＫとレプリカクロック信号repＣＬＫとを入力して位相比較し、両者間の位相差に応じた振幅を有する位相差信号を出力する。当該コンパレータ１６−１は、周波数の高い出力クロック信号ffＣＬＫ及びレプリカクロック信号repＣＬＫに応じて高速に動作する。コンパレータ１６−１から出力される位相差信号は振幅検出回路１６−２に入力され、その振幅が検出される。振幅検出回路１６−２は、検出した振幅に応じる電圧の検出信号を出力する。

増減検出回路１６−３は、増減検出部１６−３ａ及びスイッチ部１６−３ｂを含んでいる。増減検出部１６−３ａは、オペアンプ等を使用して構成され、振幅検出回路１６−２から出力される検出信号の電圧が増加しつつあるのか又は減少しつつあるのかを検出し、該電圧増減に応じてスイッチング信号を出力する。スイッチング部１６−３ｂは、増減検出部１６−３ａによるスイッチング信号に従ってスイッチングし、２つの入力端子に供給される信号のいずれかを選択して出力する。このスイッチング部１６−３ｂの一方の入力端子には、振幅検出回路１６−２の検出信号が入力され、他方の入力端子には、振幅検出回路１６−２の検出信号がインバータにより反転させて入力される。したがって、増減検出回路１６−３の出力信号は、振幅検出回路１６−２により検出された振幅の増減に応じて電圧及び極性が異なる信号として出力される。

チャージポンプ１７−１は、増減検出回路１６−３の出力信号に従い動作してチャージ又はディスチャージを行う。キャパシタ１７−２は可変容量とされ、チャージポンプ１７に従って容量が変動する。キャパシタ１７−２の一端は、図１に示すように、フリップフロップ１１のクロック入力端子又は配線に接続されており、レプリカクロック信号repＣＬＫが印加される。したがって、キャパシタ１７−２の容量が変わることにより、フリップフロップ１１に供給されるレプリカクロック信号repＣＬＫの位相が変動する。

位相比較回路１６は、上記構成によって、コンパレータ１６−１から出力される位相差信号が最小となるように動作するので、これに従う移相回路１７の容量変化により、レプリカクロック信号repＣＬＫの位相は、出力クロック信号ffＣＬＫの位相に一致するように調整される。

なお、移相回路１７の具体例として可変容量を用いる回路を示しているが、この他にも、可変遅延線を用いる回路等、クロック信号を移相させられる各種の回路を使用することが可能である。ただし、応答特性やチップへの集積性を考えると、可変容量のキャパシタを用いる回路が適していると言える。

図４は、位相設定回路をパラレルデータ出力器に適用した実施形態を示す。
図４のパラレルデータ出力器は、一例として、多値位相変調方式で使用される光変調器ＯＭを駆動するために設けられる。光変調器ＯＭは、光源ＬＳによる連続光をマッハツエンダ型変調回路により多値位相変調して出力する光部品である。このマッハツェンダ型光変調回路の進行波電極に印加される駆動信号として、パラレルデータ出力器によるパラレルの出力データ信号ＯＵＴ０，ＯＵＴ１が使用される。

パラレルデータ出力器は、パラレルに入力される複数の入力データ信号、一例として２つの入力データ信号ＩＮ０，ＩＮ１をそれぞれラッチする２つのラッチ回路として、２つのフリップフロップ２０，２１を使用して構成される。両フリップフロップ２０，２１は、１つのクロック信号ＣＬＫを分配した出力クロック信号ffＣＬＫ０，ffＣＬＫ１の立ち上がりエッジに応じてラッチ動作することで、タイミングを合わせて出力データ信号ＯＵＴ０，ＯＵＴ１を出力する。すなわち、パラレルデータ出力器は、一方の入力データ信号ＩＮ０を、出力クロック信号ffＣＬＫ０（第１のクロック信号に相当する）に従いラッチして出力する第１のラッチ回路としてのフリップフロップ２０と、他方の入力データ信号ＩＮ１を、出力クロック信号ffＣＬＫ１（第２のクロック信号に相当する）に従いラッチして出力する第２のラッチ回路としてのフリップフロップ２１と、を含んで構成されている。出力クロック信号ffＣＬＫ０，ffＣＬＫ１を各フリップフロップ２０，２１へ供給する配線は、配線容量が等しくなるように等長配線とされる。

出力クロック信号ffＣＬＫ０，ffＣＬＫ１は、同じクロック信号ＣＬＫから生成される信号であるが、回路の微細化が進むにつれて、フリップフロップ２０，２１における入力容量の差による位相ずれが生じる可能性がある。そこで、両出力クロック信号ffＣＬＫ０，ffＣＬＫ１間に生じ得る位相ずれを解消するために、位相設定回路が設けられている。

図４の位相設定回路は、位相比較回路２２及び移相回路２３を含んで構成され、一方の出力クロック信号ffＣＬＫ０の位相と他方の出力クロック信号ffＣＬＫ１の位相とに基づいて、これらクロック信号ffＣＬＫ０，ffＣＬＫ１のいずれか一方又は両方を移相させる回路である。本実施形態の位相設定回路は、一例として、出力クロック信号ffＣＬＫ１を移相させている。

位相比較回路２２及び移相回路２３は、図１及び図３に示す実施形態の位相比較回路１６及び移相回路１７と同様の構成とされる。すなわち、位相比較回路２２は、出力クロック信号ffＣＬＫ０と出力クロック信号ffＣＬＫ１とを比較し、その位相比較結果を示す出力信号を発生する。移相回路２３は、位相比較回路２２の出力信号に従い出力クロック信号ffＣＬＫ１を移相させて、フリップフロップ２１に提供する。したがって、図５に示すように、出力クロック信号ffＣＬＫ０の位相と出力クロック信号ffＣＬＫ１の位相との一致が図られる。好ましくは、位相比較回路２２へ出力クロック信号ffＣＬＫ０，ffＣＬＫ１を伝達する各配線は、等長配線として配線容量が等しくなるように設計する。

１−１，１−２，１−３，１−４，１−５ 入力回路のフリップフロップ
２ 選択回路
３ 分周回路
４ 出力回路のフリップフロップ
１０ 選択回路（レプリカ回路）
１１ 出力回路のフリップフロップ（レプリカ回路）
１２ 位相ずれ検出回路のフリップフロップ（レプリカ回路）
１３ 位相ずれ検出回路のカウンタ（レプリカ回路）
１４ デコーダ（レプリカ回路）
１５ 任意位相生成回路（レプリカ回路）
１６，２２ 位相比較回路（位相設定回路）
１７，２３ 移相回路（位相設定回路）
２０，２１ フリップフロップ（パラレルデータ出力器）

Claims (4)

1. パラレルに入力される複数のデータ信号を、第１のクロック信号に従いラッチしてそれぞれ出力する入力回路と、
   該入力回路から出力される複数のデータ信号を、前記第１のクロック信号に従い選択し、シリアル変換したデータ信号を出力する選択回路と、
   該選択回路から出力されるデータ信号を、第２のクロック信号に従いラッチして出力する出力回路と、
   前記第１のクロック信号を生成するために、前記第２のクロック信号の基になる所定のクロック信号を分周する分周回路と、
   を含んで構成されるパラレル−シリアル変換器であって、
   複数のレプリカデータ信号を、前記第１のクロック信号に従い選択し、シリアル変換したレプリカデータ信号を出力するレプリカ選択回路と、
   該レプリカ選択回路から出力されるレプリカデータ信号を、前記第２のクロック信号と同周期のレプリカクロック信号に従いラッチして出力するレプリカ出力回路と、
   該レプリカ出力回路から出力されるレプリカデータ信号に基づいて位相調整指示値信号を生成する位相ずれ検出回路と、
   前記位相調整指示値信号に基づいて、前記分周回路から出力される分周後のクロック信号の位相を調整し、前記第１のクロック信号を発生する任意位相生成回路と、
   を含んで構成されるレプリカ回路を備えると共に、
   前記第２のクロック信号の位相と前記レプリカクロック信号の位相とに基づいて当該第２のクロック信号及びレプリカクロック信号のいずれか一方又は両方を移相させる位相設定回路を備える、
   パラレル−シリアル変換器。
2. 請求項１記載のパラレル−シリアル変換器であって、
   前記位相設定回路は、
   前記第２のクロック信号の位相と前記レプリカクロック信号の位相とを比較する位相比較回路と、
   該位相比較回路の出力信号に従って前記第２のクロック信号及び前記レプリカクロック信号のいずれか一方又は両方を移相させる移相回路と、
   を含んで構成される、パラレル−シリアル変換器。
3. 請求項２記載のパラレル−シリアル変換器であって、
   前記位相比較回路は、
   前記第２のクロック信号と前記レプリカクロック信号との間の位相差に応じた振幅を有する位相差信号を出力するコンパレータと、
   前記位相差信号の振幅を検出する振幅検出回路と、
   該振幅検出回路で検出される振幅の増減に応じて前記移相回路への出力信号を発生する増減検出回路と、
   を用いて構成される、パラレル−シリアル変換器。
4. 請求項２又は請求項３記載のパラレル−シリアル変換器であって、
   前記移相回路は、
   前記位相比較回路の出力信号に従い動作するチャージポンプと、
   該チャージポンプに従う可変容量のキャパシタと、
   を用いて構成される、パラレル−シリアル変換器。

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