JP4859292B2

JP4859292B2 - 半導体集積回路装置およびｎａｎｄ型不揮発性半導体装置

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Publication number: JP4859292B2
Application number: JP2001201055A
Authority: JP
Inventors: 広司橋本; 浩司高橋
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Current assignee: Fujitsu Semiconductor Ltd
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Filing date: 2001-07-02
Publication date: 2012-01-25
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Description

【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に不揮発性半導体記憶装置に関する。
【０００２】
不揮発性半導体記憶装置は電源を切っても情報を長期間保持できる半導体記憶装置であり、ＥＥＰＲＯＭやフラッシュメモリ装置がその典型例である。これらの半導体記憶装置では情報がフローティングゲート電極中に電荷の形で保持されるが、特にフラッシュメモリ装置はセル面積が小さく、他の半導体装置、特に論理半導体装置と共に大規模集積回路を構成するのに適している。
【０００３】
【従来の技術】
従来の典型的なフラッシュメモリ装置は、チャネル領域上にトンネル酸化膜を介してフローティングゲート電極を形成し、さらに絶縁膜を介して前記フローティングゲート電極上にコントロール電極を形成した積層ゲート構造を有している。しかし、このような積層ゲート構造を有するフラッシュメモリ装置は工程が複雑である問題を有している。
【０００４】
これに対し、本発明の関連技術において単層ゲート構造を有するフラッシュメモリ装置が提案されている。
【０００５】
図１（Ａ）は前記関連技術によるフラッシュメモリ装置１０の構成を示す平面図であり、図１（Ｂ），（Ｃ）は図１（Ａ）中、それぞれＡ−Ａ’およびＢ−Ｂ’に沿った断面図を示す。
【０００６】
図１（Ａ）〜（Ｃ）を参照するに、Ｓｉ基板１１上にはフィールド酸化膜１１Ｆにより活性領域１１Ａが画成されており、さらに前記活性領域１１Ａの近傍には埋込拡散領域１１Ｂｕを含む別の活性領域１１Ｂが、前記活性領域１１Ａに平行に延在するように画成されている。
【０００７】
図１（Ｂ）の断面図に示すように、前記活性領域１１Ａ中にはｎ+型の拡散領域１１ａ，１１ｂが形成されており、前記Ｓｉ基板１１上には前記拡散領域１１ａと１１ｂとの間にゲート酸化膜１２Ｇを介してゲート電極１３Ｇが形成されている。前記ゲート電極１３Ｇを設けることにより、前記活性領域１１Ａ中には前記拡散領域１１ａと拡散領域１１ｂとの間の領域をチャネル領域とするＭＯＳトランジスタが形成される。このＭＯＳトランジスタは、情報の読み出しに使われる。
【０００８】
さらに図１（Ｂ）の断面図に示すように、前記活性領域１１Ａ中にはさらに別のｎ+型拡散領域１１ｃが前記拡散領域１１ｂの近傍で前記拡散領域１１ａの反対側に形成されており、前記拡散領域１１ｂと拡散領域１１ｃとの間には、トンネル酸化膜１２Ｔｏｘを介してフローティングゲート電極１３ＦＧが形成されている。また前記拡散領域１１ｂ一部には、前記拡散領域１１ｃに面する側にｎ型のＬＤＤ領域１１ｄが形成されている。
【０００９】
図１（Ｃ）の断面図を参照するに、前記ゲート酸化膜１２Ｇ上のフローティングゲート電極１３ＦＧは前記フィールド酸化膜１１Ｆ上を前記活性領域１１Ｂに向って延在し、さらに前記活性領域１１Ｂ中においてＳｉ基板１１の表面を覆うゲート酸化膜１２Ｇ上を延在する。
【００１０】
図２（Ａ），（Ｂ）は、図１（Ａ）〜（Ｃ）のフラッシュメモリ装置１０の書き込み動作を示す。
【００１１】
図２（Ａ），（Ｂ）を参照するに、書き込み時には前記拡散領域１１ｂを接地し、拡散領域１１ｃに＋５〜１０Ｖの正電圧を印加することにより、前記拡散領域１１ｃの近傍においてホットエレクトロンを発生させる。同時に前記活性領域１１Ｂにおいて前記埋込拡散領域１２Ｂｕに＋１５〜２０Ｖの正の書き込み電圧を印加し、これにより前記ゲート絶縁膜１２Ｇを介して前記埋込拡散領域１２Ｂｕに容量性結合しているフローティングゲート電極１３Ｆｇのポテンシャルが引き下げられる。その結果、前記活性領域１１Ａにおいて前記フローティングゲート電極１３Ｆｇ中への前記ホットエレクトロンの注入が生じる。このようにして注入された電子は、前記フローティングゲート電極１３Ｆｇ中に安定に保持される。
【００１２】
図３（Ａ），（Ｂ）は、図１（Ａ）〜（Ｃ）のフラッシュメモリ装置１０の消去動作を示す。
【００１３】
図３（Ａ），（Ｂ）を参照するに、前記フラッシュメモリ装置の消去動作時には前記拡散領域１１ｃをフローティング状態とし、前記拡散領域１１ｂに＋１５〜２０Ｖの正の消去電圧を印加する。その結果、前記拡散領域１１ｂのポテンシャルが引き下げられ、前記フローティングゲート電極１３Ｆｇ中に蓄積していた電子は前記トンネル絶縁膜１２Ｔｏｘを介して前記拡散領域１１ｄおよび１１ｂへと引き抜かれる。
【００１４】
【発明が解決しようとする課題】
このように図１（Ａ）〜（Ｃ）のフラッシュメモリ装置１０は製造が容易な単層ゲート電極構造を有しながら、しかもフラッシュメモリとして動作する好ましい特徴を有しているが、図１（Ａ）の平面図よりわかるように読み出し時に使うセレクトゲート電極１３Ｇとフローティングゲート電極１３Ｆｇの二つのゲート電極を使うため、メモリセルの面積が大きくなってしまう問題点を有している。
【００１５】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００１６】
本発明のより具体的な課題は、セル面積を縮小した単層ゲート構造のフラッシュメモリ装置を提供することにある。
【００１７】
【課題を解決するための手段】
本発明は上記の課題を、ｐ型Ｓｉ基板と、前記Ｓｉ基板中に形成されたｎ型ウェルと、前記ｎ型ウェル中に形成されたｐ型埋込拡散領域よりなるコントロールゲートと、前記Ｓｉ基板中、前記ｎ型ウェルの近傍に形成され、トンネル絶縁膜で覆われた活性領域と、前記Ｓｉ基板表面上に、前記ｐ型埋込拡散領域と前記Ｓｉ基板表面上に形成された絶縁膜を介して容量性結合するように設けられたフローティングゲート電極とよりなり、前記フローティングゲート電極は前記活性領域上を、前記フローティングゲート電極と前記Ｓｉ基板表面との間に前記トンネル絶縁膜が介在する状態で延在し、さらに前記活性領域中には前記フローティングゲート電極の両側に、一対のｎ型拡散領域が、それぞれソース領域およびドレイン領域として形成され、前記ソース領域を構成する前記ｎ型拡散領域のうち、前記ドレイン領域を構成する前記ｎ型拡散領域に面する側に、ｎ-型の拡散領域が形成されていることを特徴とする不揮発性半導体記憶装置により、解決する。
【００１８】
また本発明は、ｐ型Ｓｉ基板と、前記Ｓｉ基板中に形成されたｎ型埋込拡散領域よりなるコントロールゲートと、前記Ｓｉ基板中の前記ｎ型埋込拡散領域近傍に形成され、トンネル絶縁膜により覆われた活性領域と、前記Ｓｉ基板表面上に、前記ｎ型埋込拡散領域と絶縁膜を介して容量性結合するように設けられたフローティングゲート電極とよりなり、前記活性領域中には前記ｐ型Ｓｉ基板と、前記Ｓｉ基板中に形成されたｎ型ウェルと、前記ｎ型ウェル中に形成されたｐ型ウェルとよりなる三重ウェル構造が形成されており、前記フローティングゲート電極は前記活性領域上を、前記フローティングゲート電極と前記Ｓｉ基板表面との間に前記トンネル絶縁膜が介在する状態で延在し、さらに前記Ｓｉ基板中には、前記ｐ型ウェル中に前記フローティングゲート電極の両側に一対のｎ型拡散領域が、それぞれソース領域およびドレイン領域として形成されていることを特徴とする不揮発性半導体記憶装置により、解決する。
【００１９】
本発明によれば、単層ゲート構造のフラッシュメモリ装置において、各メモリセルごとにセレクトゲートを形成する必要がなくなり、メモリセル面積を約５０％縮小することが可能になる。またかかる縮小されたセル面積を有するフラッシュメモリ装置を集積化することにより、集積密度の高いフラッシュメモリ集積回路装置を実現することが可能になる。また、フラッシュメモリの書き込み・消去に使用する電圧を低減することが可能になる。また論理回路装置との混載集積回路装置においても、製造費用を低下することが可能になる。
【００２０】
【発明の実施の形態】
［第１実施例］
図４は本発明の第１実施例によるフラッシュメモリ装置の構成を示す平面図、図５（Ａ），（Ｂ）は図４のフラッシュメモリ装置の図４中、Ａ₁−Ａ₁’およびＢ₁−Ｂ₁’に沿った断面図を示す。
【００２１】
図４および図５（Ａ），（Ｂ）を参照するに、ｐ型Ｓｉ基板２１上にはフィールド酸化膜２１Ｆにより活性領域２１Ａが画成されており、さらに前記活性領域２１Ａの近傍には、平行に別の活性領域２１Ｂが形成されている。
【００２２】
図５（Ａ）の断面図に示すように、前記Ｓｉ基板２１中には前記活性領域２１Ａにおいてｎ+型拡散領域２１ａおよび２１ｂが形成されており、さらに前記Ｓｉ基板２１上には前記拡散領域２１ａと２１ｂとの間のチャネル領域に対応して、トンネル酸化膜２２Ｔｏｘを介してフローティングゲート電極２３が形成される。図５（Ａ）の構成では、さらに前記ｎ+型拡散領域２１ａに隣接してｎ型ＬＤＤ領域２１ｃが形成されている。
【００２３】
前記フローティングゲート電極２３は、図５（Ｂ）の断面図に示すように前記活性領域２１Ａを画成するフィールド酸化膜２１Ｆ上を延在し、さらに前記活性領域１１Ｂ上において前記Ｓｉ基板１１の表面を覆う酸化膜２２Ｇ上を延在する。
【００２４】
前記活性領域１１Ｂ中には図４の平面図に示すようにｎ+型のウェル２１ｄが前記フローティングゲート電極２３と交差するように形成されており、さらに前記ｎ+ウェル２１ｄ中にはｐ+型の埋込拡散領域２１ｅが、図４の平面図中において前記フローティングゲート電極２３と交差するように形成されている。
【００２５】
図６（Ａ），（Ｂ）は、前記フラッシュメモリ装置２０の書き込み動作を説明する図である。
【００２６】
図６（Ｂ）を参照するに、前記活性領域２１Ａ中において前記拡散領域２１ｂに＋５Ｖ程度の正電圧が印加される。さらに図６（Ａ）に示すように前記活性領域２１Ｂ中において前記ｎ+型ウェル２１ｄおよびｐ+型埋設拡散層２１ｅに＋７〜１２Ｖの正の書き込み電圧が印加され、前記活性領域２１Ａ中において前記拡散領域２１ｂ近傍に形成されるホットエレクトロンが、前記フローティングゲート電極２３中に前記トンネル酸化膜２２Ｔｏｘを通って注入される。
【００２７】
図７（Ａ），（Ｂ）は、前記フラッシュメモリ装置２０の消去動作を説明する図である。
【００２８】
図７（Ｂ）を参照するに消去動作時には前記拡散領域２１ａおよび２１ｃに＋５Ｖ程度の正電圧が印加され、一方拡散領域２１ｂはフローティング状態とされる。さらにこの状態で図７（Ａ）に示すように前記活性領域２１Ｂにおいて前記ｐ+型埋込拡散層２１ｅおよびｎ+型ウェル２１ｄに−１０Ｖ程度の負の消去電圧が印加される。その結果、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果により、前記フローティングゲート電極２３中に蓄積されていた電子が前記拡散領域２１ｃおよび２２１ａへと排出される。
【００２９】
このように、本実施例によるフラッシュメモリ装置では、単層ゲート構造を使い、しかも先に説明した関連技術によるフラッシュメモリ装置１０において使われている選択ゲート電極１３Ｇを省略することができるため、セル面積が減少し、他の高速論理回路を構成するトランジスタと共に、大きな集積密度を有する大規模集積回路を形成することが可能になる。また、書き込み・消去時の電圧も低減することが可能になる。
［第２実施例］
図８は、本発明の第２実施例によるフラッシュメモリ装置３０の構成を示す平面図を、また図９（Ａ），（Ｂ）は前記フラッシュメモリ装置３０の図８中、それぞれＡ₁−Ａ₁’およびＢ₁−Ｂ₁’に沿った断面図を示す。ただし図中、先に説明した部分には対応する参照符号を付し、説明を省略する。
【００３０】
図８を参照するに、フラッシュメモリ装置３０は先の実施例によるフラッシュメモリ装置２０と同様な構成を有するが、前記フローティングゲート電極２３の幅が先の実施例の場合よりも縮小されているのがわかる。
【００３１】
図８のフラッシュメモリ装置３０では、書き込み動作は図６（Ａ），（Ｂ）で説明した先の実施例のものと同様にして実行されるが、消去動作は図１０（Ａ）に示すように前記ｎ+型ウェル２１ｄおよび２１ｅに−１５Ｖ程度の高い負電圧を印加することにより行われる。その結果、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果により、前記フローティングゲート電極２３中に蓄積されている電子が前記活性領域２１Ａにおいてトンネル酸化膜２２Ｔｏｘを通って前記Ｓｉ基板２１中へと排出される。その際、図１０（Ｂ）に示すように前記活性領域２１Ａにおいて拡散領域２１ａおよび２１ｂはフローティング状態に設定される。
【００３２】
前記フラッシュメモリ装置３０においては、図１０（Ａ），（Ｂ）に示したように消去動作時に前記Ｓｉ基板２１Ａに電子を引き抜くことから、先の実施例のフラッシュメモリ装置２０において前記拡散領域２１ａに隣接して形成されていたＬＤＤ領域２１ｃを省略することが可能である。また前記活性領域２１Ａ中において前記拡散領域２１ａと２１ｂとの距離を近接させることが可能となり、これに伴って前記フローティングゲート電極２３の幅を縮小することが可能になる。
【００３３】
このように、本実施例によるフラッシュメモリ装置３０においては、前記フローティングゲート電極２３の幅を縮小することにより、フラッシュメモリセルの面積を縮小することが可能となる。
［第３実施例］
図１１は、図４のフラッシュメモリ装置２０あるいは図８のフラッシュメモリ装置３０を使って構成したメモリ集積回路装置のレイアウトを示す図である。
【００３４】
図１１を参照するに、前記Ｓｉ基板１１表面には活性領域２１Ａと活性領域２１Ｂとが交互に繰り返し形成されており、前記活性領域２１Ｂの各々に対応してワードラインＷＬが延在し、図示を省略した層間絶縁膜中に形成されたコンタクトホール２１Ｈにおいて前記ワードラインＷＬは前記埋込拡散領域２１ｅにコンタクトする。さらに前記拡散領域２１Ａおよび２１Ｂを横切って多数のビットラインＢＬが延在し、各々のビットラインはコンタクトホール２１Ｉを介して前記活性領域２１Ａ中の拡散領域２１ａあるいは拡散領域２１ｂにコンタクトする。
【００３５】
図１２は、図１１のフラッシュメモリ集積回路装置の回路図を示す。
【００３６】
図１２を参照するに、本実施例のフラッシュメモリ集積回路装置はＮＯＲ型回路を構成しているのがわかる。
【００３７】
以下の表１は、図１２のＮＯＲ型フラッシュメモリ集積回路装置の書き込み動作、消去動作および読み出し動作の各動作について、駆動条件の例をまとめて示す。ただし、表１は、図１２中に円で囲んだ、ワードラインＷＬ（ｉ＋１）に前記埋込電極２１ｅが接続され、前記拡散領域２１ａがビットラインＢＬ（ｉ＋１）に、また前記拡散領域２１ｃが隣接するビットラインＢＬ（ｉ＋２）に接続されたフラッシュメモリセル（ｉ＋１）に対する書き込み・消去および読み出し動作を示す。
【００３８】
【表１】

例として表１を参照するに、書き込み時にはビットラインＢＬ（ｉ＋１）およびＢＬ（ｉ＋２）を選択し、ビットラインＢＬ（ｉ＋１）を接地し、隣接するビットラインＢＬ（ｉ＋２）に＋５Ｖの正電圧を印加する。他の非選択ビットラインＢＬ（ｉ＋３）およびＢＬ（ｉ＋４）はフローティング状態とされ、さらに選択されたワードラインＷＬ（ｉ＋１）に＋１０Ｖの書き込み電圧を印加し、非選択ワードラインＷＬ（ｉ）およびＷＬ（ｉ＋２）を接地する。
【００３９】
その結果、先に説明したように前記埋込拡散領域２１ｅに書き込み電圧が印加され、拡散領域２１ｂ近傍に形成されたホットエレクトロンがトンネル酸化膜２２Ｔｏｘを通って前記フローティングゲート電極２３に注入される。
【００４０】
表１中、「Ｅｒａｓｅ１」とあるのは、かかるフラッシュメモリ装置（ｉ＋１）においてフローティングゲート電極２３中に蓄積された電荷を図７（Ａ），（Ｂ）で説明したように拡散領域２１ａに引き抜く場合の消去動作の条件を示す。「Ｅｒａｓｅ１」による消去動作では、前記ビットラインＢＬ（ｉ＋１）を介して前記拡散領域２１ａに＋５Ｖの駆動電圧が印加され、さらに前記ワードラインＷＬ（ｉ＋１）を介して−１０Ｖの消去電圧が、前記フローティングゲート電極２３に印加される。前記「Ｅｒａｓｅ１」による消去動作では、前記選択されたビットラインＢＬ（ｉ＋１）に隣接するビットラインＢＬ（ｉ＋２）はフローティング状態とされる。
【００４１】
フラッシュメモリ集積回路装置では、このような消去動作は他のフラッシュメモリセルでも同時に実行され、その結果、前記＋５Ｖの駆動電圧は、一つおきに他のビットライン、例えばビットラインＢＬ（ｉ＋３）にも印加され、残りのビットライン、例えばビットラインＢＬ（ｉ）あるいはＢＬ（ｉ＋４）はフローティング状態とされる。また全てのワードライン、例えばワードラインＷＬ（ｉ）およびＷＬ（ｉ＋２）にも、−１０Ｖの消去電圧が一様に印加される。
【００４２】
表１中、「Ｅｒａｓｅ２」とあるのは、かかるフラッシュメモリ装置（ｉ＋１）においてフローティングゲート電極２３中に蓄積された電荷を図１０（Ａ），（Ｂ）で説明したようにＳｉ基板２１に引き抜く場合の消去動作の条件を示す。「Ｅｒａｓｅ２」による消去動作では、ビットラインＢＬ（ｉ）〜ＢＬ（ｉ＋４）はフローティング状態とされ、さらに全てのワードラインＷＬ（ｉ）〜ＷＬ（ｉ＋２）に−１５Ｖの消去電圧印加される。
【００４３】
さらに表１中、「Ｒｒｅａｄ」に示すように、メモリセル（ｉ＋１）から情報を読み出す場合には、前記メモリセル（ｉ＋１）に対応したワードラインＷＬ（ｉ＋１）を選択し、これに＋５Ｖの読み出し電圧を印加すると同時に、他のワードラインＷＬ（ｉ）あるいはＷＬ（ｉ＋２）を接地する。さらに前記メモリセル（ｉ＋１）に対応したビットラインＢＬ（ｉ＋１）およびＢＬ（ｉ＋２）を選択し、ビットラインＢＬ（ｉ＋１）を接地しビットラインＢＬ（ｉ＋２）に＋５Ｖの駆動電圧を印加する。残りのビットラインＢＬ（ｉ）およびＢＬ（ｉ＋３），ＢＬ（ｉ＋４）はフローティング状態とされる。これにより、選択されたメモリセルの導通あるいは非導通が選択されたビットライン対の間の電圧により検出され、所望の読み出しがなされる。
【００４４】
図１３は本実施例によるフラッシュメモリ集積回路装置の一変形例によるレイアウトを示す。ただし図１３中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４５】
図１３を参照するに、本変形例では２つの隣接する活性領域２１Ａにより第１の構造単位を、また２つの隣接する埋込拡散領域２１ｅにより第２の構造単位を形成し、前記第１および第２の構造単位を交互に繰り返したレイアウト構成を有し、前記２つの隣接する埋込拡散領域２１ｅを共通のｎ+型ウェル２１ｄ中に形成した構成を有している。
【００４６】
図１４は、図１３のフラッシュメモリ集積回路装置の回路図を示す。
【００４７】
図１４を参照するに、本実施例では一対の隣接するワードライン、例えばワードラインＷＬ（ｉ）とＷＬ（ｉ＋１）との間に二つのトランジスタ列が形成されており、これに伴って図１３のフラッシュメモリ集積回路装置では、図１１のフラッシュメモリ集積回路装置よりもやや集積密度が向上しているのがわかる。
【００４８】
図１４の回路の動作は先に表１で説明したものと実質的に同じであるので、説明を省略する。
［第４実施例］
図１５は、本発明の第４実施例によるフラッシュメモリ装置４０の構成を示す平面図、図１６（Ａ），（Ｂ）は前記フラッシュメモリ装置４０の、それぞれ図１５中Ａ２−Ａ２’およびＢ２−Ｂ２’に沿った断面図を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４９】
図１５および図１６（Ａ），（Ｂ）を参照するに、本実施例においては前記活性領域２１Ａに対応して前記Ｓｉ基板２１中にｎ型ウェル２１Ｎが形成され、さらに前記ｎ型ウェル２１Ｎ中にｐ型ウェル２１Ｐが形成される。一方、前記活性領域２１Ｂにおいては先の実施例で使われていたｎ+型ウェル２１ｄは除去され、ｎ+型の埋込拡散領域２１ｅ’が形成されている。
【００５０】
次に、前記フラッシュメモリ装置４０の書き込み動作を図１７（Ａ），（Ｂ）を参照しながら説明する。
【００５１】
図１７（Ａ），（Ｂ）を参照するに、書き込み動作時には前記活性領域２１Ａにおいてｎ型ウェル２１Ｎおよびｐ型ウェル２１Ｐは接地され、さらにこの状態で前記拡散領域２１ａを接地し、拡散領域２１ｂに＋５Ｖ程度の駆動電圧を印加する。同時に前記活性領域２１Ｂにおいて前記埋込拡散領域２１ｅ’に＋１０Ｖの書き込み電圧を印加することにより、前記ｐ型ウェル２１Ｐ中、前記拡散領域２１ｂ近傍に形成されるホットエレクトロンを前記フローティングゲート電極２３中に、トンネル酸化膜２２Ｔｏｘを介して注入する。
【００５２】
図１８（Ａ），（Ｂ）は、前記フラッシュメモリ装置４０の別の書き込み動作を示す。
【００５３】
図１８（Ａ），（Ｂ）を参照するに、書き込み動作時には前記活性領域２１Ａにおいてｎ型ウェル２１Ｎおよびｐ型ウェル２１Ｐは０Ｖとし、同時に前記活性領域２１Ｂにおいて前記埋込拡散層２１ｅに＋２０Ｖの書き込み電圧を印加する。その結果、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果により、前記ｐ型ウェル２１Ｐから前記トンネル酸化膜２２Ｔｏｘを介して前記フローティングゲート電極２３中にホットエレクトロンが注入される。
【００５４】
図１８（Ａ），（Ｂ）は、前記フラッシュメモリ装置４０の消去動作を示す。
【００５５】
図１８（Ａ），（Ｂ）を参照するに、前記活性領域２１Ａ中において前記ｎ型ウェル２１Ｎ、およびｐ型ウェル２１Ｐに＋１５Ｖ程度の正電圧が印加され、さらに前記活性領域２１Ｂにおいて前記埋込拡散領域２１ｅ’を接地する。その結果、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果により、前記フローティングゲート電極２３中の電子が前記トンネル絶縁膜２２Ｔｏｘを通って前記ｐ型ウェル２１Ｐへと引き抜かれる。
［第５実施例］
図２０は、先のフラッシュメモリ装置４０により構成した本発明の第５実施例によるフラッシュメモリ集積回路装置のレイアウトを示す図であり、図２１は図１９に対応する回路図を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５６】
図２０を参照するに、本実施例集積回路装置のレイアウトは、先に図１１において説明したものと類似しており、ただ図１１の活性領２１Ｂにおけるｎ＋型ウェル２１ｄが撤去され、代わりに活性領域２１Ａにおいて前記ウェル２１Ｎおよび２１Ｐよりなる二重ウェル構造が形成されているのがわかる。
【００５７】
次に図２０のフラッシュメモリ装置４０の動作を、図２１中に円で囲んだフラッシュメモリセル（ｉ＋１）に対して情報の書き込み、消去および読み出しを行う場合について、表２を参照しながら説明する。
【００５８】
【表２】

例として表２を参照するに、書き込み動作時には先の表１の場合と同様にビットラインＢＬ（ｉ＋１）およびＢＬ（ｉ＋２）を選択し、ビットラインＢＬ（ｉ＋１）を接地しビットラインＢＬ（ｉ＋２）に＋５Ｖの駆動電圧を印加する。一方非選択ビットラインＢＬ（ｉ）およびＢＬ（ｉ＋３），ＢＬ（ｉ＋４）はフローティング状態に設定し、さらにワードラインＷＬ（ｉ＋１）を選択して、これに＋１０Ｖの書き込み電圧を印加する。その際、非選択ワードラインＷＬ（ｉ）およびＷＬ（ｉ＋２）は接地しておく。その結果、前記選択されたフラッシュメモリセルに対応した活性領域２１Ａ中において前記拡散領域２１ｂ近傍にホットエレクトロンが形成され、形成されたホットエレクトロンが前記フローティングゲート電極２３中に注入される。
【００５９】
一方消去動作時には、前記ｐ型ウェル２１Ｐおよびｎ型ウェル２１Ｎに＋１５Ｖの消去電圧が印加され、さらに全てのビットラインＢＬ（ｉ）〜ＢＬ（ｉ＋４）がフローティング状態に、また全てのワードラインＷＬ（ｉ）〜ＷＬ（ｉ＋２）が接地される。その結果、前記フローティングゲート電極２３中の電子は全てのメモリセルにおいて対応するｐ型ウェル２１Ｐ中に引き抜かれ、フラッシュメモリ装置に特有な一括消去動作が生じる。
【００６０】
一方読み出し動作時には、選択されたメモリセル（ｉ＋１）のワードラインＷＬ（ｉ＋１）に５Ｖの読み出し電圧を印加し、他のワードラインＷＬ（ｉ）およびＷＬ（ｉ＋２）を接地する。さらに前記選択されたメモリセル（ｉ＋１）に対応するビットラインＢＬ（ｉ＋１）を接地し、ビットラインＢＬ（ｉ＋２）に＋５Ｖの駆動電圧を印加する。その他のビットラインＢＬ（ｉ）およびＢＬ（ｉ＋３），ＢＬ（ｉ＋４）はフローティング状態とされる。
【００６１】
本実施例によれば、先に説明した表１の動作と異なり、消去動作時に負電圧を印加する必要がなくなり、このためフラッシュメモリ装置の電源系を簡素化することができる。
【００６２】
図２２は本実施例の一変形例によるフラッシュメモリ集積回路装置のレイアウトを示す図、また図２３は図２２の装置の回路図を示す。ただし図２２中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６３】
図２２を参照するに、本変形例のフラッシュメモリ集積回路装置は隣接する一対の活性領域２１Ａを第１の構造単位、隣接する一対の活性領域２１Ｂを第２の構造単位として、前記第１の構造単位と前記第２の構造単位とを前記Ｓｉ基板２１上に繰り返したレイアウト構成を有するのがわかる。またその際、前記隣接する活性領域２１Ａと２１Ａとは、共通のｐ型ウェル２１Ｐ中に形成されており、その結果図２２の構成は図２０の構成よりも集積密度を向上させることができる。
【００６４】
図２３の回路図よりわかるように、本実施例のフラッシュメモリ集積回路装置もまたＮＯＲ型構成を有する。図２３の回路の駆動条件は、先に表２で説明したものと同様であり、説明を省略する。
［第６実施例］
図２４は、本発明の第６実施例によるフラッシュメモリ集積回路装置の構成を、また図２５は図２４の集積回路装置の回路図を示す。ただし図２４中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６５】
図２４を参照するに、本実施例では前記Ｓｉ基板１１中に先の実施例と同様に前記活性領域２１Ｂに沿って、ｐ+型ウェル２１Ｐの外側にｎ+型ウェル２１Ｎを形成した二重構造ウェルが形成されており、さらに前記ウェル領域２１Ｎ，２１Ｐの延在方向に直交するように、前記Ｓｉ基板２１上をワードラインＷＬおよびセレクトゲートＳＧが延在する。図２４の平面図中の前記ワードラインＷＬと前記ｐ+型ウェル２１Ｐとの交点には、フラッシュメモリ装置のソース領域およびドレイン領域を構成するｎ+型拡散領域２１Ｓ，２１Ｄが、前記ワードラインＷＬに対応するチャネル領域を隔てて形成されている。さらに前記ｐ+型ウェル２１Ｐの端部において、前記ｎ+型拡散領域２１Ｓおよび２１Ｄは、前記セレクトゲートＳＧと共に、セレクトトランジスタを形成する。このように、前記ｎ+型拡散領域２１Ｓ，２１Ｄは、前記ｐ+型ウェル２１Ｐ中においてその延在方向に断続的に交互に繰り返し形成されている。
【００６６】
また前記Ｓｉ基板２１中には、前記ワードラインＷＬの各々にコンタクトホールを介して接続された埋込拡散領域２１Ａ₁〜２１Ａ₅が、前記ｐ+型ウェル２１Ｐおよびｎ+型ウェル２１Ｎの延在方向に平行に、限られた長さで形成されている。さらに前記Ｓｉ基板２１上にはトンネル酸化膜（図示せず）を隔てて多数のフローティングゲート電極２３が、図２４の平面図において、前記埋込拡散領域、例えば領域２１Ａ₁とこれに隣接するｐ+型ウェル２１Ｐとの間を架橋するように形成されており、前記フローティングゲート電極２３は、前記埋込拡散領域２１Ａ₁と、ゲート酸化膜（図示せず）を介して容量性結合を形成する。その結果、前記ワードラインＷＬ上の電圧信号により前記フローティングゲート電極２３の電位が前記埋込拡散領域２１Ａ₁を介して制御され、前記ソース領域２１Ｓおよびドレイン領域２１Ｄの間において、前記フローティングゲート電極２３中へのホットエレクトロンの注入および引き抜きによる情報の書き込みおよび消去、および前記ビットラインＢＬを介した情報の読み出しが実行される。
【００６７】
図２５の回路図を参照するに、前記ＮＡＮＤ型フラッシュメモリ集積回路装置はワードラインＷＬ（ｉ）〜ＷＬ（ｉ＋３）を含み、さらに前記ワードラインＷＬ（ｉ）の外側およびワードラインＷＬ（ｉ＋３）の外側に、それぞれセレクトゲートＳＧ０およびセレクトゲートＳＧ１が形成されている。前記セレクトゲートＳＧとビットラインＢＬ（ｉ）あるいはＢＬ（ｉ＋１）の交点には、セレクトトランジスタが形成される。
【００６８】
以下の表３は、図２５のＮＡＮＤ型フラッシュメモリ集積回路装置中のメモリセル（ｉ＋１）への書き込み、消去および読み出しの際の動作条件を示す。
【００６９】
【表３】

例として表３を参照するに、書き込み時には前記セレクトゲートＳＧ０に＋３Ｖの制御電圧を印加し、またセレクトゲートＳＧ１を接地する。さらに非選択ビットラインＢＬ（ｉ）を接地し、選択されたビットラインＢＬ（ｉ＋１）に３Ｖの駆動電圧を印加する。また非選択ワードラインＷＬ（ｉ）およびＷＬ（ｉ＋２），ＷＬ（ｉ＋３）に＋１０Ｖの制御電圧を印加し、選択ワードラインＷＬ（ｉ＋１）に＋２０Ｖの書き込み電圧を印加する。また前記ｐ+型ウェル２１Ｐおよびｎ+型ウェル２１Ｎは接地する。
【００７０】
一方消去動作時には、表３に示すようにセレクトゲートＳＧ０およびＳＧ１はフローティング状態とされ、さらにビットラインＢＬ（ｉ）およびＢＬ（ｉ＋１）を含む全てのビットラインがフローティング状態に設定される。また前記ワードラインＷＬ（ｉ）〜ＷＬ（ｉ＋３）を含む全てのワードラインが接地され、この状態で前記ｐ+型ウェル２１Ｐおよびｎ+型ウェル２１Ｎに＋１５Ｖの消去電圧が印加される。その結果、前メモリセルにおいてフローティングゲート電極２３中に蓄積されていた電子がＳｉ基板２１中に引き抜かれる。
【００７１】
さらに読み出し動作時には、前記ｐ+型ウェル２１Ｐおよびｎ+型ウェル２１Ｎが接地され、前記セレクトゲートＳＧ０およびＳＧ１に＋５Ｖの制御電圧が印加される。さらに前記ビットラインＢＬ（ｉ）およびＢＬ（ｉ＋１）に約＋１Ｖの駆動電圧が印加され、選択ワードラインＷＬ（ｉ＋１）を接地し、非選択ワードラインＷＬ（ｉ）およびＷＬ（ｉ＋２），ＷＬ（ｉ＋３）に＋５Ｖの電圧を印加する。
【００７２】
このように、本実施例によれば、単層ゲート構造を有するフラッシュメモリ装置を使ってＮＡＮＤ型のフラッシュメモリ集積回路装置を形成することができる。
【００７３】
図２６は、図２４のフラッシュメモリ集積回路装置の一変形例のレイアウトを、また図２７は対応する回路図を示す。
【００７４】
図２６を参照するに、本変形例によるフラッシュメモリ集積回路装置は、隣接する一対の活性領域２１Ａにより第１の構造単位を形成し、隣接する一対の拡散領域２１Ｂにより第２の構造単位を形成し、前記第１および第２の構造単位を前記Ｓｉ基板２１上において交互に繰り返した構成を有する。
【００７５】
本実施例においては、前記第２の構造単位を形成する一対の活性領域２１Ｂが共通のｐ型ウェル２１Ｐ中に形成されており、その結果、先の図２３の実施例のレイアウトに比べて、集積密度を向上させることができる。
【００７６】
図２６，２７のフラッシュメモリ集積回路装置における書き込み・消去および読み出し動作は先の場合と同様であり、説明を省略する。
【００７７】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００７８】
【発明の効果】
本発明によれば、面積を縮小した単層ゲート構造のフラッシュメモリ装置を実現することができる。また、書き込みおよび消去時の電圧を低減することが可能で、さらに論理回路との混載集積回路装置を製造する際の費用を低減することが可能となる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、本発明の関連技術による単層ゲートフラッシュメモリ装置の構成を示す図である。
【図２】（Ａ），（Ｂ）は、本発明の関連技術による単層ゲートフラッシュメモリ装置の書き込み動作を説明する図である。
【図３】（Ａ），（Ｂ）は、本発明の関連技術による単層ゲートフラッシュメモリ装置の消去動作を説明する図である。
【図４】本発明の第１実施例によるフラッシュメモリ装置の構成を示す図である。
【図５】（Ａ），（Ｂ）は、図４のフラッシュメモリ装置の断面構造を示す図である。
【図６】（Ａ），（Ｂ）は、図４のフラッシュメモリ装置の書き込み動作を説明する図である。
【図７】（Ａ），（Ｂ）は、図４のフラッシュメモリ装置の消去動作を説明する図である。
【図８】本発明の第２実施例によるフラッシュメモリ装置の構成を示す平面図である。
【図９】（Ａ），（Ｂ）は、図８のフラッシュメモリ装置の構成を示す断面図である。
【図１０】（Ａ），（Ｂ）は、図９のフラッシュメモリ装置の消去動作を説明する図である。
【図１１】本発明の第３実施例によるフラッシュメモリ集積回路装置のレイアウトを示す図である。
【図１２】図１１のフラッシュメモリ集積回路装置の構成を示す回路図である。
【図１３】図１１のフラッシュメモリ集積回路装置のレイアウトの一変形例を示す図である。
【図１４】図１３のフラッシュメモリ集積回路装置の構成を示す回路図である。
【図１５】本発明の第４実施例によるフラッシュメモリ装置の構成を示す平面図である。
【図１６】（Ａ），（Ｂ）は、図１５のフラッシュメモリ装置の構成を示す断面図である。
【図１７】（Ａ），（Ｂ）は、図１６のフラッシュメモリ装置の書き込み動作を説明する図である。
【図１８】（Ａ），（Ｂ）は、図１６のフラッシュメモリ装置の別の書き込み動作を説明する図である。
【図１９】（Ａ），（Ｂ）は、図１６のフラッシュメモリ装置の消去動作を説明する図である。
【図２０】本発明の第５実施例によるフラッシュメモリ集積回路装置のレイアウトを示す図である。
【図２１】図２０のフラッシュメモリ集積回路装置の構成を示す回路図である。
【図２２】図２０のフラッシュメモリ集積回路装置のレイアウトの一変形例を示す図である。
【図２３】図２２のフラッシュメモリ集積回路装置の構成を示す回路図である。
【図２４】本発明の第６実施例によるフラッシュメモリ集積回路装置のレイアウトを示す図である。
【図２５】図２４のフラッシュメモリ集積回路装置の構成を示す回路図である。
【図２６】図２４のフラッシュメモリ集積回路装置のレイアウトの一変形例を示す図である。
【図２７】図２６のフラッシュメモリ集積回路装置の構成を示す回路図である。
【符号の説明】
１０，２０，３０，４０フラッシュメモリ装置
１１，２１Ｓｉ基板
１１Ａ，１１Ｂ，２１Ａ，２１Ｂ活性領域
１１Ｂｕ，２１ｅｐ+型埋込拡散領域
１１Ｆ，２１Ｆフィールド酸化膜
１１ａ〜１１ｄ，２１ａ〜２１ｃ拡散領域
１２Ｇ，２２Ｇゲート酸化膜
１２Ｔｏｘ，２２Ｔｏｘトンネル酸化膜
１３Ｇセレクトゲート電極
１３Ｆｇ，２３フローティングゲート電極
２１ｄｎ+型ウェル
２１Ａ₁〜２１Ａ₅ 埋込拡散領域
２１Ｈ，２１Ｉコンタクトホール
２１Ｎｎ+型ウェル
２１Ｐｐ+型ウェル
２３フローティングゲート電極

Claims

ｐ型Ｓｉ基板と、
前記Ｓｉ上に繰り返し形成され、各々前記Ｓｉ基板中を第１の方向に延在し、コントロールゲートを形成する複数のｎ型埋込拡散領域と、
前記Ｓｉ基板表面上の隣接する一対のｎ型埋込拡散領域と別の一対のｎ型埋込拡散領域との間に画成され、ｐ型Ｓｉ基板と、前記ｐ型Ｓｉ基板中に形成されたｎ型ウェルと、前記ｎ型ウェル中に形成されたｐ型ウェルとよりなる三重ウェル構造と、
前記ｐ型ウェル中において前記第１の方向に延在する一対の、各々トンネル絶縁膜で覆われた活性領域と、
前記Ｓｉ基板上に、前記Ｓｉ基板表面を覆う絶縁膜を介して前記ｎ型埋込拡散領域と容量性結合するように設けられ、前記ｎ型埋込拡散領域に隣接する活性領域上を延在するフローティングゲート電極と、
前記各々の活性領域中において、前記フローティングゲート電極の両側に形成された一対のｎ型拡散領域と、
前記Ｓｉ基板上を、各々前記第１の方向に交差する第２の方向に、前記複数のｎ型ウェルおよび複数の活性領域を横切って延在し、各々前記活性領域中に対応するｎ型拡散領域にコンタクトする一対のビットラインと、
前記Ｓｉ基板上を前記複数のｎ型ウェルにそれぞれ対応して前記第１の方向に延在し、各々対応するｎ型ウェル中のコントロールゲートとコンタクトする複数のワードラインとよりなることを特徴とする、不揮発性メモリセルアレイを含む半導体集積回路装置。
ｐ型Ｓｉ基板と、
前記ｐ型Ｓｉ基板中に繰り返し形成され、各々が前記ｐ型Ｓｉ基板と前記Ｓｉ基板中に形成され第１の方向に延在するｎ型ウェルと前記ｎ型ウェル中に形成され前記第１の方向に延在するｐ型ウェルとよりなる複数の三重ウェル構造と、
前記複数の三重ウェル構造の各々において前記ｐ型ウェル中に形成され、トンネル絶縁膜により覆われた活性領域と、
前記Ｓｉ基板上において前記三重ウェル構造の各々の近傍に形成され、各々前記第１の方向に延在し、互いに前記第１の方向に整列し、さらに前記第１の方向とは異なる第２の方向に、前記多重ウェル構造と交互に繰り返される複数の埋込拡散領域と、
前記Ｓｉ基板上において、各々の前記埋込拡散領域とこれに対応する近傍の活性領域との間に延在し、前記埋込拡散領域と、前記Ｓｉ基板表面に形成された絶縁膜を介して容量性結合を生じ、前記活性領域上において前記トンネル絶縁膜上を延在する複数のフローティングゲート電極と、
前記Ｓｉ基板上を前記第２の方向に、前記第２の方向に繰り返し形成される複数の三重ウェル構造および埋込拡散領域を横切って延在し、前記横切った埋込拡散領域にコンタクトする複数のワードラインとよりなり、
前記フローティングゲート電極は、前記第１の方向に、前記第１の方向に整列した複数の埋込拡散領域に対応して繰り返し形成され、さらに前記第２の方向に繰り返され、
前記複数のワードラインは、前記第１の方向に繰り返されることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
ｐ型Ｓｉ基板と、
前記ｐ型Ｓｉ基板中に繰り返し形成され、各々が前記ｐ型Ｓｉ基板の一部と前記Ｓｉ基板中に形成され第１の方向に延在するｎ型ウェルと前記ｎ型ウェル中に形成され前記第１の方向に延在するｐ型ウェルとよりなる複数の三重ウェル構造と、
前記複数の三重ウェル構造の各々において前記ｐ型ウェル中に形成され、各々前記第１の方向に延在しトンネル酸化膜により覆われた一対の活性領域と、
前記Ｓｉ基板上において前記三重ウェル構造の近傍に形成され、各々前記第１の方向に延在し、前記第１の方向に２列に整列した複数の埋込拡散領域と、
前記Ｓｉ基板上において、各々の前記埋込拡散領域とこれに対応する近傍の活性領域との間に延在し、前記埋込拡散領域と、前記Ｓｉ基板表面に形成された絶縁膜を介して容量性結合を生じ、前記活性領域上において前記トンネル酸化膜上を延在する複数のフローティングゲート電極とよりなり、
前記複数の三重ウェル構造と前記２列の埋込拡散構造とは、それぞれ第１および第２の構造単位を形成し、前記第１および第２の構造単位は、前記Ｓｉ基板表面において前記第１の方向とは異なる第２の方向に交互に繰り返し形成され、
さらに前記Ｓｉ基板上を前記第２の方向に、前記第２の方向に繰り返し形成される複数の三重ウェル構造および埋込拡散領域を横切って延在し、前記横切った埋込拡散領域にコンタクトする複数のワードラインを含み、
前記フローティングゲート電極は、前記第１の方向に、前記第１の方向に整列した複数の埋込拡散領域に対応して繰り返し形成され、さらに前記第２の方向に繰り返され、
前記複数のワードラインは、前記第１の方向に繰り返されることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。