JP4858253B2 - Transistor drive circuit - Google Patents
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Description
本発明は、トランジスタを駆動する回路に関する。 The present invention relates to a circuit for driving a transistor.
負荷に接続されたトランジスタのオン・オフを切替えることによって、負荷に電力を供給する状態と電力を供給しない状態を切替える回路が知られている。例えば、インバータ回路は、トランジスタのオン・オフを切替えることによって直流電力を交流電力に変換し、その交流電力をモータに供給する。この種の回路のトランジスタのオン・オフは、そのトランジスタのゲート電極(又はベース電極)に接続している駆動回路で制御される。 A circuit is known that switches between a state in which power is supplied to a load and a state in which power is not supplied by switching on and off of a transistor connected to the load. For example, the inverter circuit converts DC power into AC power by switching on / off of the transistor, and supplies the AC power to the motor. On / off of a transistor in this type of circuit is controlled by a drive circuit connected to the gate electrode (or base electrode) of the transistor.
図20に、この種のトランジスタに電界効果型のトランジスタが用いられた場合の動作波形図を示す。駆動回路は、駆動電圧Vinをトランジスタのゲート電極に供給することによって、トランジスタのオン・オフを切替える。
まず、トランジスタがターンオンする過渡期間に関して説明する。駆動電圧Vinがローからハイになると、トランジスタのゲート電極に向けて正のゲート電流Igが流れ、ゲート電極に電荷が蓄積される。ゲート電極に電荷が蓄積されると、トランジスタのゲート・ソース間電圧Vgsが上昇する。ゲート・ソース間電圧Vgsが上昇すると、トランジスタのドレインからソースに向けてドレイン電流Idが流れ始め、ドレイン・ソース間電圧Vdsが減少する。これらの過程を経て、トランジスタはオフからオンに移行する。
次に、トランジスタがターンオフする過渡期間T100に関して説明する。駆動電圧Vinがハイからローになると、ゲート電極に蓄積していた電荷が放電し、ゲート電極から駆動回路に向けて負のゲート電流Igが流れ、ゲート・ソース間電圧Vgsが減少する。ゲート・ソース間電圧Vgsが減少すると、ドレイン電流Idも減少し、ドレイン・ソース間電圧Vdsが上昇する。これらの過程を経て、トランジスタはオンからオフに移行する。
FIG. 20 shows an operation waveform diagram when a field effect transistor is used for this type of transistor. The drive circuit switches the transistor on and off by supplying the drive voltage Vin to the gate electrode of the transistor.
First, a transition period in which the transistor is turned on will be described. When the drive voltage Vin changes from low to high, a positive gate current Ig flows toward the gate electrode of the transistor, and charges are accumulated in the gate electrode. When charges are accumulated in the gate electrode, the gate-source voltage Vgs of the transistor increases. When the gate-source voltage Vgs rises, the drain current Id starts to flow from the drain to the source of the transistor, and the drain-source voltage Vds decreases. Through these processes, the transistor shifts from off to on.
Next, the transition period T100 in which the transistor is turned off will be described. When the drive voltage Vin changes from high to low, the charge accumulated in the gate electrode is discharged, a negative gate current Ig flows from the gate electrode to the drive circuit, and the gate-source voltage Vgs decreases. When the gate-source voltage Vgs decreases, the drain current Id also decreases, and the drain-source voltage Vds increases. Through these processes, the transistor shifts from on to off.
図20に示すように、トランジスタがターンオフする過渡期間T100の終盤では、ドレイン・ソース間電圧Vdsにサージ電圧が発生している。このサージ電圧は、急峻に変動するドレイン電流Idと回路中のドレイン電極側の配線などに寄生しているインダクタンスによって引き起こされる。
このサージ電圧の増大を抑えるためには、ドレイン電流Idを緩やかに変動させれば良い。例えば、トランジスタのゲート抵抗を大きくすれば、ゲート電極に蓄積していた電荷の放電する速度が減少し、負のゲート電流Igが緩やかに流れる。この結果、ドレイン電流Idも緩やかに減少し、サージ電圧の増大を抑えることができる。しかし、トランジスタのドレイン電流Idが緩やかに減少すると、トランジスタがターンオフするまでに要する時間が増大し、ターンオフ損失が増大してしまう。即ち、この種のトランジスタには、ターンオフの過渡期間T100において、サージ電圧とターンオフ損失の間にトレードオフ関係が存在する。
As shown in FIG. 20, a surge voltage is generated in the drain-source voltage Vds at the end of the transition period T100 when the transistor is turned off. This surge voltage is caused by a drain current Id that changes sharply and an inductance that is parasitic on the wiring on the drain electrode side in the circuit.
In order to suppress the increase of the surge voltage, the drain current Id may be gradually changed. For example, if the gate resistance of the transistor is increased, the rate at which charges accumulated in the gate electrode are discharged decreases, and the negative gate current Ig flows gently. As a result, the drain current Id also decreases gradually, and an increase in surge voltage can be suppressed. However, when the drain current Id of the transistor is gradually reduced, the time required for the transistor to turn off increases and the turn-off loss increases. In other words, this type of transistor has a trade-off relationship between the surge voltage and the turn-off loss in the turn-off transient period T100.
このトレードオフ関係を打破するためには、ターンオフの過渡期間T100の序盤でドレイン電流Idを急峻に変動させ、過渡期間T100の終盤でドレイン電流Idを緩慢に変動させるのが望ましい。過渡期間T100の序盤でドレイン電流Idを急峻に変動させれば、ターンオフに要する時間を短縮することができる。この結果、ターンオフ損失を低く抑えることができる。また、過渡期間T100の終盤でドレイン電流Idを緩慢に変動させれば、サージ電圧の増大を抑えることができる。 In order to break this trade-off relationship, it is desirable that the drain current Id is changed abruptly at the beginning of the turn-off transition period T100, and the drain current Id is changed slowly at the end of the transition period T100. If the drain current Id is abruptly changed at the beginning of the transition period T100, the time required for turn-off can be shortened. As a result, turn-off loss can be kept low. Further, if the drain current Id is slowly changed at the end of the transition period T100, an increase in surge voltage can be suppressed.
特許文献1には、トランジスタの主電極間電圧(ドレイン電極とソース電極間電圧、コレクタ電極とエミッタ電極間電圧など)に基づいてトランジスタのゲート抵抗の抵抗値を調整する技術が開示されている。特許文献1の技術では、トランジスタの主電極間電圧が大きいときにゲート抵抗の抵抗値を大きくし、主電極間電圧が小さいときにゲート抵抗の抵抗値を小さく調整する。具体的には、特許文献1の駆動回路は、トランジスタのゲート電極に接続している抵抗可変手段を備えている。抵抗可変手段は、半導体スイッチング素子とそれに並列に接続している固定抵抗体で構成されている。半導体スイッチング素子は、トランジスタの主電極間電圧が所定値よりも大きいときにオフし、所定値よりも小さいときにオンする。即ち、トランジスタの主電極間電圧が大きいときは、半導体スイッチング素子がオフすることによって、固定抵抗体の抵抗値に応じてゲート抵抗が大きく調整される。トランジスタの主電極間電圧が小さいときは、半導体スイッチング素子がオンすることによって、半導体スイッチング素子の内部抵抗に応じてゲート抵抗が小さく調整される。
特許文献1の駆動回路を利用すれば、ターンオフの過渡期間の序盤(主電極間電圧が小さいとき)では半導体スイッチング素子がオンすることによって、ゲート抵抗の抵抗値が小さく調整され、ゲート電流が急峻に変動する。これにより、トランジスタのドレイン電流を急峻に変動させ、ターンオフに要する時間を短縮することができる。さらに、ターンオフの過渡期間の終盤(主電極間電圧が大きいとき)では半導体スイッチング素子がオフすることによって、ゲート抵抗の抵抗値が大きく調整され、ゲート電流が緩慢に変動する。これにより、トランジスタのドレイン電流を緩慢に変動させ、サージ電圧の増大を抑えることができる。
If the drive circuit of
特許文献1の駆動回路では、高抵抗な固定抵抗体を利用してゲート抵抗の高抵抗な状態を実現している。サージ電圧の増大を抑えるためには、固定抵抗体の抵抗値を大きく設定するのが望ましい。しかし、高抵抗な固定抵抗体は、ターンオフ損失を増大させる。したがって、ターンオフ損失の増大を抑えるためには、半導体スイッチング素子のオン・オフ動作によって高抵抗な固定抵抗体に切換わるタイミングを、ターンオフする過渡期間の終盤に正確に設定しなければならない。ターンオフする過渡期間の終盤では、トランジスタの主電極間電圧が高い状態にまで到達している。特許文献1の駆動回路では、このトランジスタの主電極間電圧を半導体スイッチング素子のオン・オフ動作の閾値にまで正確に変圧することによって、半導体スイッチング素子のオン・オフ動作を制御しなければならない。したがって、このような回路を実現するためには、必要な部品点数が多くなってしまい、コスト増が避けられない。
本発明は、特許文献1とは異なる手法によって、トランジスタの主電極間電圧に基づいてトランジスタのゲート抵抗の抵抗値を調整する技術を提供する。なお、上記では、ターンオフする過渡期間を中心に本発明の課題を説明してきたが、ターンオンする過渡期間においても、トランジスタの主電極間電圧に基づいてトランジスタのゲート抵抗の抵抗値を調整したい局面が多く存在する。本発明は、ターンオフとターンオンのいずれの過渡期間においても有用な結果が得られる技術を提供する。
In the drive circuit of
The present invention provides a technique for adjusting a resistance value of a gate resistance of a transistor based on a voltage between main electrodes of the transistor by a method different from that of
本明細書で開示される技術は、トランジスタを駆動する回路に具現化することができる。本明細書で開示される駆動回路は、トランジスタのゲート電極に電気的に接続している可変抵抗体を備えている。その可変抵抗体の電流経路の幅は、トランジスタの主電極間電圧に応じて伸縮する空乏層によって調整される。
本明細書で開示される駆動回路は、半導体スイッチング素子のオン・オフ動作を利用しない。駆動回路は、トランジスタの主電極間電圧に応じて伸縮する空乏層を利用して、可変抵抗体の電流経路の幅を調整する。空乏層が伸展して可変抵抗体の電流経路の幅が狭くなると、可変抵抗体の抵抗値は大きく調整される。空乏層が収縮して可変抵抗体の電流経路の幅が広くなると、可変抵抗体の抵抗値は小さく調整される。空乏層はトランジスタの主電極間電圧に応じて伸縮し、その事象はトランジスタの主電極間電圧の増減に対して連続的である。半導体スイッチング素子のオン・オフ動作のように、閾値を正確に設定するための回路を必要としない。本明細書で開示される駆動回路の構成は簡単化されている。
The technology disclosed in this specification can be embodied in a circuit for driving a transistor. The driving circuit disclosed in this specification includes a variable resistor that is electrically connected to a gate electrode of a transistor. The width of the current path of the variable resistor is adjusted by a depletion layer that expands and contracts according to the voltage between the main electrodes of the transistor.
The driving circuit disclosed in this specification does not use the on / off operation of the semiconductor switching element. The drive circuit adjusts the width of the current path of the variable resistor using a depletion layer that expands and contracts according to the voltage between the main electrodes of the transistor. When the depletion layer expands and the width of the current path of the variable resistor becomes narrow, the resistance value of the variable resistor is adjusted to be large. When the depletion layer contracts and the width of the current path of the variable resistor increases, the resistance value of the variable resistor is adjusted to be small. The depletion layer expands and contracts according to the voltage between the main electrodes of the transistor, and the event is continuous with the increase and decrease of the voltage between the main electrodes of the transistor. Unlike the on / off operation of the semiconductor switching element, a circuit for accurately setting the threshold value is not required. The configuration of the driving circuit disclosed in this specification is simplified.
本明細書で開示される駆動回路では、可変抵抗体の抵抗値が、トランジスタの主電極間電圧が小さいときに小さく調整され、主電極間電圧が大きいときに大きく調整されることが好ましい。
この態様によると、トランジスタがターンオフする過渡期間の序盤でゲート抵抗の抵抗値が小さく調整され、過渡期間の終盤でゲート抵抗の抵抗値が大きく調整される。したがって、本発明の駆動回路では、ターンオフの過渡期間の序盤でゲート抵抗の抵抗値を小さく調整することができ、ゲート電流を急峻に変動させることができる。これにより、トランジスタのドレイン電流を急峻に変動させ、ターンオフに要する時間を短縮することができる。さらに、本発明の駆動回路では、ターンオフの過渡期間の終盤でゲート抵抗の抵抗値を大きく調整することができ、ゲート電流を緩慢に変動させることができる。これにより、トランジスタのドレイン電流を緩慢に変動させ、サージ電圧の増大を抑えることができる。この態様の駆動回路は、トランジスタがターンオフする過渡期間の特性を改善することができる。
In the driving circuit disclosed in the present specification, it is preferable that the resistance value of the variable resistor is adjusted to be small when the voltage between the main electrodes of the transistor is small, and is adjusted to be large when the voltage between the main electrodes is large.
According to this aspect, the resistance value of the gate resistance is adjusted to be small at the beginning of the transition period in which the transistor is turned off, and the resistance value of the gate resistance is adjusted to be large at the end of the transition period. Therefore, in the driving circuit of the present invention, the resistance value of the gate resistance can be adjusted to be small in the early stage of the turn-off transition period, and the gate current can be rapidly changed. As a result, the drain current of the transistor can be abruptly changed, and the time required for turn-off can be shortened. Furthermore, in the driving circuit of the present invention, the resistance value of the gate resistance can be adjusted greatly at the end of the turn-off transition period, and the gate current can be varied slowly. As a result, the drain current of the transistor can be changed slowly, and an increase in surge voltage can be suppressed. The driving circuit of this aspect can improve the characteristics of the transient period in which the transistor is turned off.
本明細書で開示される可変抵抗体は、p型の半導体領域と、そのp型半導体領域に接するn型の半導体領域を有していてもよい。この場合、p型半導体領域が、トランジスタのゲート電極に電気的に接続している。n型半導体領域が、トランジスタの出力電極に電気的に接続している。ここで、トランジスタの出力電極には、例えばドレイン電極、コレクタ電極等が挙げられる。
この可変抵抗体では、p型半導体領域が電流経路である。トランジスタの主電極間電圧が大きくなると、p型半導体領域とn型半導体領域のpn接合が逆バイアスされ、p型半導体領域に空乏層が伸展する。このため、トランジスタの主電極間電圧が大きくなると、電流経路の幅が狭く調整される。一方、トランジスタの主電極間電圧が小さくなると、p型半導体領域に伸びている空乏層が収縮する。このため、トランジスタの主電極間電圧が小さくなると、電流経路の幅が広く調整される。
この可変抵抗体を有する駆動回路は、トランジスタがターンオフする過渡期間の特性を改善することができる。
The variable resistor disclosed in this specification may include a p-type semiconductor region and an n-type semiconductor region in contact with the p-type semiconductor region. In this case, the p-type semiconductor region is electrically connected to the gate electrode of the transistor. The n-type semiconductor region is electrically connected to the output electrode of the transistor. Here, examples of the output electrode of the transistor include a drain electrode and a collector electrode.
In this variable resistor, the p-type semiconductor region is a current path. When the voltage between the main electrodes of the transistor increases, the pn junction between the p-type semiconductor region and the n-type semiconductor region is reverse-biased, and a depletion layer extends in the p-type semiconductor region. For this reason, when the voltage between the main electrodes of the transistor increases, the width of the current path is adjusted to be narrow. On the other hand, when the voltage between the main electrodes of the transistor decreases, the depletion layer extending to the p-type semiconductor region contracts. For this reason, when the voltage between the main electrodes of the transistor is reduced, the width of the current path is adjusted to be wide.
The drive circuit having this variable resistor can improve the characteristics of the transient period in which the transistor is turned off.
本明細書で開示される駆動回路では、n型半導体領域とトランジスタの出力電極の間に、ツェナーダイオードが設けられていることが好ましい。
ツェナーダイオードが設けられていると、ツェナーダイオードが降伏するまでは、トランジスタの主電極間電圧が可変抵抗体のn型半導体領域に印加されない。したがって、ツェナーダイオードが降伏するまでは、可変抵抗体の電流経路の幅が広く維持される。この結果、トランジスタがターンオフする過渡期間の序盤において、可変抵抗体の抵抗値を小さく維持し、ゲート電流を急峻に変動させることができる。これにより、トランジスタのドレイン電流を急峻に変動させ、ターンオフに要する時間をさらに短縮することができる。なお、ツェナーダイオードは、複数個が直列に接続されていてもよい。複数個のツェナーダイオードによってn型半導体領域に印加される電圧を調整することができる。
In the driver circuit disclosed in this specification, a Zener diode is preferably provided between the n-type semiconductor region and the output electrode of the transistor.
When the Zener diode is provided, the voltage between the main electrodes of the transistor is not applied to the n-type semiconductor region of the variable resistor until the Zener diode breaks down. Therefore, the width of the current path of the variable resistor is kept wide until the Zener diode breaks down. As a result, the resistance value of the variable resistor can be kept small and the gate current can be changed abruptly in the early stage of the transition period in which the transistor is turned off. As a result, the drain current of the transistor is abruptly changed, and the time required for turn-off can be further shortened. A plurality of Zener diodes may be connected in series. The voltage applied to the n-type semiconductor region can be adjusted by a plurality of Zener diodes.
本明細書で開示される可変抵抗体は、p型の半導体領域と、そのp型半導体領域に接する絶縁体領域と、その絶縁体領域を介してp型半導体領域に対向している導電体領域を有していてもよい。この場合、p型半導体領域が、トランジスタのゲート電極に電気的に接続している。導電体領域が、トランジスタの出力電極に電気的に接続している。p型半導体領域と絶縁体領域と導電体領域は、MIS構造(Metal Insulator Semiconductor)を構成している。
この可変抵抗体では、p型半導体領域が電流経路である。トランジスタの主電極間電圧が大きくなると、MIS構造の電界効果によって、p型半導体領域に空乏層が伸展する。このため、トランジスタの主電極間電圧が大きくなると、電流経路の幅が狭く調整される。一方、トランジスタの主電極間電圧が小さくなると、p型半導体領域に伸びている空乏層が収縮する。このため、トランジスタの主電極間電圧が小さくなると、電流経路の幅が広く調整される。
この可変抵抗体を有する駆動回路は、トランジスタがターンオフする過渡期間の特性を改善することができる
The variable resistor disclosed in this specification includes a p-type semiconductor region, an insulator region in contact with the p-type semiconductor region, and a conductor region facing the p-type semiconductor region through the insulator region. You may have. In this case, the p-type semiconductor region is electrically connected to the gate electrode of the transistor. The conductor region is electrically connected to the output electrode of the transistor. The p-type semiconductor region, the insulator region, and the conductor region form a MIS structure (Metal Insulator Semiconductor).
In this variable resistor, the p-type semiconductor region is a current path. When the voltage between the main electrodes of the transistor increases, a depletion layer extends in the p-type semiconductor region due to the field effect of the MIS structure. For this reason, when the voltage between the main electrodes of the transistor increases, the width of the current path is adjusted to be narrow. On the other hand, when the voltage between the main electrodes of the transistor decreases, the depletion layer extending to the p-type semiconductor region contracts. For this reason, when the voltage between the main electrodes of the transistor is reduced, the width of the current path is adjusted to be wide.
The drive circuit having this variable resistor can improve the characteristics of the transient period in which the transistor is turned off.
本明細書で開示される駆動回路では、導電体領域とトランジスタの出力電極の間に、ツェナーダイオードが設けられていることが好ましい。
ツェナーダイオードが設けられていると、ツェナーダイオードが降伏するまでは、トランジスタの主電極間電圧が可変抵抗体の導電体領域に印加されない。したがって、ツェナーダイオードが降伏するまでは、可変抵抗体の電流経路の幅が広く維持される。この結果、トランジスタがターンオフする過渡期間の序盤において、可変抵抗体の抵抗値を小さく維持し、ゲート電流を急峻に変動させることができる。これにより、トランジスタのドレイン電流を急峻に変動させ、ターンオフに要する時間をさらに短縮することができる。なお、ツェナーダイオードは、複数個が直列に接続されていてもよい。複数個のツェナーダイオードによってn型半導体領域に印加される電圧を調整することができる。
In the driver circuit disclosed in this specification, a Zener diode is preferably provided between the conductor region and the output electrode of the transistor.
When the Zener diode is provided, the voltage between the main electrodes of the transistor is not applied to the conductor region of the variable resistor until the Zener diode breaks down. Therefore, the width of the current path of the variable resistor is kept wide until the Zener diode breaks down. As a result, the resistance value of the variable resistor can be kept small and the gate current can be changed abruptly in the early stage of the transition period in which the transistor is turned off. As a result, the drain current of the transistor is abruptly changed, and the time required for turn-off can be further shortened. A plurality of Zener diodes may be connected in series. The voltage applied to the n-type semiconductor region can be adjusted by a plurality of Zener diodes.
本明細書で開示される技術は、トランジスタと可変抵抗体が一体で構成された駆動回路を提供することができる。この駆動回路は、トランジスタと、そのトランジスタのゲート電極に電気的に接続している可変抵抗体を備えている。可変抵抗体の電流経路の幅は、トランジスタの主電極間電圧に応じて伸縮する空乏層によって調整される。トランジスタと可変抵抗体は、同一の半導体基板に設けられていることを特徴としている。
トランジスタと可変抵抗体が同一の半導体基板に設けられていると、トランジスタと可変抵抗体をそれぞれ別個の部品として用意する必要がない。トランジスタと可変抵抗体が同一の半導体基板に設けられていると、駆動回路を少ない部品点数で構成することができ、さらに駆動回路が小型化され、実用性に優れたものとすることができる。
The technology disclosed in this specification can provide a driving circuit in which a transistor and a variable resistor are integrally formed. This drive circuit includes a transistor and a variable resistor electrically connected to the gate electrode of the transistor. The width of the current path of the variable resistor is adjusted by a depletion layer that expands and contracts according to the voltage between the main electrodes of the transistor. The transistor and the variable resistor are provided on the same semiconductor substrate.
When the transistor and the variable resistor are provided on the same semiconductor substrate, it is not necessary to prepare the transistor and the variable resistor as separate components. When the transistor and the variable resistor are provided on the same semiconductor substrate, the drive circuit can be configured with a small number of parts, and the drive circuit can be reduced in size and excellent in practicality.
トランジスタと可変抵抗体を同一の半導体基板に設けるためには、例えば、可変抵抗体が、p型の半導体領域と、そのp型半導体領域に接するn型の半導体領域を有しているのが好ましい。この場合、p型半導体領域は、半導体基板上に絶縁膜を介して設けられているとともに、トランジスタのゲート電極に電気的に接続している。n型半導体領域は、半導体基板上に絶縁膜を介して設けられているとともに、トランジスタの出力電極に電気的に接続している。
上記形態によると、半導体基板上には、p型半導体領域とn型半導体領域で構成された可変抵抗体が設けられている。トランジスタと可変抵抗体が、同一の半導体基板を利用して一体で構築されている。
In order to provide the transistor and the variable resistor on the same semiconductor substrate, for example, the variable resistor preferably has a p-type semiconductor region and an n-type semiconductor region in contact with the p-type semiconductor region. . In this case, the p-type semiconductor region is provided on the semiconductor substrate via an insulating film, and is electrically connected to the gate electrode of the transistor. The n-type semiconductor region is provided on the semiconductor substrate via an insulating film and is electrically connected to the output electrode of the transistor.
According to the embodiment, the variable resistor composed of the p-type semiconductor region and the n-type semiconductor region is provided on the semiconductor substrate. The transistor and the variable resistor are integrally constructed using the same semiconductor substrate.
p型半導体領域とn型半導体領域の材料は、多結晶シリコンであることが好ましい。
多結晶シリコンを採用すると、半導体装置の製造プロセスを利用して、半導体基板上にp型半導体領域とn型半導体領域を容易に形成することができる。
The material of the p-type semiconductor region and the n-type semiconductor region is preferably polycrystalline silicon.
When polycrystalline silicon is employed, a p-type semiconductor region and an n-type semiconductor region can be easily formed on a semiconductor substrate by using a semiconductor device manufacturing process.
本発明の駆動回路は、トランジスタの主電極間電圧に応じて伸縮する空乏層を利用して、可変抵抗体の電流経路の幅を調整する。本発明の駆動回路は、その構成が簡単化され、製造コストを低く抑えることができる。 The drive circuit of the present invention adjusts the width of the current path of the variable resistor using a depletion layer that expands and contracts according to the voltage between the main electrodes of the transistor. The drive circuit of the present invention has a simplified configuration and can be manufactured at a low cost.
本発明の好ましい特徴を列記する。
(第1特徴) 本発明の駆動回路は、電界効果型のトランジスタを駆動する。
(第2特徴) 可変抵抗体は、トランジスタと同一の半導体基板に設けられている。
(第3特徴) 可変抵抗体は、ピンチ抵抗体である。ピンチ抵抗体は、p型半導体領域がn型半導体領域によって挟まれた構造を有する。p型半導体領域は、トランジスタに供給される直流電圧がn型半導体領域に印加されると、実質的に完全空乏化する。
(第4特徴) 可変抵抗体は、MOS型抵抗体(Metal Oxide Semiconductor)である。MOS型抵抗体は、導電体領域と絶縁体領域とp型半導体領域の積層構造を有する。p型半導体領域は、トランジスタに供給される直流電圧がn型半導体領域に印加されると、実質的に完全空乏化する。
Preferred features of the invention are listed.
(First Feature) The drive circuit of the present invention drives a field effect transistor.
(Second Feature) The variable resistor is provided on the same semiconductor substrate as the transistor.
(Third feature) The variable resistor is a pinch resistor. The pinch resistor has a structure in which a p-type semiconductor region is sandwiched between n-type semiconductor regions. The p-type semiconductor region is substantially completely depleted when a DC voltage supplied to the transistor is applied to the n-type semiconductor region.
(Fourth feature) The variable resistor is a MOS resistor (Metal Oxide Semiconductor). The MOS resistor has a stacked structure of a conductor region, an insulator region, and a p-type semiconductor region. The p-type semiconductor region is substantially completely depleted when a DC voltage supplied to the transistor is applied to the n-type semiconductor region.
(第1実施例)
図1に、電界効果型のトランジスタ20(n型MOSFET)を駆動するための駆動回路10の回路図を示す。トランジスタ20は、負荷30とグランドの間に接続されている。トランジスタ20と負荷30の間には、配線の寄生インダクタンスが接続されている。駆動回路10は、矩形波の駆動電圧Vinをトランジスタ20のゲート電極Gに供給し、その駆動電圧Vinに基づいてトランジスタ20のオン・オフを切替える。駆動回路10は、トランジスタ20のオン・オフを切替えることによって、電圧供給源40の直流電圧Vddを負荷30に供給する状態と供給しない状態を切替える。トランジスタ20のソース電極Sとゲート電極Gの間には、保護用ツェナーダイオード22が接続されており、ゲート電極Gに一定以上の電圧が印加されるのを回避する。
(First embodiment)
FIG. 1 shows a circuit diagram of a
駆動回路10は、駆動電圧生成回路11と、固定抵抗体R10と、第1ダイオードD10と、第2ダイオードD12と、可変抵抗体R12を備えている。第2ダイオードD12は、必要に応じて削除してもよい。固定抵抗体R10、第1ダイオードD10、可変抵抗体R12及び保護用ツェナーダイオード22は、トランジスタ20と同一の半導体基板に設けられている。具体的な形態は、後述の実施例で説明する。
固定抵抗体R10と第1ダイオードD10の直列回路は、ゲート電極Gとゲート端子G10の間に接続されている。可変抵抗体R12と第2ダイオードD12の直列回路は、ゲート電極Gとゲート端子G10の間に接続されている。駆動電圧生成回路11は、ゲート端子G10に電気的に接続されている。即ち、固定抵抗体R10と第1ダイオードD10の直列回路と可変抵抗体R12と第2ダイオードD12の直列回路は、駆動電圧生成回路11とトランジスタ20の間で並列回路を構成している。第1ダイオードD10のアノードは固定抵抗体R10を介してゲート端子G10に接続しており、第1ダイオードD10のカソードはトランジスタ20のゲート電極Gに接続している。第2ダイオードD12のアノードは可変抵抗体R12を介してトランジスタ20のゲート電極Gに接続しており、第2ダイオードD12のカソードはゲート端子G10に接続している。
The
A series circuit of the fixed resistor R10 and the first diode D10 is connected between the gate electrode G and the gate terminal G10. A series circuit of the variable resistor R12 and the second diode D12 is connected between the gate electrode G and the gate terminal G10. The drive
可変抵抗体R12の抵抗値は、ドレイン電圧検出手段50で測定されたトランジスタ20のドレイン・ソース間電圧Vdsに基づいて調整される。可変抵抗体R12の抵抗値は、トランジスタ20のドレイン・ソース間電圧Vdsが小さいときに小さく調整され、ドレイン・ソース間電圧Vdsが大きいときに大きく調整される。
The resistance value of the variable resistor R12 is adjusted based on the drain-source voltage Vds of the
図2に、トランジスタ20の動作波形図を示す。
まず、トランジスタ20がターンオンする過渡期間に関して説明する。駆動電圧Vinは、第2ダイオードD12が逆方向に設けられているので、固定抵抗体R10側の配線に供給される。駆動電圧Vinがローからハイになると、駆動電圧Vinは、固定抵抗体R10で正のゲート電流Ig(+)に変換され、トランジスタ20のゲート電極Gに供給される。トランジスタ20のゲート電極Gに正のゲート電流Ig(+)が供給されると、ゲート電極Gに電荷が蓄積される。ゲート電極Gに電荷が蓄積されると、トランジスタ20のゲート・ソース間電圧Vgsが上昇する。ゲート・ソース間電圧Vgsが上昇すると、トランジスタ20のドレイン電極Dからソース電極Sに向けてドレイン電流Idが流れ始め、ドレイン・ソース間電圧Vdsが減少する。これらの過程を経て、トランジスタ20はオフからオンに移行する。
FIG. 2 shows an operation waveform diagram of the
First, a transition period in which the
次に、トランジスタ20がターンオフする過渡期間T10に関して説明する。駆動電圧Vinがハイからローになると、ゲート電極Gに蓄積していた電荷が放電する。電荷の放電に伴う負のゲート電流Ig(-)は、第1ダイオードD10が逆方向に設けられているので、可変抵抗体R12側の配線に向けて流れる。トランジスタ20がターンオフした序盤では、ドレイン・ソース間電圧Vdsが小さいので、可変抵抗体R12の抵抗値が小さい値に調整されている。このため、負のゲート電流Ig(-)は、ターンオフした過渡期間T10の序盤において急峻に変動することができる。このため、トランジスタ20のゲート電極Gに蓄積していた電荷は、ターンオフの過渡期間T10の序盤で素早く放電することができる。この結果、ターンオフの過渡期間T10の序盤でターンオフに要する時間を短縮することができる。場合によっては、図2に示すように、従来の駆動回路の過渡期間T100に比して、トランジスタ20がターンオフに要する過渡期T10の時間が短縮され得る。
Next, the transition period T10 in which the
ターンオフの過渡期間T10の終盤になると、ドレイン・ソース間電圧Vdsが上昇してくる。可変抵抗体R12の抵抗値は、ドレイン・ソース間電圧Vdsの上昇に伴って大きく調整される。このため、負のゲート電流Ig(-)は、ターンオフした過渡期間T10の終盤において緩慢に変動することができる。このため、トランジスタ20のゲート電極Gに蓄積していた電荷は、ターンオフの過渡期間T10の終盤でゆっくりと放電することができる。この結果、トランジスタ30のドレイン電流Idが緩慢に流れ、サージ電圧の増大を抑えることができる。
駆動回路10によると、トランジスタ30がターンオフする過渡期間T10において、サージ電圧とターンオフ損失の間に存在するトレードオフ関係を打破することができる。
At the end of the turn-off transient period T10, the drain-source voltage Vds rises. The resistance value of the variable resistor R12 is greatly adjusted as the drain-source voltage Vds increases. For this reason, the negative gate current Ig (−) can change slowly at the end of the turn-off transient period T10. Therefore, the charge accumulated in the gate electrode G of the
According to the
以下、具体的な回路の構成を示す。なお、同一の構成要素に関しては同一符号を付し、その説明を省略する。
図3に、図1の可変抵抗体R12とドレイン電圧検出手段50が、ピンチ抵抗体60で実現されている例を示す。ピンチ抵抗体60は、n型の不純物を含む多結晶シリコンのn型第1半導体領域62と、p型の不純物を含む多結晶シリコンのp型半導体領域64と、n型の不純物を含む多結晶シリコンのn型第2半導体領域65を備えている。n型第1半導体領域62とn型第2半導体領域65は、p型半導体領域64によって隔てられている。n型第1半導体領域62は、第1電極61を介してトランジスタ20のドレイン電極Dに電気的に接続している。n型第2半導体領域65は、第2電極66を介してトランジスタ20のドレイン電極Dに電気的に接続している。p型半導体領域64の一端は、第3電極67を介してトランジスタのゲート電極Gに電気的に接続している。p型半導体領域64の他端は、第4電極63を介してゲート端子G10に電気的に接続している。
A specific circuit configuration will be described below. In addition, the same code | symbol is attached | subjected about the same component and the description is abbreviate | omitted.
FIG. 3 shows an example in which the variable resistor R12 and the drain voltage detection means 50 of FIG. The
図4を参照して、ピンチ抵抗体60に形成される空乏層の伸縮に関して説明する。なお、ピンチ抵抗体60を構成する各半導体領域の不純物濃度及び幅等は、第1電極61及び第2電極66に電圧供給源40の直流電圧Vddに相当する電圧が加わったときに、実質的に完全空乏化するように形成されている。あるいは、後述するように、ピンチ抵抗体60とトランジスタ20のドレイン電極Dの間にツェナーダイオードDzが設けられているときは、ピンチ抵抗体60を構成する各半導体領域の不純物濃度及び幅等は、第1電極61及び第2電極66に直流電圧VddからツェナーダイオードDzの降伏電圧を引いた電圧が加わったときに空乏化し、所望の抵抗値が得られるように形成されている。
ドレイン・ソース間電圧Vdsが0Vの場合、p型半導体領域64とn型半導体領域62、66の間の拡散電位差に基づく空乏層が形成されている。この空乏層の幅は小さく、p型半導体領域64の電流経路の幅が広く確保されている。
ドレイン・ソース間電圧Vdsが20Vの場合、p型半導体領域64とn型半導体領域62、66の間のpn接合が逆バイアスされて、p型半導体領域64に空乏層が伸展する。このため、p型半導体領域64の電流経路の幅が狭くなる。
ドレイン・ソース間電圧Vdsが75Vの場合、p型半導体領域64とn型半導体領域62、66の間のpn接合がさらに逆バイアスされて、p型半導体領域64に空乏層がさらに伸展する。このため、p型半導体領域64の電流経路の幅は極めて狭くなり、高抵抗になる。
With reference to FIG. 4, the expansion and contraction of the depletion layer formed in the
When the drain-source voltage Vds is 0 V, a depletion layer based on the diffusion potential difference between the p-
When the drain-source voltage Vds is 20 V, the pn junction between the p-
When the drain-source voltage Vds is 75 V, the pn junction between the p-
図5に、ピンチ抵抗体60の第1電極61及び第2電極66に印加される電圧Vとピンチ抵抗体60の抵抗値Rの関係を示す。図5に示すように、ピンチ抵抗体60の抵抗値Rは、印加される電圧Vに応じて連続的に増大する。
この結果から、ピンチ抵抗体60の抵抗値Rは、ドレイン・ソース間電圧Vdsが小さいときに小さく調整され、ドレイン・ソース間電圧Vdsが大きいときに大きく調整される。
FIG. 5 shows the relationship between the voltage V applied to the
From this result, the resistance value R of the
図6に、上記特性を有するピンチ抵抗体60を用いた駆動回路10のシミュレーション結果を示す。なお、固定抵抗体R10は、抵抗値を3Ωに設定した。また、図7に、ピンチ抵抗体60が設けられていない場合のシミュレーション結果を比較例として示す。
図6に示すように、ピンチ抵抗体60を用いた駆動回路10では、サージ電圧が顕著に抑制されていることが確認された。
FIG. 6 shows a simulation result of the
As shown in FIG. 6, it was confirmed that the surge voltage was significantly suppressed in the
図8に、サージ電圧とターンオフ損失の間に存在するトレードオフ曲線を示す。
「対策なし」は、ピンチ抵抗体60が設けられていない駆動回路の結果である。「対策あり」は、ピンチ抵抗体60が設けられている駆動回路10の結果である。
「対策あり」の場合は、「対策なし」の場合に比してターンオフ損失をほとんど増大させることなく、サージ電圧を顕著に低減している。「対策あり」の結果は、トレードオフ曲線から大きく改善されていると評価できる。
FIG. 8 shows a trade-off curve existing between the surge voltage and the turn-off loss.
“No countermeasure” is a result of the drive circuit in which the
In the case of “with countermeasures”, the surge voltage is remarkably reduced without substantially increasing the turn-off loss as compared with the case of “without countermeasures”. The result of “with countermeasures” can be evaluated as being greatly improved from the trade-off curve.
図9に、駆動回路10の変形例の一例を示す。この駆動回路10は、ピンチ抵抗体60の電極61、66とトランジスタ20のドレイン電極Dの間に、ツェナーダイオードDzが設けられていることを特徴としている。ツェナーダイオードDzのアノードはピンチ抵抗体60の電極61、66側に接続しており、カソードはトランジスタ20のドレイン電極D側に接続している。
ツェナーダイオードDzが設けられていると、ツェナーダイオードDzが降伏するまでは、トランジスタ20のドレイン・ソース間電圧Vdsがピンチ抵抗体60のn型半導体領域62、65に印加されない。したがって、ツェナーダイオードDzが降伏するまでは、ピンチ抵抗体60の電流経路が広く維持される。この結果、トランジスタ20がターンオフする過渡期間の序盤において、ピンチ抵抗体60の抵抗値を小さく維持し、負のゲート電流Ig(-)を急峻に変動させることができる。これにより、トランジスタ20のドレイン電流Idを急峻に変動させ、ターンオフに要する時間をさらに短縮することができる。
また、ツェナーダイオードDzは、複数個が直列に設けられていてもよい。複数個のツェナーダイオードDzによってn型半導体領域62、65に印加される電圧を小さい値に調整することができる。n型半導体領域62、65に印加される電圧が小さい値に調整されると、p型半導体領域64の不純物濃度を薄くする、及び/又はn型半導体領域62、65の間に介在するp型半導体領域64の幅を小さくすることができる。したがって、n型半導体領域62、65に電圧が印加されたときの空乏層幅の変動が大きくなり、p型半導体領域64の抵抗変化が大きくなる。この結果、トランジスタ20がターンオフする過渡期の序盤においてピンチ抵抗体60の抵抗値を小さく維持し、トランジスタ20がターンオフする過渡期の終盤においてピンチ抵抗体60の抵抗値を大きくするという作用を良好に得ることができる。
FIG. 9 shows an example of a modification of the
When the Zener diode Dz is provided, the drain-source voltage Vds of the
A plurality of Zener diodes Dz may be provided in series. The voltage applied to the n-
(第2実施例)
図10に、第2実施例の駆動回路10を示す。この駆動回路10は、MOS構造を有するMOS型抵抗体160を備えていることを特徴としている。
MOS型抵抗体160は、酸化シリコンの第1絶縁体領域162と、p型の不純物を含む単結晶シリコンのp型半導体領域164と、酸化シリコンの第2絶縁体領域165を備えている。第1絶縁体領域162と第2絶縁体領域165は、p型半導体領域164によって隔てられている。第1電極161は、第1絶縁体領域162を介してp型半導体領域164に対向している。第2電極166は、第2絶縁体領域165を介してp型半導体領域164に対向している。第1電極161と第2電極166は、トランジスタ20のドレイン電極Dに電気的に接続している。p型半導体領域164の一端は、第3電極167を介してトランジスタのゲート電極Gに電気的に接続している。p型半導体領域164の他端は、第4電極163を介してゲート端子G10に電気的に接続している。
(Second embodiment)
FIG. 10 shows the
The
MOS型抵抗体160は、電界効果によってp型半導体領域64内に伸縮する空乏層の幅を調整することができる。
図11に、MOS型抵抗体160の第1電極161及び第2電極166に印加される電圧VとMOS型抵抗体160の抵抗値Rの関係を示す。図11に示すように、MOS型抵抗体160の抵抗値Rは、印加される電圧Vに応じてほぼ連続的に増加する。
この結果から、MOS型抵抗体160の抵抗値Rは、ドレイン・ソース間電圧Vdsが小さいときに小さく調整され、ドレイン・ソース間電圧Vdsが大きいときに大きく調整される。
The
FIG. 11 shows the relationship between the voltage V applied to the
From this result, the resistance value R of the
図12に、上記特性を有するMOS型抵抗体160を用いた駆動回路10のシミュレーション結果を示す。なお、固定抵抗体R10は、抵抗値を3Ωに設定した。また、図7に、MOS型抵抗体160が設けられていない場合のシミュレーション結果を比較例として示す。
図12に示すように、MOS型抵抗体160を用いた駆動回路10では、サージ電圧が顕著に抑制されていることが確認された。
FIG. 12 shows a simulation result of the
As shown in FIG. 12, it was confirmed that the surge voltage was significantly suppressed in the
図13に、サージ電圧とターンオフ損失の間に存在するトレードオフ曲線を示す。
「対策なし」は、MOS型抵抗体160が設けられていない駆動回路の結果である。「対策あり」は、MOS型抵抗体160が設けられている駆動回路10の結果である。
「対策あり」の場合は、「対策なし」の場合に比してターンオフ損失をほとんど増大させることなく、サージ電圧を顕著に低減している。「対策あり」の結果は、トレードオフ曲線から大きく改善されていると評価できる。
FIG. 13 shows a trade-off curve existing between the surge voltage and the turn-off loss.
“No countermeasure” is a result of the drive circuit in which the
In the case of “with countermeasures”, the surge voltage is remarkably reduced without substantially increasing the turn-off loss as compared with the case of “without countermeasures”. The result of “with countermeasures” can be evaluated as being greatly improved from the trade-off curve.
(第3実施例)
図14〜図17に、図9に示す駆動回路10のうちのピンチ抵抗体60、ツェナーダイオードDz、ダイオードD10、固定抵抗体R10及び保護用ツェナーダイオード22の回路素子が、トランジスタ20と同一の半導体基板に設けられている例を示す。これらの回路素子はいずれも、半導体基板上に設けられている。トランジスタ20とこれらの回路素子は、半導体基板を利用して一体化されており、1つのチップで構成されている。
なお、本実施例では、図9に示す駆動回路10のうちの第2ダイオードD12は、削除されている。第2ダイオードD12が削除されていると、ターンオンの序盤で正のゲート電流Ig(+)を緩慢に変動させ、ターンオンの終盤でゲート電流Ig(+)を急峻に変動させるという効果を得ることができる。
(Third embodiment)
14 to 17, the circuit elements of the
In the present embodiment, the second diode D12 in the
図14に、半導体基板上に設けられているピンチ抵抗体60の要部斜視図を模式的に示す。なお、図14に付されている各符号は、図9のピンチ抵抗体60の各構成要素の符号に対応している。ピンチ抵抗体60は、後述するように、半導体基板上に酸化膜を介して設けられている。ピンチ抵抗体60の材料には、多結晶シリコンが用いられている。n型第1半導体領域62とn型第2半導体領域65にはリンが導入されており、p型半導体領域64にはボロンが導入されている。
FIG. 14 schematically shows a perspective view of a main part of the
図15に、トランジスタ20とピンチ抵抗体60等の回路素子が一体で設けられている半導体基板の表面レイアウトを示す。破線で表示されている部分は、アルミ配線が形成されている部分である。以下、図9に示す回路を参照にしながら、図15の表面レイアウトを説明する。
半導体基板の表面の大部分には、トランジスタ20のソース電極Sが配置されている。ソース電極Sの下方の半導体基板内には、トランジスタ20に必要とされている半導体領域が作り込まれている。ソース電極Sの周縁から内側に向けて、ソース電極Sから電気的に絶縁された状態でゲート電極Gが伸びている。トランジスタ20のソース電極Sとゲート電極Gは、左上隅部において保護用ツェナーダイオード22を介して接続されている。保護用ツェナーダイオード22の材料には、多結晶シリコンが用いられている。保護用ツェナーダイオード22は、半導体基板上に酸化膜を介して設けられている。
FIG. 15 shows a surface layout of a semiconductor substrate on which circuit elements such as the
The source electrode S of the
表面レイアウトの右上隅部には、ツェナーダイオードDzと、ピンチ抵抗体60と、ダイオードD10と、固定抵抗体R10が配置されている。図16に、図15のXVI−XVI線に対応する縦断面図を示す。図17に、図15のXVII−XVII線に対応する縦断面図を示す。
In the upper right corner of the surface layout, a Zener diode Dz, a
図16に示すように、ピンチオフ抵抗体60は、半導体基板に酸化膜72を介して設けられている。ピンチオフ抵抗体60の上方にはアルミ配線が伸びており、そのアルミ配線は、ピンチオフ抵抗体60のn型第1半導体領域62とn型第2半導体領域65の双方に電気的に接続している。このアルミ配線は、ピンチオフ抵抗体60のp型半導体領域64から電気的に絶縁されている。アルミ配線とn型第1半導体領域62が接続する部分を第1電極61といい、図9の第1電極61に対応している。アルミ配線とn型第2半導体領域65が接続する部分を第2電極66といい、図9の第2電極66に対応している。アルミ配線の一端は、図15に示すように、ツェナーダイオードDzのカソードに電気的に接続している。ツェナーダイオードDzのアノードは、半導体基板の周囲を一巡している等電位リング電極(EQR)に接続している。等電位リング電極(EQR)は、トランジスタ20のドレイン電極Dに電気的に接続している。したがって、ツェナーダイオードDzのアノードは、等電位リング電極(EQR)を介してトランジスタ20のドレイン電極Dに電気的に接続している。
As shown in FIG. 16, the pinch-
図17に示すように、ピンチオフ抵抗体60のp型半導体領域64は、その両端で2つのアルミ配線に電気的に接続されている。一方のアルミ配線は、図15に示すように、ゲート端子G10から伸びている。その一方のアルミ配線は、第3電極63を介してp型半導体領域64の一端に電気的に接続されている。他方のアルミ配線は、図15に示すように、ゲート電極Gから伸びている。その他方のアルミ配線は、第4電極67を介してp型半導体領域64の他端に電気的に接続されている。第3電極63と第4電極67は、図9の第3電極63と第4電極67に対応している。
As shown in FIG. 17, the p-
図15に示すように、ゲート電極Gとゲート端子G10の間には、ダイオードD10と固定抵抗R10の直列回路が接続されている。ダイオードD10と固定抵抗R10の材料には、多結晶シリコンが用いられている。固定抵抗R10の抵抗値は、導入される不純物の濃度によって調整される。 As shown in FIG. 15, a series circuit of a diode D10 and a fixed resistor R10 is connected between the gate electrode G and the gate terminal G10. Polycrystalline silicon is used as a material for the diode D10 and the fixed resistor R10. The resistance value of the fixed resistor R10 is adjusted by the concentration of the introduced impurity.
このような構成を採用することで、ピンチ抵抗体60、ツェナーダイオードDz、ダイオードD10、固定抵抗体R10及び保護用ツェナーダイオード22の回路素子を、トランジスタ20と同一の半導体基板に一体で構築することができる。このような構成を採用することで、上記の各回路素子を別個に用意する必要がない。このため、部品点数を増加させることなく、本明細書で開示される駆動回路用のチップを構築することができる。トランジスタと上記回路素子が同一の半導体基板に設けられていると、駆動回路を少ない部品点数で構成することができ、さらに駆動回路が小型化され、実用性に優れたものとすることができる。
By adopting such a configuration, the circuit elements of the
(第4実施例)
図18及び図19に、トランジスタ20のドレインDとピンチ抵抗体60の間に接続されているツェナーダイオードDzの一例を示す。
図18に示す例では、ピンチ抵抗体60のn型第1半導体領域62とトランジスタ20のドレインDの間に複数個のツェナーダイオードDzが接続されている。さらに、ピンチ抵抗体60のn型第2半導体領域65とトランジスタ20のドレインDの間にも複数個のツェナーダイオードDzが接続されている。即ち、トランジスタ20のドレインDとピンチ抵抗体60の間に、複数個のツェナーダイオードDzと複数個のツェナーダイオードDzの並列回路が接続している。この例では、n型第1半導体領域62とドレインDの間のツェナーダイオードDzの数と、n型第2半導体領域65とドレインDの間のツェナーダイオードDzの数が等しい。また、図19に示すように、n型第1半導体領域62とn型第2半導体領域65を短絡させ、n型第1半導体領域62とドレインDの間に複数個のツェナーダイオードDzで構成される直列回路を接続してもよい。この例に代えて、n型第2半導体領域65とドレインDの間に複数個のツェナーダイオードDzで構成される直列回路を接続してもよい。また、n型第1半導体領域62とn型第2半導体領域65は、金属配線等で短絡させてもよい。
(Fourth embodiment)
18 and 19 show an example of a Zener diode Dz connected between the drain D of the
In the example shown in FIG. 18, a plurality of Zener diodes Dz are connected between the n-type
複数個のツェナーダイオードDzが設けられていると、n型半導体領域62、65に印加される電圧を小さい値に調整することができる。即ち、n型半導体領域62、65に印加される電圧は、トランジスタ20のドレイン・ソース間電圧Vdsから複数個のツェナーダイオードDzの合計の降伏電圧を引いた値に調整される。したがって、n型半導体領域62、65に印加される電圧は、ツェナーダイオードDzの数に応じて調整することができる。n型半導体領域62、65に印加される電圧が小さい値に調整されると、p型半導体領域64の不純物濃度を薄くする、及び/又はn型半導体領域62、65の間に介在するp型半導体領域64の幅を小さくすることができる。したがって、n型半導体領域62、65に電圧が印加されたときの空乏層幅の変動が大きくなり、p型半導体領域64の抵抗変化が大きくなる。この結果、トランジスタ20がターンオフする過渡期の序盤においてピンチ抵抗体60の抵抗値を小さく維持し、トランジスタ20がターンオフする過渡期の終盤においてピンチ抵抗体60の抵抗値を大きくするという作用を良好に得ることができる。
When a plurality of Zener diodes Dz are provided, the voltage applied to the n-
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
10:駆動回路
11:駆動電圧生成回路
20:トランジスタ
30:負荷
40:電圧供給源40
50:ドレイン電圧検出手段
60、:ピンチ抵抗体
61、62、161、162:電極
62、65:n型半導体領域
64、164:p型半導体領域
160:MOS型抵抗体
162、165:絶縁体領域
R10:固定抵抗体
R12:可変抵抗体
10: drive circuit 11: drive voltage generation circuit 20: transistor 30: load 40:
50: drain voltage detecting means 60:
Claims (10)
そのトランジスタのゲート電極に電気的に接続している可変抵抗体を備え、
その可変抵抗体の電流経路の幅が、トランジスタの主電極間電圧に応じて伸縮する空乏層によって調整されることを特徴とする駆動回路。 A circuit for driving a transistor,
A variable resistor electrically connected to the gate electrode of the transistor;
A drive circuit characterized in that the width of the current path of the variable resistor is adjusted by a depletion layer that expands and contracts according to the voltage between the main electrodes of the transistor.
p型半導体領域が、トランジスタのゲート電極に電気的に接続しており、
n型半導体領域が、トランジスタの出力電極に電気的に接続していることを特徴とする請求項2の駆動回路。 The variable resistor has a p-type semiconductor region and an n-type semiconductor region in contact with the p-type semiconductor region.
the p-type semiconductor region is electrically connected to the gate electrode of the transistor;
3. The driving circuit according to claim 2, wherein the n-type semiconductor region is electrically connected to the output electrode of the transistor.
p型半導体領域が、トランジスタのゲート電極に電気的に接続しており、
導電体領域が、トランジスタの出力電極に電気的に接続していることを特徴とする請求項2の駆動回路。 The variable resistor has a p-type semiconductor region, an insulator region in contact with the p-type semiconductor region, and a conductor region facing the p-type semiconductor region through the insulator region,
the p-type semiconductor region is electrically connected to the gate electrode of the transistor;
3. The drive circuit according to claim 2, wherein the conductor region is electrically connected to the output electrode of the transistor.
トランジスタと、
そのトランジスタのゲート電極に電気的に接続している可変抵抗体を備え、
その可変抵抗体の電流経路の幅が、トランジスタの主電極間電圧に応じて伸縮する空乏層によって調整され、
トランジスタと可変抵抗体は、同一の半導体基板に設けられていることを特徴とする駆動回路。 A drive circuit,
A transistor,
A variable resistor electrically connected to the gate electrode of the transistor;
The width of the current path of the variable resistor is adjusted by a depletion layer that expands and contracts according to the voltage between the main electrodes of the transistor,
A driving circuit, wherein a transistor and a variable resistor are provided on the same semiconductor substrate.
p型半導体領域が、半導体基板上に絶縁膜を介して設けられているとともに、トランジスタのゲート電極に電気的に接続しており、
n型半導体領域が、半導体基板上に絶縁膜を介して設けられているとともに、トランジスタの出力電極に電気的に接続していることを特徴とする請求項7の駆動回路。 The variable resistor has a p-type semiconductor region and an n-type semiconductor region in contact with the p-type semiconductor region.
The p-type semiconductor region is provided on the semiconductor substrate via an insulating film, and is electrically connected to the gate electrode of the transistor,
8. The drive circuit according to claim 7, wherein the n-type semiconductor region is provided on the semiconductor substrate via an insulating film and is electrically connected to the output electrode of the transistor.
10. The drive circuit according to claim 8, wherein a Zener diode is provided between the n-type semiconductor region and the output electrode of the transistor.
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