JP2008218611A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の温度変化に対応して半導体装置のゲート電極に印加する電圧が自律的に調整される半導体装置に関する。 The present invention relates to a semiconductor device in which a voltage applied to a gate electrode of a semiconductor device is adjusted autonomously in response to a temperature change of the semiconductor device.
ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）などの半導体装置の開発が進められている。これら半導体装置では、ゲート電極に印加する電圧を切り換えることによって、半導体装置を導通状態と非導通状態の間で切り換える。
この種の半導体装置の小型化が進んでおり、半導体装置を高密度に集積して利用することが多くなっている。あるいは、この種の半導体装置でオン・オフする電力量が大きくなっている。このために、この種の半導体装置が過熱する可能性が高まっている。
Development of semiconductor devices such as IGBTs (Insulated Gate Bipolar Transistors) and MOSFETs (Metal Oxide Silicon Field Effect Transistors) is underway. In these semiconductor devices, the semiconductor device is switched between a conductive state and a non-conductive state by switching a voltage applied to the gate electrode.
Miniaturization of this type of semiconductor device is advancing, and semiconductor devices are frequently integrated and used at high density. Alternatively, the amount of power to be turned on / off in this type of semiconductor device is large. For this reason, the possibility that this type of semiconductor device is overheated is increasing.
半導体装置が過熱することを防止するために、半導体装置の導通状態と非導通状態を切り換える回路（ゲート駆動回路）に保護回路を組み込む技術が提案されており、特許文献１に開示されている。この技術では、半導体装置の温度を検出する温度検出回路と、温度検出回路からの出力信号に基づいてゲート駆動回路の出力電圧を増減調整する回路を備えている。ゲート駆動回路は、半導体装置を導通状態とするゲートオン電圧と半導体装置を非導通状態とするゲートオフ電圧の間で変化するパルス電圧を出力する。特許文献１に開示されているゲート駆動回路は、検出温度が上昇するとゲート駆動回路が出力するゲートオン電圧を低下させる。この結果、半導体装置の通電電力量が抑制され、半導体装置の発熱量が抑制され、半導体装置の過熱が避けられる。
In order to prevent the semiconductor device from overheating, a technique for incorporating a protection circuit in a circuit (gate drive circuit) that switches between a conductive state and a non-conductive state of the semiconductor device has been proposed, and is disclosed in
従来の技術では、温度検出回路と、その検出結果に基づいてゲート駆動回路が出力するゲートオン電圧を増減調整する回路を別々に用意する必要がある。
本発明は、温度検出回路と、ゲート駆動回路が出力するゲートオン電圧を調整する回路を別々に用意する必要がなく、半導体装置の温度が上昇したことを検知する回路が、ゲート電極に印加するゲートオン電圧を調整する回路を兼用する技術を提案する。
In the conventional technique, it is necessary to separately prepare a temperature detection circuit and a circuit for adjusting the gate-on voltage output from the gate drive circuit based on the detection result.
The present invention eliminates the need to separately provide a temperature detection circuit and a circuit for adjusting the gate-on voltage output from the gate drive circuit, and a circuit for detecting that the temperature of the semiconductor device has risen is applied to the gate-on voltage applied to the gate electrode. We propose a technology that doubles as a circuit to adjust the voltage.
従来の技術では、ゲート電極とゲート端子を内部配線で接続しておき、ゲート駆動回路の出力電圧をゲート端子に入力する。この技術では、過渡的な状態を除くと、ゲート駆動回路が出力するゲートオン電圧と、ゲート端子に入力されるゲートオン電圧と、ゲート電極に印加されるゲートオン電圧が等しい。そのために、ゲート電極に印加するゲートオン電圧を低下させることによって半導体装置の通電電力量を抑制して発熱量を抑制するためには、ゲート駆動回路が出力するゲートオン電圧自体を増減調整する必要があり、ゲート駆動回路が出力するゲートオン電圧を調整する回路が必要とされていた。 In the conventional technique, the gate electrode and the gate terminal are connected by an internal wiring, and the output voltage of the gate drive circuit is input to the gate terminal. In this technique, except for a transient state, the gate-on voltage output from the gate drive circuit, the gate-on voltage input to the gate terminal, and the gate-on voltage applied to the gate electrode are equal. Therefore, it is necessary to increase or decrease the gate-on voltage output from the gate drive circuit in order to suppress the heat generation amount by suppressing the energization amount of the semiconductor device by reducing the gate-on voltage applied to the gate electrode. Therefore, a circuit for adjusting the gate-on voltage output from the gate driving circuit is required.
本発明では、ゲート駆動回路が出力するゲートオン電圧を調整する回路を利用しない。一定のゲートオン電圧を出力するゲート駆動回路であれば足りる。
本発明の半導体装置は、少なくとも、第１半導体領域と、第２半導体領域と、第３半導体領域と、ゲート電極を備えている。第１半導体領域は、第１導電型である。第２半導体領域は、第１半導体領域と第３半導体領域を分離しており、第２導電型である。第３半導体領域は、第１導電型である。ゲート電極は、第１半導体領域から第２半導体領域を経て第３半導体領域に達する範囲に存在している半導体に絶縁膜を介して対向している。
本発明の半導体装置は、さらに、ゲート端子と、接続端子と、第１内部配線と、第２内部配線を備えている。ゲート端子は、半導体装置外に存在するゲート駆動回路に接続される。接続端子は、半導体装置外にあって一定の電圧に維持されている点（定電圧点）に接続される。第１内部配線は、ゲート端子とゲート電極を接続している。第２内部配線は、ゲート電極と接続端子を接続している。本発明の半導体装置では、第１内部配線に正の抵抗温度係数を有する第１ゲート抵抗が挿入されている。あるいは、第２内部配線に負の抵抗温度係数を有する第２ゲート抵抗が挿入されている。あるいは、第１内部配線に正の抵抗温度係数を有する第１ゲート抵抗が挿入されているとともに、第２内部配線に負の抵抗温度係数を有する第２ゲート抵抗が挿入されている。
In the present invention, a circuit for adjusting the gate-on voltage output from the gate driving circuit is not used. Any gate drive circuit that outputs a constant gate-on voltage is sufficient.
The semiconductor device of the present invention includes at least a first semiconductor region, a second semiconductor region, a third semiconductor region, and a gate electrode. The first semiconductor region is a first conductivity type. The second semiconductor region separates the first semiconductor region and the third semiconductor region and is of the second conductivity type. The third semiconductor region is the first conductivity type. The gate electrode is opposed to a semiconductor existing in a range from the first semiconductor region through the second semiconductor region to the third semiconductor region via an insulating film.
The semiconductor device of the present invention further includes a gate terminal, a connection terminal, a first internal wiring, and a second internal wiring. The gate terminal is connected to a gate drive circuit existing outside the semiconductor device. The connection terminal is connected to a point (constant voltage point) outside the semiconductor device and maintained at a constant voltage. The first internal wiring connects the gate terminal and the gate electrode. The second internal wiring connects the gate electrode and the connection terminal. In the semiconductor device of the present invention, a first gate resistor having a positive resistance temperature coefficient is inserted in the first internal wiring. Alternatively, a second gate resistor having a negative resistance temperature coefficient is inserted in the second internal wiring. Alternatively, a first gate resistance having a positive resistance temperature coefficient is inserted into the first internal wiring, and a second gate resistance having a negative resistance temperature coefficient is inserted into the second internal wiring.
図１は、本発明の半導体装置６とそれを利用する場合の回路構成を例示している。図１において、参照番号３０はトランジスタであり、直流電源３６と接地点２２の間に、負荷３４とともに直列に接続されている。トランジスタ３０が導通状態となると、負荷３４に電流が流れる。トランジスタ３０が非導通状態となると、負荷３４に電流が流れない。トランジスタ３０は、負荷３４の通電電流をオン・オフ制御する。負荷３４を流れる電流はトランジスタ３０にも流れる。トランジスタ３０は発熱し、過熱する可能性にさらされている。
FIG. 1 illustrates a
参照番号２はゲート駆動回路であり、（Ａ）に示すように、トランジスタ３０を導通状態とするゲートオン電圧と、トランジスタ３０を非導通状態とするゲートオフ電圧の間で変化するパルス電圧を出力する。ゲート駆動回路２が出力するゲートオン電圧は一定であって、増減調整されることはない。
参照番号４は、ゲート駆動回路２に接続されるゲート端子であり、第１内部配線１０によってトランジスタ３０のゲート電極１２に接続されている。参照番号１６は、一定電圧に維持されている点２０に接続される接続端子であり、第２内部配線１４によってトランジスタ３０のゲート電極１２に接続されている。図１では、定電圧点２０が接地されている状態が図示されているが、一定電圧に維持されていればよく、必ずしも接地されている必要はない。
本発明では、第１内部配線１０に正の抵抗温度係数を有する第１ゲート抵抗８が挿入されている場合、第２内部配線１４に第２ゲート抵抗が挿入されていなくてもよいし、第２内部配線１４に第２ゲート抵抗が挿入されていてもよい。
（Ａ）に示すように、第２内部配線１４に第２ゲート抵抗が挿入されていない場合、接続端子１６と定電圧点２０の間に第２ゲート抵抗１８ａを挿入すればよい。この場合、第２ゲート抵抗１８ａの抵抗温度係数は制約されない。第２内部配線１４に第２ゲート抵抗が挿入されている場合、（Ｂ）に示すように、第２ゲート抵抗１８が、負の抵抗温度係数を有するか、あるいは（Ｃ）に示すように、第２ゲート抵抗１８ｂが、第１ゲート抵抗８の抵抗温度係数に比して無視できる程度に小さな抵抗温度係数を持っていればよい。図１において、＋は正の抵抗温度係数を有することを示し、−は負の抵抗温度係数を有することを示し、０は抵抗温度係数の絶対値が小さいことを示している。
第２内部配線１４に負の抵抗温度係数を有する第２ゲート抵抗１８が挿入されている場合、第１内部配線１０に第１ゲート抵抗が挿入されていなくてもよいし、第１内部配線１０に第１ゲート抵抗が挿入されていてもよい。
（Ｄ）に示すように、第１内部配線１０に第１ゲート抵抗が挿入されていない場合、ゲート駆動回路２とゲート端子４の間に第１ゲート抵抗８ａを挿入すればよい。この場合、第１ゲート抵抗８ａの抵抗温度係数は制約されない。第１内部配線１４に第１ゲート抵抗が挿入されている場合、（Ｂ）に示すように、第１ゲート抵抗８が、正の抵抗温度係数を有するか、あるいは（Ｅ）に示すように、第１ゲート抵抗８ｂが、第２ゲート抵抗１８の抵抗温度係数の絶対値に比して無視できる程度に小さいな抵抗温度係数を持っていればよい。
In the present invention, when the
As shown to (A), when the 2nd gate resistance is not inserted in the 2nd
When the
As shown in (D), when the first gate resistor is not inserted into the first
本発明の場合、ゲート駆動回路２が出力するゲートオン電圧と、ゲート端子４に入力されるゲートオン電圧と、ゲート電極１２に印加されるゲートオン電圧が必ずしも等しくならない。そこで、以下では、ゲート駆動回路２が出力するゲートオン電圧を「出力電圧」といい、ゲート端子４に入力されるゲートオン電圧を「入力電圧」といい、ゲート電極１２に実際に印加されるゲートオン電圧を「印加電圧」という。
In the case of the present invention, the gate-on voltage output from the
最初に、図１（Ａ）〜（Ｃ）に示すように、第１内部配線１０に正の抵抗温度係数を有する第１ゲート抵抗８が挿入されている場合を説明する。この場合、ゲート駆動回路２とゲート端子４の間に実質的な電圧降下がなく、出力電圧と入力電圧はほぼ等しい。出力電圧と入力電圧は、半導体装置６の温度によらず、一定である。上記の場合、ゲート端子４と、第１ゲート抵抗８と、ゲート電極１２と、第２ゲート抵抗１８（または１８ａ，１８ｂ）と、定電位点２０が直列に接続された回路が形成されるために、ゲート電極１２に印加される印加電圧は、入力電圧に等しくならない。すなわち、印加電圧は、入力電圧を第１ゲート抵抗８と第２ゲート抵抗１８（または１８ａ，１８ｂ）で分圧した電圧に等しくなる。
First, as shown in FIGS. 1A to 1C, the case where the
第１ゲート抵抗８は、正の抵抗温度係数を持っているために、半導体装置６の温度が上昇すると、第１ゲート抵抗８の抵抗値が上昇する。第１ゲート抵抗８の抵抗値が上昇すると、第１ゲート抵抗８の抵抗値と第２ゲート抵抗１８（または１８ａ，１８ｂ）の抵抗値で分圧される電圧が下降し、ゲート電極１２に印加される印加電圧が下降する。印加電圧が下降すると、半導体装置６の通電電力量と発熱量が抑制され、半導体装置６の過熱が避けられる。正の抵抗温度係数を有する第１ゲート抵抗８が、半導体装置６の温度を検知する機能と、ゲート電極１２に実際に印加される印加電圧を調整する機能の両機能を実現する。ゲート駆動回路２が出力するターンオン電圧を増減調整しないでも、半導体装置６の過熱が避けられる。本発明によると、ゲート駆動回路２が出力するターンオン電圧を増減調整する回路が必要とされない。出力電圧を増減調整しなくて印加電圧は増減調整される。このことを本明細書では、自律的な調整作用という。
Since the
図１（Ａ）に示すように、第２ゲート抵抗１８が半導体装置６外にあって半導体装置６の温度の影響を受けない場合、第２ゲート抵抗１８ａの抵抗温度係数に制約はない。
図１（Ｂ）に示すように、第２ゲート抵抗１８が半導体装置６内にあって、半導体装置６の温度の影響を受ける場合、第２ゲート抵抗１８が負の抵抗温度係数を持っていれば、印加電圧の自律的な調整作用が得られる。第２ゲート抵抗１８ａが負の抵抗温度係数を持つ場合、印加電圧の自律的な調整作用が強調される。
図１（ｃ）に示すように、第２ゲート抵抗１８が半導体装置６内にあって、半導体装置６の温度の影響を受ける場合、第２ゲート抵抗１８ｂの抵抗温度係数が第１ゲート抵抗８の抵抗温度係数よりも格段に小さいものであれば、前記した印加電圧の自律的な調整作用が得られる。
As shown in FIG. 1A, when the
As shown in FIG. 1B, when the
As shown in FIG. 1C, when the
次に、図１（Ｄ）（Ｂ）（Ｅ）に示すように、第２内部配線１４に負の抵抗温度係数を有する第２ゲート抵抗１８が挿入されている場合を説明する。この場合、接続端子１６と定電圧点２０の間に実質的な電圧降下がなく、接続端子１６の電圧は定電圧に維持される。
上記の場合、ゲート駆動回路２と、第１ゲート抵抗８（または８ａ，８ｂ）と、ゲート電極１２と、第２ゲート抵抗１８と、定電位点２０が直列に接続された回路が形成されるために、ゲート電極１２に印加される印加電圧は、出力電圧に等しくならない。すなわち、印加電圧は、ゲート駆動回路駆動２の出力電圧を第１ゲート抵抗８（または８ａ，８ｂ）と第２ゲート抵抗１８で分圧した電圧に等しくなる。
Next, a case where a
In the above case, a circuit is formed in which the
第２ゲート抵抗１８は、負の抵抗温度係数を持っているために、半導体装置６の温度が上昇すると、第２ゲート抵抗１８の抵抗値が下降する。第２ゲート抵抗１８の抵抗値が下降すると、第１ゲート抵抗８（または８ａ，８ｂ）の抵抗値と第２ゲート抵抗１８の抵抗値で分圧される電圧が下降し、ゲート電極１２に印加される印加電圧が下降する。印加電圧が下降すると、半導体装置６の通電電力量と発熱量が抑制され、半導体装置６の過熱が避けられる。負の抵抗温度係数を有する第２ゲート抵抗１８が、半導体装置６の温度を検知する機能と、ゲート電極１２に実際に印加される印加電圧を調整する機能の両機能を実現する。ゲート駆動回路２が出力するターンオン電圧を増減調整しないでも、半導体装置６の過熱が避けられる。本発明によると、ゲート駆動回路２が出力するターンオン電圧を増減調整する回路が必要とされない。出力電圧を増減調整しなくても印加電圧は増減調整される。このことを本明細書では、自律的な調整作用という。
Since the
図１（Ｄ）に示すように、第１ゲート抵抗８ａが半導体装置６外にあって半導体装置６の温度の影響を受けない場合、第１ゲート抵抗８ａの抵抗温度係数に制約はない。
図１（Ｂ）に示すように、第１ゲート抵抗８が半導体装置６内にあって、半導体装置６の温度の影響を受ける場合、第１ゲート抵抗８が正の抵抗温度係数を持っていれば、印加電圧の自律的な調整作用が得られる。第１ゲート抵抗８が正の抵抗温度係数を持つ場合、印加電圧の自律的な調整作用が強調される。
図１（Ｅ）に示すように、第１ゲート抵抗８ｂが半導体装置６内にあって、半導体装置６の温度の影響を受ける場合、第１ゲート抵抗８ｂの抵抗温度係数が第２ゲート抵抗１８の抵抗温度係数よりも格段に小さいものであれば、前記した印加電圧の自律的な調整作用が得られる。
As shown in FIG. 1D, when the
As shown in FIG. 1B, when the
As shown in FIG. 1E, when the
抵抗温度係数を利用する印加電圧の自律的な調整作用は、バイポーラトランジスタ（例えばＩＧＢＴ）でも得られるし、ユニポーラトランジスタ（例えばＭＯＳＦＥＴ）でも得られる。バイポーラトランジスタの場合、第１半導体領域がエミッタ領域であり、第２半導体領域がボディ領域であり、第３半導体領域がドリフト領域となる。ユニポーラトランジスタの場合、第１半導体領域がソース領域であり、第２半導体領域がボディ領域であり、第３半導体領域がドリフト領域（あるいはドレイン領域）となる。 The autonomous adjustment of the applied voltage using the temperature coefficient of resistance can be obtained with a bipolar transistor (for example, IGBT) or a unipolar transistor (for example, MOSFET). In the case of a bipolar transistor, the first semiconductor region is an emitter region, the second semiconductor region is a body region, and the third semiconductor region is a drift region. In the case of a unipolar transistor, the first semiconductor region is a source region, the second semiconductor region is a body region, and the third semiconductor region is a drift region (or drain region).
印加電圧の自律的な調整作用は、ゲート電極がトレンチ型であっても得られるし、プレーナー型であっても得られる。いずれの場合でも、半導体装置の温度に対応してゲート電極に実際に印加される印加電圧が自律的な調整され、半導体装置の過熱が避けられる。 The autonomous adjustment of the applied voltage can be obtained even when the gate electrode is a trench type or a planar type. In either case, the applied voltage actually applied to the gate electrode is autonomously adjusted in accordance with the temperature of the semiconductor device, and overheating of the semiconductor device is avoided.
本発明の半導体装置は、半導体チップ内に集積することができる。この場合、複数個の半導体装置の各々が、共通ゲート端子と共通接続端子に接続されていればよい。 The semiconductor device of the present invention can be integrated in a semiconductor chip. In this case, each of the plurality of semiconductor devices may be connected to the common gate terminal and the common connection terminal.
半導体装置を集積して用いる場合、周辺に配置されている半導体装置は放熱しやすいのに対し、中心近傍にある半導体装置は放熱しづらいために過熱しやすい。従来の技術によると、中心近傍にある半導体装置に対してはゲート駆動回路が出力するゲートオン電圧を下げ、発熱量を低減する必要がある。温度環境が相違する範囲ごとに、温度検出回路とゲート電圧の調整回路を必要とする。
本発明によると、半導体装置の配置位置に無関係に共通ゲート端子と共通接続端子に接続すればよい。中心近傍にあって過熱しやすい半導体装置の温度が上昇すると、その半導体装置に対応する第１ゲート抵抗の抵抗値が上昇するか、あるいは、その半導体装置に対応する第２ゲート抵抗の抵抗値が下降し、その半導体装置のゲート電極に印加される印加電圧が下げられる。個々の半導体装置の温度に対応して印加電圧が自律的に調整される。半導体チップ内の温度のばらつきを小さくすることができる。
When semiconductor devices are used in an integrated manner, the semiconductor devices arranged in the periphery easily dissipate heat, whereas the semiconductor devices near the center are difficult to dissipate and easily overheat. According to the prior art, it is necessary to reduce the amount of heat generated by lowering the gate-on voltage output from the gate drive circuit for a semiconductor device near the center. A temperature detection circuit and a gate voltage adjustment circuit are required for each range where the temperature environment is different.
According to the present invention, the common gate terminal and the common connection terminal may be connected regardless of the arrangement position of the semiconductor device. When the temperature of a semiconductor device that is near the center and easily overheats increases, the resistance value of the first gate resistor corresponding to the semiconductor device increases, or the resistance value of the second gate resistor corresponding to the semiconductor device increases. The voltage applied to the gate electrode of the semiconductor device is lowered. The applied voltage is autonomously adjusted corresponding to the temperature of each semiconductor device. Variations in temperature within the semiconductor chip can be reduced.
第１ゲート抵抗および／または第２ゲート抵抗は、個々の半導体装置に対応して設けてもよいし、チップ内の複数個の半導体装置を温度環境によってグループ化し、各々のグループに対して第１ゲート抵抗および／または第２ゲート抵抗を用意してもよい。温度環境が類似するグループ内の複数個の半導体装置には、共通の第１ゲート抵抗および／または第２ゲート抵抗を利用してもよい。 The first gate resistor and / or the second gate resistor may be provided corresponding to each semiconductor device, or a plurality of semiconductor devices in a chip are grouped according to the temperature environment, and the first gate resistor and the second gate resistor are first provided for each group. A gate resistor and / or a second gate resistor may be provided. A common first gate resistance and / or second gate resistance may be used for a plurality of semiconductor devices in groups having similar temperature environments.
各々の半導体装置の第１ゲート抵抗が、抵抗値を調整可能な抵抗パターンで形成されていることが好ましい。あるいは、各々の半導体装置の第２ゲート抵抗が、抵抗値を調整可能な抵抗パターンで形成されていることが好ましい。
ここでいう調整可能とは、印刷等の技術によって抵抗パターンを作成した後に、例えばレーザなどを照射することによって抵抗値を調整可能なことをいう。
各々の第１ゲート抵抗および／または第２ゲート抵抗を調整することによって、チップ内での不均一な温度分布を抑制することができる。
It is preferable that the first gate resistance of each semiconductor device is formed with a resistance pattern whose resistance value can be adjusted. Or it is preferable that the 2nd gate resistance of each semiconductor device is formed with the resistance pattern which can adjust resistance value.
The term “adjustable” as used herein means that the resistance value can be adjusted by, for example, irradiating a laser or the like after creating a resistance pattern by printing or the like.
By adjusting each first gate resistance and / or second gate resistance, non-uniform temperature distribution in the chip can be suppressed.
本発明は、電界効果型トランジスタの過熱防止機能を有する回路をも提供する。本発明の回路は、電界効果型トランジスタと、一定電圧に調整されているオン電圧とオフ電圧の間で変化する電圧を出力するゲート駆動回路と、電界効果型トランジスタのゲート電極とゲート駆動回路の間に挿入されており、電界効果型トランジスタに熱的に接合されているとともに、正の抵抗温度係数を有するゲート抵抗と、電界効果型トランジスタのゲート電極と定電圧点の間に挿入されている一定の抵抗値を有する抵抗を備えている。 The present invention also provides a circuit having a function of preventing overheating of a field effect transistor. The circuit of the present invention includes a field-effect transistor, a gate driving circuit that outputs a voltage that varies between an on-voltage and an off-voltage that is adjusted to a constant voltage, a gate electrode of the field-effect transistor, and a gate driving circuit. It is inserted between and thermally joined to the field effect transistor, and is inserted between the gate resistance having a positive resistance temperature coefficient and the gate electrode of the field effect transistor and the constant voltage point. A resistor having a certain resistance value is provided.
ゲート抵抗は、正の抵抗温度係数を持っており、電界効果型トランジスタに熱的に接合しているので、電界効果型トランジスタの温度が上昇すると、ゲート抵抗の抵抗値が上昇する。ゲート抵抗の抵抗値が上昇すると、ゲート抵抗の抵抗値と一定の抵抗値を有する抵抗の抵抗値で分圧される電圧が下降し、電界効果型トランジスタのゲート電極に印加される印加電圧が下降する。印加電圧が下降すると、電界効果型トランジスタの通電電力量と発熱量が抑制され、電界効果型トランジスタの過熱が避けられる。正の抵抗温度係数を有するゲート抵抗が、電界効果型トランジスタの温度を検知する機能と、電界効果型トランジスタに実際に印加される印加電圧を調整する機能の両機能を実現する。ゲート駆動回路が出力するオン電圧を増減調整しなくても、電界効果型トランジスタの過熱が避けられる。オン電圧を増減調整する必要がなく、一定のオン電圧を出力するゲート駆動回路を利用すれば足りる。 Since the gate resistance has a positive resistance temperature coefficient and is thermally bonded to the field effect transistor, the resistance value of the gate resistance increases as the temperature of the field effect transistor increases. When the resistance value of the gate resistance increases, the voltage divided by the resistance value of the gate resistance and the resistance value having a certain resistance value decreases, and the applied voltage applied to the gate electrode of the field effect transistor decreases. To do. When the applied voltage decreases, the amount of energized power and the amount of heat generated by the field effect transistor are suppressed, and overheating of the field effect transistor is avoided. A gate resistance having a positive resistance temperature coefficient realizes both a function of detecting the temperature of the field effect transistor and a function of adjusting an applied voltage actually applied to the field effect transistor. The overheating of the field effect transistor can be avoided without increasing or decreasing the ON voltage output from the gate drive circuit. It is not necessary to increase or decrease the on-voltage, and it is sufficient to use a gate drive circuit that outputs a constant on-voltage.
本発明によると、ゲート駆動回路が出力するゲートオン電圧を半導体装置の温度に対応して増減調整する必要がない。すなわち、出力電圧の調整回路が必要とされない。半導体装置の温度が上昇したことを検知する回路が、ゲート電極に実際に印加される印加電圧を調整する回路をも兼用する。ゲート駆動回路の構成を単純化することができる。
本発明は、複数の半導体装置を半導体チップ内に集積する場合に特に有用であり、半導体チップ内の温度のばらつきを小さく抑えることができる。過熱の発生を防止できる範囲内で、各々の半導体装置を駆動することができる。
According to the present invention, it is not necessary to increase or decrease the gate-on voltage output from the gate drive circuit in accordance with the temperature of the semiconductor device. That is, no output voltage adjustment circuit is required. The circuit that detects that the temperature of the semiconductor device has increased also serves as a circuit that adjusts the applied voltage that is actually applied to the gate electrode. The configuration of the gate drive circuit can be simplified.
The present invention is particularly useful when a plurality of semiconductor devices are integrated in a semiconductor chip, and variation in temperature within the semiconductor chip can be suppressed. Each semiconductor device can be driven within a range in which overheating can be prevented.
下記に説明する実施例の好ましい特徴を列記する。
（第１特徴） 第１ゲート抵抗を半導体装置内に設け、第２ゲート抵抗を半導体装置外に設ける。
（第２特長） 第１ゲート抵抗を半導体装置外に設け、第２ゲート抵抗を半導体装置内に設ける。
（第３特徴） 第１ゲート抵抗と第２ゲート抵抗の双方を半導体装置内に設ける。
（第４特長） 第１ゲート抵抗と第２ゲート抵抗の合計抵抗値に対して、温度に対応して変化する抵抗値の変化幅が、５％〜５０％の範囲である。
Preferred features of the embodiments described below are listed.
(First Feature) A first gate resistor is provided in the semiconductor device, and a second gate resistor is provided outside the semiconductor device.
(Second Feature) The first gate resistor is provided outside the semiconductor device, and the second gate resistor is provided inside the semiconductor device.
(Third Feature) Both the first gate resistor and the second gate resistor are provided in the semiconductor device.
(Fourth feature) With respect to the total resistance value of the first gate resistance and the second gate resistance, the change width of the resistance value that changes in accordance with the temperature is in the range of 5% to 50%.
図１（Ａ）に、本発明の第１実施例である半導体装置６と、その半導体装置６を利用する場合の回路図を示す。半導体装置６は、半導体チップ５６内に形成されているバイポーラトランジスタ３０を備えている。図２は、バイポーラトランジスタ３０の断面構造を示している。バイポーラトランジスタ３０は、ｎ型のエミッタ領域２６（第１導電型の第１半導体領域の実施例）と、ｎ型のドレイン領域５０（第１導電型の第３半導体領域の実施例）と、エミッタ領域２６とドレイン領域５０を分離しているｐ型のボディ領域４８（第２導電型の第２半導体領域の実施例）を備えている。バイポーラトランジスタ３０は、その他に、ｐ型のボディコンタクト領域４０、ｎ型のバッファ領域５２、ｐ型のコレクタ領域２８を備えている。バイポーラトランジスタ３０は、ＩＧＢＴの構造を備えている。
FIG. 1A shows a
バイポーラトランジスタ３０は、エミッタ領域２６からボディ領域４８を経てドレイン領域５０に達する範囲に存在している半導体に対して、ゲート絶縁膜４４を介して対向しているトレンチゲート電極１２を備えている。
またバイポーラトランジスタ３０は、エミッタ電極２４とコレクタ電極３２を備えている。エミッタ電極２４は、エミッタ領域２６とボディコンタクト領域４０に接しており、層間絶縁膜４２によってトレンチゲート電極１２から絶縁されている。コレクタ電極３２は、コレクタ領域２８に接している。トレンチゲート電極１２は、エミッタ電極２４が存在しない位置において半導体チップ５６の表面に露出している。
The
The
図１（Ａ）に示すように、バイポーラトランジスタ３０のエミッタ電極２４は、接地されて用いられる。バイポーラトランジスタ３０のコレクタ電極３２は、負荷３４を介して直流電源３６に接続されて用いられる。
バイポーラトランジスタ３０のゲート電極１２は、第１ゲート抵抗８を介して半導体チップ５６の表面に形成されているゲート端子４に接続されている。第１ゲート抵抗８は、半導体チップ５６の表面に形成されている。第１ゲート抵抗８を介してゲート電極１２とゲート端子４を接続する配線１０（第１内部配線の実施例）も、半導体チップ５６の表面に形成されている。ゲート電極１２は、半導体チップ５６の表面に形成されている配線１４（第２内部配線の実施例）によって、半導体チップ５６の表面に形成されている接続端子１６にも接続されている。
As shown in FIG. 1A, the
The
半導体装置６を利用する場合、ゲート端子４にゲート駆動回路２が接続される。接続端子１６は第２ゲート抵抗１８ａを介して定電圧点２０に接続されて用いられる。第１ゲート抵抗８は正の抵抗温度係数を有しており、トランジスタ３０の温度とほぼ同じ温度をなる位置に配置されている。第２ゲート抵抗１８ａは、トランジスタ３０の温度の影響を受けない位置に配置されており、抵抗温度係数は正であってもよいし、負であってもよい。
When the
図３に、第１ゲート抵抗８の温度と抵抗値の関係を表しているグラフを示す。横軸はトランジスタ３０の温度（℃）を示し、縦軸は第１ゲート抵抗８の抵抗値（Ω）を示している。トランジスタ３０の温度が上昇するにつれて、第１ゲート抵抗８の抵抗値は大きくなる。
FIG. 3 is a graph showing the relationship between the temperature of the
図４のグラフａに、トランジスタ３０の温度（℃）と、ゲート電極１２に印加される印加電圧の関係を示す。横軸はトランジスタ３０の温度であり、左横軸は印加電圧（Ｖ）を示している。
印加電圧は、ゲート駆動回路２が出力するゲートオン電圧を、第１ゲート抵抗８の抵抗値と第２ゲート抵抗１８の抵抗値で分圧した電圧であり、第１ゲート抵抗８の抵抗値が増大すれば、印加電圧は下降する関係にある。なお、第１ゲート抵抗８の抵抗値が増大すれば印加電圧が下降する関係は、トランジスタ３０の温度によって第２ゲート抵抗１８の抵抗値が変化しない場合、あるいは、トランジスタ３０の温度の上昇によって第２ゲート抵抗１８の抵抗値が下降する場合にも得られる。図１（Ａ）の場合、第２ゲート抵抗１８は半導体装置６の外部にあり、トランジスタ３０の温度が変化しても、第２ゲート抵抗１８の温度は変化しない。したがって、トランジスタ３０の温度が変化しても、第２ゲート抵抗１８の抵抗値は変化しない。図１（Ｂ）の場合、トランジスタ３０の温度変化に追従して第２ゲート抵抗１８の温度も変化する。第２ゲート抵抗１８の抵抗値は温度上昇に伴って下降する。トランジスタ３０の温度が上昇すると、第２ゲート抵抗１８の抵抗値は下降し、印加電圧は下降する。図１（Ｃ）の場合、トランジスタ３０の温度変化に追従して第２ゲート抵抗１８の温度も変化するが、第２ゲート抵抗１８の抵抗温度係数は小さいために、温度変化があっても抵抗値はさほど変化しない。トランジスタ３０の温度が上昇すると、印加電圧は下降する。
The graph a in FIG. 4 shows the relationship between the temperature (° C.) of the
The applied voltage is a voltage obtained by dividing the gate-on voltage output from the
図４のグラフｂに、トランジスタ３０の温度と、トランジスタ３０のエミッタ電極２４とコレクタ電極３２間に流れる電流の関係を示す。横軸はトランジスタ３０の温度（℃）であり、右横軸はエミッタ−コレクタ間に流れる電流（Ａ）を示している。エミッタ−コレクタ間に流れる電流は、印加電圧に依存して変化し、印加電圧が下降すればエミッタ−コレクタ間に流れる電流も下降する。グラフからわかるように、トランジスタ３０の温度が上昇すると、印加される電圧は低下し、エミッタ−コレクタ間の電流も下降し、トランジスタ３０の発熱量が絞られる。トランジスタ３０の温度が上昇すれば、トランジスタ３０の発熱量が絞られるために、トランジスタ３０が過熱することがない。
The graph b in FIG. 4 shows the relationship between the temperature of the
トランジスタ３０の許容上限温度での抵抗値と常温での抵抗値の差と、第１ゲート抵抗と第２ゲート抵抗の合計抵抗値の比率が、５％〜５０％の範囲であることが好ましい。この比率にあると、トランジスタ３０の温度が上昇すれば、印加電圧が下降し、トランジスタ３０の発熱量が絞られるという自律的調整作用が適切に得られる。前記比率が５％以下であると、自律的調整作用が弱すぎ、前記比率が５０％以上であると、自律的調整作用が強く働きすぎる。
The ratio between the resistance value at the allowable upper limit temperature of the
図５に、エミッタ−コレクタ間に流れる電流と、トランジスタ３０の発熱量の関係を示す。横軸はエミッタ−コレクタ間に流れる電流（Ａ）であり、縦軸はトランジスタ３０の発熱量を示す。エミッタ−コレクタ間に流れる電流が制限されると、トランジスタ３０の発熱量が絞られる。
FIG. 5 shows the relationship between the current flowing between the emitter and the collector and the amount of heat generated by the
トランジスタ３０の温度が上昇すれば、印加電圧が下降し、トランジスタ３０の発熱量が絞られるという自律的調整作用が得られるので、ゲート駆動回路２が出力するゲートオン電圧は一定であれば足りる。温度に対応してゲートオン電圧を調整する回路を設ける必要はない。
If the temperature of the
図６に、複数の半導体装置６が同一チップ内に集積されている様子を示す。この場合、図示の明瞭化のために、トランジスタ３０のゲート電極１２のみを示す。図６は、チップ内に６個のトランジスタ３０Ａ〜３０Ｆが集積されている場合を示す。トランジスタの個数は、６個に限られない。
図６の場合、トランジスタ３０Ａ〜３０Ｆの各々に対して第１トランジスタ８Ａ〜８Ｆが形成されており、共通のゲート端子４に接続されている。トランジスタ３０Ａ〜３０Ｆの各々のゲート電極１２Ａ〜１２Ｆは、共通の接続端子１６に接続されている。また、トランジスタ３０Ａ〜３０Ｆに対しての共通の第２ゲート抵抗１８が接続されている。
FIG. 6 shows a state where a plurality of
In the case of FIG. 6,
図７に、図６の半導体チップの変形例を示す。この場合、チップ内のトランジスタ３０が、熱環境によって３つにグループ化されている。トランジスタ３０Ａ，３０Ｆは、チップ６ｂの外側に位置しており、放熱しやすく、過熱しずらい。トランジスタ３０Ｃ，３０Ｄは、チップ６ｂの中心に位置しており、放熱しづらく、過熱しやすい。トランジスタ３０Ｂ，３０Ｅは、中間的な特性を備えている。この場合、過熱しづらいトランジスタ３０Ａ，３０Ｆは、トランジスタ３０Ａから熱的影響を受けやすい第１ゲート抵抗８Ａに共通に接続されている。過熱しやすいトランジスタ３０Ｃ，３０Ｄは、トランジスタ３０Ｃから熱的影響を受けやすい第１ゲート抵抗８Ｃに共通に接続されている。トランジスタ３０Ｂ，３０Ｅは、トランジスタ３０Ｂから熱的影響を受けやすい第１ゲート抵抗８Ｂに共通に接続されている。
熱的環境によってグループ化し、グループ毎に第１ゲート抵抗を利用してもよい。
FIG. 7 shows a modification of the semiconductor chip of FIG. In this case, the
Grouping may be performed according to the thermal environment, and the first gate resistor may be used for each group.
図６、図７では、正の抵抗温度係数を持つ第１ゲート抵抗をチップ内に設ける例を説明している。負の抵抗温度係数を持つ第２ゲート抵抗を利用する場合には、第２ゲート抵抗をチップ内に設ければよい。 6 and 7 illustrate an example in which a first gate resistor having a positive resistance temperature coefficient is provided in the chip. When the second gate resistor having a negative resistance temperature coefficient is used, the second gate resistor may be provided in the chip.
図８に、図６の半導体チップにおいて、第１ゲート抵抗の各々に抵抗値を調整可能な抵抗パターンが形成されている図を示す。第１ゲート抵抗３８Ａ〜３８Ｆのそれぞれは、抵抗パターンが形成されている。抵抗パターンは、半導体チップ６ａの表面に物理的、化学的堆積法によって形成することができる。半導体チップ６ａの表面に形成されている抵抗パターン６０ａ〜６０ｆにレーザを照射することによって切れ目６０ａ〜６０ｆを入れることができる。切れ目６０ａ〜６０ｆの位置および／または大きさを調整することによって、第１ゲート抵抗３８Ａ〜３８Ｆのそれぞれの抵抗値を調整することができる。抵抗値の大きさを調整することによって、ゲート電極に印加するゲート電圧の自律的調整作用の大きさを適当なレベルの調整することができる。
FIG. 8 shows a diagram in which a resistance pattern whose resistance value can be adjusted is formed in each of the first gate resistors in the semiconductor chip of FIG. A resistance pattern is formed on each of the
負の抵抗温度係数を持つ第２ゲート抵抗を、トリミング可能な抵抗パターンで形成してもよい。グループ化されている半導体装置ごとにゲート抵抗が用意されている場合、各グループのためのゲート抵抗ごとに抵抗値を適値に調整することができる。チップ内の不均一な温度分布を抑制することができる。 The second gate resistor having a negative resistance temperature coefficient may be formed with a trimable resistor pattern. When a gate resistance is prepared for each grouped semiconductor device, the resistance value can be adjusted to an appropriate value for each gate resistance for each group. A non-uniform temperature distribution in the chip can be suppressed.
図９に、本実施例の半導体装置を利用して実現される過熱防止機能を有する回路７０の図を示す。回路７０は、電界効果型トランジスタ３０の過熱を防止する自律的な調整機能を備えている回路である。回路７０を実現するためには、電界効果型トランジスタ３０のゲート電極１２を、正の温度抵抗係数を有するゲート抵抗８を介してゲート駆動回路２に接続する。さらにゲート電極１２を、一定の抵抗値を有する抵抗１８ａを介して定電圧点２０に接続する。
FIG. 9 shows a
ゲート抵抗８は、電界効果型トランジスタ３０と熱的に接合しており、ゲート抵抗８の抵抗値は電界効果型トランジスタ３０の温度の影響を受ける。抵抗１８ａは、電界効果型トランジスタ３０の温度の影響を受ける位置に配置されていてもよいし、温度の影響を受けない位置に配置されていてもよい。ゲート抵抗８は、正の抵抗温度係数を持っており、電界効果型トランジスタ３０に熱的に接合しているので、電界効果型トランジスタ３０の温度が上昇すると、ゲート抵抗８の抵抗値が上昇する。ゲート抵抗８の抵抗値が上昇すると、ゲート抵抗８の抵抗値と一定の抵抗値を有する抵抗１８ａの抵抗値で分圧される電圧が下降し、電界効果型トランジスタ３０のゲート電極１２に印加される印加電圧が下降する。印加電圧が下降すると、電界効果型トランジスタ３０の通電電力量と発熱量が抑制され、電界効果型トランジスタ３０の過熱が避けられる。
The
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
２：ゲート駆動回路
４：ゲート端子
６：半導体装置
８、８ａ、８ｂ、８Ａ〜８Ｆ、３８Ａ〜３８Ｆ：第１ゲート抵抗
１０：第１内部配線
１２、１２Ａ〜１２Ｆ：ゲート電極
１４：第２内部配線
１６：接続端子
１８、１８ａ、１８ｂ：第２ゲート抵抗
２０：定電圧点
２２：接地点
２４：エミッタ電極
２６：エミッタ領域
２８：コレクタ領域
３０、３０Ａ〜３０Ｆ：トランジスタ
３２：コレクタ電極
３４：負荷
３６：直流電源
４０：ボディコンタクト領域
４２：層間絶縁膜
４４：ゲート絶縁膜
４８：ボディ領域
５０：ドレイン領域
５２：ｎ型バッファ領域
５６：半導体チップ
６０ａ〜６０ｅ：切れ目
７０：回路
2: gate drive circuit 4: gate terminal 6:
24: Emitter electrode 26: Emitter region 28:
Claims (4)
第１導電型の第１半導体領域と、
第１導電型の第３半導体領域と、
前記第１半導体領域と前記第３半導体領域を分離している第２導電型の第２半導体領域と、
前記第１半導体領域から前記第２半導体領域を経て前記第３半導体領域に達する範囲に存在している半導体に絶縁膜を介して対向しているゲート電極と、
半導体装置外のゲート駆動回路に接続されるゲート端子と、
半導体装置外の定電圧点に接続される接続端子と、
前記ゲート端子と前記ゲート電極を接続している第１内部配線と、
前記ゲート電極と前記接続端子を接続している第２内部配線を備えており、
前記第１内部配線に正の抵抗温度係数を有する第１ゲート抵抗が挿入されているか、あるいは、前記第２内部配線に負の抵抗温度係数を有する第２ゲート抵抗が挿入されていることを特徴とする半導体装置。 A semiconductor device having an overheat prevention function,
A first semiconductor region of a first conductivity type;
A third semiconductor region of the first conductivity type;
A second semiconductor region of a second conductivity type separating the first semiconductor region and the third semiconductor region;
A gate electrode opposed to a semiconductor existing in a range from the first semiconductor region through the second semiconductor region to the third semiconductor region via an insulating film;
A gate terminal connected to a gate drive circuit outside the semiconductor device;
A connection terminal connected to a constant voltage point outside the semiconductor device;
A first internal wiring connecting the gate terminal and the gate electrode;
A second internal wiring connecting the gate electrode and the connection terminal;
A first gate resistor having a positive resistance temperature coefficient is inserted into the first internal wiring, or a second gate resistance having a negative resistance temperature coefficient is inserted into the second internal wiring. A semiconductor device.
複数個の半導体装置の各々が、共通ゲート端子と共通接続端子に接続されていることを特徴とする半導体チップ。 A semiconductor chip in which a plurality of the semiconductor devices according to claim 1 are integrated.
A semiconductor chip, wherein each of a plurality of semiconductor devices is connected to a common gate terminal and a common connection terminal.
第１ゲート抵抗の各々、および／または、第２ゲート抵抗の各々が、抵抗値を調整可能な抵抗パターンで形成されていることを特徴とする半導体チップ。 The semiconductor chip according to claim 2,
A semiconductor chip, wherein each of the first gate resistors and / or each of the second gate resistors is formed with a resistance pattern whose resistance value can be adjusted.
一定電圧に調整されているオン電圧とオフ電圧の間で変化する電圧を出力するゲート駆動回路と、
前記電界効果型トランジスタのゲート電極と前記ゲート駆動回路の間に挿入されており、前記電界効果型トランジスタに熱的に接合されているとともに、正の抵抗温度係数を有するゲート抵抗と、
前記電界効果型トランジスタのゲート電極と定電圧点の間に挿入されている一定の抵抗値を有する抵抗を備えていることを特徴とする電界効果型トランジスタの過熱防止機能を有する回路。
A field effect transistor;
A gate drive circuit that outputs a voltage that varies between an on-voltage and an off-voltage that is adjusted to a constant voltage;
A gate resistor inserted between the gate electrode of the field effect transistor and the gate drive circuit, thermally bonded to the field effect transistor, and having a positive resistance temperature coefficient;
A circuit having a function of preventing overheating of a field effect transistor, comprising a resistor having a constant resistance value inserted between a gate electrode of the field effect transistor and a constant voltage point.
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