JP4851903B2 - 半導体チャージポンプ - Google Patents

Description

本発明は、半導体チャージポンプに関するもので、特に、電流整流素子にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いてなるディクソン（Ｄｉｃｋｓｏｎ）型の昇圧チャージポンプに関する。

近年、電源を落としても情報が消えない不揮発性半導体記憶装置は、メモリ素子の冗長置き換えに関する情報やチップ固有情報の保持、アナログ回路のトリミング、高速演算ロジックのスピードマッチングなどでの需要が高い。これらの用途における共通の要求としては、記憶容量は高々数千ビット程度でよいこと、情報を一度書き込めば書き換える必要がないこと、チップ上への実装が安価であることなどが挙げられる。

このような要求に応じ、記憶素子にヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置が多く用いられている。ところが、従来のヒューズ素子は、レーザの照射により配線層を熱溶断する形式のものであった。そのため、この形式のヒューズ素子を利用した不揮発性半導体記憶装置の場合には、チップの封止後に情報を書き込むことができないという欠点がある。これに対し、封止後にも情報を書き込むことができるものとして、最近では、ＭＯＳトランジスタのゲート酸化膜に高電圧を印加して、酸化絶縁膜のブレークダウン現象により情報を記憶する形式の、いわゆるゲート酸化膜破壊型アンチヒューズ素子が利用され始めている。

一方、不揮発性半導体記憶装置といえば、Ｆｌａｓｈ ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＦｅＲＡＭ（強誘電体不揮発性メモリ）に代表されるような、情報を電気的に消去することが可能な不揮発性半導体記憶装置がよく知られている。この不揮発性半導体記憶装置の場合には、情報の再書き込みが可能であり、大規模なメモリ素子を小面積に実装するため、それぞれ特殊なメモリ素子が用いられており、専用の製造プロセスが必要となる。専用の製造プロセスの採用は製造コストを増大させる。また、同一チップ上に実装される他のメモリ素子の記憶特性の劣化を招いたり、アナログ回路用素子の特性劣化やバラツキが増大したり、高速演算ロジック用トランジスタのスピード特性劣化の原因になるなどの問題が生じる。したがって、これら情報を電気的に消去することが可能な不揮発性半導体記憶装置の場合は、前述したような「小規模の記憶装置を同一のチップ上に安価に実装したい」という要求には適さない。

上記した、ゲート酸化膜破壊型アンチヒューズ素子を利用した情報の再書き込みが不可能な不揮発性半導体記憶装置の場合、特殊な製造プロセスを必要としない。そのため、「小規模の記憶装置を同一チップ上に安価に実装したい」という要求には適している。ところが、情報の書き込み動作に高電圧を必要とするため、同一チップ上への実装には、高電圧を供給する手段の実現が課題となっている。

最も単純な高電圧供給手段としては、外部供給ピンを介して、装置の外部より高電圧電源を供給するような構成が考えられる。この構成では、外部供給ピンへの静電印加によるヒューズ素子の静電破壊が危惧されるため、外部供給ピンに対して、ヒューズ素子を静電破壊から保護するための保護素子の付設が必要となる。ところが、「ヒューズ素子に情報を記憶するための高電圧印加を許す一方で、ヒューズ素子の静電破壊の原因となる高電圧（静電）印加を防止する」という矛盾する仕様のため、外部供給ピンに保護素子を付設することは不可能である。これでは、封止後にも情報を書き込むことができるという、ゲート酸化膜破壊型アンチヒューズ素子の利点を活かすことができない。

高電圧を供給する他の手段としては、同一チップ上にＤｉｃｋｓｏｎ型チャージポンプなどの昇圧電源を実装する構成が考えられる（Ｄｉｃｋｓｏｎ型チャージポンプについては、たとえば非特許文献１参照）。しかし、Ｄｉｃｋｓｏｎ型チャージポンプを構成するために、ダイオード素子や高耐圧トランジスタなどの特殊な素子が要求されるようでは、特殊な製造プロセスを必要としないというゲート酸化膜破壊型アンチヒューズ素子を不揮発性半導体記憶装置に利用することの魅力が薄れてしまう。

たとえば、５つのダイオード（整流素子）が直列に接続されたＤｉｃｋｓｏｎ型チャージポンプにおいて、このチャージポンプを正常に動作させるためには、電流整流素子として二重ウェル構造のダイオードが必須である。なぜならば、Ｄｉｃｋｓｏｎ型チャージポンプを構成するダイオードに寄生ダイオードを用いると、ダイオードのＰＮジャンクションが順方向にバイアスされるとき、たとえば、アノード端子であるＰ＋型拡散層とカソード端子であるＮ型ウェルとＰ型基板とで構成されるＰＮＰ寄生バイポーラが導通状態となり、アノード端子から注入された電流がＰ型基板へと漏れ、チャージポンプは機能しない。これに対し、Ｄｉｃｋｓｏｎ型チャージポンプを構成するダイオードに二重ウェル構造のダイオードを用いると、カソード端子であるＮ＋型拡散層から注入された少数キャリアである電子が、他のノードへ漏れることなく、全てアノード端子へと集められる。これにより、チャージポンプは正常に機能する。しかしながら、寄生ダイオードに比べ、二重ウェル構造のダイオードは、その製造コストが高い。これでは、たとえ特殊な製造プロセスを必要としないゲート酸化膜破壊型アンチヒューズ素子を利用したとしても、安価な不揮発性半導体記憶装置を提供することができない。

また、Ｄｉｃｋｓｏｎ型チャージポンプにおいて、ダイオード接続されたＮチャネルＭＯＳトランジスタを電流整流素子とし、これを直列に接続した構成が既に報告されている（たとえば、非特許文献２参照）。ところが、このＤｉｃｋｓｏｎ型チャージポンプの場合、ダイオード接続されたＮチャネルＭＯＳトランジスタの整流特性のバックゲート効果が問題となる。ここでのバックゲート効果とは、バックゲート電圧が高くなるのにともなって、ソース−ドレイン間に電流が流れ始める電圧（スレッショルド電圧）が高くなることをいう。このような整流特性を有するＮチャネルＭＯＳトランジスタを電流整流素子として使用した場合、Ｄｉｃｋｓｏｎ型チャージポンプの昇圧電圧が高くなるほど電流駆動能力が低下し、ついには全く電流を流せなくなる。このように、ＮチャネルＭＯＳトランジスタをダイオード接続してなる構成のＤｉｃｋｓｏｎ型チャージポンプでは必要な昇圧電位を得ることができないため、ゲート酸化膜破壊型アンチヒューズ素子を利用した不揮発性半導体記憶装置を提供することは不可能であった。
Ｊ．Ｆ．Ｄｉｃｋｓｏｎ，"Ｏｎ−ｃｈｉｐ ｈｉｇｈ−ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ ｉｎ ＭＮＯＳ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ ｕｓｉｎｇ ａｎ ｉｍｐｒｏｖｅｄ ｖｏｌｔａｇｅ ｍｕｌｔｉｐｌｉｅｒ ｔｅｃｈｎｉｑｕｅ，" ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−１１，ｐｐ．３７４−３７８，Ｊｕｎｅ １９７６． Ｔｏｒｕ Ｔａｎｚａｗａ ａｎｄ Ｔｏｍｏｈａｒｕ Ｔａｎａｋａ，"Ａ Ｄｙｎａｍｉｃ Ａｎａｌｙｓｉｓ ｏｆ ｔｈｅ Ｄｉｃｋｓｏｎ Ｃｈａｒｇｅ Ｐｕｍｐ Ｃｉｒｃｕｉｔ"， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ｓｏｌｉｄ−ｓｔａｔｅ ｃｉｒｃｕｉｔｓ，ｖｏｌ．３２，Ｎｏ．８，Ａｕｇｕｓｔ １９９７，ｐｐ．１２３１−１２４０．

本発明は、上記の問題点を解決すべくなされたもので、その目的は、特殊な素子や製造プロセスを必要とすることなく、充分な昇圧能力および電流駆動能力を確保できるとともに、安価な不揮発性半導体記憶装置を容易に実現することが可能な半導体チャージポンプを提供することにある。

本願発明の一態様によれば、外部供給電源と昇圧出力電源との間に直列に接続された、電流整流素子をそれぞれに構成する複数のＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記複数のＰチャネルＭＯＳトランジスタの各接続点に一方の電極がそれぞれ接続された複数の第１のポンピングキャパシタと、前記複数の第１のポンピングキャパシタの他方の電極にいずれか一方が交互に供給される、位相が１８０度異なる第１，第２のクロック信号を発生させるためのクロック信号発生回路と、前記複数のＰチャネルＭＯＳトランジスタの各接続点に一端がそれぞれ接続され、他端が前記複数のＰチャネルＭＯＳトランジスタの各ゲートにそれぞれ接続された複数の抵抗素子と、前記複数の抵抗素子の他端に一方の電極がそれぞれ接続され、他方の電極には、それぞれ前記第１，第２のクロック信号のいずれか一方もしくは前記第１，第２のクロック信号の各同期信号のいずれか一方が交互に供給されることにより、前記複数のＰチャネルＭＯＳトランジスタの各ゲートを制御するための制御信号を生成する複数の第２のポンピングキャパシタとを含む二系統分の半導体チャージポンプを備え、一方の系統の半導体チャージポンプにおける前記複数の第２のポンピングキャパシタによって生成された前記制御信号により、他方の系統の半導体チャージポンプにおける前記複数のＰチャネルＭＯＳトランジスタの各ゲートを制御することを特徴とする半導体チャージポンプが提供される。

さらに、本願発明の一態様によれば、外部供給電源と昇圧出力電源との間に直列に接続された、電流整流素子をそれぞれに構成する複数のＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記複数のＮチャネルＭＯＳトランジスタの各接続点に一方の電極がそれぞれ接続された複数の第１のポンピングキャパシタと、前記複数の第１のポンピングキャパシタの他方の電極にいずれか一方が交互に供給される、位相が１８０度異なる第１，第２のクロック信号を発生させるためのクロック信号発生回路と、前記複数のＮチャネルＭＯＳトランジスタの各接続点に一端がそれぞれ接続され、他端が前記複数のＮチャネルＭＯＳトランジスタの各ゲートにそれぞれ接続された複数の抵抗素子と、前記複数の抵抗素子の他端に一方の電極がそれぞれ接続され、他方の電極には、それぞれ前記第１，第２のクロック信号のいずれか一方もしくは前記第１，第２のクロック信号の各同期信号のいずれか一方が交互に供給されることにより、前記複数のＮチャネルＭＯＳトランジスタの各ゲートを制御するための制御信号を生成する複数の第２のポンピングキャパシタとを含む二系統分の半導体チャージポンプを備え、一方の系統の半導体チャージポンプにおける前記複数の第２のポンピングキャパシタによって生成された前記制御信号により、他方の系統の半導体チャージポンプにおける前記複数のＮチャネルＭＯＳトランジスタの各ゲートを制御することを特徴とする半導体チャージポンプが提供される。

上記の構成により、特殊な素子や製造プロセスを必要とすることなく、充分な昇圧能力および電流駆動能力を確保できるとともに、安価な不揮発性半導体記憶装置を容易に実現することが可能な半導体チャージポンプを提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

［第１の実施形態］
図１は、本発明の各実施形態にしたがった昇圧チャージポンプが適用される、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、情報の再書き込みが不可能な、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置を例に説明する。なお、この不揮発性半導体記憶装置は、ヒューズ素子の数を「４」とした場合の例である。

たとえば、データ入力信号ＤＩ＜０＞〜ＤＩ＜３＞は、それぞれ、書き込み制御ロジック回路（アンド回路）１１ａ〜１１ｄの一方の入力端に供給されている。書き込み制御ロジック回路１１ａ〜１１ｄの他方の入力端には、書き込み動作時に、装置の外部より供給される書き込み制御信号ＷＲＩＴＥ（＝１）がそれぞれ入力されるようになっている。書き込み制御ロジック回路１１ａ〜１１ｄの各出力端は、ＮチャネルＭＯＳトランジスタ（以下、Ｎ型ＭＯＳトランジスタ）からなる書き込み制御スイッチ１２ａ〜１２ｄの各ゲートに接続されている。

上記書き込み制御スイッチ１２ａ〜１２ｄのソース−ドレインの一方（ソース）は、それぞれ接地されている。書き込み制御スイッチ１２ａ〜１２ｄのソース−ドレインの他方（ドレイン）は、それぞれ、ＰチャネルＭＯＳトランジスタ（以下、Ｐ型ＭＯＳトランジスタ）からなるゲート酸化膜破壊型アンチヒューズ素子１３ａ〜１３ｄの一方の端子（各ゲート）に接続されている。各ゲート酸化膜破壊型アンチヒューズ素子１３ａ〜１３ｄの他方の端子（ソース，ドレイン，バックゲート）には、それぞれ、読み出し電源回路（Ｎ型ＭＯＳトランジスタ）１４のソース−ドレインの一方（ソース）、および、内部昇圧電源としての昇圧チャージポンプ１５が接続されている。

昇圧チャージポンプ１５には発振器１６が接続されている。発振器１６には、書き込み動作時に、装置の外部より上記書き込み制御信号ＷＲＩＴＥ（ハイレベル“＝１”）が供給されるようになっている。すなわち、書き込み動作時には、上記発振器１６から上記昇圧チャージポンプ１５に対して、書き込み制御信号ＷＲＩＴＥ（＝１）に応じたクロック信号Φが出力される。これにより、昇圧チャージポンプ１５によってクロック信号Φに応じた昇圧出力電源（電位）ＶＰＰが生成されて、ゲート酸化膜破壊型アンチヒューズ素子１３ａ〜１３ｄのソース，ドレイン，バックゲートにそれぞれ印加される。

上記読み出し電源回路１４のソース−ドレインの他方（ドレイン）には、外部供給電源ＶＤＤが供給されるようになっている。上記読み出し電源回路１４のゲートには、読み出し動作時に、装置の外部より読み出し制御信号ＲＥＡＤ（＝１）が供給されるようになっている。

上記読み出し制御信号ＲＥＡＤ（＝１）は、読み出し負荷回路（Ｎ型ＭＯＳトランジスタ）１７ａ〜１７ｄの各ゲートに供給されるようになっている。読み出し負荷回路１７ａ〜１７ｄのソース−ドレインの一方（ソース）は、それぞれ、抵抗器１８ａ〜１８ｄを介して接地されている。読み出し負荷回路１７ａ〜１７ｄのソース−ドレインの他方（ドレイン）は、それぞれ、書き込み制御スイッチ１２ａ〜１２ｄとゲート酸化膜破壊型アンチヒューズ素子１３ａ〜１３ｄとの接続点に接続されている。

また、書き込み制御スイッチ１２ａ〜１２ｄとゲート酸化膜破壊型アンチヒューズ素子１３ａ〜１３ｄとの接続点には、それぞれ、差動アンプ１９ａ〜１９ｄの非反転入力端が接続されている。差動アンプ１９ａ〜１９ｄの反転入力端には、読み出し動作時に、装置の外部より参照電源ＶＲＥＦがそれぞれ供給されるようになっている。この差動アンプ１９ａ〜１９ｄの出力端からは、それぞれ、データ出力信号ＤＯ＜０＞〜ＤＯ＜３＞が出力されるようになっている。

このような構成において、書き込み動作時には、書き込み制御信号ＷＲＩＴＥとして“１”が、読み出し制御信号ＲＥＡＤとして“０”が、それぞれ入力される。すると、発振器１６は、書き込み制御信号ＷＲＩＴＥにより活性化され、クロック信号Φを出力する。そのクロック信号Φを受けた昇圧チャージポンプ１５は、昇圧出力電源ＶＰＰを昇圧させる。この昇圧出力電源ＶＰＰは、ゲート酸化膜破壊型アンチヒューズ素子１３ａ〜１３ｄの他方の端子にそれぞれ印加される。

ここで、データ入力信号ＤＩ＜０＞，ＤＩ＜１＞，ＤＩ＜２＞，ＤＩ＜３＞が“１”の場合、書き込み制御ロジック回路１１ａ〜１１ｄの各出力が“１”となる。これにより、書き込み制御スイッチ１２ａ〜１２ｄが導通状態となる。すると、ゲート酸化膜破壊型アンチヒューズ素子１３ａ〜１３ｄに、昇圧チャージポンプ１５より６Ｖ程度の高電圧ストレス（昇圧出力電源ＶＰＰ）が印加される。この状態を保つことにより、アンチヒューズ素子１３ａ〜１３ｄのゲート酸化膜はやがてブレークダウンし、そこを流れる電流により熱破壊される。熱破壊されたゲート酸化膜は微弱ながら電流を流すようになる。つまり、不可逆性の不揮発性半導体記憶装置では、このゲート酸化膜が熱破壊された状態を“１”とし、破壊前の良好な絶縁状態を“０”として、情報が蓄えられる。なお、一度熱破壊されたゲート酸化膜は二度と元の良好な絶縁状態に戻ることはない。

一方、読み出し動作時には、読み出し制御信号ＲＥＡＤとして“１”が入力され、書き込み制御信号ＷＲＩＴＥとして“０”が入力される。すると、読み出し電源回路１４が導通状態となり、昇圧出力電源ＶＰＰはアンチヒューズ素子１３ａ〜１３ｄから情報を読み出すのに必要な電圧、たとえば１．２Ｖ程度になる。この昇圧出力電源ＶＰＰは、ゲート酸化膜破壊型アンチヒューズ素子１３ａ〜１３ｄの他方の端子にそれぞれ供給される。

この場合、情報が書き込まれていないアンチヒューズ素子は絶縁状態であるので電流は流れず、情報が書き込まれているアンチヒューズ素子にのみ、電流が流れる。このアンチヒューズ素子１３ａ〜１３ｄを流れる電流を、読み出し負荷回路１７ａ〜１７ｄにより検出する。つまり、読み出し負荷回路１７ａ〜１７ｄには、流れる電流量に応じた電位差が生じる。その電位差を、差動アンプ１９ａ〜１９ｄによって参照電源ＶＲＥＦと比較することにより、アンチヒューズ素子１３ａ〜１３ｄに情報が書き込まれているか否かが判断される。

以下に、図１に示した構成の不揮発性半導体記憶装置において、昇圧チャージポンプ１５として用いて好適な、Ｄｉｃｋｓｏｎ型チャージポンプの構成について具体的に説明する。

図２は、この発明の第１の実施形態にしたがった、Ｄｉｃｋｓｏｎ型チャージポンプの構成例を示すものである。なお、ここでは、電流整流素子としてＰ型ＭＯＳトランジスタを用いるとともに、このＰ型ＭＯＳトランジスタを５つ直列に接続してなる５段構造とした場合を例に説明する。

図２に示すように、外部供給電源ＶＤＤと昇圧出力電源ＶＰＰとの間には、５つのＰ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5が直列に接続されている。上記Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各直列接続点である節点Ｖ１，Ｖ２，Ｖ３，Ｖ４には、それぞれ、ポンピングキャパシタ（第１のポンピングキャパシタ）Ｃａ１，Ｃａ２，Ｃａ３，Ｃａ４の一方の電極が接続されている。

上記ポンピングキャパシタＣａ１，Ｃａ２，Ｃａ３，Ｃａ４の他方の各電極には、クロック信号発生回路１５ａから、互いに１８０度の位相差をもつ２つのクロック信号Φ１およびΦ２が交互に与えられるようになっている。すなわち、上記ポンピングキャパシタＣａ１，Ｃａ２，Ｃａ３，Ｃａ４のうち、たとえば、ポンピングキャパシタＣａ２，Ｃａ４の他方の電極には、それぞれ、第１のクロック信号発生部１５ａ_-1からの第１のクロック信号Φ１が印加されるようになっている。また、たとえば、ポンピングキャパシタＣａ１，Ｃａ３の他方の電極には、それぞれ、第２のクロック信号発生部１５ａ_-2からの第２のクロック信号Φ２が印加されるようになっている。

第１および第２のクロック信号発生部１５ａ_-1，１５ａ_-2は、いずれもＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータ回路により構成されている。第１のクロック信号Φ１は上記発振器１６からのクロック信号Φを元に発生され、第２のクロック信号Φ２は上記クロック信号Φ１を元に発生され、互いに１８０度の位相差をもつ。

一方、上記Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各ゲートには、それぞれ、ダイナミックレベル変換回路１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5が接続されている。ダイナミックレベル変換回路１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5は、それぞれ、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５と補助ポンピングキャパシタ（第２のポンピングキャパシタ）Ｃｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５とによって構成されている。抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５の一端は、それぞれ、上記Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各節点Ｖ１，Ｖ２，Ｖ３，Ｖ４および節点Ｖ５（昇圧出力電源ＶＰＰ）に接続されている。抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５の他端は、それぞれ、上記Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各ゲートに接続されるとともに、補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５の一方の電極に接続されている。補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５の他方の電極には、交互に、上記クロック信号発生回路１５ａからの第１または第２のクロック信号Φ１，Φ２が供給されるようになっている。

すなわち、このダイナミックレベル変換回路１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5は、直列に接続されたＰ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各節点Ｖ１，Ｖ２，Ｖ３，Ｖ４およびＰ型ＭＯＳトランジスタ１５_-5と昇圧出力電源ＶＰＰとの節点Ｖ５から、それぞれ、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５を介して電流を分流する。そして、それぞれの分流電流によって得られた電荷を、補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５に蓄える。この状態において、補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５の他方の各電極が、上記第１または第２のクロック信号Φ１，Φ２によって交互に駆動される。これにより、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各ゲートを制御するための、所望の電位、たとえば中間電位のゲート信号（制御信号）Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５が生成されるようになっている。

次に、図３を参照して、上記した構成の昇圧チャージポンプ１５の動作について説明する。ここで、図３（ａ）〜（ｅ）は、ダイナミックレベル変換回路１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5の各出力（ゲート信号）Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５と、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各節点Ｖ１，Ｖ２，Ｖ３，Ｖ４の電位と、外部供給電源ＶＤＤおよび昇圧出力電源ＶＰＰの振る舞い（変化の様子）を示している。なお、それぞれの横軸は時間（ｔ）であり、それぞれの縦軸は電位（Ｖ）である。

図３（ａ）〜（ｅ）に示すように、期間ｐｈａｓｅ１においては、ダイナミックレベル変換回路１５ｂ_-1，１５ｂ_-3，１５ｂ_-5の各出力Ｇ１，Ｇ３，Ｇ５が低電位となる。これにより、ゲートが制御されるＰ型ＭＯＳトランジスタ１５_-1，１５_-3，１５_-5は、それぞれオン状態となる。すると、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-3，１５_-5の両端の電位（外部供給電源ＶＤＤと節点Ｖ１との間、節点Ｖ２と節点Ｖ３との間、および、節点Ｖ４と昇圧出力電源ＶＰＰとの間）はやがて同電位となる。このとき、他のダイナミックレベル変換回路１５ｂ_-2，１５ｂ_-4の各出力Ｇ２，Ｇ４は高電位となり、これによりゲートが制御されるＰ型ＭＯＳトランジスタ１５_-2，１５_-4はオフ状態である。したがって、節点Ｖ１の電位は外部供給電源ＶＤＤの電位へ、節点Ｖ２および節点Ｖ３の電位はポンピングキャパシタＣａ２，Ｃａ３に蓄えられた電荷の再分配により決定される電位へ、節点Ｖ４および昇圧出力電源ＶＰＰの電位は節点Ｖ４に接続されたポンピングキャパシタＣａ４と昇圧出力電源ＶＰＰの負荷容量（図示していない）とに蓄えられた電荷の再分配により決定される電位へと、それぞれ収斂されていく。

一方、期間ｐｈａｓｅ２においては、今度は、ダイナミックレベル変換回路１５ｂ_-2，１５ｂ_-4の各出力Ｇ２，Ｇ４が低電位となる。それにより、ゲートが制御されるＰ型ＭＯＳトランジスタ１５_-2，１５_-4がオン状態となる。すると、Ｐ型ＭＯＳトランジスタ１５_-2，１５_-4の両端の電位（節点Ｖ１と節点Ｖ２との間、および、節点Ｖ３と節点Ｖ４との間）はやがて同電位となる。このとき、他のダイナミックレベル変換回路１５ｂ_-1，１５ｂ_-3，１５ｂ_-5の各出力Ｇ１，Ｇ３，Ｇ５は高電位となり、それによりゲートが制御されるＰ型ＭＯＳトランジスタ１５_-1，１５_-3，１５_-5はオフ状態である。したがって、節点Ｖ１および節点Ｖ２の電位はポンピングキャパシタＣａ１，Ｃａ２に蓄えられた電荷の再分配により決定される電位へ、節点Ｖ３および節点Ｖ４の電位はポンピングキャパシタＣａ３，Ｃａ４に蓄えられた電荷の再分配により決定される電位へと、それぞれ収斂されていく。

上記期間ｐｈａｓｅ１，ｐｈａｓｅ２の動作を繰り返し、これにより、電荷を外部供給電源ＶＤＤから順に、ポンピングキャパシタＣａ１，Ｃａ２，Ｃａ３，Ｃａ４を経て、昇圧出力電源ＶＰＰへと転送していく。これは、Ｄｉｃｋｓｏｎ型チャージポンプの昇圧機能の基本動作と同じである。

ここで、１．２Ｖ電源用に製造されるＭＯＳトランジスタを、そのゲート酸化膜を破壊することによりアンチヒューズ素子として利用するために必要な内部昇圧電源に要求される電気特性は、たとえば最近の９０ｎｍテクノロジ（デザインルール）においては、情報の書き込みに必要な昇圧出力電源ＶＰＰの電圧（昇圧能力）が約６Ｖであり、５Ｖ出力時の電流駆動能力が約２ｍＡである。第１の実施形態で示したＤｉｃｋｓｏｎ型チャージポンプ（１５）の場合、２．５Ｖの外部供給電源ＶＤＤを与えることにより、６Ｖ程度の昇圧出力電位ＶＰＰを得ることができる。また、各ポンピングキャパシタＣａ１，Ｃａ２，Ｃａ３，Ｃａ４の容量を４ｐＦとし、クロック信号Φの周波数を４００ＭＨｚとすると、５Ｖ出力時に２ｍＡ程度の電流駆動能力を得ることができる。このとき、ダイナミックレベル変換回路１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5を構成する、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５の抵抗値はそれぞれ１５ＫΩ程度、補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５の容量値はそれぞれ１ｐＦ程度が適当である。このように、第１の実施形態に示したＤｉｃｋｓｏｎ型チャージポンプ（図２参照）は、ゲート酸化膜破壊型アンチヒューズ素子を利用した不揮発性半導体記憶装置用の内部昇圧電源（昇圧チャージポンプ１５）として用いて好適である。

また、第１の実施形態において、Ｄｉｃｋｓｏｎ型チャージポンプを構成するすべてのトランジスタに印加されるソース−ドレイン間電圧およびソース−ゲート間電圧は、外部供給電源ＶＤＤと同じか、それ以下である。したがって、外部供給電源ＶＤＤを２．５Ｖとするならば、通常の、チップの入出力バッファを構成するトランジスタを用いることにより、素子の信頼性を十分に確保することができる。つまり、この第１の実施形態によれば、特殊な素子（たとえば、高耐圧のＭＯＳトランジスタ）または特別な製造プロセスを必要とすることなしに、Ｄｉｃｋｓｏｎ型チャージポンプを構成することが可能である。これにより、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置（図１参照）を安価に提供することができる。

以下に、電流整流素子としてＰ型ＭＯＳトランジスタを用いたＤｉｃｋｓｏｎ型チャージポンプにおける、電流駆動能力などを改善するための工夫について、より詳しく説明する。

図４は、Ｄｉｃｋｓｏｎ型チャージポンプの他の構成例を示すものである。このＤｉｃｋｓｏｎ型チャージポンプは、電流整流素子としてＰ型ＭＯＳトランジスタを用いた場合の電流駆動能力の向上（改善）に関して、図２に示した本発明の第１の実施形態にしたがったＤｉｃｋｓｏｎ型チャージポンプとの対比のために示すものである。

すなわち、このＤｉｃｋｓｏｎ型チャージポンプ１５０は、ダイオード接続された１つのＮ型ＭＯＳトランジスタ１５０_-1と４つのＰ型ＭＯＳトランジスタ１５０_-2，１５０_-3，１５０_-4，１５０_-5が直列に接続されて構成されている。Ｎ型ＭＯＳトランジスタ１５０_-1およびＰ型ＭＯＳトランジスタ１５０_-2，１５０_-3，１５０_-4，１５０_-5の各節点Ｖ１，Ｖ２，Ｖ３，Ｖ４には、それぞれ、ポンピングキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の一方の電極が接続されている。ポンピングキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の他方の電極には、クロック信号発生回路１５ａからの第１または第２のクロック信号Φ１，Φ２が交互に供給されるようになっている。

また、上記Ｎ型ＭＯＳトランジスタ１５０_-1のバックゲートには、低電位側の電源ＶＳＳが供給されている。Ｐ型ＭＯＳトランジスタ１５０_-2，１５０_-3，１５０_-4，１５０_-5のバックゲートには、それぞれ、バックゲートバイアス回路１５１_-1，１５１_-2，１５１_-3，１５１_-4が接続されている。バックゲートバイアス回路１５１_-1，１５１_-2，１５１_-3，１５１_-4は、たとえば、Ｐ型基板（図示していない）上に上記Ｐ型ＭＯＳトランジスタ１５０_-2，１５０_-3，１５０_-4，１５０_-5を形成する場合に、Ｐ型ＭＯＳトランジスタ１５０_-2，１５０_-3，１５０_-4，１５０_-5のバックゲートであるＮウェル（図示していない）を中間電位にバイアスするためのものであって、各節点Ｖ１，Ｖ２，Ｖ３，Ｖ４および節点Ｖ５（昇圧出力電源ＶＰＰ）間に、それぞれ、２つのＰ型ＭＯＳトランジスタ１５１ａ，１５１ｂが直列に接続されてなる構成となっている。

このような構成とした場合、バックゲートバイアス回路１５１_-1，１５１_-2，１５１_-3，１５１_-4によって、Ｐ型ＭＯＳトランジスタ１５０_-2，１５０_-3，１５０_-4，１５０_-5のバックゲートを中間電位にバイアスすることができる。そのため、前述したような、Ｎ型ＭＯＳトランジスタで生じるようなバックゲート効果の影響を回避することができる。

ところが、Ｐ型ＭＯＳトランジスタの電流駆動能力は、Ｎ型ＭＯＳトランジスタの電流駆動能力に比べて、２分の１以下と低い。つまり、Ｐ型ＭＯＳトランジスタを用いたＤｉｃｋｓｏｎ型チャージポンプの電流駆動能力は、著しく低い。Ｎ型ＭＯＳトランジスタを用いたＤｉｃｋｓｏｎ型チャージポンプと同程度の電流駆動能力を得ようとする場合、素子のサイズを大きくする必要があり、最低でも二倍のチップエリアを必要とする。そればかりか、素子のサイズの増大にともなって寄生容量が増加し、その寄生容量に対する充放電電流が増えるため、Ｄｉｃｋｓｏｎ型チャージポンプの昇圧能力が極端に低下する。このように、Ｐ型ＭＯＳトランジスタをダイオード接続して構成されるＤｉｃｋｓｏｎ型チャージポンプでは、昇圧能力および電流駆動能力が不足するため、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置を実現できない。

これに対し、図２に示した、本発明の第１の実施形態にしたがったＤｉｃｋｓｏｎ型チャージポンプ（１５）の場合、ダイナミックレベル変換回路１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5によって、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各ゲートを制御するための中間電位（ゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５）を生成するようにしている。これにより、Ｐ型ＭＯＳトランジスタを用いたＤｉｃｋｓｏｎ型チャージポンプであっても、特殊な素子（たとえば、高耐圧のＭＯＳトランジスタ）または特別な製造プロセスを必要とすることなしに、昇圧能力および電流駆動能力を改善することが可能となり、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置を容易に実現できる。

図５は、Ｄｉｃｋｓｏｎ型チャージポンプのさらに別の構成例を示すものである。このＤｉｃｋｓｏｎ型チャージポンプは、図２に示した本発明の第１の実施形態にしたがったＤｉｃｋｓｏｎ型チャージポンプとの対比のために示すものである。なお、ここでは、Ｐ型ＭＯＳトランジスタを用いて構成されるＤｉｃｋｓｏｎ型チャージポンプにおいて、電流駆動能力を改善するための工夫を施した場合について説明する。

電流駆動能力を改善するための工夫とは、直列に接続された５つのＰ型ＭＯＳトランジスタ１５２_-1，１５２_-2，１５２_-3，１５２_-4，１５２_-5の各ゲートを、交互に、低電位側がＶＳＳとなり、高電位側がＶＰＰとなる矩形波のクロック信号Φ１’，Φ２’によって制御することにより、確実なカットオフ状態と十分なオン電流とを得るようにしたものである。クロック信号Φ１’，Φ２’は、ポンピングキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４を駆動するためのクロック信号Φ１，Φ２に同期した信号であり、たとえば、クロック信号発生回路１５ｃによって発生されるようになっている。

このような構成とした場合、このＤｉｃｋｓｏｎ型チャージポンプ１５２では、Ｐ型ＭＯＳトランジスタ１５２_-1，１５２_-2，１５２_-3，１５２_-4，１５２_−５のゲート耐圧が問題となる。すなわち、Ｐ型ＭＯＳトランジスタ１５２_-1，１５２_-2，１５２_-3，１５２_-4，１５２_-5の各ゲートは、低電位側がＶＳＳとなるクロック信号Φ１’，Φ２’により制御されるようになっている。そのため、特に最終段のＰ型ＭＯＳトランジスタ１５２_-5に対して、高電位である昇圧出力電源ＶＰＰがそのまま印加される。ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置の場合、昇圧出力電源ＶＰＰは、Ｐ型ＭＯＳトランジスタ１５２_-1，１５２_-2，１５２_-3，１５２_-4，１５２_−５のゲート酸化膜を短時間で破壊できるほど高電圧である。したがって、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置において、このＤｉｃｋｓｏｎ型チャージポンプ１５２を適用できるようにするためには、高耐圧のＭＯＳトランジスタが必要となる。これでは、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置を安価に実現することができない。

これに対し、図２に示した、本発明の第１の実施形態にしたがったＤｉｃｋｓｏｎ型チャージポンプ（１５）の場合、ダイナミックレベル変換回路１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5によって、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各ゲートを制御するための中間電位（ゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５）を生成するようにしている。これにより、Ｐ型ＭＯＳトランジスタを用いたＤｉｃｋｓｏｎ型チャージポンプであっても、特殊な素子（たとえば、高耐圧のＭＯＳトランジスタ）または特別な製造プロセスを必要とすることなしに、電流駆動能力を改善することが可能となり、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置を安価に実現できる。

なお、上記した第１の実施形態にしたがったＤｉｃｋｓｏｎ型チャージポンプ（１５）の場合、クロック信号Φ１，Φ２に限らず、このクロック信号Φ１，Φ２に同期したクロック信号Φ１’，Φ２’によって、ポンピングキャパシタＣａ１，Ｃａ２，Ｃａ３，Ｃａ４および補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５を駆動するように構成することも可能である。

また、Ｐ型ＭＯＳトランジスタに限らず、たとえば図６に示すように、Ｎ型ＭＯＳトランジスタ１５’_-1，１５’_-2，１５’_-3，１５’_-4，１５’_-5を直列に接続することにより、負の昇圧出力電源（電位）ＶＢＢを発生させるための、負の昇圧チャージポンプ（Ｄｉｃｋｓｏｎ型チャージポンプ）１５’を構成することも可能である。この負の昇圧チャージポンプ１５’の場合にも、クロック信号Φ１，Φ２に同期したクロック信号Φ１’，Φ２’によって、ポンピングキャパシタＣａ１，Ｃａ２，Ｃａ３，Ｃａ４および補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５を駆動するように構成できる。

なお、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５は、いずれの構成においても、Ｎ型ＭＯＳトランジスタまたはＰ型ＭＯＳトランジスタによって代用することが可能である。

［第２の実施形態］
図７は、この発明の第２の実施形態にしたがった、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置における昇圧チャージポンプ１５として用いて好適な、Ｄｉｃｋｓｏｎ型チャージポンプの構成例を示すものである。ここでは、電流整流素子であるＰ型ＭＯＳトランジスタを５つ直列に接続してなる５段構造のＤｉｃｋｓｏｎ型チャージポンプを例に説明する。なお、図２に示したＤｉｃｋｓｏｎ型チャージポンプと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。

すなわち、このＤｉｃｋｓｏｎ型チャージポンプ１５Ａは、たとえば図２に示した構成のＤｉｃｋｓｏｎ型チャージポンプにおいて、さらに、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5のバックゲートであるＮウェルに電位を与えるための、バックゲートバイアス回路１５４_-1，１５４_-2，１５４_-3，１５４_-4，１５４_-5を付加した場合の例を示すものである。本実施形態の場合、外部供給電源ＶＤＤとＰ型ＭＯＳトランジスタ１５_-1との節点Ｖ０に、抵抗素子Ｒ０を介して、補助ポンピングキャパシタＣｂ０の一方の電極が接続されている。この補助ポンピングキャパシタＣｂ０の他方の電極には、第１のクロック信号発生部１５ａ_-1からの第１のクロック信号Φ１が印加されるようになっている。

バックゲートバイアス回路１５４_-1，１５４_-2，１５４_-3，１５４_-4，１５４_-5は、それぞれ、直列に接続された２つのＰ型ＭＯＳトランジスタ１５４ａ_-1，１５４ｂ_-1、１５４ａ_-2，１５４ｂ_-2、１５４ａ_-3，１５４ｂ_-3、１５４ａ_-4，１５４ｂ_-4、１５４ａ_-5，１５４ｂ_-5によって構成されている。一方のＰ型ＭＯＳトランジスタ１５４ａ_-1，１５４ａ_-2，１５４ａ_-3，１５４ａ_-4，１５４ａ_-5は、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5のソース側の各節点Ｖ０，Ｖ１，Ｖ２，Ｖ３，Ｖ４と各バックゲートＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５との間を、それぞれ接続するものである。他方のＰ型ＭＯＳトランジスタ１５４ｂ_-1，１５４ｂ_-2，１５４ｂ_-3，１５４ｂ_-4，１５４ｂ_-5は、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5のドレイン側の各節点Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５と各バックゲートＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５との間を、それぞれ接続するものである。

ここで、２段目のＰ型ＭＯＳトランジスタ１５_-2に注目して、バックゲートバイアス回路１５４_-2の動作について説明する。まず、クロック信号Φ２が高電位ＶＤＤ、クロック信号Φ１が低電位ＶＳＳの場合を考える。このとき、Ｐ型ＭＯＳトランジスタ１５_-2のソース側の節点Ｖ１の電位は、ドレイン側の節点Ｖ２の電位よりも高電位となる。

また、Ｐ型ＭＯＳトランジスタ１５_-2を導通状態とするため、そのゲートに与えられるゲート信号Ｇ２は低電位となる。このゲート信号Ｇ２は、バックゲートバイアス回路１５４_-2を構成するＰ型ＭＯＳトランジスタ１５４ａ_-2のゲートにも供給される。これにより、Ｐ型ＭＯＳトランジスタ１５４ａ_-2が導通状態になることにより、バックゲートＢ２の電位は、このときに最も高電位であるソース側の節点Ｖ１と同じ電位になる。

次に、クロック信号Φ１が高電位ＶＤＤ、クロック信号Φ２が低電位ＶＳＳの場合を考える。このとき、Ｐ型ＭＯＳトランジスタ１５_-2のドレイン側の節点Ｖ２の電位は、ソース側の節点Ｖ１の電位よりも高電位となる。

また、Ｐ型ＭＯＳトランジスタ１５_-2を非導通状態とするため、そのゲートに与えられるゲート信号Ｇ２は高電位となる。このゲート信号Ｇ２は、バックゲートバイアス回路１５４_-2を構成するＰ型ＭＯＳトランジスタ１５４ａ_-2のゲートにも供給される。これにより、Ｐ型ＭＯＳトランジスタ１５４ａ_-2も非導通状態となる。このとき、前段のＰ型ＭＯＳトランジスタ１５_-1を導通状態とするため、そのゲート信号Ｇ１は低電圧になっている。このゲート信号Ｇ１は、注目する２段目のバックゲートバイアス回路１５４_-2を構成するＰ型ＭＯＳトランジスタ１５４ｂ_-2のゲートにも供給される。これにより、Ｐ型ＭＯＳトランジスタ１５４ｂ_-2が導通状態になることにより、バックゲートＢ２の電位は、このときに最も高電位であるドレイン側の節点Ｖ２と同じ電位になる。

このような動作が、それぞれのＰ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5ごとに繰り返される。仮に、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5がＰ型基板上に形成される場合、そのバックゲートであるＮウェルの電位は、ソースおよびドレインとなるＰ＋型拡散領域の電位よりも常に高電位に保たれる。これにより、ＮウェルとＰ＋型拡散領域とで形成されるＰＮジャンクションのフォワード電流の発生を防ぐことができる。つまり、寄生バイポーラが動作することによる基板へのリーク電流の発生を防止する効果やラッチアップの危険を防止する効果がある。

また、それぞれのＮウェルが必要以上に高電位になるのを防ぐことができる。これは、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5のスレッショルド電圧が上昇し、オン電流が減少する現象を防ぐ効果をもたらす。つまり、この第２の実施形態のＤｉｃｋｓｏｎ型チャージポンプ１５Ａによれば、電流供給能力が高く、かつ、安定して動作する内部昇圧電源（昇圧チャージポンプ１５）を実現できる。したがって、電流整流素子にＰ型ＭＯＳトランジスタを用いたＤｉｃｋｓｏｎ型チャージポンプ１５Ａであっても、特殊な素子（たとえば、高耐圧のＭＯＳトランジスタ）または特別な製造プロセスを必要とすることなしに、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置の実現が可能である。

なお、このＤｉｃｋｓｏｎ型チャージポンプ１５Ａの場合にも、クロック信号Φ１，Φ２に同期したクロック信号Φ１’，Φ２’によって、ポンピングキャパシタＣａ１，Ｃａ２，Ｃａ３，Ｃａ４および補助ポンピングキャパシタＣｂ０，Ｃｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５を駆動するように構成できる。

また、Ｎ型ＭＯＳトランジスタを用いた負のＤｉｃｋｓｏｎ型チャージポンプを構成することも可能である。

また、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５は、いずれも、Ｎ型ＭＯＳトランジスタまたはＰ型ＭＯＳトランジスタによって代用することが可能である。

［第３の実施形態］
図８は、この発明の第３の実施形態にしたがった、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置における昇圧チャージポンプ１５として用いて好適な、チャージポンプの構成例を示すものである。ここでは、電流整流素子であるＰ型ＭＯＳトランジスタを５つ直列に接続してなる５段構造のＤｉｃｋｓｏｎ型チャージポンプを２系統用意し、それぞれの系統のＰ型ＭＯＳトランジスタのゲート信号を互いにクロスカップルさせるように構成した場合を例に説明する。なお、図７に示したＤｉｃｋｓｏｎ型チャージポンプと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。

たとえば、このチャージポンプ１５Ｂは、第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｂ_-1と、ほぼ同様の構成を有する、第２の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｂ_-2とを含んでいる。このチャージポンプ１５Ｂは、それぞれの系統（１５Ｂ_-1，１５Ｂ_-2）において、ポンピングキャパシタを駆動するための第１および第２のクロック信号Φ１，Φ２の供給が逆になっている。すなわち、第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｂ_-1においては、第１のクロック信号Φ１が、ポンピングキャパシタＣａ２，Ｃａ４および補助ポンピングキャパシタＣｂ２，Ｃｂ４に、第２のクロック信号Φ２が、ポンピングキャパシタＣａ１，Ｃａ３および補助ポンピングキャパシタＣｂ１，Ｃｂ３，Ｃｂ５に、それぞれ与えられる。一方、第２の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｂ_-2においては、第１のクロック信号Φ１が、ポンピングキャパシタＣａ１’，Ｃａ３’および補助ポンピングキャパシタＣｂ１’，Ｃｂ３’，Ｃｂ５’に、第２のクロック信号Φ２が、ポンピングキャパシタＣａ２’，Ｃａ４’および補助ポンピングキャパシタＣｂ２’，Ｃｂ４’に、それぞれ与えられる。

また、ダイナミックレベル変換回路の構成も、第２の実施形態に示したＤｉｃｋｓｏｎ型チャージポンプ１５Ａとは異なっている。すなわち、第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｂ_-1においては、ダイナミックレベル変換回路（図７の１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5に相当）を構成する抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５の各一端が、第２の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｂ_-2における、Ｐ型ＭＯＳトランジスタ１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’のソース側の各節点Ｖ０’，Ｖ１’，Ｖ２’，Ｖ３’，Ｖ４’に接続されている。一方、第２の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｂ_-2においては、ダイナミックレベル変換回路を構成する抵抗素子Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’の各一端が、第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｂ_-1における、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5のソース側の各節点Ｖ０，Ｖ１，Ｖ２，Ｖ３，Ｖ４に接続されている。

また、第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｂ_-1においては、Ｐ型ＭＯＳトランジスタ１５_-1のゲートと低電位側の電源ＶＳＳとの間に抵抗素子Ｒ０が、同様に、第２の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｂ_-2においては、Ｐ型ＭＯＳトランジスタ１５_-1’のゲートと低電位側の電源ＶＳＳとの間に抵抗素子Ｒ０’が、それぞれ接続されている。

図９は、上記した構成のチャージポンプ１５Ｂの動作波形を示すものである。ここで、図９（ａ）〜（ｅ）は、第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｂ_-1における、ダイナミックレベル変換回路の各出力（ゲート信号）Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５と、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各節点Ｖ１，Ｖ２，Ｖ３，Ｖ４の電位と、外部供給電源ＶＤＤおよび昇圧出力電源ＶＰＰの振る舞い（変化の様子）を示している。なお、それぞれの横軸は時間（ｔ）であり、それぞれの縦軸は電位（Ｖ）である。

図９（ａ）〜（ｅ）から明らかなように、この第３の実施形態の場合、上述した第１の実施形態の場合の動作波形（図３（ａ）〜（ｅ）参照）と比べると、破線で示されるゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５の電位が全体的に下がっていることが分かる。これは、たとえば第１および第２の実施形態においては、ダイナミックレベル変換回路１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5を構成する抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５の各一端が、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5のドレイン側の各節点Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５に接続されているのに対し、この第３の実施形態においては、ダイナミックレベル変換回路を構成する抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５およびＲ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’の各一端が、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5および１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’のソース側の各節点Ｖ０，Ｖ１，Ｖ２，Ｖ３，Ｖ４およびＶ０’，Ｖ１’，Ｖ２’，Ｖ３’，Ｖ４’に接続されているためである。

また、第１段目のダイナミックレベル変換回路には、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-1’の各ゲートと低電位側の電源ＶＳＳとの間に抵抗素子Ｒ０およびＲ０’が付加されている。これにより、第１段目のゲート信号Ｇ１およびＧ１’の平均電位は、高電位側の電源ＶＤＤよりも低く設定される。つまり、ゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５およびＧ１’，Ｇ２’，Ｇ３’，Ｇ４’，Ｇ５’の電位を低めに設定できることにより、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5および１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’の電流駆動能力を強化することができる。

このように、上記した第３の実施形態によれば、電流駆動能力が高いチャージポンプ１５Ｂを実現できる。したがって、このチャージポンプ１５Ｂを昇圧チャージポンプ１５として採用することにより、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置の高性能化が可能である。

なお、このチャージポンプ１５Ｂの場合にも、クロック信号Φ１，Φ２に同期したクロック信号Φ１’，Φ２’によって、ポンピングキャパシタＣａ１，Ｃａ２，Ｃａ３，Ｃａ４およびＣａ１’，Ｃａ２’，Ｃａ３’，Ｃａ４’と、補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５およびＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’とを駆動するように構成できる。

また、Ｎ型ＭＯＳトランジスタを用いた負のチャージポンプを構成することも可能である。

［第４の実施形態］
図１０は、この発明の第４の実施形態にしたがった、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置における昇圧チャージポンプ１５として用いて好適な、チャージポンプの構成例を示すものである。ここでは、電流整流素子であるＰ型ＭＯＳトランジスタを５つ直列に接続してなる５段構造のＤｉｃｋｓｏｎ型チャージポンプを２系統用意し、それぞれの系統のＰ型ＭＯＳトランジスタのゲート信号を互いにクロスカップルさせるように構成した場合を例に説明する。なお、図８に示したチャージポンプと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。

この第４の実施形態は、上記した第３の実施形態におけるチャージポンプの各抵抗素子を、Ｎ型ＭＯＳトランジスタによって代用するようにしたものである。すなわち、このチャージポンプ１５Ｃにおいては、第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｃ_-1におけるダイナミックレベル変換回路（図７の１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5に相当）が、それぞれ、３つのＮ型ＭＯＳトランジスタＮＭａ，ＮＭｂ，ＮＭｃからなる抵抗部Ｒａ１，Ｒａ２，Ｒａ３，Ｒａ４，Ｒａ５と補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５とによって構成されている。同様に、第２の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｃ_-2におけるダイナミックレベル変換回路（図７の１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5に相当）が、それぞれ、３つのＮ型ＭＯＳトランジスタＮＭａ’，ＮＭｂ’，ＮＭｃ’からなる抵抗部Ｒａ１’，Ｒａ２’，Ｒａ３’，Ｒａ４’，Ｒａ５’と補助ポンピングキャパシタＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’とによって構成されている。

また、第１段目のダイナミックレベル変換回路には、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-1’の各ゲートと低電位側の電源ＶＳＳとの間に、Ｎ型ＭＯＳトランジスタからなる抵抗部ＮＭ０およびＮＭ０’が付加されている。

第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｃ_-1におけるダイナミックレベル変換回路は、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5のソース側の各節点Ｖ０，Ｖ１，Ｖ２，Ｖ３，Ｖ４から僅かな電荷を分流し、それを補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５に蓄えることによって、ゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５の平均電位を補償、つまり、最適な値に設定するものである。同様に、第２の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｃ_-2におけるダイナミックレベル変換回路は、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’のソース側の各節点Ｖ０’，Ｖ１’，Ｖ２’，Ｖ３’，Ｖ４’から僅かな電荷を分流し、それを補助ポンピングキャパシタＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’に蓄えることによって、ゲート信号Ｇ１’，Ｇ２’，Ｇ３’，Ｇ４’，Ｇ５’の平均電位を補償、つまり、最適な値に設定するものである。

このような構成とした場合、その期待される電気的特性は、１５ＫΩ程度の抵抗素子とほぼ等価な振る舞いとなるので、オン電流の減少やカットオフ電流の増加などの特性の劣化が特に問題になることはない。また、情報の書き込み時にゲート酸化膜破壊型アンチヒューズ素子１３ａ〜１３ｄが高抵抗な導通状態となるものならば、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置（たとえば、図１参照）はどのような構成のものでもよいので、様々な実施の形態が考えられる。

しかも、この第４の実施形態によれば、抵抗素子を製造するためのプロセスを不要とすることができるため、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置を安価に実現できる。

なお、このチャージポンプ１５Ｃの場合にも、クロック信号Φ１，Φ２に同期したクロック信号Φ１’，Φ２’によって、ポンピングキャパシタＣａ１，Ｃａ２，Ｃａ３，Ｃａ４およびＣａ１’，Ｃａ２’，Ｃａ３’，Ｃａ４’と、補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５およびＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’とを駆動するように構成できる。

また、Ｎ型ＭＯＳトランジスタを用いた負のチャージポンプを構成することも可能である。

［第５の実施形態］
図１１は、この発明の第５の実施形態にしたがった、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置における昇圧チャージポンプ１５として用いて好適な、チャージポンプの構成例を示すものである。ここでは、電流整流素子であるＰ型ＭＯＳトランジスタを５つ直列に接続してなる５段構造のＤｉｃｋｓｏｎ型チャージポンプを２系統用意し、それぞれの系統のＰ型ＭＯＳトランジスタのゲート信号を互いにクロスカップルさせるように構成した場合を例に説明する。なお、図８に示したチャージポンプと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。

この第５の実施形態は、上記した第３の実施形態におけるチャージポンプの各抵抗素子を、Ｐ型ＭＯＳトランジスタによって代用するようにしたものである。すなわち、このチャージポンプ１５Ｄにおいては、第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｄ_-1におけるダイナミックレベル変換回路（図７の１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5に相当）が、それぞれ、抵抗素子として機能するＰ型ＭＯＳトランジスタ１５４ｃ_-1，１５４ｃ_-2，１５４ｃ_-3，１５４ｃ_-4，１５４ｃ_-5と補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５とによって構成されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1，１５４ｃ_-2，１５４ｃ_-3，１５４ｃ_-4，１５４ｃ_-5は、各ゲートが、Ｐ型ＭＯＳトランジスタ１５４ａ_-1，１５４ａ_-2，１５４ａ_-3，１５４ａ_-4，１５４ａ_-5の各ゲート、および、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各ゲートに、それぞれ接続されている。Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各ゲートには、それぞれ、上記補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５の一方の電極が接続されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1，１５４ｃ_-2，１５４ｃ_-3，１５４ｃ_-4，１５４ｃ_-5の各ソース−ドレインの一方は、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5のソース側の各節点Ｖ０，Ｖ１，Ｖ２，Ｖ３，Ｖ４に接続されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1，１５４ｃ_-2，１５４ｃ_-3，１５４ｃ_-4，１５４ｃ_-5の各ソース−ドレインの他方は、それぞれ、Ｐ型ＭＯＳトランジスタ１５４ｂ_-1，１５４ｂ_-2，１５４ｂ_-3，１５４ｂ_-4，１５４ｂ_-5の各ゲートに接続されている。

また、Ｐ型ＭＯＳトランジスタ１５４ｃ_-1のバックゲートはＰ型ＭＯＳトランジスタ１５_-1，１５４ａ_-1，１５４ｂ_-1の各バックゲートＢ１に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-2のバックゲートはＰ型ＭＯＳトランジスタ１５_-2，１５４ａ_-2，１５４ｂ_-2の各バックゲートＢ２に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-3のバックゲートはＰ型ＭＯＳトランジスタ１５_-3，１５４ａ_-3，１５４ｂ_-3の各バックゲートＢ３に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-4のバックゲートはＰ型ＭＯＳトランジスタ１５_-4，１５４ａ_-4，１５４ｂ_-4の各バックゲートＢ４に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-5のバックゲートはＰ型ＭＯＳトランジスタ１５_-5，１５４ａ_-5，１５４ｂ_-5の各バックゲートＢ５に、それぞれ接続されている。

同様に、第２の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｄ_-2におけるダイナミックレベル変換回路（図７の１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5に相当）が、それぞれ、抵抗素子として機能するＰ型ＭＯＳトランジスタ１５４ｃ_-1’，１５４ｃ_-2’，１５４ｃ_-3’，１５４ｃ_-4’，１５４ｃ_-5’と補助ポンピングキャパシタＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’とによって構成されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1’，１５４ｃ_-2’，１５４ｃ_-3’，１５４ｃ_-4’，１５４ｃ_-5’は、各ゲートが、Ｐ型ＭＯＳトランジスタ１５４ａ_-1’，１５４ａ_-2’，１５４ａ_-3’，１５４ａ_-4’，１５４ａ_-5’の各ゲート、および、Ｐ型ＭＯＳトランジスタ１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’の各ゲートに、それぞれ接続されている。Ｐ型ＭＯＳトランジスタ１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’の各ゲートには、それぞれ、上記補助ポンピングキャパシタＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’の一方の電極が接続されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1’，１５４ｃ_-2’，１５４ｃ_-3’，１５４ｃ_-4’，１５４ｃ_-5’の各ソース−ドレインの一方は、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’のソース側の各節点Ｖ０’，Ｖ１’，Ｖ２’，Ｖ３’，Ｖ４’に接続されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1’，１５４ｃ_-2’，１５４ｃ_-3’，１５４ｃ_-4’，１５４ｃ_-5’の各ソース−ドレインの他方は、それぞれ、Ｐ型ＭＯＳトランジスタ１５４ｂ_-1’，１５４ｂ_-2’，１５４ｂ_-3’，１５４ｂ_-4’，１５４ｂ_-5’の各ゲートに接続されている。

また、Ｐ型ＭＯＳトランジスタ１５４ｃ_-1’のバックゲートはＰ型ＭＯＳトランジスタ１５_-1’，１５４ａ_-1’，１５４ｂ_-1’の各バックゲートＢ１’に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-2’のバックゲートはＰ型ＭＯＳトランジスタ１５_-2’，１５４ａ_-2’，１５４ｂ_-2’の各バックゲートＢ２’に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-3’のバックゲートはＰ型ＭＯＳトランジスタ１５_-3’，１５４ａ_-3’，１５４ｂ_-3’の各バックゲートＢ３’に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-4’のバックゲートはＰ型ＭＯＳトランジスタ１５_-4’，１５４ａ_-4’，１５４ｂ_-4’の各バックゲートＢ４’に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-5’のバックゲートはＰ型ＭＯＳトランジスタ１５_-5’，１５４ａ_-5’，１５４ｂ_-5’の各バックゲートＢ５’に、それぞれ接続されている。

第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｄ_-1におけるダイナミックレベル変換回路は、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5のソース側の各節点Ｖ０，Ｖ１，Ｖ２，Ｖ３，Ｖ４から僅かな電荷を分流し、それを補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５に蓄えることによって、ゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５の平均電位を補償、つまり、最適な値に設定するものである。同様に、第２の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｄ_-2におけるダイナミックレベル変換回路は、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’のソース側の各節点Ｖ０’，Ｖ１’，Ｖ２’，Ｖ３’，Ｖ４’から僅かな電荷を分流し、それを補助ポンピングキャパシタＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’に蓄えることによって、ゲート信号Ｇ１’，Ｇ２’，Ｇ３’，Ｇ４’，Ｇ５’の平均電位を補償、つまり、最適な値に設定するものである。

本実施形態の構成とした場合、ダイナミックレベル変換回路を構成する抵抗素子を、それぞれ、１つのＰ型ＭＯＳトランジスタ１５４ｃ_-1，１５４ｃ_-2，１５４ｃ_-3，１５４ｃ_-4，１５４ｃ_-5および１５４ｃ_-1’，１５４ｃ_-2’，１５４ｃ_-3’，１５４ｃ_-4’，１５４ｃ_-5’によって代用できる。よって、抵抗素子を製造するためのプロセスを不要とすることができるなど、よりいっそうのプロセスコストの削減が可能となり、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置を安価に実現できる。

また、このチャージポンプ１５Ｄを構成するすべてのＰ型ＭＯＳトランジスタに印加される、ゲート−ソース間電圧、ゲート−ドレイン間電圧、および、ソース−ドレイン間電圧は、高々、外部供給電源ＶＤＤであるため、素子の信頼性を十分に確保することができる。

さらに、すべてのＰ型ＭＯＳトランジスタは、バックゲートＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５およびＢ１’，Ｂ２’，Ｂ３’，Ｂ４’，Ｂ５’の電位が、それぞれのトランジスタのソース側およびドレイン側の各節点Ｖ０，Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５およびＶ０’，Ｖ１’，Ｖ２’，Ｖ３’，Ｖ４’，Ｖ５’の電位に比べて、常に高電位となるので、ラッチアップする危険性がない。逆に、すべてのＰ型ＭＯＳトランジスタは、バックゲートＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５およびＢ１’，Ｂ２’，Ｂ３’，Ｂ４’，Ｂ５’の電位が、それぞれのトランジスタのソース側およびドレイン側の各節点Ｖ０，Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５およびＶ０’，Ｖ１’，Ｖ２’，Ｖ３’，Ｖ４’，Ｖ５’の電位に比べて、極端に高電位となることがないため、バックゲート効果の影響によりＰ型ＭＯＳトランジスタの電流駆動能力が低下されることもない。

このように、上記した第５の実施形態によれば、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5および１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’の電流駆動能力を高めることができる。したがって、このチャージポンプ１５Ｄの供給電流を増大させることが可能となる。この効果は、Ｐ型ＭＯＳトランジスタのスレッショルド電圧が高い場合に、特に顕著である。

なお、このチャージポンプ１５Ｄの場合にも、クロック信号Φ１，Φ２に同期したクロック信号Φ１’，Φ２’によって、ポンピングキャパシタＣａ１，Ｃａ２，Ｃａ３，Ｃａ４およびＣａ１’，Ｃａ２’，Ｃａ３’，Ｃａ４’と、補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５およびＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’とを駆動するように構成できる。

また、Ｎ型ＭＯＳトランジスタを用いた負のチャージポンプを構成することも可能である。

［第６の実施形態］
図１２は、この発明の第６の実施形態にしたがった、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置における昇圧チャージポンプ１５として用いて好適な、チャージポンプの構成例を示すものである。ここでは、電流整流素子であるＰ型ＭＯＳトランジスタを５つ直列に接続してなる５段構造のＤｉｃｋｓｏｎ型チャージポンプを２系統用意し、それぞれの系統のＰ型ＭＯＳトランジスタのゲート信号を互いにクロスカップルさせるように構成した場合を例に説明する。なお、図１１に示したチャージポンプと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。

この第６の実施形態は、上記した第５の実施形態におけるチャージポンプの、ダイナミックレベル変換回路（ゲート信号）の平均電位を補償するための電荷の取り入れ口を、それぞれ、Ｐ型ＭＯＳトランジスタのソース側の各節点からドレイン側の各節点に変更したものである。すなわち、このチャージポンプ１５Ｅにおいては、第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｅ_-1におけるダイナミックレベル変換回路（図７の１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5に相当）が、それぞれ、抵抗素子として機能するＰ型ＭＯＳトランジスタ１５４ｃ_-1，１５４ｃ_-2，１５４ｃ_-3，１５４ｃ_-4，１５４ｃ_-5と補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５とによって構成されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1，１５４ｃ_-2，１５４ｃ_-3，１５４ｃ_-4，１５４ｃ_-5は、各ゲートが、Ｐ型ＭＯＳトランジスタ１５４ｂ_-1，１５４ｂ_-2，１５４ｂ_-3，１５４ｂ_-4，１５４ｂ_-5の各ゲートに接続されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1，１５４ｃ_-2，１５４ｃ_-3，１５４ｃ_-4，１５４ｃ_-5の各ソース−ドレインの一方は、それぞれ、Ｐ型ＭＯＳトランジスタ１５４ａ_-1，１５４ａ_-2，１５４ａ_-3，１５４ａ_-4，１５４ａ_-5の各ゲート、および、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各ゲートに接続されている。Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5の各ゲートには、それぞれ、上記補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５の一方の電極が接続されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1，１５４ｃ_-2，１５４ｃ_-3，１５４ｃ_-4，１５４ｃ_-5の各ソース−ドレインの他方は、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5のドレイン側の各節点Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５に接続されている。

また、Ｐ型ＭＯＳトランジスタ１５４ｃ_-1のバックゲートはＰ型ＭＯＳトランジスタ１５_-1，１５４ａ_-1，１５４ｂ_-1の各バックゲートＢ１に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-2のバックゲートはＰ型ＭＯＳトランジスタ１５_-2，１５４ａ_-2，１５４ｂ_-2の各バックゲートＢ２に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-3のバックゲートはＰ型ＭＯＳトランジスタ１５_-3，１５４ａ_-3，１５４ｂ_-3の各バックゲートＢ３に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-4のバックゲートはＰ型ＭＯＳトランジスタ１５_-4，１５４ａ_-4，１５４ｂ_-4の各バックゲートＢ４に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-5のバックゲートはＰ型ＭＯＳトランジスタ１５_-5，１５４ａ_-5，１５４ｂ_-5の各バックゲートＢ５に、それぞれ接続されている。

同様に、第２の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｅ_-2におけるダイナミックレベル変換回路（図７の１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5に相当）が、それぞれ、抵抗素子として機能するＰ型ＭＯＳトランジスタ１５４ｃ_-1’，１５４ｃ_-2’，１５４ｃ_-3’，１５４ｃ_-4’，１５４ｃ_-5’と補助ポンピングキャパシタＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’とによって構成されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1’，１５４ｃ_-2’，１５４ｃ_-3’，１５４ｃ_-4’，１５４ｃ_-5’は、各ゲートが、Ｐ型ＭＯＳトランジスタ１５４ｂ_-1’，１５４ｂ_-2’，１５４ｂ_-3’，１５４ｂ_-4’，１５４ｂ_-5’の各ゲートに接続されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1’，１５４ｃ_-2’，１５４ｃ_-3’，１５４ｃ_-4’，１５４ｃ_-5’の各ソース−ドレインの一方は、それぞれ、Ｐ型ＭＯＳトランジスタ１５４ａ_-1’，１５４ａ_-2’，１５４ａ_-3’，１５４ａ_-4’，１５４ａ_-5’の各ゲート、および、Ｐ型ＭＯＳトランジスタ１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’の各ゲートに、それぞれ接続されている。Ｐ型ＭＯＳトランジスタ１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’の各ゲートには、それぞれ、上記補助ポンピングキャパシタＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’の一方の電極が接続されている。Ｐ型ＭＯＳトランジスタ１５４ｃ_-1’，１５４ｃ_-2’，１５４ｃ_-3’，１５４ｃ_-4’，１５４ｃ_-5’の各ソース−ドレインの他方は、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’のドレイン側の各節点Ｖ１’，Ｖ２’，Ｖ３’，Ｖ４’，Ｖ５’に接続されている。

また、Ｐ型ＭＯＳトランジスタ１５４ｃ_-1’のバックゲートはＰ型ＭＯＳトランジスタ１５_-1’，１５４ａ_-1’，１５４ｂ_-1’の各バックゲートＢ１’に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-2’のバックゲートはＰ型ＭＯＳトランジスタ１５_-2’，１５４ａ_-2’，１５４ｂ_-2’の各バックゲートＢ２’に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-3’のバックゲートはＰ型ＭＯＳトランジスタ１５_-3’，１５４ａ_-3’，１５４ｂ_-3’の各バックゲートＢ３’に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-4’のバックゲートはＰ型ＭＯＳトランジスタ１５_-4’，１５４ａ_-4’，１５４ｂ_-4’の各バックゲートＢ４’に、Ｐ型ＭＯＳトランジスタ１５４ｃ_-5’のバックゲートはＰ型ＭＯＳトランジスタ１５_-5’，１５４ａ_-5’，１５４ｂ_-5’の各バックゲートＢ５’に、それぞれ接続されている。

第１の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｅ_-1におけるダイナミックレベル変換回路は、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5のドレイン側の各節点Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５から僅かな電荷を分流し、それを補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５に蓄えることによって、ゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５の平均電位を補償、つまり、最適な値に設定するものである。同様に、第２の系統のＤｉｃｋｓｏｎ型チャージポンプ１５Ｅ_-2におけるダイナミックレベル変換回路は、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’のドレイン側の各節点Ｖ１’，Ｖ２’，Ｖ３’，Ｖ４’，Ｖ５’から僅かな電荷を分流し、それを補助ポンピングキャパシタＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’に蓄えることによって、ゲート信号Ｇ１’，Ｇ２’，Ｇ３’，Ｇ４’，Ｇ５’の平均電位を補償、つまり、最適な値に設定するものである。

本実施形態の構成とした場合にも、先の第５の実施形態の場合とほぼ同様の効果が得られる。すなわち、ダイナミックレベル変換回路を構成する抵抗素子を、それぞれ、１つのＰ型ＭＯＳトランジスタ１５４ｃ_-1，１５４ｃ_-2，１５４ｃ_-3，１５４ｃ_-4，１５４ｃ_-5および１５４ｃ_-1’，１５４ｃ_-2’，１５４ｃ_-3’，１５４ｃ_-4’，１５４ｃ_-5’によって代用できる。よって、抵抗素子を製造するためのプロセスを不要とすることができるなど、よりいっそうのプロセスコストの削減が可能となり、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置を安価に実現できる。

しかも、ダイナミックレベル変換回路の電荷の取り入れ口を、それぞれ、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5および１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’のドレイン側の各節点Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５およびＶ１’，Ｖ２’，Ｖ３’，Ｖ４’，Ｖ５’とすることにより、ゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５およびＧ１’，Ｇ２’，Ｇ３’，Ｇ４’，Ｇ５’の電位を、第５の実施形態の場合のゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５およびＧ１’，Ｇ２’，Ｇ３’，Ｇ４’,Ｇ５’の電位よりも、若干、高電位とすることができる。この場合、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5および１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’の電流駆動能力は低下するものの、その一方で、非導通状態時におけるカットオフ電流を小さく抑えることが可能となる。

このように、上記した第６の実施形態によれば、Ｐ型ＭＯＳトランジスタ１５_-1，１５_-2，１５_-3，１５_-4，１５_-5および１５_-1’，１５_-2’，１５_-3’，１５_-4’，１５_-5’の、非導通状態時におけるカットオフ電流を小さく抑えることができる。したがって、このチャージポンプ１５Ｅの消費電流に対する割合、つまり、電流効率を高めることが可能となる。この効果は、Ｐ型ＭＯＳトランジスタのスレッショルド電圧が低い場合に、特に顕著である。

なお、このチャージポンプ１５Ｅの場合にも、クロック信号Φ１，Φ２に同期したクロック信号Φ１’，Φ２’によって、ポンピングキャパシタＣａ１，Ｃａ２，Ｃａ３，Ｃａ４およびＣａ１’，Ｃａ２’，Ｃａ３’，Ｃａ４’と、補助ポンピングキャパシタＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５およびＣｂ１’，Ｃｂ２’，Ｃｂ３’，Ｃｂ４’，Ｃｂ５’とを駆動するように構成できる。

また、Ｎ型ＭＯＳトランジスタを用いた負のチャージポンプを構成することも可能である。

上記したように、本発明の第１ないし第６の実施形態によれば、いずれも、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置を安価に実現できる。

特に、いずれの実施形態の場合においても、ポンピングキャパシタおよび補助ポンピングキャパシタは、ＭＯＳトランジスタを用いて構成することが可能である。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明にかかる、ゲート酸化膜破壊型アンチヒューズ素子を利用した不可逆性の不揮発性半導体記憶装置の構成例を示す回路図。 本発明の第１の実施形態にしたがった、Ｄｉｃｋｓｏｎ型チャージポンプ（昇圧チャージポンプ）の基本構成を示す回路図。 図２に示したＤｉｃｋｓｏｎ型チャージポンプの動作を説明するために示す波形図。 図２に示したＤｉｃｋｓｏｎ型チャージポンプとの対比のために、Ｄｉｃｋｓｏｎ型チャージポンプの他の構成を示す回路図。 図２に示したＤｉｃｋｓｏｎ型チャージポンプとの対比のために、Ｄｉｃｋｓｏｎ型チャージポンプのさらに別の構成を示す回路図。 図２に示したＤｉｃｋｓｏｎ型チャージポンプを、負のチャージポンプとして構成した場合を例に示す回路図。 本発明の第２の実施形態にしたがった、Ｄｉｃｋｓｏｎ型チャージポンプ（昇圧チャージポンプ）の基本構成を示す回路図。 本発明の第３の実施形態にしたがった、チャージポンプ（昇圧チャージポンプ）の基本構成を示す回路図。 図８に示したチャージポンプの動作を説明するために示す波形図。 本発明の第４の実施形態にしたがった、チャージポンプ（昇圧チャージポンプ）の基本構成を示す回路図。 本発明の第５の実施形態にしたがった、チャージポンプ（昇圧チャージポンプ）の基本構成を示す回路図。 本発明の第６の実施形態にしたがった、チャージポンプ（昇圧チャージポンプ）の基本構成を示す回路図。

符号の説明

１５…昇圧チャージポンプ、１５Ａ，１５Ｂ，１５Ｂ_-1，１５Ｂ_-2，１５Ｃ，１５Ｃ_-1，１５Ｃ_-2，１５Ｄ，１５Ｄ_-1，１５Ｄ_-2，１５Ｅ，１５Ｅ_-1，１５Ｅ_-2…Ｄｉｃｋｓｏｎ型チャージポンプ、１５’…Ｄｉｃｋｓｏｎ型チャージポンプ（負のチャージポンプ）、１５_-1，１５_-2，１５_-3，１５_-4，１５_-5…Ｐ型ＭＯＳトランジスタ、１５’_-1，１５’_-2，１５’_-3，１５’_-4，１５’_-5…Ｎ型ＭＯＳトランジスタ、１５ａ…クロック信号発生回路、１５ｂ_-1，１５ｂ_-2，１５ｂ_-3，１５ｂ_-4，１５ｂ_-5…ダイナミックレベル変換回路、Ｃａ１，Ｃａ２，Ｃａ３，Ｃａ４…ポンピングキャパシタ、Ｃｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４，Ｃｂ５…補助ポンピングキャパシタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５…抵抗素子。

Claims (2)

1. 外部供給電源と昇圧出力電源との間に直列に接続された、電流整流素子をそれぞれに構成する複数のＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
   前記複数のＰチャネルＭＯＳトランジスタの各接続点に一方の電極がそれぞれ接続された複数の第１のポンピングキャパシタと、
   前記複数の第１のポンピングキャパシタの他方の電極にいずれか一方が交互に供給される、位相が１８０度異なる第１，第２のクロック信号を発生させるためのクロック信号発生回路と、
   前記複数のＰチャネルＭＯＳトランジスタの各接続点に一端がそれぞれ接続され、他端が前記複数のＰチャネルＭＯＳトランジスタの各ゲートにそれぞれ接続された複数の抵抗素子と、
   前記複数の抵抗素子の他端に一方の電極がそれぞれ接続され、他方の電極には、それぞれ前記第１，第２のクロック信号のいずれか一方もしくは前記第１，第２のクロック信号の各同期信号のいずれか一方が交互に供給されることにより、前記複数のＰチャネルＭＯＳトランジスタの各ゲートを制御するための制御信号を生成する複数の第２のポンピングキャパシタと
   を含む二系統分の半導体チャージポンプを備え、
   一方の系統の半導体チャージポンプにおける前記複数の第２のポンピングキャパシタによって生成された前記制御信号により、他方の系統の半導体チャージポンプにおける前記複数のＰチャネルＭＯＳトランジスタの各ゲートを制御することを特徴とする半導体チャージポンプ。
2. 外部供給電源と昇圧出力電源との間に直列に接続された、電流整流素子をそれぞれに構成する複数のＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
   前記複数のＮチャネルＭＯＳトランジスタの各接続点に一方の電極がそれぞれ接続された複数の第１のポンピングキャパシタと、
   前記複数の第１のポンピングキャパシタの他方の電極にいずれか一方が交互に供給される、位相が１８０度異なる第１，第２のクロック信号を発生させるためのクロック信号発生回路と、
   前記複数のＮチャネルＭＯＳトランジスタの各接続点に一端がそれぞれ接続され、他端が前記複数のＮチャネルＭＯＳトランジスタの各ゲートにそれぞれ接続された複数の抵抗素子と、
   前記複数の抵抗素子の他端に一方の電極がそれぞれ接続され、他方の電極には、それぞれ前記第１，第２のクロック信号のいずれか一方もしくは前記第１，第２のクロック信号の各同期信号のいずれか一方が交互に供給されることにより、前記複数のＮチャネルＭＯＳトランジスタの各ゲートを制御するための制御信号を生成する複数の第２のポンピングキャパシタと
   を含む二系統分の半導体チャージポンプを備え、
   一方の系統の半導体チャージポンプにおける前記複数の第２のポンピングキャパシタによって生成された前記制御信号により、他方の系統の半導体チャージポンプにおける前記複数のＮチャネルＭＯＳトランジスタの各ゲートを制御することを特徴とする半導体チャージポンプ。

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