JP4785436B2

JP4785436B2 - Method for manufacturing ferroelectric memory device

Info

Publication number: JP4785436B2
Application number: JP2005172570A
Authority: JP
Inventors: 孝介原
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2005-06-13
Filing date: 2005-06-13
Publication date: 2011-10-05
Anticipated expiration: 2025-06-13
Also published as: JP2006351614A

Description

この発明は、２値化データを強誘電体層の分極状態として記憶するメモリセルを有するメモリ装置の製造方法に関する。 The present invention relates to a method of manufacturing a memory device having a memory cell that stores binary data as a polarization state of a ferroelectric layer.

いわゆる強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。 As a so-called ferroelectric memory, an FeRAM (Ferroelectric Random Access Memory) is known.

ＦｅＲＡＭが具える強誘電体層は、いわゆるＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）といった酸素化合物材料により形成されている。この強誘電体層は、その周囲に形成される、例えば、ＣＶＤ膜中に不可避的に混入してしまう水分（Ｈ₂Ｏ）及びこの水分に由来する水素（Ｈ₂）又は埋込みコンタクト（プラグ）を形成する際に発生する水素によって還元反応を起こしてしまう。そして、この還元反応により、強誘電体層の分極特性が劣化してしまう。 The ferroelectric layer included in FeRAM is formed of an oxygen compound material such as so-called SBT (SrBi ₂ Ta ₂ O ₉ ). This ferroelectric layer is formed in the periphery, for example, moisture (H ₂ O) inevitably mixed in the CVD film, hydrogen (H ₂ ) derived from this moisture, or a buried contact (plug). The reduction reaction is caused by the hydrogen generated when forming. This reduction reaction deteriorates the polarization characteristics of the ferroelectric layer.

例えば、強誘電体又は高誘電体からなる容量膜を、内部拡散する水素から保護するために、かかる容量膜の下側に水素バリア膜を形成するに際し、層間絶縁膜にコンタクトプラグを形成した後に、導電性水素バリア膜を成膜し、この導電性水素バリア膜上であってコンタクトプラグの直上である領域にマスクを設けて加熱処理を行うことにより、マスクに覆われていた領域のみを導電性水素バリア膜として残し、マスクから露出していた領域を選択的に酸化することにより絶縁性水素バリア膜とする容量素子（強誘電体メモリ）の製造方法が知られている（特許文献１参照。）。
特開２００４−２３０７９号公報 For example, in order to protect a capacitive film made of a ferroelectric material or a high dielectric material from internally diffused hydrogen, when forming a hydrogen barrier film below the capacitive film, after forming a contact plug in the interlayer insulating film Then, a conductive hydrogen barrier film is formed, and a heat treatment is performed by providing a mask in a region on the conductive hydrogen barrier film and immediately above the contact plug, so that only the region covered by the mask is conductive. A method of manufacturing a capacitive element (ferroelectric memory) that is left as an insulative hydrogen barrier film and selectively forms a region exposed from the mask to form an insulative hydrogen barrier film is known (see Patent Document 1). .)
Japanese Patent Laid-Open No. 2004-23079

特許文献１に開示されているように、マスクを用いて導電性水素バリア膜を絶縁性水素バリア膜に変換する場合には、最下層にＴｉＡｌＮ層を含む下部電極のパターニング（エッチング）工程時に、下部電極の輪郭よりも外側に残存する導電性水素バリア膜が存在すると、最下層のＴｉＡｌＮ層のエッチング時に、導電性水素バリア膜との適切な選択比が取れずに、この露出した水素バリア膜が削られてしまうおそれがある。 As disclosed in Patent Document 1, when converting a conductive hydrogen barrier film to an insulating hydrogen barrier film using a mask, during the patterning (etching) process of the lower electrode including the TiAlN layer as the lowermost layer, If there is a conductive hydrogen barrier film remaining outside the contour of the lower electrode, an appropriate selection ratio with the conductive hydrogen barrier film cannot be obtained during etching of the lowermost TiAlN layer, and this exposed hydrogen barrier film May be removed.

結果として、水素バリア膜の水素又は水分に対するバリア効果が弱まるか又はバリア効果が得られず、浸透してくる水素又は水分によって強誘電体層（強誘電体又は高誘電体からなる容量膜）が劣化してしまうおそれがある。 As a result, the barrier effect against hydrogen or moisture of the hydrogen barrier film is weakened or the barrier effect cannot be obtained, and the ferroelectric layer (capacitor film made of a ferroelectric or high dielectric) is formed by penetrating hydrogen or moisture. There is a risk of deterioration.

よって、下部電極のパターニングに際しては、下部電極が残存する導電性水素バリア膜を完全に覆うように、下部電極の導電性水素バリア膜上に延在する方向の平面的な面積（以下、単に平面的なサイズとも称する。）が大きくなるように、すなわち、下部電極の平面的な輪郭が、絶縁性水素バリア膜上に至るように、下部電極の平面的なサイズに、いわゆる合わせ余裕を持たせる必要があった。 Therefore, when patterning the lower electrode, a planar area in a direction extending on the conductive hydrogen barrier film of the lower electrode (hereinafter simply referred to as a flat surface) so as to completely cover the remaining conductive hydrogen barrier film. So that the planar outline of the lower electrode reaches the insulating hydrogen barrier film, so that the planar size of the lower electrode has a so-called margin for alignment. There was a need.

従って、今後の製造プロセスのさらなる微細化に対応するためには、プロセスに合わせて、常に合わせ余裕を考慮しなくてはならないため、設計及び実施が複雑かつ煩雑になってしまう。 Therefore, in order to cope with further miniaturization of the manufacturing process in the future, it is necessary to always consider the allowance according to the process, so that the design and implementation become complicated and complicated.

この発明は、上述した従来技術にかかる問題点に鑑みなされたものである。すなわち、この発明の目的は、簡易な工程で水素バリア膜により水素又は水分の浸透を確実かつ効果的に防止しつつ、製造プロセスのさらなる微細化及びメモリセルのさらなる微小化にも対応可能な強誘電体メモリ装置の製造方法を提供することにある。 The present invention has been made in view of the above-described problems of the prior art. In other words, the object of the present invention is to provide a strong process capable of responding to further miniaturization of the manufacturing process and further miniaturization of the memory cell while reliably and effectively preventing the penetration of hydrogen or moisture by a hydrogen barrier film in a simple process. An object of the present invention is to provide a method for manufacturing a dielectric memory device.

これらの目的の達成を図るため、この発明の強誘電体メモリ装置の製造方法は、下記のような工程を含んでいる。 In order to achieve these objects, the method for manufacturing a ferroelectric memory device according to the present invention includes the following steps.

すなわち、複数のメモリセル素子がマトリクス状に設けられているメモリセルアレイ領域を有する複数のチップ領域を含む半導体基板を準備する。 That is, a semiconductor substrate including a plurality of chip regions having a memory cell array region in which a plurality of memory cell elements are provided in a matrix is prepared.

メモリセル素子が設けられている半導体基板上に、第１絶縁膜を形成する。 A first insulating film is formed on the semiconductor substrate on which the memory cell element is provided.

第１絶縁膜の表面からメモリセル素子に至るコンタクトホールを形成する。 A contact hole extending from the surface of the first insulating film to the memory cell element is formed.

第１絶縁膜及びコンタクトホールの側面及び底面を覆う第１前駆導電性水素バリア膜を形成する。 A first precursor conductive hydrogen barrier film covering the first insulating film and the side and bottom surfaces of the contact hole is formed.

第１前駆導電性水素バリア膜の表面上を覆い、かつコンタクトホール内を埋め込むプラグ膜を形成する。 A plug film covering the surface of the first precursor conductive hydrogen barrier film and filling the contact hole is formed.

プラグ膜を、第１前駆導電性水素バリア膜の表面が露出するまで削り取って、コンタクトホールを埋め込むプラグを形成する。 The plug film is scraped off until the surface of the first precursor conductive hydrogen barrier film is exposed to form a plug that fills the contact hole.

露出した第１前駆導電性水素バリア膜の表面及びプラグの頂面を覆う下部電極膜、下部電極膜上を覆う強誘電体膜、及び強誘電体膜上を覆う上部電極膜を順次に積層する。 A lower electrode film covering the exposed surface of the first precursor conductive hydrogen barrier film and the top surface of the plug, a ferroelectric film covering the lower electrode film, and an upper electrode film covering the ferroelectric film are sequentially stacked. .

下部電極膜、強誘電体膜及び上部電極膜を、第１前駆導電性水素バリア膜の表面が露出するまでパターニングして、下部電極、強誘電体層、上部電極がこの順に積層されていて、かつプラグの頂面上に配置されている積層体を有する強誘電体キャパシタ構造体を形成する。 The lower electrode film, the ferroelectric film, and the upper electrode film are patterned until the surface of the first precursor conductive hydrogen barrier film is exposed, and the lower electrode, the ferroelectric layer, and the upper electrode are laminated in this order, A ferroelectric capacitor structure having a laminate disposed on the top surface of the plug is formed.

酸素雰囲気中で加熱処理を行って、第１前駆導電性水素バリア膜のうち、強誘電体キャパシタ構造体の直下に位置する第１部分領域を第１導電性水素バリア膜とし、かつ第１前駆導電性水素バリア膜のうち、強誘電体キャパシタ構造体から露出する第２部分領域を絶縁性水素バリア膜として、第１導電性水素バリア膜及び絶縁性水素バリア膜からなる水素バリア膜を形成するとともに、強誘電体層の回復アニールを行う。 Heat treatment is performed in an oxygen atmosphere, and a first partial region located immediately below the ferroelectric capacitor structure is used as the first conductive hydrogen barrier film in the first precursor conductive hydrogen barrier film, and the first precursor is formed. Of the conductive hydrogen barrier film, the second partial region exposed from the ferroelectric capacitor structure is used as the insulating hydrogen barrier film to form a hydrogen barrier film including the first conductive hydrogen barrier film and the insulating hydrogen barrier film. At the same time, recovery annealing of the ferroelectric layer is performed .

この発明の強誘電体メモリ装置の製造方法によれば、特に下部電極を単層のプラチナ電極とした場合に、下部電極（強誘電体キャパシタ構造体）のエッチング工程に際して、水素バリア膜が削られてしまうことがないため、水素バリア効果を損なうことなく信頼性の高い強誘電体メモリ装置を効率的に、かつ歩留まりよく製造することができる。 According to the method for manufacturing a ferroelectric memory device of the present invention, particularly when the lower electrode is a single-layer platinum electrode, the hydrogen barrier film is removed during the etching process of the lower electrode (ferroelectric capacitor structure). Therefore, a highly reliable ferroelectric memory device can be manufactured efficiently and with good yield without impairing the hydrogen barrier effect.

また、この発明の強誘電体メモリ装置の製造方法によれば、導電性水素バリア膜のサイズは、下部電極（強誘電体キャパシタ構造体）の平面的なサイズに、自己整合的に一致するため、従来必要であったいわゆる合わせ余裕を考慮する必要がなくなる。従って、今後の製造プロセスの微細化にもさらなる工夫を要せずに対応することができる。 Further, according to the method for manufacturing a ferroelectric memory device of the present invention, the size of the conductive hydrogen barrier film coincides with the planar size of the lower electrode (ferroelectric capacitor structure) in a self-aligning manner. Thus, there is no need to consider so-called alignment margin, which has been conventionally required. Accordingly, it is possible to cope with further miniaturization of the manufacturing process in the future without requiring further contrivance.

さらに、この発明の強誘電体メモリ装置の製造方法によれば、絶縁性水素バリア膜の形成に際してマスク工程が不要であるため、製造コストをより削減することができる。 Furthermore, according to the method for manufacturing a ferroelectric memory device of the present invention, since a mask process is not required when forming the insulating hydrogen barrier film, the manufacturing cost can be further reduced.

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分は、この発明が理解できる程度に概略的に示してあるに過ぎず、また、以下に挙げる数値的条件等は単なる例示に過ぎないことを理解されたい。 Embodiments of the present invention will be described below with reference to the drawings. In the drawings, it is to be understood that each component is only schematically shown to such an extent that the present invention can be understood, and the numerical conditions and the like listed below are merely examples.

（第１の実施の形態）
〈強誘電体メモリ装置の構成例〉
図１を参照して、この発明の強誘電体メモリ装置の構成例につき説明する。 (First embodiment)
<Configuration example of ferroelectric memory device>
A configuration example of a ferroelectric memory device according to the present invention will be described with reference to FIG.

図１は、この発明の強誘電体メモリ装置を切断したメモリセルアレイ領域の切り口を示す模式的な図である。 FIG. 1 is a schematic view showing a cut end of a memory cell array region obtained by cutting the ferroelectric memory device of the present invention.

この発明の強誘電体メモリ装置１００は、後述する強誘電体キャパシタ構造体４０の下側に位置する水素バリア膜３４の構成に特徴を有している。その他の構成要素については、従来公知の強誘電体メモリ装置の任意好適な構成要素を適宜選択して適用することができる。 The ferroelectric memory device 100 of the present invention is characterized by the structure of the hydrogen barrier film 34 located below the ferroelectric capacitor structure 40 described later. As for other components, any suitable components of a conventionally known ferroelectric memory device can be appropriately selected and applied.

図１に示すように、強誘電体メモリ装置１００は、半導体基板１１を具えている。半導体基板１１には、メモリセルアレイ領域１が区画されている。半導体基板１１は、このメモリセルアレイ領域１以外に、例えば、後述するメモリセルアレイ領域１内に設けられる構造を電気的に制御する機能を有する構成を含む、いわゆるロジック回路領域等の他の領域を有していてもよい（図示しない。）。 As shown in FIG. 1, the ferroelectric memory device 100 includes a semiconductor substrate 11. A memory cell array region 1 is defined on the semiconductor substrate 11. In addition to the memory cell array region 1, the semiconductor substrate 11 has other regions such as a so-called logic circuit region including a configuration having a function of electrically controlling a structure provided in the memory cell array region 1 described later. It may be (not shown).

ここでいう「領域」とは、半導体基板１１上に設けられる構成要素をも含む３次元的な領域を意味する。 As used herein, “region” means a three-dimensional region including components provided on the semiconductor substrate 11.

メモリセルアレイ領域１には、複数のメモリセル素子１０が設けられている。これらメモリセル素子１０は、従来公知の素子分離工程により形成された素子分離構造５、例えばこの例ではＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）により、互いに素子分離されている。 A plurality of memory cell elements 10 are provided in the memory cell array region 1. These memory cell elements 10 are isolated from each other by an element isolation structure 5 formed by a conventionally known element isolation process, for example, STI (Shallow Trench Isolation) in this example.

メモリセルアレイ領域１には、強誘電体層４６を含むメモリセル（強誘電体キャパシタ構造体）がマトリクス状に複数配設されている。ここでは２つの強誘電体キャパシタ構造体４０を含む部分領域を図示して説明する。 In the memory cell array region 1, a plurality of memory cells (ferroelectric capacitor structures) including a ferroelectric layer 46 are arranged in a matrix. Here, a partial region including two ferroelectric capacitor structures 40 will be described with reference to the drawings.

メモリセル素子１０は、例えばスイッチトランジスタであり、従来公知の構成を有している。例えばトランジスタの構成要素として、図示例では複数のメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４等を有している。 The memory cell element 10 is a switch transistor, for example, and has a conventionally known configuration. For example, as a component of the transistor, in the illustrated example, a plurality of memory cell element diffusion regions 12, a memory cell element gate electrode 14, and the like are provided.

メモリセル素子拡散領域１２は、例えば任意好適なイオンが打ち込まれているイオン拡散領域である。メモリセル素子ゲート電極１４は、メモリセル素子拡散領域１２と組み合わされてメモリセル素子１０とされている。メモリセル素子拡散領域１２及びメモリセル素子ゲート電極１４は、従来公知の任意好適な構成として組み合わせることができる。 The memory cell element diffusion region 12 is, for example, an ion diffusion region into which any suitable ions are implanted. The memory cell element gate electrode 14 is combined with the memory cell element diffusion region 12 to form the memory cell element 10. The memory cell element diffusion region 12 and the memory cell element gate electrode 14 can be combined in any conventionally known suitable structure.

メモリセル素子１０が作り込まれているメモリセルアレイ領域１、すなわち、メモリセル素子１０が設けられている半導体基板１１上側全面には、第１絶縁膜３０が設けられている。この第１絶縁膜３０は、好ましくは、例えば、ＴＥＯＳを材料としたプラズマＣＶＤ法によって成膜されたシリコン酸化膜（以下、単にＴＥＯＳ膜とも称する。）とするのがよい。 A first insulating film 30 is provided on the memory cell array region 1 in which the memory cell element 10 is formed, that is, on the entire upper surface of the semiconductor substrate 11 on which the memory cell element 10 is provided. The first insulating film 30 is preferably a silicon oxide film (hereinafter also simply referred to as a TEOS film) formed by a plasma CVD method using TEOS as a material, for example.

この第１絶縁膜３０には、メモリセルアレイ領域１に設けられているコンタクトホール３２が設けられている。コンタクトホール３２は、第１絶縁膜３０の表面３０ａからメモリセル素子１０（メモリセル拡散領域１２）に至っている。 A contact hole 32 provided in the memory cell array region 1 is provided in the first insulating film 30. The contact hole 32 extends from the surface 30a of the first insulating film 30 to the memory cell element 10 (memory cell diffusion region 12).

水素バリア膜３４は、コンタクトホール３２の側面及び底面と、第１絶縁膜３０の表面３０ａ上とを一体として連続的に覆って設けられている。以下、コンタクトホール３２が水素バリア膜３４により覆われて画成する凹部を、単にホールとも称する。水素バリア膜３４は、好ましくはチタン（Ｔｉ）又はタンタル（Ｔａ）を含む単層の金属膜又は複数層が積層された積層膜とするのがよい。この水素バリア膜３４の膜厚は、１００ｎｍ程度とすればよい。 The hydrogen barrier film 34 is provided so as to continuously cover the side surface and the bottom surface of the contact hole 32 and the surface 30 a of the first insulating film 30 integrally. Hereinafter, the recess that is defined by the contact hole 32 covered with the hydrogen barrier film 34 is also simply referred to as a hole. The hydrogen barrier film 34 is preferably a single-layer metal film containing titanium (Ti) or tantalum (Ta) or a laminated film in which a plurality of layers are laminated. The film thickness of the hydrogen barrier film 34 may be about 100 nm.

水素バリア膜３４が設けられているホール内は、例えばタングステン（Ｗ）により埋め込まれ、プラグ３６とされている。 The hole in which the hydrogen barrier film 34 is provided is filled with, for example, tungsten (W) to form a plug 36.

水素バリア膜３４上には、強誘電体キャパシタ構造体４０が設けられている。強誘電体キャパシタ構造体４０は、従来公知の強誘電体キャパシタ構造体と同様の構成を有している。すなわち、強誘電体キャパシタ構造体４０は、少なくとも下部電極４４、強誘電体層４６、上部電極４８を含む複数層の積層体により構成されている。 A ferroelectric capacitor structure 40 is provided on the hydrogen barrier film 34. The ferroelectric capacitor structure 40 has the same configuration as a conventionally known ferroelectric capacitor structure. That is, the ferroelectric capacitor structure 40 is formed of a multilayer structure including at least the lower electrode 44, the ferroelectric layer 46, and the upper electrode 48.

下部電極４４は、プラグ３６の頂面３６ａ上を覆うように設けられている。よって、下部電極４４、ひいては強誘電体キャパシタ構造体４０は、プラグ３６に電気的に接続されている。 The lower electrode 44 is provided so as to cover the top surface 36 a of the plug 36. Therefore, the lower electrode 44 and thus the ferroelectric capacitor structure 40 are electrically connected to the plug 36.

強誘電体キャパシタ構造体４０は、任意好適な密着層、酸化防止層といった他の層を含むこともできる（図示しない。）。 The ferroelectric capacitor structure 40 can also include other layers such as any suitable adhesion layer and antioxidant layer (not shown).

下部電極４４は、好ましくはプラチナ（Ｐｔ）を材料とする単層の電極とするのがよい。 The lower electrode 44 is preferably a single layer electrode made of platinum (Pt).

下部電極４４上には下部電極４４と同様の平面形状を有する強誘電体層４６が積層されている。強誘電体層４６は、好ましくは、例えばＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）膜とするのがよい。 A ferroelectric layer 46 having a planar shape similar to that of the lower electrode 44 is laminated on the lower electrode 44. The ferroelectric layer 46 is preferably an SBT (SrBi ₂ Ta ₂ O ₉ ) film, for example.

強誘電体層４６上には、強誘電体層４６と同様の平面形状を有する上部電極４８が設けられている。上部電極４８は、好ましくは、例えばプラチナの膜とするのがよい。 An upper electrode 48 having the same planar shape as that of the ferroelectric layer 46 is provided on the ferroelectric layer 46. The upper electrode 48 is preferably a platinum film, for example.

水素バリア膜３４は、導電性である第１部分領域３４Ｘａと絶縁性である第２部分領域３４Ｘｂとを含んでいる。 The hydrogen barrier film 34 includes a first partial region 34Xa that is conductive and a second partial region 34Xb that is insulating.

第１部分領域３４Ｘａは、水素バリア膜３４のうち、下部電極４４の直下に位置する領域であって、コンタクトホール３２の側面及び底面を一体として連続的に覆う部分を含んでいる。この第１部分領域３４Ｘａを導電性水素バリア膜３４ａと称する。導電性水素バリア膜３４ａは、好ましくは窒化チタン（ＴｉＮ）の膜とするのがよい。 The first partial region 34Xa is a region of the hydrogen barrier film 34 that is located immediately below the lower electrode 44, and includes a portion that continuously covers the side surface and the bottom surface of the contact hole 32 integrally. The first partial region 34Xa is referred to as a conductive hydrogen barrier film 34a. The conductive hydrogen barrier film 34a is preferably a titanium nitride (TiN) film.

導電性水素バリア膜３４ａの上面側からみたときのサイズ及び形状は、下部電極４４をその上面側からみたときの輪郭、すなわち平面的なサイズ及び形状にほぼ一致するサイズ及び形状とされている。 The size and shape of the conductive hydrogen barrier film 34a when viewed from the upper surface side are substantially the same size and shape as the contour when the lower electrode 44 is viewed from the upper surface side, that is, the planar size and shape.

第２部分領域３４Ｘｂは、水素バリア膜３４のうち、第１部分領域３４ａ（導電性水素バリア膜３４ａ）以外の領域である。すなわち、下部電極４４から露出する第２部分領域３４Ｘｂは、絶縁性水素バリア膜３４ｂと称される。絶縁性水素バリア膜３４ｂは、酸化チタン（ＴｉＯ）の膜とするのがよい。詳細は後述するが、絶縁性水素バリア膜３４ｂは、導電性の膜（例えばＴｉＮの膜）を成膜した後に、所定の領域を酸化処理して絶縁性の膜に変換することにより形成される。従って、導電性水素バリア膜３４ａ及び絶縁性水素バリア膜３４ｂは、連続的な一体の膜として設けられている。 The second partial region 34Xb is a region other than the first partial region 34a (conductive hydrogen barrier film 34a) in the hydrogen barrier film 34. That is, the second partial region 34Xb exposed from the lower electrode 44 is referred to as an insulating hydrogen barrier film 34b. The insulating hydrogen barrier film 34b is preferably a titanium oxide (TiO) film. Although details will be described later, the insulating hydrogen barrier film 34b is formed by forming a conductive film (for example, a TiN film) and then oxidizing the predetermined region to convert it into an insulating film. . Therefore, the conductive hydrogen barrier film 34a and the insulating hydrogen barrier film 34b are provided as a continuous integral film.

この強誘電体キャパシタ構造体４０より上側に位置する構成要素は、例えば、さらなる水素バリア膜、層間絶縁膜、コンタクトホール、上部電極又は素子に接続される１層又は２層以上の配線といった任意好適な構成とすることができる。これらの構成については、この発明の要旨ではないのでその詳細な説明は省略する。 The component located above the ferroelectric capacitor structure 40 is arbitrarily suitable, for example, a further hydrogen barrier film, an interlayer insulating film, a contact hole, one layer or two or more layers of wiring connected to the upper electrode or element. It can be set as a simple structure. Since these structures are not the gist of the present invention, detailed description thereof is omitted.

〈強誘電体メモリ装置の製造方法〉
図２及び図３を参照して、この発明の強誘電体メモリ装置の製造方法について説明する。 <Manufacturing Method of Ferroelectric Memory Device>
A method for manufacturing a ferroelectric memory device according to the present invention will be described with reference to FIGS.

なお、この発明の製造方法は、強誘電体キャパシタ構造体がマトリクス状に配列されるメモリセルアレイ領域における製造工程に特徴を有している。例えば、メモリセルアレイ領域に隣接するメモリセルの動作を制御するロジック回路領域等の構成及びその製造工程は、従来と変わるところがない。 The manufacturing method of the present invention is characterized by a manufacturing process in a memory cell array region in which ferroelectric capacitor structures are arranged in a matrix. For example, the configuration of the logic circuit region and the like for controlling the operation of the memory cell adjacent to the memory cell array region and the manufacturing process thereof are not different from the conventional one.

従って、説明図の複雑化を回避するために、１枚のウェハに同時に形成される多数の強誘電体メモリ装置のうち、１つの強誘電体メモリのメモリセルアレイ領域の一部分のみを図示して説明する。 Therefore, in order to avoid complication of the explanatory diagram, only a part of the memory cell array region of one ferroelectric memory is illustrated and described among many ferroelectric memory devices formed simultaneously on one wafer. To do.

図２（Ａ）、（Ｂ）及び（Ｃ）は、ウェハレベルで製造途中の強誘電体メモリ装置を切断して示した切り口を示す概略的な製造工程図である。 2A, 2B, and 2C are schematic manufacturing process diagrams showing a cut end of a ferroelectric memory device that is being manufactured at the wafer level.

図３（Ａ）及び（Ｂ）は、図２（Ｃ）に続く製造工程図である。 3A and 3B are manufacturing process diagrams following FIG. 2C.

図２（Ａ）に示すように、まず、半導体基板（ウェハ）１１に、メモリセルアレイ領域１を含む複数のチップ領域を、マトリクス状に区画しておく。 As shown in FIG. 2A, first, a plurality of chip regions including the memory cell array region 1 are partitioned in a matrix on a semiconductor substrate (wafer) 11.

半導体基板１１のメモリセルアレイ領域１に、従来公知のウェハプロセスにより、メモリセル素子１０を作り込む。 A memory cell element 10 is formed in the memory cell array region 1 of the semiconductor substrate 11 by a conventionally known wafer process.

具体的には、例えばＬＯＣＯＳ法によるフィールド酸化膜、いわゆるＳＴＩといった素子分離構造５を形成する。 Specifically, for example, a field oxide film by a LOCOS method, an element isolation structure 5 such as a so-called STI is formed.

次いで、トランジスタ等の構成要素であるメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４を含むメモリセル素子１０を、メモリセルアレイ領域１に作り込む。 Next, the memory cell element 10 including the memory cell element diffusion region 12 and the memory cell element gate electrode 14 which are components such as transistors is formed in the memory cell array region 1.

次に、メモリセル素子１０が作り込まれているメモリセルアレイ領域１を含む半導体基板１１の上側全面に、第１絶縁膜３０を成膜する。 Next, a first insulating film 30 is formed on the entire upper surface of the semiconductor substrate 11 including the memory cell array region 1 in which the memory cell element 10 is formed.

具体的には、第１絶縁膜３０の成膜工程は、例えば、ＴＥＯＳを材料とした従来公知のプラズマＣＶＤ法によって行うシリコン酸化膜の成膜工程とするのがよい。第１絶縁膜３０の膜厚は７００ｎｍ程度とすればよい。 Specifically, the film forming process of the first insulating film 30 is preferably a silicon oxide film forming process performed by a conventionally known plasma CVD method using TEOS as a material. The film thickness of the first insulating film 30 may be about 700 nm.

図２（Ｂ）に示すように、第１絶縁膜３０に、第１絶縁膜３０の表面３０ａからメモリセル素子１０に至るコンタクトホール３２を形成する。コンタクトホール３２は、従来公知のホトリソグラフィ工程及びエッチング工程により形成すればよい。 As shown in FIG. 2B, a contact hole 32 is formed in the first insulating film 30 from the surface 30 a of the first insulating film 30 to the memory cell element 10. The contact hole 32 may be formed by a conventionally known photolithography process and etching process.

次に、図２（Ｃ）に示すように、コンタクトホール３２の側面及び底面と、第１絶縁膜３０の表面３０ａとにわたる第１前駆導電性水素バリア膜３４Ｘを成膜する。 Next, as shown in FIG. 2C, a first precursor conductive hydrogen barrier film 34 </ b> X is formed across the side and bottom surfaces of the contact hole 32 and the surface 30 a of the first insulating film 30.

第１前駆導電性水素バリア膜３４Ｘは、単層の導電性の金属膜とするのがよい。例えばチタン、タンタル及びこれらを含む化合物膜が挙げられる。第１前駆導電性水素バリア膜３４Ｘは、具体的には、Ｔｉ、ＴｉＮ、ＴｉＡｌ、ＴｉＡｌＮ、Ｔａ、ＴａＡｌ、ＴａＡｌＮ、ＴｉＳｉ、ＴｉＳｉＮ、ＴａＳｉ又はＴａＳｉＮの単層の膜とすることができるが、好ましくは、例えばＴｉＮの単層の膜として成膜すればよい。 The first precursor conductive hydrogen barrier film 34X is preferably a single-layer conductive metal film. For example, titanium, tantalum, and a compound film containing these can be given. Specifically, the first precursor conductive hydrogen barrier film 34X can be a single layer film of Ti, TiN, TiAl, TiAlN, Ta, TaAl, TaAlN, TiSi, TiSiN, TaSi, or TaSiN, but is preferable. For example, the film may be formed as a single layer film of TiN.

第１前駆導電性水素バリア膜３４Ｘは、複数種類の導電性の金属膜を積層した積層膜とすることもできる。この場合には、密着性、水素の浸透防止性等を考慮して、上からＴｉＮ／Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ／Ｔｉ／ＴｉＮ、ＴｉＡｌ／Ｔｉ、ＴａＮ／Ｔａの積層構造とすればよい。 The first precursor conductive hydrogen barrier film 34X may be a laminated film in which a plurality of types of conductive metal films are laminated. In this case, in consideration of adhesion, hydrogen permeation preventing property, etc., a laminated structure of TiN / Ti, Ti / TiN, TiN / Ti / TiN, TiAl / Ti, and TaN / Ta may be used from the top.

第１前駆導電性水素バリア膜３４Ｘは、例えばスパッタ法等の従来公知の成膜方法により、常法に従って成膜すればよい。第１前駆導電性水素バリア膜３４Ｘの膜厚は、後述する加熱処理工程において、膜全体を酸化することができる任意好適な膜厚、例えば１００ｎｍ程度とすればよい。 The first precursor conductive hydrogen barrier film 34X may be formed according to a conventional method by a conventionally known film formation method such as sputtering. The film thickness of the first precursor conductive hydrogen barrier film 34X may be any suitable film thickness that can oxidize the entire film, for example, about 100 nm, in the heat treatment step described later.

次いで、例えばタングステン（Ｗ）といった導電性材料を用いて、第１前駆導電性水素バリア膜３４Ｘ上を覆い、かつホール（コンタクトホール３２）を埋め込むプラグ膜３６Ｘを、スパッタ法等により、膜厚６００ｎｍ程度になるよう常法に従って成膜する。 Next, a plug film 36X that covers the first precursor conductive hydrogen barrier film 34X and fills the hole (contact hole 32) with a conductive material such as tungsten (W) is formed by a sputtering method or the like to a thickness of 600 nm. The film is formed according to a conventional method so as to reach a degree.

図３（Ａ）に示すように、プラグ膜３６Ｘを第１前駆導電性水素バリア膜３４Ｘの表面３４Ｘ’が露出するまで削り取って、プラグ３６を形成する。この工程により、プラグ３６の頂面３６ａは、表面３４Ｘ’の高さレベルと等しくされる。 As shown in FIG. 3A, the plug film 36X is scraped off until the surface 34X 'of the first precursor conductive hydrogen barrier film 34X is exposed to form the plug 36. By this step, the top surface 36a of the plug 36 is made equal to the height level of the surface 34X '.

この工程は、従来公知のエッチング工程により、いわゆるエッチバック工程を行うのがよい。このエッチバック工程は、例えば、ＳＦ₆ガス流量を７０ｓｃｃｍとし、圧力を０．２６７Ｐａ（２ｍＴｏｒｒ）とし、印加電力を５０Ｗとし、かつＭｇアノード電流を２５０ｍＡとして行うことができる。 In this step, a so-called etch back step is preferably performed by a conventionally known etching step. This etch back step can be performed, for example, with an SF ₆ gas flow rate of 70 sccm, a pressure of 0.267 Pa (2 mTorr), an applied power of 50 W, and an Mg anode current of 250 mA.

また、この工程は、好ましくは、例えば常法に従うＣＭＰ法（化学的機械研磨法）により実施することもできる。 Further, this step can be preferably performed by, for example, a CMP method (chemical mechanical polishing method) according to a conventional method.

図３（Ａ）に示すように、第１前駆導電性水素バリア膜３４Ｘ上に、プラグ３６の頂面３６ａを覆う下部電極膜４４Ｘを、この下部電極膜４４Ｘ上に強誘電体膜４６Ｘを、及び強誘電体膜４６Ｘ上に上部電極膜４８Ｘを順次に成膜する。 As shown in FIG. 3A, a lower electrode film 44X covering the top surface 36a of the plug 36 is formed on the first precursor conductive hydrogen barrier film 34X, and a ferroelectric film 46X is formed on the lower electrode film 44X. The upper electrode film 48X is sequentially formed on the ferroelectric film 46X.

具体的には、下部電極膜４４Ｘ及び上部電極膜４８Ｘは、好ましくは、常法に従うスパッタ工程により成膜すればよい。下部電極膜４４Ｘ及び上部電極４８Ｘとしては、上述したように、プラチナをターゲット材料として、アルゴンガスを用いて、印加電力１０００ワット、基板温度２００℃の条件で成膜する。膜厚は２００ｎｍ程度とすればよい。 Specifically, the lower electrode film 44X and the upper electrode film 48X are preferably formed by a sputtering process according to a conventional method. As described above, the lower electrode film 44X and the upper electrode 48X are formed by using platinum as a target material and using argon gas under an applied power of 1000 watts and a substrate temperature of 200 ° C. The film thickness may be about 200 nm.

このとき、下部電極膜４４Ｘは、単層のプラチナ膜として形成するのがよい。 At this time, the lower electrode film 44X is preferably formed as a single-layer platinum film.

強誘電体膜４６Ｘは、常法に従って、従来公知のゾルゲル法により成膜すればよい。 The ferroelectric film 46X may be formed by a conventionally known sol-gel method according to a conventional method.

具体的には、ＳＢＴ溶解液を下部電極膜４４Ｘ上に、スピンオン工程により塗布する。次に７００℃で結晶化アニールを行う。さらにＳＢＴ溶解液を重ねて塗布し、７００℃で２度目の結晶化アニールを行う。さらにまた、ＳＢＴ溶解液を重ねて塗布し、今度は８００℃で３度目の結晶化アニールを行えばよい。 Specifically, the SBT solution is applied on the lower electrode film 44X by a spin-on process. Next, crystallization annealing is performed at 700 ° C. Further, an SBT solution is applied in layers, and a second crystallization annealing is performed at 700 ° C. Furthermore, the SBT solution may be applied repeatedly, and this time, the third crystallization annealing may be performed at 800 ° C.

図３（Ｂ）に示すように、これら下部電極膜４４Ｘ、強誘電体膜４６Ｘ、及び上部電極膜４８Ｘを、図示しないマスクパターンをマスクとして、常法に従うドライエッチング工程によりパターニングする。 As shown in FIG. 3B, the lower electrode film 44X, the ferroelectric film 46X, and the upper electrode film 48X are patterned by a dry etching process according to a conventional method using a mask pattern (not shown) as a mask.

このとき、上述したように下部電極膜４４Ｘをプラチナを材料とする単層の構造としておけば、下部電極膜４４Ｘのエッチング工程時に、第１前駆導電性水素バリア膜３４Ｘに対する選択比を適切なものとすることができる。従って、下部電極膜４４Ｘのエッチング工程時に、第１前駆導電性水素バリア膜３４Ｘが不所望に削られてしまう現象を防止することができる。 At this time, if the lower electrode film 44X has a single-layer structure made of platinum as described above, an appropriate selection ratio with respect to the first precursor conductive hydrogen barrier film 34X can be obtained during the etching process of the lower electrode film 44X. It can be. Therefore, it is possible to prevent the first precursor conductive hydrogen barrier film 34X from being undesirably scraped during the etching process of the lower electrode film 44X.

この工程により、プラグ３６上に載っていて、プラグ３６と電気的に接続されている強誘電体キャパシタ構造体４０が形成される。 By this step, the ferroelectric capacitor structure 40 that is placed on the plug 36 and electrically connected to the plug 36 is formed.

強誘電体キャパシタ構造体４０は、下部電極４４、強誘電体層４６、及び上部電極４８の積層体を含む構造体とされる。 The ferroelectric capacitor structure 40 is a structure including a laminate of a lower electrode 44, a ferroelectric layer 46, and an upper electrode 48.

次いで、半導体基板（ウェハ）１１の加熱処理工程を行う。この工程は、強誘電体キャパシタ構造体４０から露出する、第１前駆導電性水素バリア膜３４Ｘの第２部分領域３４Ｘｂのみを酸化することにより、当初導電性であった第１前駆導電性水素バリア膜３４Ｘの第２部分領域３４Ｘｂを絶縁性に転換（変質）して絶縁性水素バリア膜３４ｂを形成する。具体的には、導電性のＴｉＮ膜はＴｉＯ膜に変換される。同様に、ＴｉＡｌ膜はＴｉＡｌＯ膜に、Ｔａ膜はＴａＯ膜に、ＴａＮ膜はＴａＯ膜に転換される。なお、第２部分領域３４Ｘｂ外の下部電極に覆われている第１部分領域３４Ｘａには、導電性の部分が残存して第１導電性水素バリア膜３４ａとなる。 Next, a heat treatment process of the semiconductor substrate (wafer) 11 is performed. In this step, only the second partial region 34Xb of the first precursor conductive hydrogen barrier film 34X exposed from the ferroelectric capacitor structure 40 is oxidized, so that the first precursor conductive hydrogen barrier that was initially conductive is used. An insulating hydrogen barrier film 34b is formed by converting (changing) the second partial region 34Xb of the film 34X to an insulating property. Specifically, the conductive TiN film is converted into a TiO film. Similarly, the TiAl film is converted into a TiAlO film, the Ta film is converted into a TaO film, and the TaN film is converted into a TaO film. In the first partial region 34Xa covered with the lower electrode outside the second partial region 34Xb, a conductive portion remains and becomes the first conductive hydrogen barrier film 34a.

この工程は、強誘電体層４６の劣化を回復するためのいわゆる回復アニール工程も兼ねている。従って、加熱処理の条件は、第２部分領域３４Ｘｂの酸化が膜の厚み方向及び延在方向の両方において完全に行われ、かつ強誘電体層の回復が確実に行える条件とすればよい。この工程は、具体的には、好ましくは、例えば酸素雰囲気下、５５０℃から８５０℃の範囲で３０分間〜９０分間、好ましくは６０分間程度加熱処理することにより行うのがよい。 This process also serves as a so-called recovery annealing process for recovering the deterioration of the ferroelectric layer 46. Therefore, the heat treatment may be performed under such conditions that the second partial region 34Xb is completely oxidized in both the thickness direction and the extending direction of the film, and the ferroelectric layer can be reliably recovered. Specifically, this step is preferably performed by heat treatment in an oxygen atmosphere in the range of 550 ° C. to 850 ° C. for 30 minutes to 90 minutes, preferably about 60 minutes.

この発明の要旨ではないのでその詳細な説明は省略するが、引き続き、強誘電体キャパシタ構造体４０より上側に位置する構成要素、例えば、さらなる水素バリア膜、層間絶縁膜、コンタクトホール、上部電極又は素子に接続される１層又は２層以上の配線、この配線を第１層目の配線層として、配線層を覆う層間絶縁膜、層間絶縁膜に形成されるヴィアホール、ヴィアホールを埋込み、下層の配線と接続されるプラグ、プラグに接続されるさらなる配線層を形成する工程を繰り返して実施することにより、所望の多層配線構造を形成することができる。 Since it is not the gist of the present invention, a detailed description thereof will be omitted, but the components located above the ferroelectric capacitor structure 40 such as a further hydrogen barrier film, an interlayer insulating film, a contact hole, an upper electrode, or One layer or two or more layers of wiring connected to the element, this wiring as the first wiring layer, an interlayer insulating film covering the wiring layer, a via hole formed in the interlayer insulating film, a via hole embedded, and a lower layer A desired multilayer wiring structure can be formed by repeatedly performing a process of forming a plug connected to the wiring and a further wiring layer connected to the plug.

然る後、図示しないスクライブラインに沿って、従来公知のダイシング装置を用いてダイシングすることにより、基板１１に予め設定されていた複数のチップ領域を切り出して個片化する。 Thereafter, by dicing along a scribe line (not shown) using a conventionally known dicing apparatus, a plurality of chip areas set in advance on the substrate 11 are cut out and separated into individual pieces.

このようにして、いわゆる半導体チップの形態を有し、それぞれ同一の構造を有する複数個の強誘電体メモリ装置１００を１枚の基板１１から製造することができる。 In this manner, a plurality of ferroelectric memory devices 100 each having a so-called semiconductor chip configuration and the same structure can be manufactured from one substrate 11.

（第２の実施の形態）
〈強誘電体メモリ装置の構成例〉
図４を参照して、この発明の強誘電体メモリ装置のさらなる構成例及びその製造法につき説明する。 (Second Embodiment)
<Configuration example of ferroelectric memory device>
With reference to FIG. 4, a further configuration example of the ferroelectric memory device of the present invention and a manufacturing method thereof will be described.

図４（Ａ）、（Ｂ）及び（Ｃ）は、ウェハレベルで製造途中の強誘電体メモリ装置を切断して示した切り口を示す図２（Ｃ）に続く概略的な製造工程図である。 FIGS. 4A, 4B, and 4C are schematic manufacturing process diagrams following FIG. 2C showing a cut surface of the ferroelectric memory device being manufactured at the wafer level. .

まず、図４（Ｃ）を参照して、この発明のさらなる強誘電体メモリ装置につき説明する。 First, a further ferroelectric memory device of the present invention will be described with reference to FIG.

なお、この例の強誘電体メモリ装置１００は、後述する強誘電体キャパシタ構造体４０の下側に位置する水素バリア膜３４の構成に特徴を有している。その他の構成要素については、既に説明した第１の実施の形態の構成と何ら変わるところがない。従って、ここでは水素バリア膜３４を中心として説明し、その他の構成要素については同一番号を付してその詳細な説明を省略する。 The ferroelectric memory device 100 of this example is characterized by the configuration of the hydrogen barrier film 34 located below the ferroelectric capacitor structure 40 described later. The other components are not different from the configuration of the first embodiment already described. Accordingly, the hydrogen barrier film 34 will be mainly described here, and the other components will be denoted by the same reference numerals and detailed description thereof will be omitted.

図４（Ｃ）に示すように、この例の強誘電体メモリ装置は、半導体基板１１を具えている。半導体基板１１には、メモリセルアレイ領域１が区画されている。 As shown in FIG. 4C, the ferroelectric memory device of this example includes a semiconductor substrate 11. A memory cell array region 1 is defined on the semiconductor substrate 11.

メモリセルアレイ領域１には、複数のメモリセル素子１０が設けられている。 A plurality of memory cell elements 10 are provided in the memory cell array region 1.

メモリセルアレイ領域１には、強誘電体層４６を含むメモリセル（強誘電体キャパシタ構造体）がマトリクス状に複数配設されている。 In the memory cell array region 1, a plurality of memory cells (ferroelectric capacitor structures) including a ferroelectric layer 46 are arranged in a matrix.

メモリセル素子１０は、例えばトランジスタの構成要素として、図示例では複数のメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４等を有している。 The memory cell element 10 includes, for example, a plurality of memory cell element diffusion regions 12, a memory cell element gate electrode 14 and the like as constituent elements of a transistor in the illustrated example.

メモリセル素子１０が作り込まれているメモリセルアレイ領域１、すなわち、メモリセル素子１０が設けられている半導体基板１１上側全面には、第１絶縁膜３０が設けられている。 A first insulating film 30 is provided on the memory cell array region 1 in which the memory cell element 10 is formed, that is, on the entire upper surface of the semiconductor substrate 11 on which the memory cell element 10 is provided.

メモリセルアレイ領域１の第１絶縁膜３０には、コンタクトホール３２が設けられている。 A contact hole 32 is provided in the first insulating film 30 in the memory cell array region 1.

水素バリア膜３４は、第１導電性水素バリア膜３４ａ、絶縁性水素バリア膜３４ｂ及び第２導電性水素バリア膜３４ｃを含んでいる。 The hydrogen barrier film 34 includes a first conductive hydrogen barrier film 34a, an insulating hydrogen barrier film 34b, and a second conductive hydrogen barrier film 34c.

これらのうち、第１導電性水素バリア膜３４ａは、コンタクトホール３２内、すなわちコンタクトホール３２の側面及び底面を覆っている。第１導電性水素バリア膜３４ａの上端面は、第１絶縁膜３０の表面３０ａの高さと揃っている。以下、コンタクトホール３２が第１導電性水素バリア膜３４ａにより覆われて画成する凹部を、単に（コンタクト）ホールとも称する。 Among these, the first conductive hydrogen barrier film 34 a covers the inside of the contact hole 32, that is, the side surface and the bottom surface of the contact hole 32. The upper end surface of the first conductive hydrogen barrier film 34 a is aligned with the height of the surface 30 a of the first insulating film 30. Hereinafter, the concave portion in which the contact hole 32 is covered and defined by the first conductive hydrogen barrier film 34a is also simply referred to as a (contact) hole.

第１導電性水素バリア膜３４ａが設けられているホール内は、例えばタングステンといった導電性の金属により埋め込まれ、プラグ３６とされている。 The hole in which the first conductive hydrogen barrier film 34 a is provided is filled with a conductive metal such as tungsten to form a plug 36.

第１絶縁膜３０の表面３０ａ及びプラグ３６の頂面３６ａ上には、絶縁性水素バリア膜３４ｂ及び第２導電性水素バリア膜３４ｃが一体として設けられている。 An insulating hydrogen barrier film 34 b and a second conductive hydrogen barrier film 34 c are integrally provided on the surface 30 a of the first insulating film 30 and the top surface 36 a of the plug 36.

この第２導電性水素バリア膜３４ｃ上には、強誘電体キャパシタ構造体４０が設けられている。強誘電体キャパシタ構造体４０は、少なくとも下部電極４４、強誘電体層４６、上部電極４８を含む複数層の積層体により構成されている。 A ferroelectric capacitor structure 40 is provided on the second conductive hydrogen barrier film 34c. The ferroelectric capacitor structure 40 is composed of a multilayer structure including at least a lower electrode 44, a ferroelectric layer 46, and an upper electrode 48.

下部電極４４は、プラグ３６の頂面３６ａ上から第２導電性水素バリア膜上に至ってこれらを覆うように設けられている。よって、下部電極４４、ひいては強誘電体キャパシタ構造体４０は、第２導電性水素バリア膜３４ｃを経てプラグ３６に電気的に接続されている。 The lower electrode 44 is provided from the top surface 36a of the plug 36 to the second conductive hydrogen barrier film so as to cover them. Therefore, the lower electrode 44, and hence the ferroelectric capacitor structure 40, is electrically connected to the plug 36 via the second conductive hydrogen barrier film 34c.

第２導電性水素バリア膜３４ｃの上面側からみたときのサイズ及び形状は、下部電極４４をその上面側からみたときの輪郭、すなわち平面的なサイズ及び形状にほぼ一致するサイズ及び形状とされている。 The size and shape of the second conductive hydrogen barrier film 34c when viewed from the upper surface side are the same size and shape as the contour when the lower electrode 44 is viewed from the upper surface side, that is, the planar size and shape. Yes.

従って、プラグ３６は第１導電性水素バリア膜３４ａ及び第２導電性水素バリア膜３４ｃにより囲まれて封止されることになる。 Accordingly, the plug 36 is enclosed and sealed by the first conductive hydrogen barrier film 34a and the second conductive hydrogen barrier film 34c.

下部電極４４から露出する第１絶縁膜３０の表面３０ａ上には絶縁性水素バリア膜３４ｂが設けられている。 An insulating hydrogen barrier film 34 b is provided on the surface 30 a of the first insulating film 30 exposed from the lower electrode 44.

絶縁性水素バリア膜３４ｂ及び第２導電性水素バリア膜３４ｃは、連続的な一体の膜である。この一体の膜のうち、第２導電性水素バリア膜３４ｃに相当し、下部電極４４により被覆されている領域を被覆領域３４Ｙａと称し、その他の領域を露出領域３４Ｙｂとも称する（詳細は後述する。）。 The insulating hydrogen barrier film 34b and the second conductive hydrogen barrier film 34c are continuous and integral films. Of this integral film, the region corresponding to the second conductive hydrogen barrier film 34c and covered with the lower electrode 44 is referred to as a covered region 34Ya, and the other region is also referred to as an exposed region 34Yb (details will be described later). ).

下部電極４４上には下部電極４４と同様の平面形状を有する強誘電体層４６が積層されている。強誘電体層４６上には、強誘電体層４６と同様の平面形状を有する上部電極４８が設けられている。 A ferroelectric layer 46 having a planar shape similar to that of the lower electrode 44 is laminated on the lower electrode 44. An upper electrode 48 having the same planar shape as that of the ferroelectric layer 46 is provided on the ferroelectric layer 46.

すなわち、この下部電極４４、強誘電体層４６、上部電極４８を含む複数の積層体により強誘電体キャパシタ構造体４０が構成されている。 That is, the ferroelectric capacitor structure 40 is constituted by a plurality of laminated bodies including the lower electrode 44, the ferroelectric layer 46, and the upper electrode 48.

この強誘電体キャパシタ構造体４０より上側に位置する構成要素は、例えば、さらなる水素バリア膜、層間絶縁膜、コンタクトホール、上部電極又は素子に接続される１層又は２層以上の配線といった任意好適な構成とすることができる。 The component located above the ferroelectric capacitor structure 40 is arbitrarily suitable, for example, a further hydrogen barrier film, an interlayer insulating film, a contact hole, one layer or two or more layers of wiring connected to the upper electrode or element. It can be set as a simple structure.

この第２の実施の形態の半導体装置によれば、下部電極直下の水素バリア膜が第１及び第２導電性水素バリア膜３４ａ及び３４ｃで２重に設けられることとなり、プラグ３６がこれらに封止される。従って、プラグを経路とする水素の水素バリア効果をより向上させることができる。 According to the semiconductor device of the second embodiment, the hydrogen barrier film immediately below the lower electrode is provided in duplicate by the first and second conductive hydrogen barrier films 34a and 34c, and the plug 36 is sealed on these. Stopped. Therefore, the hydrogen barrier effect of hydrogen through the plug can be further improved.

〈強誘電体メモリ装置の製造方法〉
次に、この例の強誘電体メモリ装置の製造方法について説明する。 <Manufacturing Method of Ferroelectric Memory Device>
Next, a method for manufacturing the ferroelectric memory device of this example will be described.

なお、この例の製造方法は、第１の実施の形態の製造方法の説明において図２（Ｃ）を参照して説明したプラグ膜３６Ｘの形成工程までは全く同一である。従って、ここでは第１の実施の形態の図２（Ｃ）までの説明を引き継ぐ形で以後の工程につき詳細に説明する。また、特に断りがない限り、第１の実施の形態と同一の工程については、同様の材料及び条件により実施できる。従って、同一番号を付した構成要素についての詳細な説明については省略する場合もある。 The manufacturing method of this example is exactly the same up to the step of forming the plug film 36X described with reference to FIG. 2C in the description of the manufacturing method of the first embodiment. Accordingly, the subsequent steps will be described in detail in the form of taking over the description up to FIG. 2C of the first embodiment. In addition, unless otherwise noted, the same steps as those in the first embodiment can be performed using the same materials and conditions. Therefore, a detailed description of the components given the same numbers may be omitted.

図２（Ｃ）に示すように、例えばタングステン（Ｗ）といった導電性材料を用いて、第１前駆導電性水素バリア膜３４Ｘ上を覆い、かつホール（コンタクトホール３２）を埋め込むプラグ膜３６Ｘを、スパッタ法等により、膜厚６００ｎｍ程度になるよう常法に従って成膜する。 As shown in FIG. 2C, a plug film 36X that covers the first precursor conductive hydrogen barrier film 34X and fills the hole (contact hole 32) using a conductive material such as tungsten (W), for example, A film is formed by a conventional method so as to have a film thickness of about 600 nm by sputtering or the like.

次に、図４（Ａ）に示すように、プラグ膜３６Ｘを第１絶縁膜３０の表面３０ａが露出するまで削り取って、プラグ３６を形成する。この工程により、プラグ３６の頂面３６ａは、表面３０ａの高さレベルと等しくされる。また、コンタクトホール３２の表面を覆う第１導電性水素バリア膜３４ａが形成される。 Next, as shown in FIG. 4A, the plug film 36X is scraped off until the surface 30a of the first insulating film 30 is exposed to form the plug 36. By this step, the top surface 36a of the plug 36 is made equal to the height level of the surface 30a. A first conductive hydrogen barrier film 34 a that covers the surface of the contact hole 32 is formed.

この工程は、従来公知のエッチング工程により、いわゆるエッチバック工程を行うのがよい。このエッチバック工程は、タングステン膜に対して行われる第１工程として、例えばＳＦ₆ガス流量を７０ｓｃｃｍとし、圧力を０．２６７Ｐａ（２ｍＴｏｒｒ）とし、印加電力を５０Ｗとし、かつＭｇアノード電流を２５０ｍＡとする条件で行い、次いで第１前駆導電性水素バリア膜に対して行われる第２工程として、例えばＣＨ₂Ｆ₂／Ｃｌ₂ガス流量をそれぞれ１５／２００ｓｃｃｍとし、圧力を０．５３４Ｐａ（４ｍＴｏｒｒ）とし、印加電力を７０Ｗとし、かつアノード電流を２５０ｍＡとする条件で行えばよい。 In this step, a so-called etch back step is preferably performed by a conventionally known etching step. This etch back process is a first process performed on the tungsten film, for example, the SF ₆ gas flow rate is 70 sccm, the pressure is 0.267 Pa (2 mTorr), the applied power is 50 W, and the Mg anode current is 250 mA. As a second step performed on the first precursor conductive hydrogen barrier film, for example, the CH ₂ F ₂ / Cl ₂ gas flow rate is set to 15/200 sccm and the pressure is set to 0.534 Pa (4 mTorr). The applied power may be 70 W and the anode current may be 250 mA.

また、これら第１及び第２工程は、好ましくは、例えば常法に従う一連のＣＭＰ工程として実施することもできる。 Further, these first and second steps can preferably be carried out as a series of CMP steps according to, for example, a conventional method.

次に、図４（Ｂ）に示すように、露出した第１絶縁膜３０の表面３０ａ、プラグ３６の頂面３６ａ及び第１導電性水素バリア膜３４ａの露出面を覆う第２前駆導電性水素バリア膜３４Ｙを形成する。この第２前駆導電性水素バリア膜３４Ｙは、第１の実施の形態で説明した第１前駆導電性水素バリア膜３４Ｘと同様の材料及び条件で成膜すればよい。 Next, as shown in FIG. 4B, the second precursor conductive hydrogen covering the exposed surface 30a of the first insulating film 30, the top surface 36a of the plug 36, and the exposed surface of the first conductive hydrogen barrier film 34a. A barrier film 34Y is formed. The second precursor conductive hydrogen barrier film 34Y may be formed using the same material and conditions as the first precursor conductive hydrogen barrier film 34X described in the first embodiment.

さらに、第２前駆導電性水素バリア膜３４Ｙの表面３４Ｙ’上であって、プラグ３６の頂面３６ａの直上に、下部電極膜４４Ｘを、この下部電極膜４４Ｘ上に強誘電体膜４６Ｘを、及び強誘電体膜４６Ｘ上に上部電極膜４８Ｘを順次に成膜する。 Further, on the surface 34Y ′ of the second precursor conductive hydrogen barrier film 34Y, directly above the top surface 36a of the plug 36, the lower electrode film 44X is formed, and the ferroelectric film 46X is formed on the lower electrode film 44X. The upper electrode film 48X is sequentially formed on the ferroelectric film 46X.

図４（Ｃ）に示すように、これら下部電極膜４４Ｘ、強誘電体膜４６Ｘ、及び上部電極膜４８Ｘを、図示しないマスクパターンをマスクとして、常法に従うドライエッチング工程によりパターニングする。 As shown in FIG. 4C, the lower electrode film 44X, the ferroelectric film 46X, and the upper electrode film 48X are patterned by a dry etching process according to a conventional method using a mask pattern (not shown) as a mask.

このとき、下部電極膜４４Ｘをプラチナを材料とする単層の構造としておけば、下部電極膜４４Ｘのエッチング工程時に、第２前駆導電性水素バリア膜３４Ｙに対する選択比を適切なものとすることができる。従って、下部電極膜４４Ｘのエッチング工程時に、第２前駆導電性水素バリア膜３４Ｙが不所望に削られてしまう現象を防止することができる。 At this time, if the lower electrode film 44X has a single-layer structure made of platinum, the selection ratio with respect to the second precursor conductive hydrogen barrier film 34Y may be appropriate during the etching process of the lower electrode film 44X. it can. Therefore, it is possible to prevent the second precursor conductive hydrogen barrier film 34Y from being undesirably scraped during the etching process of the lower electrode film 44X.

この工程により、プラグ３６の直上に位置する第２前駆導電性水素バリア膜３４Ｙに載っていて、プラグ３６とは電気的に接続されている強誘電体キャパシタ構造体４０が形成される。 By this step, the ferroelectric capacitor structure 40 which is placed on the second precursor conductive hydrogen barrier film 34Y located immediately above the plug 36 and electrically connected to the plug 36 is formed.

すなわち、強誘電体キャパシタ構造体４０は、下部電極４４、強誘電体層４６、及び上部電極４８の積層体を含む構造体とされる。 That is, the ferroelectric capacitor structure 40 is a structure including a laminate of the lower electrode 44, the ferroelectric layer 46, and the upper electrode 48.

次いで、半導体基板（ウェハ）１１の加熱処理工程を行う。この工程は、強誘電体キャパシタ構造体４０から露出する、第２前駆導電性水素バリア膜３４Ｙの露出領域３４Ｙｂのみを酸化することにより、当初導電性であった第２前駆導電性水素バリア膜３４Ｙの露出領域３４Ｙｂを絶縁性に転換（変質）して絶縁性水素バリア膜３４ｂを形成する。なお、露出領域３４Ｙｂ外の下部電極に覆われている領域は被覆領域３４Ｙａとなり、この領域には第２水素バリア膜３４ｃが形成されることとなる。 Next, a heat treatment process of the semiconductor substrate (wafer) 11 is performed. In this step, only the exposed region 34Yb of the second precursor conductive hydrogen barrier film 34Y exposed from the ferroelectric capacitor structure 40 is oxidized, so that the second precursor conductive hydrogen barrier film 34Y that was initially conductive is used. An exposed hydrogen barrier film 34b is formed by converting (changing) the exposed region 34Yb into insulating. Note that a region covered with the lower electrode outside the exposed region 34Yb is a covered region 34Ya, and the second hydrogen barrier film 34c is formed in this region.

具体的には、導電性のＴｉＮ膜はＴｉＯ膜に変換される。同様に、ＴｉＡｌ膜はＴｉＡｌＯ膜に、Ｔａ膜はＴａＯ膜に、ＴａＮ膜はＴａＯ膜に転換される。 Specifically, the conductive TiN film is converted into a TiO film. Similarly, the TiAl film is converted into a TiAlO film, the Ta film is converted into a TaO film, and the TaN film is converted into a TaO film.

この工程は、強誘電体層４６の劣化を回復するためのいわゆる回復アニール工程も兼ねている。従って、加熱処理の条件は、露出領域３４Ｙｂの酸化が膜の厚み方向及び延在方向の両方において完全に行われ、かつ強誘電体層の回復が確実に行える条件とすればよい。この工程は、具体的には、好ましくは、例えば酸素雰囲気下、５５０℃から８５０℃の範囲で３０分間〜９０分間、好ましくは６０分間程度加熱処理することにより行うのがよい。 This process also serves as a so-called recovery annealing process for recovering the deterioration of the ferroelectric layer 46. Therefore, the heat treatment may be performed under such a condition that the exposed region 34Yb is completely oxidized in both the thickness direction and the extending direction of the film, and the ferroelectric layer can be reliably recovered. Specifically, this step is preferably performed by heat treatment in an oxygen atmosphere in the range of 550 ° C. to 850 ° C. for 30 minutes to 90 minutes, preferably about 60 minutes.

引き続き、強誘電体キャパシタ構造体４０より上側に位置する構成要素、例えば、さらなる水素バリア膜、層間絶縁膜、コンタクトホール、上部電極又は素子に接続される１層又は２層以上の配線、この配線を第１層目の配線層として、配線層を覆う層間絶縁膜、層間絶縁膜に形成されるヴィアホール、ヴィアホールを埋込み、下層の配線と接続されるプラグ、プラグに接続されるさらなる配線層を形成する工程を繰り返して実施することにより、所望の多層配線構造を形成することができる。 Subsequently, a component located above the ferroelectric capacitor structure 40, such as a further hydrogen barrier film, an interlayer insulating film, a contact hole, an upper electrode or a wiring of one or more layers connected to the element, this wiring As a first wiring layer, an interlayer insulating film covering the wiring layer, a via hole formed in the interlayer insulating film, a via hole buried therein, a plug connected to the lower wiring, and a further wiring layer connected to the plug A desired multilayer wiring structure can be formed by repeatedly performing the step of forming.

このようにして、いわゆる半導体チップの形態を有し、それぞれ同一の上述した第２の実施の形態の装置構造を有する複数個の強誘電体メモリ装置を１枚の基板１１から製造することができる。 In this way, a plurality of ferroelectric memory devices each having the form of a so-called semiconductor chip and having the same device structure of the above-described second embodiment can be manufactured from one substrate 11. .

この第２の実施の形態の半導体装置の製造方法によれば、第１絶縁膜３０の表面３０ａ上の第１前駆導電性水素バリア膜３４Ｘを除去した後に、第２導電性水素バリア膜３４ｃ（第２前駆導電性水素バリア膜３４Ｙ）を形成するので、膜厚をより均一に揃えることができる。従って、後続の製造工程のプロセスの安定性向上、キャパシタ特性の向上、歩留まりの向上といったさらなる効果が得られる。 According to the method of manufacturing the semiconductor device of the second embodiment, after removing the first precursor conductive hydrogen barrier film 34X on the surface 30a of the first insulating film 30, the second conductive hydrogen barrier film 34c ( Since the second precursor conductive hydrogen barrier film 34Y) is formed, the film thickness can be made more uniform. Therefore, further effects such as improved process stability in subsequent manufacturing steps, improved capacitor characteristics, and improved yield can be obtained.

この発明の強誘電体メモリ装置の一部分を切断した部分的な切り口を示す模式的な図である。1 is a schematic diagram showing a partial cut surface obtained by cutting a part of a ferroelectric memory device according to the present invention; FIG. （Ａ）図、（Ｂ）図及び（Ｃ）図は、ウェハレベルで製造途中の強誘電体メモリ装置を切断した切り口を示す概略的な製造工程図である。(A), (B), and (C) are schematic manufacturing process diagrams showing a cut surface of a ferroelectric memory device being manufactured at the wafer level. （Ａ）図及び（Ｂ）図は、図２（Ｃ）に続く、製造工程図である。FIGS. 2A and 2B are manufacturing process diagrams subsequent to FIG. （Ａ）図、（Ｂ）図及び（Ｃ）図は、図２（Ｃ）に続く、製造工程図である。FIGS. (A), (B), and (C) are manufacturing process diagrams following FIG. 2 (C).

Explanation of symbols

１：メモリセルアレイ領域
５：素子分離構造
１０：メモリセル素子
１１：半導体基板
１２：メモリセル素子拡散領域
１４：メモリセル素子ゲート電極
３０：第１絶縁膜
３０ａ：表面
３２：コンタクトホール
３４：水素バリア膜
３４ａ：第１導電性水素バリア膜
３４ｂ：絶縁性水素バリア膜
３４ｃ：第２導電性水素バリア膜
３４Ｘ：第１前駆導電性水素バリア膜
３４Ｘ’、３４Ｙ’：表面
３４Ｘａ：第１部分領域
３４Ｘｂ：第２部分領域
３４Ｙ：第２前駆導電性水素バリア膜
３４Ｙａ：被覆領域
３４Ｙｂ：露出領域
３６：プラグ
３６Ｘ：プラグ膜
３６ａ：頂面
４０：強誘電体キャパシタ構造体
４４：下部電極
４４Ｘ：下部電極膜
４６：強誘電体層
４６Ｘ：強誘電体膜
４８：上部電極
４８Ｘ：上部電極膜
１００：強誘電体メモリ装置 1: Memory cell array region 5: Element isolation structure 10: Memory cell element 11: Semiconductor substrate 12: Memory cell element diffusion region 14: Memory cell element gate electrode 30: First insulating film 30a: Surface 32: Contact hole 34: Hydrogen barrier Film 34a: first conductive hydrogen barrier film 34b: insulating hydrogen barrier film 34c: second conductive hydrogen barrier film 34X: first precursor conductive hydrogen barrier film 34X ′, 34Y ′: surface 34Xa: first partial region 34Xb : Second partial region 34Y: second precursor conductive hydrogen barrier film 34Ya: coating region 34Yb: exposed region 36: plug 36X: plug film 36a: top surface 40: ferroelectric capacitor structure 44: lower electrode 44X: lower electrode Film 46: Ferroelectric layer 46X: Ferroelectric film 48: Upper electrode 48X: Upper electrode film 100: Ferroelectric memory device

Claims

Preparing a semiconductor substrate including a plurality of chip regions having a memory cell array region in which a plurality of memory cell elements are provided in a matrix;
Forming a first insulating film on the semiconductor substrate provided with the memory cell element;
Forming a contact hole from the surface of the first insulating film to the memory cell element;
Forming a first precursor conductive hydrogen barrier film covering the surface of the first insulating film and the side and bottom surfaces of the contact hole;
Forming a plug film covering the surface of the first precursor conductive hydrogen barrier film and filling the contact hole;
Scraping the plug film until the surface of the first precursor conductive hydrogen barrier film is exposed to form a plug for embedding the contact hole;
A lower electrode film covering the exposed surface of the first precursor conductive hydrogen barrier film and the top surface of the plug; a ferroelectric film covering the lower electrode film; and an upper electrode film covering the ferroelectric film. A laminating process for sequentially laminating;
The lower electrode film, the ferroelectric film, and the upper electrode film are patterned until the surface of the first precursor conductive hydrogen barrier film is exposed, and the lower electrode, the ferroelectric layer, and the upper electrode are stacked in this order. Forming a ferroelectric capacitor structure having a laminate that is disposed on the top surface of the plug, and
Heat treatment is performed in an oxygen atmosphere, and among the first precursor conductive hydrogen barrier film, a first partial region located immediately below the ferroelectric capacitor structure is used as a first conductive hydrogen barrier film, and Of the first precursor conductive hydrogen barrier film, the second partial region exposed from the ferroelectric capacitor structure is used as an insulating hydrogen barrier film, and the first conductive hydrogen barrier film is composed of the first conductive hydrogen barrier film and the insulating hydrogen barrier film. Forming a hydrogen barrier film, and performing a recovery annealing of the ferroelectric layer, and a method for manufacturing the ferroelectric memory device.

2. The method of manufacturing a ferroelectric memory device according to claim 1, wherein the step of forming the lower electrode is a step of forming a single layer electrode made of platinum.

The step of forming the first precursor conductive hydrogen barrier film is a step of forming the first precursor conductive hydrogen barrier film using a material selected from the group including titanium, tantalum, and titanium nitride. 3. A method of manufacturing a ferroelectric memory device according to claim 1, wherein the ferroelectric memory device is manufactured.

4. The ferroelectric according to claim 3, wherein the step of forming the first precursor conductive hydrogen barrier film is a step of forming the first precursor conductive hydrogen barrier film using titanium nitride as a material. Method for manufacturing a body memory device.

The step of forming the plug includes scraping the plug film until the surface of the first insulating film is exposed, and covering the contact hole with the first conductive hydrogen barrier film and the first conductive hydrogen barrier film. Forming a plug for filling the contact hole,
After the step of forming the plug, the method further includes a step of forming a second precursor conductive hydrogen barrier film that covers the exposed surface of the first insulating film and the top surface of the plug,
In the stacking step, a lower electrode film, a ferroelectric film covering the lower electrode film, and an upper electrode film covering the ferroelectric film are sequentially stacked on the second precursor conductive hydrogen barrier film. Process,
The step of forming the ferroelectric capacitor structure includes patterning the lower electrode film, the ferroelectric film, and the upper electrode film until the surface of the second precursor conductive hydrogen barrier film is exposed, Forming a ferroelectric capacitor structure having a laminate in which an electrode, a ferroelectric layer, and an upper electrode are laminated in this order and disposed on the top surface of the plug;
In the step of forming the hydrogen barrier film, a heat treatment is performed in an oxygen atmosphere, and an exposed region of the second precursor conductive hydrogen barrier film exposed from the ferroelectric capacitor structure is insulated. And, of the second precursor conductive hydrogen barrier film, a coating region of the second precursor conductive hydrogen barrier film located immediately below the ferroelectric capacitor structure is used as the second conductive hydrogen barrier film. A step of forming a hydrogen barrier film comprising the first conductive hydrogen barrier film, the second conductive hydrogen barrier film, and the insulating hydrogen barrier film, and performing a recovery annealing of the ferroelectric layer, A method for manufacturing a ferroelectric memory device according to claim 1.

6. The method of manufacturing a ferroelectric memory device according to claim 1, wherein the step of forming the plug is a step of removing the plug film by etching back.

7. The method of manufacturing a ferroelectric memory device according to claim 1, wherein the step of forming the plug is a step of scraping the plug film by a chemical mechanical polishing method.

8. The method of manufacturing a ferroelectric memory device according to claim 1, wherein the first precursor conductive hydrogen barrier film has a thickness of 100 nm.

6. The method of manufacturing a ferroelectric memory device according to claim 5, wherein the thickness of the second precursor conductive hydrogen barrier film is 100 nm.