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JP4601910B2 - 半導体集積回路装置及び半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置及び半導体集積回路装置の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法にかかり、特に入出力回路セルの構成に関するものである。
【０００２】
【従来の技術】
一般に、フリップチップＬＳＩは、図９に示すように、チップの周辺部にプロービングパッド２、その内側領域に入出力回路セルや入出力回路へ電源電圧を供給する入出力回路用電源供給セルおよびＬＳＩ内部論理回路へ電源電圧を供給するＬＳＩ内部論理回路用電源供給セルなどのＬＳＩ周辺回路素子３がある一定のピッチで配置され、ＬＳＩ周辺回路素子の内側領域に前記ＬＳＩ内部論理回路などのセル領域６が配置されている。
さらにチップの表面に、端子パッドとＬＳＩを繋ぐ再配列配線５が配置されている。これら回路素子を駆動するための電源電圧を供給する電源ラインとしては、ＬＳＩ周辺回路素子の上部に配置されたＬＳＩ周辺回路用電源ラインと、ＬＳＩ内部論理回路周辺に配置されたＬＳＩ内部論理回路用電源ラインが在り、それぞれ電気的に分離されて配置されている。なおここでフリップチップパッケージは、スティフナに形成されたボールグリッドアレイ（ＢＧＡ）を含むパッケージ等が用いられる。
【０００３】
ＬＳＩチップ内の各回路素子へ電源電圧を供給するタイミングとしては、動作時の他に製品検査時がある。製品検査には、ウエハ段階でのプロービング検査と、組立後の完成品段階での検査とがある。組立後の完成品段階での検査の場合、製品を実使用周波数で動作させて信号の入出力タイミングを検査するという方法がとられている。この場合、機能と特性の双方でＬＳＩチップの出来映えを判断する目的で、ＬＳＩ周辺回路素子およびＬＳＩ内部論理回路は、ともに十分な電源電圧を供給する必要がある。
【０００４】
近年、ＬＳＩの大規模化が進むになるにつれて、集積度は高まる一方であり、入力端子数も増大の一途をたどっている。しかしながらプロ−ビングパッド２は、プロ−ビング検査時の作業性あるいはボンディングの作業性から、現状ではパッドピッチは１２０μｍ程度が限度であり、これが高集積化を阻むひとつの問題となっている。
そこで、図９に示すように、入出力回路２をボンディングが可能なパッドピッチの半分の値以上で配列し、複数のプロ−ビングパッド２を複数の入出力回路に対してチップ周辺側の領域とチップ中心側のセル領域６のそれぞれにボンディングが可能なパッドピッチ以上で配置された構成とする、いわゆる千鳥配列によりこの問題を回避している（特許文献１参照）。
しかしながら、千鳥配列は単列配列方式に比べてパッド領域が広くなる上、内部回路とパッド領域とが離間した構造となり、空き領域ができてしまい、結果的に、チップサイズの低減には限界があった。
【０００５】
【特許文献１】
特開平１０−２８４６１１号
【０００６】
【発明が解決しようとする課題】
このように、従来の半導体装置では、プロ−ビングパッドの配置に制約があり、これが半導体装置の高集積化を阻む大きな問題となっていた。
また、高速なデータ転送を行う手法として、データのビット幅を増大させると、入出力回路セルの数が増加し、それら入出力回路セルに供給する入出力回路用電源供給セルの増大を招くという問題があった。
本発明は前記実情に鑑みてなされたもので、小型化、高集積化が可能でかつプロ−ビングテストの作業性も良好で確実な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
そこで本発明では、再配線を含む半導体装置において、プロービングパッドに接続された入出力（I／O）セルと、プロービングパッドを持たない入出力セルとが混在していることを特徴とする。
入出力セルには必ずしもプロ−ビングパッドを必要としないものもあり、必ずしも必要としないものには、プロ−ビングパッドを設けないようにしているため、プロ−ビングパッドをもたない入出力セルの分だけセルの配列ピッチを増大することができ、実装作業性を低下させることなく、集積度の向上をはかることが可能となる。
また、前記半導体装置はＤＲＡＭを含むことを特徴とする。
ＤＲＡＭの場合、プロ−ビングパッドを用いたテストによって特性に問題があった場合はヒューズ等を切断することにより、修正に問題があるメモリアレーを切断して（予備の）冗長回路に接続し、救済を行うようにしている。
また、前記半導体装置はヒューズ素子を含むことを特徴とする。プロ−ビングパッドを用いたテストによって特性に問題があった場合には、ヒューズを切断することにより、冗長救済、特性調整（トリミング）を容易に行うことが可能となる。
また、前記半導体装置は、少なくとも1辺にプロービングパッドをもたないようにし、その辺にプロ−ビングパッドを使用しない入出力回路を配置すれば、その辺のプロ−ビングパッド形成領域は全て縮減される。
さらにまた、前記半導体装置は、プロ−ビングパッドを千鳥状に配置してもよい。
【０００８】
またこの入出力回路セルは、プロ−ビングテスト用のプロ−ビングパッドと、外部接続用の端子パッドとに接続されており、検査時には前記プロ−ビングパッドからテストパターンの入力や出力のモニターや電源の供給を行い、前記回路ブロックの一方のブロービング検査を行うとともに、組立後の完成品段階での検査では端子パッドに接続されたパッケージピン（端子）から信号や電源を供給することにより、前記回路ブロックの他のひとつを駆動するように構成したことを特徴とする。
【０００９】
これにより、チップ面積の増大を招くことなく、プロ−ビング検査に際しても、ＩＲドロップの小さい半導体装置を提供することができる。
【００１０】
またこの複数の回路ブロックは、半導体集積回路の内部論理回路ブロックと、周辺の入出力回路ブロックとを含み、前記半導体集積回路の内部論理回路ブロックおよび周辺の入出力回路ブロックは、前記入出力回路セルを介して、プロ−ビングテスト用のプロ−ビングパッドと、外部接続用の端子パッドとに接続されており、検査時には前記プロ−ビングパッドからテストパターンの入力、出力のモニターや電源の供給を行い、前記回路ブロックの一方のブロービング検査を行うとともに、駆動時には端子パッドに接続されたパッケージから信号や電源を供給することにより、前記内部論理回路ブロックを駆動するように構成する。
【００１１】
また、このプロ−ビングパッドは、半導体集積回路チップの表面に配設されており、前記端子パッドは、前記プロ−ビングパッドを覆う絶縁膜に形成されたコンタクトを介して、前記入出力回路セルに接続された前記内部論理回路ブロックに接続されるのが望ましい。
【００１２】
また、前記プロ−ビングパッドは、半導体集積回路チップの周縁部表面に配設するのが望ましい。これにより、チップ面積を有効に利用することができる。
望ましくは、この半導体集積回路装置は、表面に再配列配線を備え、フェースダウンで実装基板に接続するフリップチップＬＳＩであることを特徴とする。
【００１２】
すなわち、本発明は、シリコン基板（１）と、前記シリコン基板上の内部回路領域（R2）に形成された内部回路（DRAM1ｂ）と、前記シリコン基板（１）上のＩ／Ｏセル領域（R1）に形成され、第１の周辺回路素子（電源セル１ａ）と、前記第１の周辺回路素子と前記シリコン基板に対して平行に離れて形成される第１の電極３と、前記第１の周辺回路素子上に前記第１の電極３、前記第１の周辺回路素子（電源セル１ａ）及び前記内部回路（DRAM1ｂ）の少なくとも一部と電気的に接続されるよう形成される第２の電極３を含む入力または出力用の第１のＩ／Ｏセルと、前記シリコン基板上のＩ／Ｏセル領域に形成され、第２の周辺回路素子と、前記第２の周辺回路素子上に前記第２の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第３の電極のみを電極として含む入力または出力用の第２のＩ／Ｏセル３ｎと、前記内部回路、前記第１のＩ／Ｏセル３ｓ及び前記第２のＩ／Ｏセル３ｎ上に、前記第１の電極３をプロービングパッド２として、前記第２の電極を第１の再配列配線用パッド２Ｐとして、前記第３の電極を第２の再配列配線用パッド２Ｐとして開口するように形成された層間絶縁膜１１を備えたことを特徴とする。
【００１２】
また本発明は、上記半導体集積回路装置において、前記第１及び第２の再配列配線用パッド２Ｐとして開口された面積のいずれもが、前記プロービングパッド２として開口された面積よりも小さいことを特徴とする。
【００１２】
また本発明は、上記半導体集積回路装置において、前記内部回路は、少なくともＤＲＡＭ１ｂを含み、前記ＤＲＡＭ１ｂのヒューズ層１５は、前記第１の電極と電気的に接続されていることを特徴とする。
【００１２】
また本発明は、上記半導体集積回路装置において、前記層間絶縁膜１１の表面上に前記プロービングパッド２を含む領域を上方から覆うように、かつ前記第１及び前記第２の再配列配線用パッド２Ｐの各々の少なくとも一部を開口するように形成された絶縁保護膜１１と、前記絶縁保護膜１１の表面上に形成され、前記第２の電極と電気的に接続された第１の配線５と、前記絶縁保護膜１１の表面上に形成され、前記第３の電極と電気的に接続された第２の配線と、前記第１の配線および第２の配線５上に前記第１の配線と電気的に接続されるよう形成された第１および第２のバンプ４とをさらに備えたことを特徴とする。
【００１２】
また本発明は、上記半導体集積回路装置において、前記第１の配線と前記第１のバンプの間に形成された第１のバリアメタル９と、前記第２の配線と前記第２のバンプ４の間に形成された第２のバリアメタル９をさらに備えたことを特徴とする。
【００１２】
また本発明は、上記半導体集積回路装置において、前記シリコン基板の１辺に沿って形成された全ての入力または出力用のＩ／Ｏセルが、前記第２のＩ／Ｏセルで形成されていることを特徴とする。
【００１２】
また本発明は、上記半導体集積回路装置において、シリコン基板と、前記シリコン基板上の内部回路領域に形成された少なくともＤＲＡＭを含む内部回路と、前記シリコン基板上のＩ／Ｏセル領域に形成され、第１の周辺回路素子と、前記第１の周辺回路素子と前記シリコン基板に対して平行に離れて形成される第１の電極と、前記第１の周辺回路素子上に前記第１の電極、前記第１の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第２の電極を含む入力または出力用の第１のＩ／Ｏセルと、前記シリコン基板上のＩ／Ｏセル領域に形成され、第２の周辺回路素子と、前記第２の周辺回路素子上に前記第２の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第３の電極のみを電極として含む入力または出力用の第２のＩ／Ｏセルと、前記内部回路、前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセル上に、前記第１の電極をプロービングパッドとして、前記第２の電極を第１の再配列配線用パッドとして、前記第３の電極を第２の再配列配線用パッドとして開口するように形成された層間絶縁膜を含み、かつ前記ＤＲＡＭのヒューズ層は、前記第１の電極と電気的に接続されているものであって、前記製造方法は、前記ＤＲＡＭの特性に問題があることが判明した場合に、前記プロービングパッドを経由して前記ＤＲＡＭのヒューズ層を切断する工程と、前記層間絶縁膜の表面上に前記プロービングパッドを含む領域を上方から覆うように、かつ前記第１及び前記第２の再配列配線用パッドの各々の少なくとも一部を開口するように絶縁保護膜を形成する工程と、前記絶縁保護膜の表面上に前記第２の電極と電気的に接続するよう第１の配線を形成する工程と、前記絶縁保護膜の表面上に前記第３の電極と電気的に接続するよう第２の配線を形成する工程と、前記第１の配線上に前記第１の配線と電気的に接続するよう第１のバンプを形成する工程と、前記第２の配線上に前記第１の配線と電気的に接続するよう第２のバンプを形成する工程とを備えたことを特徴とする。
【００１２】
また、本発明は、上記半導体集積回路装置の製造方法において、前記第１のバンプを形成する工程の前に、前記第１の配線上に第１のバリアメタルを形成する工程と、前記第２のバンプを形成する工程の前に、前記第２の配線上に第２のバリアメタルを形成する工程をさらに備えたことを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。まず、セルの構成を示し、その作用を説明する。
このＬＳＩチップ１は、図１に概略図、図５に要部断面図を示すように、チップ外周に配列されたプロ−ビングパッド２と、このプロ−ビングパッド２の内側にプロ−ビングパッドのそれぞれに接続される第１の入出力回路セル３Ｓとこの入出力セルの間に配列され、プロ−ビングパッドを持たない第２の入出力回路セル３ｎと、これら第１および第２の入出力セルの上層に配列された再配列配線５と、この再配列配線に形成され、素子領域６上に形成された端子パッド４とを具備したものである。
ここで素子領域６はＤＲＡＭを構成するものである。
【００１４】
次にこのＬＳＩチップ1の製造工程について説明する。
まず図２に示すように、シリコン基板１表面に形成された入出力セルや電源セル１ａ（Ｉ／Ｏセル領域Ｒ１）、素子領域（内部回路領域Ｒ２）にＤＲＡＭ１ｂを形成し、これらのＤＲＡＭに対し、層間絶縁膜１１に形成されたコンタクト１２にコンタクトするように第１層アルミニウム配線を形成するとともにさらにコンタクト１３を介して第２層アルミニウム配線を形成し、プロ−ビングパッド２および再配列配線用パッド２Ｐを形成する。なお、配線パターン間および配線層間は窒化シリコン膜からなる層間絶縁膜で被覆されている。
【００１５】
そして図３に示すように層間絶縁膜にコンタクトホールを形成し、プロ−ビングパッド２を露呈せしめ、プローブＰによってプロ−ビングテストを行う。
【００１６】
そしてこのプロ−ビングテストでＤＲＡＭ特性に問題ありと判断された場合、図４に示すようにヒューズ層１５を切断する。
【００１７】
そしてさらに、図５に示すように絶縁保護膜７を塗布し、表面を保護する。
最後に、この絶縁保護膜７にコンタクトを形成し再配列配線５を形成し、バリアメタル９を介して半田バンプ４を形成する。
このようにして図１に示したＬＳＩチップが形成される。
【００１８】
かかる構成によれば、プロ−ビングパッドの必要な入出力回路３Ｓにのみプロ−ビングパッドを形成し、他の入出力回路３ｎはプロ−ビングパッドを具備しないようにしているため、機能を低下させることなく、素子面積の低減をはかることが可能となる。
【００１９】
（第２の実施の形態）
なお、前記実施の形態では、入出力回路１つおきにプロ−ビングパッド２を形成したが、第２の実施の形態では、図７に示すように、４個の入出力回路に対し１個のプロ−ビングパッド２を接続したものである。
この構成では、入出力セル幅を前記第１の実施の形態の半分にすることによりバンプを増やし封止後検査で使用可能な端子数を増大させることができ、高速多ピン化をはかることが可能となる。
なお同一部位には同一符号を付した。
【００２０】
（第３の実施の形態）
なお、前記実施の形態では、４辺の入出力回路に対し、入出力回路１つおきにプロ−ビングパッド２を形成したが、この例では第４の実施の形態では、図８に示すように４辺のうちの３辺については前記第１の実施の形態と同様に１つおきにプロ−ビングパッドを形成したが、１辺についてはプロ−ビングパッドをなしにしたものである。
かかる構成によれば、大幅なセル面積の低減をはかることが可能となる。
【００２１】
【発明の効果】
本発明によれば、機能を低下させることなく、小型のＬＳＩを形成することが可能となる。
【図面の簡単な説明】
【図１】 第１の実施の形態のＬＳＩの平面説明図である。
【図２】同ＬＳＩの製造工程図である。
【図３】同ＬＳＩの製造工程図である。
【図４】同ＬＳＩの製造工程図である。
【図５】同ＬＳＩの製造工程図である。
【図６】同ＬＳＩの製造工程図である。
【図７】本発明の第２の実施の形態のＬＳＩを示す図である。
【図８】本発明の第３の実施の形態のＬＳＩを示す図である。
【図９】 従来例のフリップチップＬＳＩの概要図である。
【符号の説明】
１ シリコン基板
２ プロービングパッド
２Ｐ 第２の再配列配線用パッド
３ｓ 第１のＩ／Ｏセル
３ｎ 第２のＩ／Ｏセル
３ 第３の電極
R1 Ｉ／Ｏセル領域
R2 内部回路領域
1ｂ 内部回路（DRAM）
４ バンプ
５ 再配列配線
９ バリアメタル
１１ 層間絶縁膜
１２ コンタクト
１３ コンタクト
１５ ヒューズ層

Claims (8)

  1. シリコン基板と、
    前記シリコン基板上の内部回路領域に形成された内部回路と、
    前記シリコン基板上のＩ／Ｏセル領域に形成され、第１の周辺回路素子と、前記第１の周辺回路素子と前記シリコン基板に対して平行に離れて形成される第１の電極と、前記第１の周辺回路素子上に前記第１の電極、前記第１の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第２の電極を含む入力または出力用の第１のＩ／Ｏセルと、
    前記シリコン基板上のＩ／Ｏセル領域に形成され、第２の周辺回路素子と、前記第２の周辺回路素子上に前記第２の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第３の電極のみを電極として含む入力または出力用の第２のＩ／Ｏセルと、
    前記内部回路、前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセル上に、前記第１の電極をプロービングパッドとして、前記第２の電極を第１の再配列配線用パッドとして、前記第３の電極を第２の再配列配線用パッドとして開口するように形成された層間絶縁膜を備え、
    前記プロ−ビングパッドは前記シリコン基板の外周に配列され、前記第１のＩ／Ｏセルは前記プロ−ビングパッドの内側に配列され、前記第２のＩ／Ｏセルは前記第１のＩ／Ｏセルの間に配列されたことを特徴とする半導体集積回路装置。
  2. 前記第１及び第２の再配列配線用パッドとして開口された面積のいずれもが、前記プロービングパッドとして開口された面積よりも小さいことを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記内部回路は、少なくともＤＲＡＭを含み、前記ＤＲＡＭのヒューズ層は、前記第１の電極と電気的に接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
  4. 前記層間絶縁膜の表面上に前記プロービングパッドを含む領域を上方から覆うように、かつ前記第１及び前記第２の再配列配線用パッドの各々の少なくとも一部を開口するように形成された絶縁保護膜と、前記絶縁保護膜の表面上に形成され、前記第２の電極と電気的に接続された第１の配線と、前記絶縁保護膜の表面上に形成され、前記第３の電極と電気的に接続された第２の配線と、前記第１の配線上に前記第１の配線と電気的に接続されるよう形成された第１のバンプと、前記第２の配線上に前記第２の配線と電気的に接続されるよう形成された第２のバンプをさらに備えたことを特徴とする請求項１に記載の半導体集積回路装置。
  5. 前記第１の配線と前記第１のバンプの間に形成された第１のバリアメタルと、前記第２の配線と前記第２のバンプの間に形成された第２のバリアメタルをさらに備えたことを特徴とする請求項４に記載の半導体集積回路装置。
  6. 前記シリコン基板の１辺に沿って形成された全ての入力または出力用のＩ／Ｏセルが、前記第２のＩ／Ｏセルで形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路装置。
  7. 半導体集積回路装置の製造方法であって、
    前記半導体集積回路装置は、
    シリコン基板と、
    前記シリコン基板上の内部回路領域に形成された少なくともＤＲＡＭを含む内部回路と、前記シリコン基板上のＩ／Ｏセル領域に形成され、第１の周辺回路素子と、前記第１の周辺回路素子と前記シリコン基板に対して平行に離れて形成される第１の電極と、前記第１の周辺回路素子上に前記第１の電極、前記第１の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第２の電極を含む入力または出力用の第１のＩ／Ｏセルと、
    前記シリコン基板上のＩ／Ｏセル領域に形成され、第２の周辺回路素子と、前記第２の周辺回路素子上に前記第２の周辺回路素子及び前記内部回路の少なくとも一部と電気的に接続されるよう形成される第３の電極のみを電極として含む入力または出力用の第２のＩ／Ｏセルと、
    前記内部回路、前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセル上に、前記第１の電極をプロービングパッドとして、前記第２の電極を第１の再配列配線用パッドとして、前記第３の電極を第２の再配列配線用パッドとして開口するように形成された層間絶縁膜を含み、かつ前記ＤＲＡＭのヒューズ層は、前記第１の電極と電気的に接続されているものであって、
    前記製造方法は、
    前記ＤＲＡＭの特性に問題があることが判明した場合に、前記プロービングパッドを経由して前記ＤＲＡＭのヒューズ層を切断する工程と、
    前記層間絶縁膜の表面上に前記プロービングパッドを含む領域を上方から覆うように、かつ前記第１及び前記第２の再配列配線用パッドの各々の少なくとも一部を開口するように絶縁保護膜を形成する工程と、
    前記絶縁保護膜の表面上に前記第２の電極と電気的に接続するよう第１の配線を形成する工程と、
    前記絶縁保護膜の表面上に前記第３の電極と電気的に接続するよう第２の配線を形成する工程と、
    前記第１の配線上に前記第１の配線と電気的に接続するよう第１のバンプを形成する工程と、
    前記第２の配線上に前記第２の配線と電気的に接続するよう第２のバンプを形成する工程とを備え、
    前記プロ−ビングパッドは前記シリコン基板の外周に配列され、前記第１のＩ／Ｏセルは前記プロ−ビングパッドの内側に配列され、前記第２のＩ／Ｏセルは前記第１のＩ／Ｏセルの間に配列されたことを特徴とする半導体集積回路装置の製造方法。
  8. 前記第１のバンプを形成する工程の前に、前記第１の配線上に第１のバリアメタルを形成する工程と、
    前記第２のバンプを形成する工程の前に、前記第２の配線上に第２のバリアメタルを形成する工程をさらに備えたことを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
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