JP2003318398A

JP2003318398A - 炭化珪素半導体装置

Info

Publication number: JP2003318398A
Application number: JP2002125412A
Authority: JP
Inventors: Saichiro Kaneko; 佐一郎金子
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2002-04-26
Filing date: 2002-04-26
Publication date: 2003-11-07
Anticipated expiration: 2022-04-26
Also published as: JP3620513B2

Abstract

(57)【要約】【課題】特に、ノーマリオフの電圧駆動型で、製造工程
の簡単な低オン抵抗の高耐圧電界効果トランジスタを提
供する。【解決手段】Ｎ^＋型ＳｉＣ基板１０とその上のＮ⁻型エ
ピタキシャル領域２０と、Ｎ⁻型エピタキシャル領域２
０上にヘテロ接合するＮ⁻型多結晶シリコン層６０と、
Ｎ⁻型エピタキシャル領域２０とＮ⁻型多結晶シリコン
層６０との接合部に隣接してゲート絶縁膜３０を介して
配設されたゲート電極４０と、Ｎ^＋型ＳｉＣ基板１０の
裏面に設けられたドレイン電極９０と、Ｎ⁻型多結晶シ
リコン層６０に接触するソース電極８０とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体を
用いた電界効果トランジスタを有する炭化珪素半導体装
置に関する。

【０００２】

【従来の技術】炭化珪素（以下、ＳｉＣと記す）はバン
ドギャップが広く、また、最大絶縁破壊電界がシリコン
（以下、Ｓｉと記す）と比較して一桁も大きい。さら
に、ＳｉＣの自然酸化物はＳｉＯ_２であり、Ｓｉと同様
の方法により容易にＳｉＣの表面上に熱酸化膜を形成す
ることができる。このため、ＳｉＣは電気自動車の高速
／高電圧スイッチング素子、特に、高電力ユニ／バイポ
ーラ素子として用いた際に、非常に優れた材料となるこ
とが期待される。

【０００３】図２０は、従来のＳｉＣプレーナ型ＭＯＳ
ＦＥＴ構造を示す断面図であり、例えば特開平１０−２
３３５０３号公報に開示されている。図に示すように、
高濃度Ｎ型（以下、高濃度は^＋、低濃度は⁻を用いて記
載する）ＳｉＣ基板１０上に、Ｎ⁻型ＳｉＣエピタキシ
ャル領域２０が形成されている。そして、エピタキシャ
ル領域２０の表層部における所定領域には、Ｐ⁻型べー
ス領域１５０、およびＮ^＋型ソース領域１６０が形成さ
れている。また、Ｎ⁻型ＳｉＣエピタキシャル領域２０
の上には、ゲート絶縁膜３０を介してゲート電極４０が
配置され、ゲート電極４０は層間絶縁膜１１０にて覆わ
れている。Ｐ⁻型ベース領域１５０およびＮ^＋型ソース
領域１６０に接するようにソース電極８０が形成される
とともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電
極９０が形成されている。

【０００４】このプレーナ型ＭＯＳＦＥＴの動作として
は、ドレイン電極９０とソース電極８０との間に電圧が
印加された状態で、ゲート電極４０に正の電圧が印加さ
れると、ゲート電極４０に対向したＰ⁻型ベース領域１
５０の表層に反転型のチャネル領域１００が形成され、
ドレイン電極９０からソース電極８０へと電流を流すこ
とが可能となる。また、ゲート電極４０に印加された電
圧を取り去ることによってドレイン電極９０とソース電
極８０との間は電気的に絶縁され、スイッチング機能を
示すことになる。

【０００５】

【発明が解決しようとする課題】しかしながら、図２０
に示すようなＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲー
ト絶縁膜３０と反転型のチャネル領域１００との界面に
不完全な結晶構造、すなわち、多量の界面準位が存在す
ることが知られている（V. V. Afanasev, M. Bassler,
G. Pensl and M. Schulz, Phys. Stat. Sol. (A) 162(1
997)321.）。このため、ゲート電極４０に電圧を印加し
て形成した、チャネル領域１００の表層の反転型チャネ
ルに多量の界面準位が存在し、これらが電子トラップと
して働くため、チャネル移動度を大きくすることができ
ず、結果的にＳｉＣプレーナ型ＭＯＳＦＥＴのオン抵抗
が高くなるという問題があった。

【０００６】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、低オン抵抗の高耐
圧電界効果トランジスタを提供することを目的とする。
特に、ノーマリオフの電圧駆動型で、製造工程の簡単な
炭化珪素半導体装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。

【０００８】すなわち、請求項１記載の炭化珪素半導体
装置は、第一導電型の炭化珪素半導体基体と、該半導体
基体上にヘテロ接合するヘテロ半導体領域と、前記半導
体基体と前記ヘテロ半導体領域との接合部に隣接してゲ
ート絶縁膜を介して配設されたゲート電極と、前記半導
体基体に設けられた第一導電型のドレイン電極と、前記
ヘテロ半導体領域に接触するソース電極とを備えたこと
を特徴とする（実施の形態１〜４に対応）。

【０００９】また、請求項２記載の炭化珪素半導体装置
は、請求項１記載の炭化珪素半導体装置において、前記
ゲート電極に前記ゲート絶縁膜を介して対向する前記半
導体基体の表面の一部に、第二導電型の半導体領域が形
成されていることを特徴とする（実施の形態２〜４に対
応）。

【００１０】また、請求項３記載の炭化珪素半導体装置
は、第一導電型の炭化珪素半導体基体と、該半導体基体
に形成された溝と、該溝内に充填された、前記半導体基
体とヘテロ接合するヘテロ半導体領域と、前記半導体基
体と前記ヘテロ半導体領域との接合部に隣接してゲート
絶縁膜を介して配設されたゲート電極と、前記半導体基
体に設けられた第一導電型のドレイン電極と、前記ヘテ
ロ半導体領域に接触するソース電極とを備えたことを特
徴とする（実施の形態５〜９に対応）。

【００１１】また、請求項４記載の炭化珪素半導体装置
は、請求項３記載の炭化珪素半導体装置において、前記
半導体基体の一部に、前記ヘテロ半導体領域に接続する
ように、第二導電型の半導体領域が形成されていること
を特徴とする（実施の形態６に対応）。

【００１２】また、請求項５記載の炭化珪素半導体装置
は、第一導電型の炭化珪素半導体基体と、該半導体基体
上にヘテロ接合するヘテロ半導体領域と、該ヘテロ半導
体領域を深さ方向に貫通して前記半導体基体に達するよ
うに形成された溝と、該溝内に絶縁膜を介して充填され
るゲート電極と、前記ヘテロ半導体領域に接触するソー
ス電極と、前記半導体基体に設けられた第一導電型のド
レイン電極とを備えたことを特徴とする（実施の形態
８、９に対応）。

【００１３】また、請求項６記載の炭化珪素半導体装置
は、請求項１ないし５のいずれか記載の炭化珪素半導体
装置において、前記ゲート電極に前記ゲート絶縁膜を介
して対向する前記半導体基体の一部に、前記半導体基体
と濃度が異なる第二の第一導電型の半導体領域が形成さ
れており、該第二の第一導電型の半導体領域が前記ヘテ
ロ半導体領域に接触していることを特徴とする（実施の
形態４、７に対応）。

【００１４】また、請求項７記載の炭化珪素半導体装置
は、請求項１ないし６のいずれか記載の炭化珪素半導体
装置において、前記ヘテロ半導体領域が不純物濃度の異
なる領域を持つことを特徴とする（実施の形態３、５、
７に対応）。

【００１５】また、請求項８記載の炭化珪素半導体装置
は、請求項１ないし７のいずれか記載の炭化珪素半導体
装置において、前記ヘテロ半導体領域が、シリコンまた
はアモルファスシリコンまたは多結晶シリコンの少なく
とも１つからなることを特徴とする（実施の形態１〜９
に対応）。

【００１６】

【発明の効果】請求項１記載の発明によれば、ゲート電極に正の電圧を印加してヘテロ接合のエネル
ギー障壁の厚さを薄くすれば、その薄くなった障壁をキ
ャリアが通過することができる（トンネル現象）。すな
わち、ドレインに正の電圧を印加した状態で、ゲート電
極からの電界によりエネルギー障壁の厚さを制御し、こ
の半導体装置を流れる主電流を制御できる。それゆえ、
本発明による半導体装置では、ＭＯＳＦＥＴにおけるチ
ャネル構造（図２０のチャネル領域１００）が存在しな
いので、その分、オン抵抗が低くなり、しかも電圧駆動
型素子としてＭＯＳＦＥＴと同様に使用することができ
る。

【００１７】また、本半導体装置は、基本となる素子
構造の作製において、炭化珪素半導体基体への伝導度制
御が必要でなく、その製造工程が簡単である。伝導度制
御が必要ないということは、例えば炭化珪素半導体基体
ヘイオン注入したイオンを活性化させるための１７００
℃程度の高温アニール等も行わなくて済むため、製造工
程の負荷を減らすことができるとともに、高温アニール
で生じる表面荒れ等の問題も回避することができる。

【００１８】さらに、例えばＭＯＳＦＥＴにおけるウ
ェル領域（図２０のＰ⁻型べース領域１５０）および該
ウェル領域のコンタクト領域が必要ないので、このよう
な素子構造に比べ微細化に好都合である（実施の形態１
〜４に対応）。

【００１９】請求項２記載の発明によれば、ゲート電極
にゲート絶縁膜を介して対向する半導体基体の表面の一
部に、第二導電型の半導体領域を形成することにより、
ゲート絶縁膜に印加される電界が緩和されるので、ゲー
ト絶縁膜の信頼性が向上する（実施の形態２〜４に対
応）。

【００２０】請求項３記載の発明によれば、半導体基体
に設けた溝内にヘテロ半導体領域を充填して、ヘテロ接
合界面方向に対してゲート絶縁膜を直交させることで、
ゲート電極からヘテロ接合界面までの電気力線の長さを
短くすることができる。このため、ゲート電極からの電
界によるエネルギー障壁の厚さの制御性をさらに向上さ
せることができる。すなわち、低いゲート電圧で障壁の
トンネル電流を流すことができ、ゲート電流によるエネ
ルギー主電流の制御が容易になる（実施の形態５〜９に
対応）。

【００２１】請求項４記載の発明によれば、ヘテロ半導
体領域に接続する第二導電型の半導体領域により、素子
の耐圧がこの領域と、第一導電型の半導体基体とのダイ
オード逆方向耐圧で決まるように設計できるため、高耐
圧素子が得られる（実施の形態６に対応）。

【００２２】請求項５記載の発明によれば、トレンチゲ
ート構造により素子の微細化が可能である（実施の形態
８、９に対応）。

【００２３】請求項６記載の発明によれば、ヘテロ半導
体領域に接触するように形成する第二の第一導電型の半
導体領域は、第一導電型の半導体基体よりも高濃度に形
成される。このため、ヘテロ半導体領域と第二の半導体
領域との拡散電位による、第二の半導体領域への空乏層
の拡がりが小さくなり、エネルギー障壁の厚さが薄く形
成される。その結果、低いゲート電圧で障壁のトンネル
電流を流すことができ、ゲート電圧によるエネルギー主
電流の制御が容易になる（実施の形態４、７に対応）。

【００２４】請求項７記載の発明によれば、ヘテロ接合
半導体領域内部で不純物濃度の異なる領域を任意に設定
できるという利点があり、素子の応用範囲を広めること
ができる（実施の形態３、５、７に対応）。

【００２５】請求頃８記載の発明によれば、炭化珪素半
導体基体へヘテロ接合するヘテロ半導体領域を構成する
シリコンまたはアモルファスシリコンまたは多結晶シリ
コンの材料は、炭化珪素よりもバンドギャップが小さ
く、炭化珪素とヘテロ接合を形成する。このため、請求
項１ないし８のいずれか記載の炭化珪素半導体装置にお
いて、ヘテロ半導体領域にこれらの材料を用いると、上
記記載の効果が得られやすい。また、シリコン、アモル
ファスシリコンまたは多結晶シリコンにおいては、炭化
珪素基板上への堆積、または酸化、パターニング、選択
的エッチング、選択的伝導度制御等が容易である（実施
の形態１〜８に対応）。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。なお、以下の実施の形態で
は、ヘテロ半導体領域に多結晶シリコン（Poly-Ｓｉ）
を用いた例で説明したが、ヘテロ半導体領域を形成する
材料についてはこの限りではない。また、ここで用いら
れる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的で
あるが、６Ｈ、３Ｃ等その他のポリタイプでも構わな
い。さらに、本発明の主旨を逸脱しない範囲での変形を
含むことは言うまでもない。

【００２７】また、本実施の形態では、すべてドレイン
電極を半導体基体裏面に形成し、ソース電極を基板表面
に配置して電流を素子内部に縦方向に流す構造の炭化珪
素半導体装置で説明したが、例えばドレイン電極をソー
ス電極と同じく基板表面に配置して、電流を横方向に流
す構造の電界効果トランジスタにおいても本発明が適用
可能である。

【００２８】実施の形態１図１は、本発明による炭化珪素半導体装置の実施の形態
１を示す図である。該図は、単位セルが２つ連続した構
造を示す断面図である。実際には単位セルが多数並列接
続されている。

【００２９】ドレイン領域となるＮ^＋型ＳｉＣ基板１０
上に、Ｎ⁻型エピタキシャル領域２０が積層される。エ
ピタキシャル領域２０上の所定領域には、Ｎ⁻型多結晶
シリコン層６０が形成される。多結晶シリコン層６０と
エピタキシャル領域２０とは、ヘテロ接合しており、接
合界面にはエネルギー障壁が存在している。また、エピ
タキシャル領域２０と多結晶シリコン層６０との接合部
に隣接して、ゲート絶縁膜３０を介したゲート電極４０
が形成される。ゲート電極４０は、層間絶縁膜１１０に
覆われる。多結晶シリコン層６０は、ソース電極８０に
接続される。Ｎ ^＋型ＳｉＣ基板１０の裏面には、ドレイ
ン電極９０が形成されている。

【００３０】この炭化珪素半導体装置は、ソース電極８
０を接地し、ドレイン電極９０に正の電圧Ｖ_ｄを印加し
て使用する。そして、このとき、ゲート電極４０が接地
されていると、素子の特性はＮ⁻型多結晶シリコン層６
０とＳｉＣエピタキシャル領域２０とのヘテロ接合ダイ
オードの逆方向バイアス特性となる。すなわち、ドレイ
ン電圧Ｖ_ｄが十分に高い電圧Ｖ_ｂになるまでは、ドレイ
ン電極９０とソース電極８０との間に電流は流れない。
しかし、ドレイン電圧Ｖ_ｄがＶ_ｂを超えると、トンネル
現象により急激に電流が流れ始める。一方で、ゲート電
極４０に正電圧が印加されると、Ｎ⁻型多結晶シリコン
層６０とＳｉＣエピタキシャル領域２０とのヘテロ接合
界面に電界が作用し、電界集中によりヘテロ接合面がな
すエネルギー障壁の厚さが薄くなる。その結果、ドレイ
ン電圧Ｖ_ｄが所定電圧Ｖ_ｂ以下であってもトンネル現象
が生じて電流が流れ始める。

【００３１】つまり、本発明による炭化珪素半導体装置
は、ドレイン電圧Ｖ_ｄをＶ_ｂ以下に保ち、この状態にて
ゲート電極４０に正電圧を印加することにより、ドレイ
ン電極９０とソース電極８０との間の電流制御を行うも
のである。

【００３２】《ヘテロ接合特性》次に、多結晶シリコン
とＳｉＣとのヘテロ接合の特性について、図１７から１
９を用いて詳細に説明する。図１７〜１９は、半導体の
エネルギーバンド構造を示す図である。図中、左側がＮ
⁻型シリコン、右側がＮ⁻型４Ｈ−ＳｉＣである。本実
施の形態１では多結晶シリコンを用いているが、図中で
はシリコンのエネルキーバンドを用いて説明する。

【００３３】図１７は、両者が接触していない状態を示
す。図中、シリコンの電子親和力をχ_１、仕事関数（真
空準位からフェルミ準位までのエネルギー）をφ_１、フ
ェルミエネルギー（伝導帯からフェルミ準位までのエネ
ルギー）をδ_１、バンドギャップをＥ_Ｇ１とした。同様
に、４Ｈ−ＳｉＣの電子親和力をχ_２、仕事関数を
φ _２、フェルミエネルギーをδ_２、バンドギャップをＥ
_Ｇ２としておく。

【００３４】両者を接触させ、シリコンと４Ｈ−ＳｉＣ
のヘテロ接合を形成すると、エネルギーバンド構造は図
１８のようになる。シリコンと４Ｈ−ＳｉＣとの接合面
には、両者の電子親和力χの違いからエネルギー障壁△
Ｅ_ｃが存在する。

【００３５】△Ｅ_ｃ＝χ_１−χ_２（１）なお、簡単のため、ヘテロ接合界面において界面準位が
存在しない場合の半導体ヘテロ接合、いわば、理想ヘテ
ロ接合のエネルギー準位について考える。

【００３６】さて、図１における半導体装置において、
ゲート電極４０を接地した状態でドレイン電極９０に正
の電圧Ｖｄを印加すると、Ｎ⁻型多結晶シリコン層６０
とＮ ⁻型４Ｈ−ＳｉＣエピタキシャル領域２０との接合
界面のエネルギーバンド図は、おおよそ図１９の実線で
示すようになる。４Ｈ−ＳｉＣエピタキシャル領域２０
側には、ドレイン電圧Ｖ_ｄに応じて空乏層が拡がる。一
方で、多結晶シリコン層６０側の電子は、エネルギー障
壁△Ｅ_ｃを越えることができず、接合界面に電子が蓄積
し、素子電流はほとんど流れない。そして、ＳｉＣエピ
タキシャル領域２０側に拡がる空乏層に見合う電気力線
がこの電子の蓄積層で終端し、多結晶シリコン層６０側
では電界がシールドされる。それゆえ、先に多結晶シリ
コン層６０がブレークダウンを起こすということはな
く、ドレイン電圧Ｖ_ｄが所定電圧Ｖ _ｂになって初めてド
レイン電極９０からソース電極８０へと急激に電流が流
れ始める。

【００３７】ゲート電極４０に正電圧が印加されると、
Ｎ⁻型多結晶シリコン層６０とＳｉＣエピタキシャル領
域２０とのヘテロ接合界面に電界が作用し、図１９の点
線で示すようにヘテロ接合面がなすエネルギー障壁の厚
さが薄くなる。このエネルギー障壁の厚さが１００Å程
度と十分に薄くなると、トンネル現象により電子が障壁
を通過し、その結果、ドレイン電圧Ｖ_ｄが所定電圧Ｖ_ｂ
以下であってもトンネル現象が生じて電流が流れ始め
る。

【００３８】以上説明してきたヘテロ接合特性は、半導
体とショットキーメタルの接合特性、いわゆる、ショッ
トキー接合特性によく似た性質を有している。しかし、
例えば多結晶シリコンとＳｉＣのヘテロ接合特性は、以
下に説明する点において、ショットキーメタルとＳｉＣ
の接合特性よりも優れた性質を有する。

【００３９】多結晶シリコンとＳｉＣのヘテロ接合特性
について、図１８でさらに詳しく説明する。

【００４０】シリコンと４Ｈ−ＳｉＣを接触させると、
４Ｈ−ＳｉＣ側からシリコン側へ電子が移動するため、
シリコン側の接合界面には幅Ｗ１の電子の蓄積層が形成
され、一方で、４Ｈ−ＳｉＣ側には幅Ｗ２の空乏層が形
成されると仮定する。両接合界面に生じる拡散電位をＶ
_Ｄ、シリコン側の拡散電位成分をＶ_１、４Ｈ−ＳｉＣ側
の拡散電位成分をＶ_２とすると、Ｖ_Ｄは両者のフェルミ
準位のエネルギー差であるから、Ｖ_Ｄ＝（δ_１＋△Ｅ_ｃ−δ_２）／ｑ（２）Ｖ_Ｄ＝Ｖ_１＋Ｖ_２（３）４Ｈ−ＳｉＣ側に形成される空乏層幅Ｗ２は、Ｗ２＝｛（２・ε０・ε２・Ｖ_２）／（ｑ・Ｎ２）｝^１／２（４）ここでε０は真空中の誘電率、ε２は４Ｈ−ＳｉＣの比
誘電率、Ｎ２は４Ｈ−ＳｉＣのイオン化不純物濃度を表
す。なお、これらの式は、簡単のため理想的状態を考
え、かつ、歪みの効果も考慮せずに、さらに、バンド不
連続のモデルはAndersonの電子親和力に基づいたもので
ある。

【００４１】図１に示す本発明の半導体装置において
は、図１９のようにエネルギー障壁の幅を、ゲート電極
に電圧を印加することで狭くして主電流を制御する。こ
のため式（４）で示したＷ２を大きくしてしまうと、ゲ
ート電圧によるトンネル電流の制御が困難になってしま
う。一方で、Ｗ２を薄くすると、低いゲート電圧で障壁
のトンネル電流を流すことができ、ゲート電圧によるエ
ネルギー主電流の制御が容易になる。しかしながら、素
子の降伏電圧Ｖ_ｂが小さくなり、高ドレイン耐圧素子が
得られない。

【００４２】式（４）において、Ｗ２はＶ_２の関数であ
り、Ｖ_２はヘテロ接合に生じる拡散電位Ｖ_Ｄの４Ｈ−Ｓ
ｉＣ側の拡散電位成分であるから（式３）、Ｖ_Ｄを大き
くすればＶ_２も大きくなるし、逆もそうである。そし
て、Ｖ_Ｄはヘテロ接合する半導体のフェルミ準位のエネ
ルギー差であるから、ヘテロ接合する半導体のイオン化
不純物濃度を変えることで制御できる。

【００４３】すなわち、例えば多結晶シリコンとＳｉＣ
のヘテロ接合においては、ＳｉＣ側に形成される空乏層
幅Ｗ２を、多結晶シリコン中のイオン化不純物濃度を変
えることで制御できる。その結果、所望のヘテロ接合耐
圧を得つつゲート電圧によるトンネル電流の制御を行う
ことができるようにＷ２を変えることができる。これ
は、多結晶シリコンとＳｉＣのヘテロ接合の大きな利点
である。

【００４４】というのは、ショットキーメタルとＳｉＣ
との接合では、ショットキーメタルの仕事関数が物質固
有の値なので、Ｗ２を変えるためにはショットキーメタ
ルの材料そのものを変えるしかないからである。

【００４５】以上の説明は、Ｎ型多結晶シリコンおよび
Ｎ型ＳｉＣを例にとって行ったが、Ｐ型多結晶シリコン
とＮ型ＳｉＣを用いてもよい。また、Ｐ型多結晶シリコ
ンとＰ型ＳｉＣを用いてもよい。さらに、シリコンや多
結晶シリコンに限らず、アモルファスシリコンを用いて
も構わない（請求項８に対応）。

【００４６】《製造方法》次に、本実施の形態１の炭化
珪素半導体装置の製造方法の一例を、図１０（ａ）〜
（ｃ）および図１１（ｄ）〜（ｆ）の断面図を用いて説
明する。まず、図１０（ａ）の工程においては、Ｎ^＋型
ＳｉＣ基板１０の上に、例えば不純物濃度が１０^１４〜
１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型Ｓｉ
Ｃエピタキシャル領域２０が形成されている。

【００４７】図１０（ｂ）の工程においては、エピタキ
シャル領域２０に対して犠牲酸化を行い、その犠牲酸化
膜を除去した後に、多結晶シリコン層６０を厚さ例えば
０．１〜１０μｍ程度、減圧ＣＶＤ法を用いて堆積す
る。その後、多結晶シリコン層６０に所望の不純物を導
入し、Ｎ⁻型多結晶シリコン層６０とする。不純物の導
入方法としては、堆積した多結晶シリコン層６０のさら
に上に、高濃度にドーピングされたデポ膜を堆積し、６
００〜１０００℃程度の熱処理により該デポ膜中の不純
物を多結晶シリコン層６０中に熱拡散させるか、また
は、イオン注入により不純物を直接多結晶シリコン層６
０中に導入してもよい。

【００４８】図１０（ｃ）の工程においては、多結晶シ
リコン層６０のパターニングを行って、Ｎ⁻型多結晶シ
リコン層６０を形成する。

【００４９】図１１（ｄ）の工程においては、例えばＣ
ＶＤ酸化膜を堆積してゲート絶縁膜３０を形成し、ゲー
ト絶縁膜３０上に再度多結晶シリコン層４０’を厚さ例
えば０．１〜１０μｍ程度、減圧ＣＶＤ法を用いて堆積
する。その後、多結晶シリコン層４０’に所望の不純物
を導入する。

【００５０】図１１（ｅ）の工程においては、多結晶シ
リコン層４０’のパターニングを行ってゲート電極４０
を形成する。

【００５１】なお、本実施の形態１では、多結晶シリコ
ン層６０、４０’を堆積した後に、不純物を該多結晶シ
リコン層６０、４０’中にドーピングする例で説明した
が、例えば多結晶シリコン層６０、４０’のパターニン
グを先に行ってから不純物をドーピングしてもよい。ま
た、多結晶シリコン層におけるキャリアの移動度を向上
させるために、例えばＮ⁻型多結晶シリコン層６０をア
ニールして、多結晶シリコン層６０を単結晶化または多
結晶のグレインサイズを大きくしてもよい。なお、多結
晶シリコン層６０にレーザー光を照射することにより結
晶化させてもよい。

【００５２】その後、層間絶縁膜１１０を形成して、そ
のパターニングを行い、例えばＨＦ溶液を用いて層間絶
縁膜１１０およびゲート絶縁膜３０のエッチングを行っ
てコンタクトホールを開孔する。

【００５３】図１１（ｆ）の工程においては、Ｎ⁻型多
結晶シリコン層６０に接触するように例えば金属膜から
なるソース電極８０を形成し、ＳｉＣ基板１０の裏面に
ドレイン電極９０として金属膜を蒸着し、例えば６００
〜１３００℃程度で熱処理してオーミック電極とする。
このようにして図１に示す炭化珪素半導体装置が完成す
る。

【００５４】すなわち、本実施の形態１の半導体装置
は、第一導電型の炭化珪素半導体基体（Ｎ^＋型ＳｉＣ基
板１０とその上のＮ⁻型エピタキシャル領域２０）と、
該半導体基体上にヘテロ接合するヘテロ半導体領域（Ｎ
⁻型多結晶シリコン層６０）と、前記半導体基体と前記
ヘテロ半導体領域との接合部に隣接してゲート絶縁膜
（３０）を介して配設されたゲート電極（４０）と、前
記半導体基体に設けられた第一導電型のドレイン電極
（９０）と、前記ヘテロ半導体領域に接触するソース電
極（８０）とを備えたことを特徴とする（請求項１に対
応）。

【００５５】この炭化珪素半導体装置においては、ゲート電極４０に正の電圧を印加してヘテロ接合のエ
ネルギー障壁の厚さを薄くすれば、その薄くなった障壁
をキャリアが通過することができる（トンネル現象）。
すなわち、ドレインに正の電圧を印加した状態で、ゲー
ト電極４０からの電界によりエネルギー障壁の厚さを制
御し、この半導体装置を流れる主電流を制御できる。そ
れゆえ、本実施の形態１による半導体装置では、ＭＯＳ
ＦＥＴにおけるチャネル構造（図２０のチャネル領域１
００）が存在しないので、その分、オン抵抗が低くな
り、しかも電圧駆動型素子としてＭＯＳＦＥＴと同様に
使用することができる。

【００５６】また、本実施の形態１の半導体装置は、
基本となる素子構造の作製において、炭化珪素半導体基
体への伝導度制御が必要でなく、その製造工程が簡単で
ある。伝導度制御が必要ないということは、例えば炭化
珪素半導体基体ヘイオン注入したイオンを活性化させる
ための１７００℃程度の高温アニール等も行わなくて済
むため、製造工程の負荷を減らすことができるととも
に、高温アニールで生じる表面荒れ等の問題も回避する
ことができる。

【００５７】さらに、例えばＭＯＳＦＥＴにおけるウ
ェル領域（図２０のＰ⁻型べース領域１５０）および該
ウェル領域のコンタクト領域が必要ないので、このよう
な素子構造に比べ微細化に好都合である。

【００５８】実施の形態２図２は、本発明の実施の形態２の炭化珪素半導体装置の
構造を示す図１と同様の断面図である。図１の実施の形
態１との構成上の相違は、ゲート絶縁膜３０の直下のＳ
ｉＣエピタキシャル領域２０の部分に、Ｐ⁻型ＳｉＣ領
域１２０を形成したことである。すなわち、ゲート電極
４０にゲート絶縁膜３０を介して対向する半導体基体の
表面の一部に、第二導電型の半導体領域（Ｐ⁻型ＳｉＣ
領域１２０）が形成されている（請求項２に対応）。そ
の結果、ドレイン電圧に対してゲート絶縁膜３０に印加
される電界が緩和されるのでゲート絶縁膜３０の信頼性
が向上する。ただし、Ｐ⁻型ＳｉＣ領域１２０を形成す
るためには伝導度制御が必要になる。

【００５９】実施の形態３図３は、本発明の実施の形態３の炭化珪素半導体装置の
構造を示す図１と同様の断面図である。図２の実施の形
態２との構成上の相違は、多結晶シリコン層６０がゲー
ト絶縁膜３０と隣接する領域をＮ^＋型多結晶シリコン５
０としたことである。すなわち、前記ヘテロ半導体領域
が不純物濃度の異なる領域（Ｎ⁻型多結晶シリコン層６
０とＮ^＋型多結晶シリコン層５０）を持つことを特徴と
する（請求項７に対応）。

【００６０】Ｎ^＋型多結晶シリコン層５０をＮ⁻型４Ｈ
−ＳｉＣエピタキシャル領域２０にヘテロ接合させる
と、Ｎ⁻型多結晶シリコン層６０を接合させるよりも接
合に生じる拡散電位Ｖ_Ｄを小さくすることができる。そ
れゆえ、Ｎ⁻型４Ｈ−ＳｉＣエピタキシャル領域２０に
拡がる空乏層幅Ｗ２が小さくなり、低いゲート電圧で障
壁のトンネル電流を流すことができるので、ゲート電圧
によるエネルギー主電流の制御が容易になる。このと
き、Ｎ^＋型多結晶シリコン層５０とＮ⁻型４Ｈ−ＳｉＣ
エピタキシャル領域２０との接合の耐圧は低いが、Ｎ⁻
型多結晶シリコン層６０の接合界面からＮ⁻型４Ｈ−Ｓ
ｉＣエピタキシャル領域２０へと拡がる空乏層で、Ｎ^＋
型多結晶シリコン層５０とＮ⁻型４Ｈ−ＳｉＣエピタキ
シャル領域２０との接合にかかる電界がシールドされる
から、ドレイン耐圧の低下を防止することができる。

【００６１】すなわち、本実施の形態３の炭化珪素半導
体装置では、実施の形態２記載の効果に加え、ゲート電
圧による素子主電流の制御性が向上するという効果が得
られる。

【００６２】実施の形態４図４は、本発明の実施の形態４の炭化珪素半導体装置の
構造を示す図１と同様の断面図である。図２の実施の形
態２との構成上の相違は、Ｎ⁻型多結晶シリコン層６０
とゲート絶縁膜３０の接合面端に、Ｎ⁻型ＳｉＣ領域１
３０が形成されている点である。このＮ⁻型ＳｉＣ領域
１３０は、Ｎ⁻型ＳｉＣエピタキシャル領域２０よりも
イオン化不純物が高濃度となるように形成される。この
ため、Ｎ ⁻型多結晶シリコン層６０とＮ⁻型ＳｉＣ領域
１３０との接合界面から、拡散電位によってＮ⁻型Ｓｉ
Ｃ領域１３０へと拡がる空乏層の幅が小さくなり、エネ
ルギー障壁の厚さが薄く形成される。その結果、低いゲ
ート電圧で障壁のトンネル電流を流すことができ、ゲー
ト電圧によるエネルギー主電流の制御が容易になる。

【００６３】すなわち、本実施の形態４の炭化珪素半導
体装置は、前記ゲート電極に前記ゲート絶縁膜を介して
対向する前記半導体基体の一部に、前記半導体基体と濃
度が異なる第二の第一導電型の半導体領域（Ｎ⁻型Ｓｉ
Ｃ領域１３０）が形成されており、該第二の第一導電型
の半導体領域が前記ヘテロ半導体領域に接触しているこ
とを特徴とする（請求項６に対応）。

【００６４】実施の形態５図５は、本発明の実施の形態５の炭化珪素半導体装置を
示す断面図である。該図は、単位セルが３つ連続した構
造を示す断面図である。実際には単位セルが多数並列接
続されている。

【００６５】ドレイン領域となるＮ^＋型ＳｉＣ基板１０
上に、Ｎ⁻型エピタキシャル領域２０が積層される。エ
ピタキシャル領域２０の所定領域には溝７０が形成さ
れ、溝７０の内部には、Ｎ⁻型多結晶シリコン層６０お
よびＮ^＋型多結晶シリコン層５０が充填される。これら
の多結晶シリコン層６０、５０とＳｉＣエピタキシャル
領域２０とはヘテロ接合しており、接合界面にはエネル
ギー障壁が存在している。また、エピタキシャル領域２
０とＮ^＋型多結晶シリコン層５０との接合部に隣接し
て、ゲート絶縁膜３０を介したゲート電極４０が形成さ
れる。ゲート電極４０は層間絶縁膜１１０に覆われる。
Ｎ^＋型多結晶シリコン層６０は、ソース電極８０に接続
される。Ｎ^＋型ＳｉＣ基板１０の裏面には、ドレイン電
極９０が形成されている。

【００６６】この炭化珪素半導体装置の動作は、基本的
に図１に示す実施の形態１と同様である。すなわち、ソ
ース電極８０を接地し、ドレイン電極９０に正の電圧Ｖ
_ｄを印加して使用する。そして、このとき、ゲート電極
４０が接地されていると、素子の特性はＮ⁻型多結晶シ
リコン層６０とＳｉＣエピタキシャル領域２０とのヘテ
ロ接合ダイオードの逆方向バイアス特性となる。一方
で、ゲート電極４０に正電圧が印加されると、Ｎ^＋型多
結晶シリコン５０とＳｉＣエピタキシャル領域２０との
ヘテロ接合界面に電界が作用し、電界集中によりヘテロ
接合面がなすエネルギー障壁の厚さが薄くなる。その結
果、ドレイン電圧Ｖ_ｄが所定電圧Ｖ_ｂ以下であってもト
ンネル現象が生じて電流が流れ始める。

【００６７】図１に示す実施の形態１と図５に示す実施
の形態５との構造上の相違は、溝７０を形成し、その溝
７０内にＮ⁻型多結晶シリコン層６０とＮ^＋型多結晶シ
リコン層５０を充填している点である。

【００６８】このように、多結晶シリコンとＳｉＣのヘ
テロ接合界面方向に対してゲート絶縁膜３０を直交させ
ることで、ゲート電極４０からヘテロ接合界面までの電
気力線の長さを短くすることができる。このため、ゲー
ト電極４０からの電界によるエネルギー障壁の厚さの制
御性をさらに向上させることができる。換言すれば、低
いゲート電圧で障壁のトンネル電流を流すことができ、
ゲート電流によるエネルギー主電流の制御が容易にな
る。

【００６９】なお、このようにＮ^＋型多結晶シリコン層
５０とＮ⁻型多結晶シリコン層６０と濃度の異なる領域
を設けているのは、Ｎ^＋型多結晶シリコン層５０は低い
ゲート電圧でトンネル電流を流すため、Ｎ⁻型多結晶シ
リコン層６０は高ドレイン耐圧を得るためである。この
ようにヘテロ接合半導体領域内部で不純物濃度の異なる
領域を任意に設定できるという利点は、素子特性を大き
く向上させることができる。

【００７０】《製造方法》次に、本実施の形態５の炭化
珪素半導体装置の製造方法の一例を、図１２（ａ）〜
（ｃ）および図１３（ｄ）〜（ｆ）の断面図を用いて説
明する。まず、図１２（ａ）の工程においては、Ｎ^＋型
ＳｉＣ基板１０の上に、例えば不純物濃度が１０^１４〜
１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型Ｓｉ
Ｃエピタキシャル領域２０が形成されている。

【００７１】図１２（ｂ）の工程においては、マスク材
１７０を用いて、例えば０．１〜１０μｍの深さの溝７
０を形成する。

【００７２】図１２（ｃ）の工程においては、エピタキ
シャル領域２０に対して犠牲酸化を行い、その犠牲酸化
膜を除去した後に、多結晶シリコン層１８０を厚さ例え
ば０．１〜１０μｍ程度、減圧ＣＶＤ法を用いて堆積す
る。その後、多結晶シリコン層１８０に所望の不純物を
導入し、Ｎ⁻型多結晶シリコン層１８０とする。不純物
の導入方法としては、堆積した多結晶シリコン層１８０
のさらに上に、高濃度にドーピングされたデポ膜を堆積
し、６００〜１０００℃程度の熱処理により該デポ膜中
の不純物を多結晶シリコン層１８０中に熱拡散させる
か、または、イオン注入により不純物を直接多結晶シリ
コン層１８０中に導入してもよい。

【００７３】図１３（ｄ）の工程においては、例えばＣ
ＭＰ法を用いて多結晶シリコン層１８０を機械的化学研
磨し、多結晶シリコン層１８０を溝７０内部に残す。次
に、例えばマスク材１７１を用いて、溝７０内のＮ⁻型
多結晶シリコン層１８０の所定深さまで所望の不純物を
導入し、Ｎ^＋型多結晶シリコン層５０を形成する。この
とき、Ｎ^＋型多結晶シリコン層５０の下に残る多結晶シ
リコン層１８０を、Ｎ ⁻型多結晶シリコン層６０とす
る。

【００７４】図１３（ｅ）の工程においては、例えばＣ
ＶＤ酸化膜を堆積してゲート絶縁膜３０を形成し、ゲー
ト絶縁膜３０上に再度多結晶シリコン層を厚さ例えば
０．１〜１０μｍ程度、減圧ＣＶＤ法を用いて堆積す
る。その後、該多結晶シリコン層に所望の不純物を導入
する。次に、該多結晶シリコン層のパターニングを行っ
てゲート電極４０を形成する。

【００７５】なお、本実施の形態５では、多結晶シリコ
ン層（１８０あるいはゲート電極４０形成用）を堆積し
た後に、不純物を多結晶シリコン層中にドーピングする
例で説明したが、例えば多結晶シリコン層のパターニン
グを先に行ってから不純物をドーピングしてもよい。ま
た、多結晶シリコン層におけるキャリアの移動度を向上
させるために、例えばＮ^＋型多結晶シリコン層５０をア
ニールして、多結晶シリコン層５０を単結晶化または多
結晶のグレインサイズを大きくしてもよい。なお、多結
晶シリコン層５０にレーザー光を照射することにより結
晶化させてもよい。

【００７６】その後、層間絶縁膜１１０を形成して、そ
のパターニングを行い、例えばＨＦ溶液を用いて層間絶
縁膜１１０およびゲート絶縁膜３０のエッチングを行っ
てコンタクトホールを開孔する。

【００７７】図１３（ｆ）の工程においては、Ｎ^＋型多
結晶シリコン層５０に接触するように例えば金属膜から
なるソース電極８０を形成し、ＳｉＣ基板１０の裏面に
ドレイン電極９０として金属膜を蒸着し、例えば６００
〜１３００℃程度で熱処理してオーミック電極とする。
このようにして図５に示す炭化珪素半導体装置が完成す
る。

【００７８】すなわち、本実施の形態５の炭化珪素半導
体装置は、第一導電型の炭化珪素半導体基体と、該半導
体基体に形成された溝（７０）と、該溝内に充填され
た、前記半導体基体とヘテロ接合するヘテロ半導体領域
（Ｎ⁻型多結晶シリコン層６０とＮ^＋型多結晶シリコン
層５０）と、前記半導体基体と前記ヘテロ半導体領域と
の接合部に隣接してゲート絶縁膜（３０）を介して配設
されたゲート電極（４０）と、前記半導体基体に設けら
れた第一導電型のドレイン電極（９０）と、前記ヘテロ
半導体領域に接触するソース電極（８０）とを備えてい
る（請求項３に対応）。

【００７９】実施の形態６図６は、本発明の実施の形態６の炭化珪素半導体装置の
構造を示す断面図である。図５の実施の形態５の構成上
の相違は、Ｎ⁻型多結晶シリコン層６０に変わってＰ⁻
型ＳｉＣ領域１４０が形成されている点である。すなわ
ち、半導体基体の一部に、ヘテロ半導体領域（Ｎ^＋型多
結晶シリコン層５０）に接続するように、第二導電型の
半導体領域（Ｐ⁻型ＳｉＣ領域１４０）が形成されてい
る（請求項４に対応）。素子の耐圧はこのＰ⁻型ＳｉＣ
領域１４０とＮ⁻型ＳｉＣエピタキシャル領域２０との
ダイオード逆方向耐圧で決まるため、高耐圧素子が得ら
れる。

【００８０】ただし、Ｐ⁻型ＳｉＣ領域１４０を形成す
るためには伝導度制御が必要になる。

【００８１】実施の形態７図７は、本発明の実施の形態７の炭化珪素半導体装置の
構造を示す断面図である。図５の実施の形態５の構成上
の相違は、Ｎ^＋型多結晶シリコン５１がＮ⁻型多結晶シ
リコン層６１に覆われるように形成されている点と、Ｎ
⁻型多結晶シリコン層６１の間にＮ⁻型ＳｉＣ領域１３
０が形成されている点である。

【００８２】このＮ⁻型ＳｉＣ領域１３０は、Ｎ⁻型Ｓ
ｉＣエピタキシャル領域２０よりもイオン化不純物が高
濃度となるように形成される。このためＮ⁻型多結晶シ
リコン層６１とＮ⁻型ＳｉＣ領域１３０の接合界面か
ら、拡散電位によってＮ⁻型ＳｉＣ領域１３０へと拡が
る空乏層の幅が小さくなり、エネルギー障壁の厚さが薄
く形成される。その結果、低いゲート電圧で障壁のトン
ネル電流を流すことができ、ゲート電圧によるエネルギ
ー主電流の制御が容易になる。

【００８３】なお、図７において、ゲート電極４０は、
基板面方向において、Ｎ^＋型多結晶シリコン層５１に達
するように形成されているが、別に達していなくてもか
まわない。ただし、達しているほうが、ゲートに正の電
圧を印加して素子をオンさせたときのＮ⁻型多結晶シリ
コン層６１の抵抗が小さくなる。

【００８４】実施の形態８図８は、本発明の実施の形態８の炭化珪素半導体装置の
構造を示す断面図である。該図は、構造単位セルが２つ
連続した断面図である。

【００８５】ドレイン領域となるＮ^＋型ＳｉＣ基板１０
上に、Ｎ⁻型エピタキシャル領域２０が積層される。エ
ピタキシャル領域２０上の所定領域には溝７１が形成さ
れ、溝７１の内部にはＮ⁻型多結晶シリコン層６０が充
填される。Ｎ⁻型多結晶シリコン層６０上にはＮ^＋型多
結晶シリコン層５０が堆積され、溝７２がそのＮ^＋型多
結晶シリコン層５０を貫通してＮ⁻型ＳｉＣ領域２０に
達するように形成されている。溝７２の内部にはゲート
絶縁膜３０を介してゲート電極４０が充填される。ゲー
ト電極４０は、層間絶縁膜１１０に覆われる。Ｎ^＋型多
結晶シリコン層５０は、ソース電極８０に接続される。
Ｎ^＋型ＳｉＣ基板１０の裏面には、ドレイン電極９０が
形成されている。

【００８６】この炭化珪素半導体装置の動作は、基本的
に図５に示す実施の形態５と同様である。すなわち、ソ
ース電極８０を接地し、ドレイン電極９０に正の電圧Ｖ
_ｄを印加して使用する。そして、このとき、ゲート電極
４０が接地されていると、素子の特性は、Ｎ⁻型多結晶
シリコン層６０とＳｉＣエピタキシャル領域２０とのヘ
テロ接合ダイオードの逆方向バイアス特性となる。一方
で、ゲート電極４０に正電圧が印加されると、Ｎ^＋型多
結晶シリコン層５０とＳｉＣエピタキシャル領域２０と
のヘテロ接合界面に電界が作用し、電界集中によりヘテ
ロ接合面がなすエネルギー障壁の厚さが薄くなる。その
結果、ドレイン電圧Ｖ_ｄが所定電圧Ｖ_ｂ以下であっても
トンネル現象が生じて電流が流れ始める。

【００８７】図５に示す実施の形態５と図８に示す実施
の形態８との構造上の相違は、溝７２を形成し、その溝
７２内にゲート電極４０を充填した点である。このよう
なＵＭＯＳゲート（あるいは、トレンチＭＯＳゲート）
構造とすることで、デバイス面積に対する素子効率を高
め、電流密度を上げることができる。

【００８８】《製造方法》次に、本実施の形態８の炭化
珪素半導体装置の製造方法の一例を、図１４（ａ）〜
（ｃ）、図１５（ｄ）〜（ｆ）、および図１６（ｇ）、
（ｈ）の断面図を用いて説明する。まず、図１４（ａ）
の工程においては、Ｎ^＋型ＳｉＣ基板１０の上に、例え
ば不純物濃度が１０^１４〜１０^１８ｃｍ^−３、厚さが１
〜１００μｍのＮ⁻型ＳｉＣエピタキシャル領域２０が
形成されている。

【００８９】図１４（ｂ）の工程においては、マスク材
１７２を用いて、例えば０．１〜１０μｍの深さの溝７
１を形成する。

【００９０】図１４（ｃ）の工程においては、エピタキ
シャル領域２０に対して犠牲酸化を行い、その犠牲酸化
膜を除去した後に、多結晶シリコン層１８１を厚さ例え
ば０．１〜１０μｍ程度、減圧ＣＶＤ法を用いて堆積す
る。その後、多結晶シリコン層１８１に所望の不純物を
導入し、Ｎ⁻型多結晶シリコン層１８１とする。不純物
の導入方法としては、堆積した多結晶シリコン層１８１
のさらに上に、高濃度にドーピングされたデポ膜を堆積
し、６００〜１０００℃程度の熱処理によりデポ膜中の
不純物を多結晶シリコン層１８１中に熱拡散させるか、
または、イオン注入により不純物を直接多結晶シリコン
層１８１中に導入してもよい。

【００９１】図１５（ｄ）の工程においては、例えばＣ
ＭＰ法を用いて多結晶シリコン層１８１を機械的化学研
磨し、多結晶シリコン層１８１を溝７１内部に残す。

【００９２】図１５（ｅ）の工程においては、多結晶シ
リコン層５０を厚さ例えば０．１〜５μｍ程度、減圧Ｃ
ＶＤ法を用いて堆積する。その後、多結晶シリコン層５
０に所望の不純物を導入し、Ｎ^＋型多結晶シリコン層５
０とする。不純物の導入方法としては、堆積した多結晶
シリコン層５０のさらに上に、高濃度にドーピングされ
たデポ膜を堆積し、６００〜１０００℃程度の熱処理に
よりデポ膜中の不純物を多結晶シリコン層５０中に熱拡
散させるか、または、イオン注入により不純物を直接多
結晶シリコン層５０中に導入してもよい。

【００９３】図１５（ｆ）の工程においては、マスク材
１７３を用いて、例えば０．１〜１０μｍの深さの溝７
１を、Ｎ^＋型多結晶シリコン層５０を深さ方向に貫通し
てＮ ⁻型ＳｉＣ領域に達するように形成する。

【００９４】図１６（ｇ）の工程においては、例えばＣ
ＶＤ酸化膜を堆積してゲート絶縁膜３０を形成し、ゲー
ト絶縁膜３０上に再度多結晶シリコンを、厚さ例えば
０．１から１０μｍ程度、減圧ＣＶＤ法を用いて堆積す
る。その後、該多結晶シリコン層に所望の不純物を導入
する。次に、該多結晶シリコン層のパターニングを行っ
てゲート電極４０を形成する。

【００９５】なお、本実施の形態８では、多結晶シリコ
ン層（１８１、５０、あるいはゲート電極４０形成用）
を堆積した後に、不純物を多結晶シリコン層中にドーピ
ングする例で説明したが、例えば多結晶シリコン層のパ
ターニングを先に行ってから不純物をドーピングしても
よい。また、多結晶シリコン層におけるキャリアの移動
度を向上させるために、例えばＮ^＋型多結晶シリコン層
５０をアニールして、多結晶シリコン層５０を単結晶化
または多結晶のグレインサイズを大きくしてもよい。な
お、多結晶シリコン層５０にレーザー光を照射すること
により結晶化させてもよい。

【００９６】図１６（ｈ）の工程においては、層間絶縁
膜１１０を形成して、そのパターニングを行い、例えば
ＨＦ溶液を用いて層間絶縁膜１１０およびゲート絶縁膜
３０のエッチングを行ってコンタクトホールを開孔す
る。

【００９７】Ｎ^＋型多結晶シリコン層５０に接触するよ
うに、例えば金属膜からなるソース電極８０を形成し、
ＳｉＣ基板１０の裏面にドレイン電極９０として金属膜
を蒸着し、例えば６００〜１３００℃程度で熱処理して
オーミック電極とする。このようにして図８に示す炭化
珪素半導体装置が完成する。

【００９８】すなわち、本実施の形態８の炭化珪素半導
体装置は、第一導電型の炭化珪素半導体基体と、該半導
体基体上にヘテロ接合するヘテロ半導体領域（Ｎ⁻型多
結晶シリコン層６０とその上のＮ^＋型多結晶シリコン層
５０）と、該ヘテロ半導体領域を深さ方向に貫通して前
記半導体基体に達するように形成された溝（７２）と、
該溝内に絶縁膜を介して充填されるゲート電極（４０）
と、前記ヘテロ半導体領域に接触するソース電極（８
０）と、前記半導体基体に設けられた第一導電型のドレ
イン電極（９０）とを備えたことを特徴とする（請求項
５に対応）。

【００９９】実施の形態９図９（ａ）は、本発明の実施の形態９の炭化珪素半導体
装置の構造を示す断面斜視図、（ｂ）は（ａ）の上面図
である。

【０１００】図８の実施の形態８との構成上の相違は、
Ｎ⁻型多結晶シリコン層６０が、図８の断面図では図示
されない領域に形成された溝７５の内部に充填されるよ
うに形成されている点である。

【０１０１】このような構成とすることで、デバイス面
積に対する素子効率を高め、電流密度を上げることが可
能となる。

【０１０２】以上本発明を実施の形態に基づいて具体的
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。

【図面の簡単な説明】

【図１】本発明の実施の形態１の炭化珪素半導体装置の
構造を示す断面図である。

【図２】本発明の実施の形態２の炭化珪素半導体装置の
構造を示す断面図である。

【図３】本発明の実施の形態３の炭化珪素半導体装置の
構造を示す断面図である。

【図４】本発明の実施の形態４の炭化珪素半導体装置の
構造を示す断面図である。

【図５】本発明の実施の形態５の炭化珪素半導体装置の
構造を示す断面図である。

【図６】本発明の実施の形態６の炭化珪素半導体装置の
構造を示す断面図である。

【図７】本発明の実施の形態７の炭化珪素半導体装置の
構造を示す断面図である。

【図８】本発明の実施の形態８の炭化珪素半導体装置の
構造を示す断面図である。

【図９】（ａ）は本発明の実施の形態９の炭化珪素半導
体装置の構造を示す断面斜視図、（ｂ）は上面図であ
る。

【図１０】本発明の実施の形態１の炭化珪素半導体装置
の製造方法を示す工程断面図である。

【図１１】本発明の実施の形態１の炭化珪素半導体装置
の製造方法を示す工程断面図である。

【図１２】本発明の実施の形態５の炭化珪素半導体装置
の製造方法を示す工程断面図である。

【図１３】本発明の実施の形態５の炭化珪素半導体装置
の製造方法を示す工程断面図である。

【図１４】本発明の実施の形態８の炭化珪素半導体装置
の製造方法を示す工程断面図である。

【図１５】本発明の実施の形態８の炭化珪素半導体装置
の製造方法を示す工程断面図である。

【図１６】本発明の実施の形態８の炭化珪素半導体装置
の製造方法を示す工程断面図である。

【図１７】接触前のＳｉと４Ｈ−ＳｉＣのエネルギーバ
ンド図である。

【図１８】接触後のＳｉと４Ｈ−ＳｉＣのエネルギーバ
ンド図である。

【図１９】ドレイン電圧印加時のＳｉと４Ｈ−ＳｉＣの
エネルギーバンド図である。

【図２０】従来のＳｉＣプレーナ型ＭＯＳＦＥＴの断面
図である。

【符号の説明】

１０…Ｎ^＋型ＳｉＣ基板２０…Ｎ⁻型ＳｉＣエピタキシャル領域３０…ゲート絶縁膜４０…ゲート電極５０…Ｎ^＋型多結晶シリコン層６０…Ｎ⁻型多結晶シリコン層７０、７１、７２、７３、７４、７５…溝８０…ソース電極９０…ドレイン電極１００…チャネル領域１１０…層間絶縁膜１２０…Ｐ⁻型ＳｉＣ領域１３０…Ｎ⁻型（ＳｉＣエピ領域２０よりは濃い濃度）
ＳｉＣ領域１４０…Ｐ⁻型ＳｉＣ領域１５０…Ｐ⁻型ＳｉＣ領域１６０…Ｎ^＋型ＳｉＣ領域（ソース領域）１７０、１７１、１７２、１７３…マスク材１８０、１８１…多結晶シリコン層

Claims

【特許請求の範囲】

【請求項１】第一導電型の炭化珪素半導体基体と、該半
導体基体上にヘテロ接合するヘテロ半導体領域と、前記
半導体基体と前記ヘテロ半導体領域との接合部に隣接し
てゲート絶縁膜を介して配設されたゲート電極と、前記
半導体基体に設けられた第一導電型のドレイン電極と、
前記ヘテロ半導体領域に接触するソース電極とを備えた
ことを特徴とする炭化珪素半導体装置。
【請求項２】前記ゲート電極に前記ゲート絶縁膜を介し
て対向する前記半導体基体の表面の一部に、第二導電型
の半導体領域が形成されていることを特徴とする請求項
１記載の炭化珪素半導体装置。
【請求項３】第一導電型の炭化珪素半導体基体と、該半
導体基体に形成された溝と、該溝内に充填された、前記
半導体基体とヘテロ接合するヘテロ半導体領域と、前記
半導体基体と前記ヘテロ半導体領域との接合部に隣接し
てゲート絶縁膜を介して配設されたゲート電極と、前記
半導体基体に設けられた第一導電型のドレイン電極と、
前記ヘテロ半導体領域に接触するソース電極とを備えた
ことを特徴とする炭化珪素半導体装置。
【請求項４】前記半導体基体の一部に、前記ヘテロ半導
体領域に接続するように、第二導電型の半導体領域が形
成されていることを特徴とする請求項３記載の炭化珪素
半導体装置。
【請求項５】第一導電型の炭化珪素半導体基体と、該半
導体基体上にヘテロ接合するヘテロ半導体領域と、該ヘ
テロ半導体領域を深さ方向に貫通して前記半導体基体に
達するように形成された溝と、該溝内にゲート絶縁膜を
介して充填されるゲート電極と、前記ヘテロ半導体領域
に接触するソース電極と、前記半導体基体に設けられた
第一導電型のドレイン電極とを備えたことを特徴とする
炭化珪素半導体装置。
【請求項６】前記ゲート電極に前記ゲート絶縁膜を介し
て対向する前記半導体基体の一部に、前記半導体基体と
濃度が異なる第二の第一導電型の半導体領域が形成され
ており、該第二の第一導電型の半導体領域が前記ヘテロ
半導体領域に接触していることを特徴とする請求項１な
いし５のいずれか記載の炭化珪素半導体装置。
【請求項７】前記ヘテロ半導体領域が不純物濃度の異な
る領域を持つことを特徴とする請求項１ないし６のいず
れか記載の炭化珪素半導体装置。
【請求項８】前記ヘテロ半導体領域が、シリコンまたは
アモルファスシリコンまたは多結晶シリコンの少なくと
も１つからなることを特徴とする請求項１ないし７のい
ずれか記載の炭化珪素半導体装置。