JP4590271B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に係わり、より詳細には、生産性を向上させることができ、信号遅延を防止することができる表示装置に関する。

携帯電話機は、画像を表示する表示パネルが外部に露出されたフリップ型と、表示パネルと携帯電話機を操作するためのキー入力部がヒンジで接続され、表示パネルとキー入力部が互いに対向するように結合するフォルダー（折りたたみ）型とがある。

フォルダー型は、表示パネルの数によって、一般フォルダー型とデュアルフォルダー型とに分類される。デュアルフォルダー型は、主画像を表示するメインパネルと、待機画像（例えば、時間、日付、受信感度など）を表示するサブパネルとを有する。

メインパネルは、キー入力部と対向するように結合して外部に露出されず、サブパネルは、外部に露出され、使用者がメインパネルを確認しなくても待機情報を確認することができるようにする。

一般的に、メインパネル及びサブパネルは、データ信号を印加するためのデータ駆動チップ及びゲート信号を印加するためのゲート駆動チップの双方をそれぞれ具備する。
このように、データ駆動チップ及びゲート駆動チップの双方を、メインパネルとサブパネルとにそれぞれ別途に具備するようになると、表示装置の全体的なサイズは、増加する。また、チップを表示パネルに付着するのに所要される工程時間が増加し、工程上で不良発生率が増加して、表示装置の生産性も低下する。

したがって、本発明の目的は、生産性を向上しかつ信号遅延を防止するための表示装置を提供することにある。

本発明の１実施形態による表示装置は、第１表示パネルと、第２表示パネルと、駆動チップと、第１可撓性回路基板とを含む。
前記第１表示パネルは、第１駆動信号に応答して第１画像を表示し、前記第２表示パネルは、第２駆動信号に応答して第２画像を表示する。

前記駆動チップは、第１表示パネル上に配置され、外部信号に応答して第１駆動信号及び第２駆動信号を前記第１表示パネル及び第２表示パネルにそれぞれ出力する。前記第１可撓性回路基板は、前記第１表示パネルと前記第２表示パネルとの間に配置され、前記駆動チップから出力された前記第２駆動信号を前記第２表示パネルに提供する。第１出力ラインおよび第２出力ラインは、前記第１表示パネルに形成され、互いに異なる層に形成される。
本発明の他の実施形態による表示装置は、第１表示パネルと、第２表示パネルと、第１可撓性回路基板と、駆動チップとを含む。
前記第１表示パネルは、第１駆動信号に応答して第１画像を表示し、前記第２表示パネルは、第２駆動信号に応答して第２画像を表示する。

前記第１可撓性回路基板は、前記第１表示パネルと第２表示パネルとの間に具備される。前記駆動チップは、前記第１可撓性回路基板の上に形成され、外部信号に応答して前記第１駆動信号及び第２駆動信号を、それぞれ、前記第１表示パネル及び第２表示パネルに出力する。

このような表示装置によると、前記駆動チップが、前記第１表示パネル上または第２表示パネルとの間に配置されることで、前記駆動チップから出力され、第１表示パネルと第２表示パネルにそれぞれ提供される第１駆動信号及び第２駆動信号の遅延は、減少する。

以下、添付した図面を参照して、本発明の望ましい実施例をより詳細に説明する。

図１は、本発明の一実施例によるデュアル液晶表示装置のブロック図である。
図１を参照すると、本発明の一実施例によるデュアル液晶表示装置４００は、主情報を表示するメインパネル２００と、待機情報を表示するサブパネル３００と、前記メインパネル２００及びサブパネル３００を駆動する駆動チップ２３０と、を含む。

前記駆動チップ２３０は、前記デュアル液晶表示装置４００の外部装置（即ち、ＣＰＵ）１００から、原始画像信号（Ｏ−ＤＡＴＡ）及び原始制御信号（ＯＣＳ）を受信する。
前記駆動チップ２３０は、前記原始画像信号（Ｏ−ＤＡＴＡ）及び原始制御信号（ＯＣＳ）に応答し、前記メインパネル２００とサブパネル３００を駆動するための各種信号を出力する。前記駆動チップ２３０が出力する各種信号は、メイン画像信号（Ｍ−ＤＡＴＡ）、サブ画像信号（Ｓ−ＤＡＴＡ）、メインゲート信号（Ｍ−ＧＳ）及びサブゲート信号（Ｓ−ＧＳ）で構成される。

前記メインパネル２００は、前記駆動チップ２３０から、メイン画像信号（Ｍ−ＤＡＴＡ）及びメインゲート信号（Ｍ−ＧＳ）の入力を受けて、メイン画像を表示する。前記サブパネル３００は、前記駆動チップ２３０から、サブ画像信号（Ｓ−ＤＡＴＡ）及びサブゲート信号（Ｓ−ＧＳ）の入力を受けて、サブ画像を表示する。メイン画像信号（Ｍ−ＤＡＴＡ）及びサブ画像信号（Ｓ−ＤＡＴＡ）は、同じデータパッド（ＯＰ）から出力することができる。

図２は、図１に示されたデュアル液晶表示装置の構造を具体的に示した平面図であり、図３は、図２に示した絶断線Ａ−Ａ’に沿って見た断面図である。
図２を参照すると、メインパネル２００は、メイン画像を表示する第１表示領域ＤＡ１と、前記第１表示領域ＤＡ１に隣接した第１周辺領域ＰＡ１とで構成される。また、サブパネル３００は、サブ画像を表示するための第２表示領域ＤＡ２と、前記第２表示領域ＤＡ２に隣接した第２周辺領域ＰＡ２とで構成される。

前記第１表示領域ＤＡ１には、ｎ個のゲートラインで構成された第１ゲートライン群（ＧＬ１−１〜ＧＬ１−ｎ）と、前記ｎ個のゲートラインと直交するｍ個のデータラインで構成された第１データライン群（ＤＬ１−１〜ＤＬ１−ｍ）とが配置される。また、前記第２表示領域ＤＡ２には、ｉ個のゲートラインで構成された第２ゲートライン群（ＧＬ２−１〜ＧＬ２−ｉ）と、前記ｉ個のゲートラインと直交するｊ個のデータラインで構成された第２データライン群（ＤＬ２−１〜ＤＬ２−ｊ）とが配置される。

ここで、ｉ及びｎは、２以上の自然数であり、ｉは、ｎよりは小さい数、あるいはｎと同じ数である。また、ｊ及びｍは、２以上の自然数であり、ｊは、ｍより小さい数、あるいはｍと同じ数である。
前記メインパネル２００のサイズは、前記サブパネル３００のサイズより大きい。したがって、前記第１表示領域ＤＡ１のサイズも、前記第２表示領域ＤＡ２のサイズより大きい。また、前記第１表示領域ＤＡ１の解像度は、前記第２表示領域ＤＡ２の解像度より高い。

前記メインパネル２００の第１周辺領域ＰＡ１は、第１結合領域ＥＡ１を含み、前記サブパネル３００の第２周辺領域ＰＡ２は、第２結合領域ＥＡ２を含む。前記第１周辺領域ＰＡ１及び前記第２周辺領域には、それぞれ第１ゲートドライブ回路（図示せず）及び第２ゲートドライブ回路（図示せず）が、形成される。前記第１ゲートドライブ回路は、駆動チップのコントロール信号に応答してメインパネル２００にゲート信号を印加し、前記第２ゲートドライブ回路は、駆動チップのコントロール信号に応答してサブパネル３００にゲート信号を印加する。このような第１ゲートドライブ回路及び第２ゲートドライブ回路は、アモルファスシリコン薄膜トランジスタを含む。

図３に示したように、前記メインパネル２００は、第１下部基板２１０と、前記第１下部基板２１０と向い合う第１上部基板２２０と、前記第１下部基板２１０と第１上部基板２２０との間に介在する第１液晶層（図示せず）とで構成される。前記サブパネル３００は、第２下部基板３１０と、前記第２下部基板３１０と向い合う第２上部基板３２０と、前記第２下部基板３１０と第２上部基板３２０との間に介在する第２液晶層（図示せず）とで構成される。

ここで、前記第１結合領域ＥＡ１は、前記第１下部基板２１０が前記第１上部基板２２０より長く延びた領域であり、前記第２結合領域ＥＡ２は、前記第２下部基板３１０が前記第２上部基板３２０より長く延びた領域である。

前記第１結合領域ＥＡ１で、前記第１下部基板２１０上には、前記メインパネル２００及びサブパネル３００を駆動するための駆動チップ２３０が、実装される。第１可撓性回路基板２５０は、前記第１結合領域ＥＡ１に付着され、第１下部基板２１０に具備される入力ラインＩＬを通じて前記駆動チップ２３０と電気的に接続される。したがって、前記第１可撓性回路基板２５０は、前記ＣＰＵ１００（図１に図示）から提供される原始画像信号（Ｏ−ＤＡＴＡ）（図１に図示）及び原始制御信号（ＯＣＳ）（図１に図示）を、前記入力ラインＩＬを通じて前記駆動チップ２３０に印加する。

前記駆動チップ２００とサブパネル３００は、第２可撓性回路基板３５０によって、互いに電気的に接続される。前記第２可撓性回路基板３５０の第１端部は、前記メインパネル２００の第１結合領域ＥＡ１に付着され、第２端部は、前記サブパネル３００の第２結合領域ＥＡ２に付着される。

前記第２可撓性回路基板３５０には、第１接続ライン群（ＣＬ１−１〜ＣＬ１−ｊ）及び第２接続ライン群（ＣＬ２−１〜ＣＬ２−ｉ）が具備される。前記第１接続ライン群（ＣＬ１−１〜ＣＬ１−ｊ）は、前記駆動チップ２３０と前記第２データライン群（ＤＬ２−１〜ＤＬ２−ｊ）とを電気的に接続させ、前記第２接続ライン群（ＣＬ２−１〜ＣＬ２−ｉ）は、前記駆動チップ２３０と前記第２ゲートライン群（ＧＬ２−１〜ＧＬ２−１）とを電気的に接続する。したがって、前記駆動チップ２３０が前記メインパネル２００の第１結合領域ＥＡ１に実装されても、前記駆動チップ２３０は、前記サブパネル３００を駆動することができる。

これによって、前記駆動チップ２３０から出力された前記サブ画像信号（Ｓ−ＤＡＴＡ）は、前記第１接続ライン群（ＣＬ１−１〜ＣＬ１−ｊ）を通過した後、前記サブパネル３００の第２データライン群（ＤＬ２−１〜ＤＬ２−ｊ）に伝送される。また、前記駆動チップ２３０から出力された前記サブゲート信号（Ｓ−ＧＳ）は、前記第２接続ライン群（ＣＬ２−１〜ＣＬ２−ｉ）を通過した後、前記サブパネル３００の第２ゲートライン群（ＧＬ２−１〜ＣＬ２−ｉ）に伝送される。

このように、前記駆動チップ２３０が、前記メインパネル２００に実装されても、前記駆動チップ２３０から出力された前記サブ画像信号（Ｓ−ＤＡＴＡ）及びサブゲート信号（Ｓ−ＧＳ）が前記サブパネル３００に提供される経路は、長くないので、ライン抵抗による信号遅延を防止することができる。

図４は、図２に示した駆動チップの内部構成図である。
図４を参照すると、駆動チップ２３０は、制御部２３１と、メモリ部２３２と、ソース駆動部２３３と、メインゲート駆動部２３４と、サブゲート駆動部２３５とを含む。
前記制御部２３１は、ＣＰＵ１００（図１に図示）から原始画像信号（Ｏ−ＤＡＴＡ）及び原始制御信号（ＯＣＳ）を受信する。

前記制御部２３１は、前記ＣＰＵ１００から受信された前記原始画像信号（Ｏ−ＤＡＴＡ）を前記メモリ部２３２保存する（ＷＲＩＴＥ−ＤＡＴＡ）。その後、前記制御部２３１は、前記原始制御信号（ＯＣＳ）に応答して適切な時期に前記メモリ部２３２から画像信号をライン単位に読み込む（ＲＥＡＤ−ＤＡＴＡ）。

前記メモリ部２３２は、メイン保存領域とサブ保存領域とで構成され、前記メモリ部２３２は、前記制御部２３１から提供される前記原始画像信号（Ｏ−ＤＡＴＡ）を、前記メイン保存領域又は前記サブ保存領域に選択的に保存する。

前記制御部２３１は、前記メモリ部２３２のメイン保存領域に保存されたメイン画像信号（Ｍ−ＤＡＴＡ）を読み込んで、前記メイン画像信号（Ｍ−ＤＡＴＡ）とメイン選択信号（Ｍ−ＳＳ）とを前記ソース駆動部２３３に提供する。前記ソース駆動部２３３は、前記メイン選択信号（Ｍ−ＳＳ）に応答して前記メイン画像信号（Ｍ−ＤＡＴＡ）を、前記メインパネル２００に具備された第１データライン群（ＤＬ１−１〜ＤＬ１−ｍ）に出力する。

また、前記制御部２３１は、前記メモリ部２３２のサブ保存領域に保存されたサブ画像信号（Ｓ−ＤＡＴＡ）を読み込んで、前記サブ画像信号（Ｓ−ＤＡＴＡ）とサブ選択信号（Ｓ−ＳＳ）とを前記ソース駆動部２３３に提供する。前記ソース駆動部２３３は、前記サブ選択信号（Ｓ−ＳＳ）に応答して前記サブ画像信号（Ｓ−ＤＡＴＡ）を、前記サブパネル３００に具備された第２データライン群（ＤＬ２−１〜ＤＬ２−ｊ）に出力する。

前記メインゲート駆動部２３４は、前記制御部２３１から第１ゲート制御信号（ＧＣＳ１）の入力を受けて、前記メインパネル２００に具備された第１ゲートライン群（ＧＬ１−１〜ＧＬ１−ｎ）に、メインゲート信号（Ｍ−ＧＳ）（図１に図示）を出力する。

また、前記サブゲート駆動部２３５は、前記制御部２３１から第２ゲート制御信号（ＧＣＳ２）の入力を受けて、前記サブパネル３００に具備された第２ゲートライン群（ＧＬ２−１〜ＧＬ２−ｉ）に、サブゲート信号（Ｓ−ＧＳ）（図１に図示）を出力する。
図１乃至図４では、前記駆動チップ２３０に、メインゲート駆動部２３４及びサブゲート駆動部２３５が内蔵された構造を示した。

しかし、前記メインゲート駆動部２３４及びサブゲート駆動部２３５は、前記駆動チップ２３０に内蔵されず、前記メインパネル２００及びサブパネル３００に、それぞれ形成することができる。ここで、前記メインゲート駆動部２３４は、前記メインパネル２００の第１周辺領域ＰＡ１に直接形成され、前記第１ゲートライン群（ＧＬ１−１〜ＧＬ１−ｎ）にメインゲート信号（Ｍ−ＧＳ）を出力する。また、前記サブゲート駆動部２３５は、前記サブパネル３００の第２周辺領域ＰＡ２に直接形成されて前記第２ゲートライン群（ＧＬ２−１〜ＧＬ２−ｉ）にサブゲート信号（Ｓ−ＧＳ）を出力する。

また、図２乃至図３で、前記デュアル液晶表示装置４００は、前記メインパネル２００に具備される前記第１ゲートライン群（ＧＬ１−１〜ＧＬ１−ｎ）にゲート信号を出力する一つのゲート駆動部２３４を含む。しかし、前記デュアル液晶表示装置４００は、前記第１ゲートライン群（ＧＬ１−１〜ＧＬ１−ｎ）のうち、奇数番目のゲートラインにゲート信号を出力するオッドゲート駆動部及び偶数番目のゲートラインにゲート信号を出力するイーブンゲート駆動部を具備することができる。

図５は、本発明の他の実施例による駆動チップの内部構成図である。
図５を参照すると、他の実施例による駆動チップ２４０は、制御部２４１と、メモリ部２４２と、メインソース駆動部２４３と、サブソース駆動部２４４と、メインゲート駆動部２４５と、サブゲート駆動部２４６とを含む。

前記メインパネル２００（図２に図示）を駆動するために、前記制御部２４１は、前記メモリ部２４２のメイン保存領域に保存されたメイン画像信号（Ｍ−ＤＡＴＡ）を読み込んで、前記メイン画像信号（Ｍ−ＤＡＴＡ）とメイン選択信号（Ｍ−ＳＳ）とを前記メインソース駆動部２４３に提供する。前記メインソース駆動部２４３は、前記メイン選択信号（Ｍ−ＳＳ）に応答して前記メイン画像信号（Ｍ−ＤＡＴＡ）を、前記メインパネル２００に具備された第１データライン群（ＤＬ１−１〜ＤＬ１−ｍ）に出力する。

一方、前記サブパネル３００（図２に図示）を駆動するために、前記制御部２４１は、前記メモリ部２４２のサブ保存領域に保存されたサブ画像信号（Ｓ−ＤＡＴＡ）を読み込んで、前記サブ画像信号（Ｓ−ＤＡＴＡ）とサブ選択信号（Ｓ−ＳＳ）とを前記サブソース駆動部２４４に提供する。前記サブソース駆動部２４４は、前記サブ選択信号（Ｓ−ＳＳ）に応答して前記サブ画像信号（Ｓ−ＤＡＴＡ）を、前記サブパネル３００に具備された第２データライン群（ＤＬ２−１〜ＤＬ２−ｊ）に出力する。

図６は、図５に示した駆動チップの背面図である。
図６を参照すると、駆動チップ２４０の背面には、複数の第１入力端子ＩＴ１及び第２入力端子ＩＴ２が具備されるだけでなく、複数の第１出力端子ＯＴ１及び第２出力端子ＯＴ２が具備される。
前記第１入力端子ＩＴ１及び第１出力端子ＯＴ１は、前記駆動チップ２３０のエッジに隣接して具備される。前記第２入力端子ＩＴ２及び第２出力端子ＯＴ２は、前記第１入力端子ＩＴ１及び第１出力端子ＯＴ１より内側にそれぞれ具備される。ここで、前記第２入力端子ＩＴ２及び第２出力端子ＯＴ２のそれぞれは、前記第１入力端子ＩＴ１の間及び前記第１出力端子ＯＴ１の間にそれぞれ配置することができ、第２入力端子ＩＴ２及び第２出力端子ＯＴ２の一部が、前記第１入力端子ＩＴ１と第１出力端子ＯＴ１との間にそれぞれ挿入されて配置することもできる。

図７は、図２に示した第１結合領域で第１下部基板の構造を示した平面図であり、図８は、図７に示した絶断線Ｂ−Ｂ’に沿って見た断面図である。
図７及び図８を参照すると、第１下部基板２１０上には、第１出力ラインＯＬ１と、前記第１出力ラインＯＬ１と互いに異なる層に積層され、前記第１出力ラインＯＬ１と所定間隔に離隔される第２出力ラインＯＬ２と、が具備される。

前記第１出力ラインＯＬ１及び第２出力ラインＯＬ２は、前記駆動チップ２４０（図５に図示）を、図２に示した第１データライン群（ＤＬ１−１〜ＤＬ１−ｍ）、第１ゲートライン群（ＧＬ１−１〜ＧＬ１−ｎ）、第１接続ライン群（ＣＬ１−１〜ＣＬ１−ｊ）及び第２接続ライン群（ＣＬ２−１〜ＣＬ２−ｉ）と、電気的に接続させる。

ここで、前記第１出力ラインＯＬ１のそれぞれの幅は、第１領域Ａ１で増加し、前記第１出力ラインＯＬ１のそれぞれの幅が増加した部分は、前記駆動チップ２４０の第２出力端子ＯＴ２(図６に図示)と電気的に接続される第１出力パッドＯＰ１を形成する。

前記第１下部基板２１０上には、前記第１出力ラインＯＬ１をカバーし、前記第１出力パッドＯＰ１を露出させるゲート絶縁膜２１１が、具備される。前記ゲート絶縁膜上には、前記第２出力ラインＯＬ２が具備される。

前記第２出力ラインＯＬ２のそれぞれは、前記第１出力ラインＯＬ１の間に配置される。ここで、前記第２出力ラインＯＬ２のそれぞれの幅は、第２領域Ａ２で増加し、前記第２出力ラインＯＬ２のそれぞれの幅が増加した部分は、前記駆動チップ２４０の第１出力端子ＯＴ１（図６に図示）と電気的に接続される第２出力パッドＯＰ２を形成する。

一方、露出された前記第１出力パッドＯＰ１上には、第３出力パッドＯＰ３が、具備される。前記第３出力パッドＯＰ３が前記第２出力端子ＯＴ２と直接接続されることによって、前記第１出力パッドＯＰ１を、前記第２出力端子ＯＴ２に電気的に接続させる。

図６乃至図８に示したように、前記駆動チップ２４０の第１出力端子ＯＴ１及び第２出力端子ＯＴ２が２列に配列されることによって、前記駆動チップ２４０の出力端子の数に比例して前記駆動チップ２４０のサイズが増加することを防止することができる。また、前記第１下部基板２１０で第１出力ラインＯＬ１及び第２出力ラインＯＬ２が互いに異なる層に具備されて、前記第１下部基板２１０のサイズが増加することを防止することができる。

図９は、本発明の他の実施例によるデュアル液晶表示装置の平面図であり、図１０は、図９に示した絶断線Ｃ−Ｃ’に沿って見た断面図である。但し、図９及び図１０では、図２及び図３に示した構成要素と同じ構成要素に対しては、同じ参照符号を併記し、それに対する具体的な説明は、省略する。

図９を参照すると、メインパネル２００は、メイン画像を表示する第１表示領域ＤＡ１と、前記第１表示領域ＤＡ１に隣接した第１周辺領域ＰＡ１とで構成される。また、サブパネル３００は、サブ画像を表示するための第２表示領域ＤＡ２と、前記第２表示領域ＤＡ２に隣接した第２周辺領域ＰＡ２とで構成される。

前記メインパネル２００の第１周辺領域ＰＡ１は、第１結合領域ＥＡ１を含み、前記サブパネル３００の第２周辺領域ＰＡ２は、第２結合領域ＥＡ２を含む。前記第１結合領域ＥＡ１は、第１下部基板２１０が第１上部基板２２０より長く延びた領域であり、第２結合領域ＥＡ２は、第２下部基板３１０が第２上部基板３２０より長く延びた領域である。

前記第１結合領域ＥＡ１には、第２可撓性回路基板３５０の第１端部が付着され、第２結合領域ＥＡ２には、前記第２可撓性回路基板３５０の第２端部が付着される。前記第２可撓性回路基板３５０上には、前記メインパネル２００及びサブパネル３００を駆動するための駆動チップ２３０が実装される。

前記第２可撓性回路基板３５０には、第１接続ライン群（ＣＬ１−１〜ＣＬ１−ｊ）及び第２接続ライン群（ＣＬ２−１〜ＣＬ２−ｉ）が具備される。前記第１接続ライン群（ＣＬ１−１〜ＣＬ１−ｊ）は、前記駆動チップ２３０と前記第２データライン群（ＤＬ２−１〜ＤＬ２−ｊ）とを電気的に接続させ、前記第２接続ライン群（ＣＬ２−１〜ＣＬ２−ｉ）は、前記駆動チップ２３０と前記第２ゲートライン群（ＧＬ２−１〜ＧＬ２−ｉ）とを電気的に接続させる。また、前記第２可撓性回路基板３５０には、第３接続ライン群（ＣＬ３−１〜ＣＬ３−ｍ）及び第４接続ライン群（ＣＬ４−１〜ＣＬ４−ｎ）が更に具備される。前記第３接続ライン群（ＣＬ３−１〜ＣＬ３−ｍ）は、前記駆動チップ２３０と前記第１データライン群（ＤＬ１−１〜ＤＬ１−ｍ）とを電気的に接続させ、前記第４接続ライン群（ＣＬ４−１〜ＣＬ４−ｎ）は、前記駆動チップ２３０と前記第１ゲートライン群（ＧＬ１−１〜ＧＬ１−ｎ）とを電気的に接続する。

前記駆動チップ２３０から出力された前記サブ画像信号（Ｓ−ＤＡＴＡ）（図４に図示）は、前記第１接続ライン群（ＣＬ１−１〜ＣＬ１−ｊ）を通過した後、前記第２データライン群（ＤＬ２−１〜ＤＬ２−ｊ）に伝送される。また、前記駆動チップ２３０から出力された前記サブゲート信号（Ｓ−ＧＳ）（図４に図示）は、前記第２接続ライン群（ＣＬ２−１〜ＣＬ２−ｉ）を通過した後、前記第２ゲートライン群（ＧＬ２−１〜ＧＬ２−ｉ）に伝送される。

前記駆動チップ２３０から出力された前記メイン画像信号（Ｍ−ＤＡＴＡ）（図４に図示）は、前記第３接続ライン群（ＣＬ３−１〜ＣＬ３−ｍ）を通過した後、前記第１データライン群（ＤＬ１−１〜ＤＬ１−ｍ）に伝送される。また、前記駆動チップ２３０から出力された前記メインゲート信号（Ｍ−ＧＳ）（図４に図示）は、前記第４接続ライン群（ＣＬ４−１〜ＣＬ４−ｎ）を通過した後、前記第１ゲートライン群（ＧＬ１−１〜ＧＬ１−ｎ）に伝送される。
したがって、前記駆動チップ２３０が、前記第２可撓性回路基板３５０上に実装されても、前記駆動チップ２３０は、前記メインパネル２００及びサブパネル３００を駆動することができる。

一方、前記第２可撓性回路基板３５０は、第１可撓性回路基板２５０と結合し、前記第２可撓性回路基板３５０には、駆動チップ２３０と電気的に接続された入力ラインＩＬが具備される。前記第１可撓性回路基板２５０は、ＣＰＵ１００（図１に図示）から提供される原始画像信号（Ｏ−ＤＡＴＡ）（図１に図示）及び原始制御信号（ＯＣＳ）（図１に図示）を前記入力ラインＩＬに提供する。したがって、前記駆動チップ２３０は、前記入力ラインＩＬを通じて原始画像信号（Ｏ−ＤＡＴＡ）及び原始制御信号（ＯＣＳ）の入力を受ける。

このように、前記駆動チップ２３０が、前記第２可撓性回路基板３５０に実装され、前記駆動チップ２３０から出力され、前記サブパネル３００に提供される前記サブ画像信号（Ｓ−ＤＡＴＡ）及びサブゲート信号（Ｓ−ＧＳ）の遅延を、防止することができる。

図１１は、本発明のまた他の実施例によるデュアル液晶表示装置の平面図であり、図１２は、図１１に示した絶断線Ｄ−Ｄ’に沿って見た断面図である。但し、図１１及び図１２では、図２に示した構成要素と同じ構成要素に対しては、同じ参照符号を併記し、それに対する具体的な説明は、省略する。

図１１を参照すると、メインパネル２００は、メイン画像を表示する第１表示領域ＤＡ１と、前記第１表示領域ＤＡ１に隣接した第１周辺領域ＰＡ１とで構成される。前記第１周辺領域ＰＡ１は、第１結合領域ＥＡ１及び第３結合領域ＥＡ３を含む。即ち、前記第１結合領域ＥＡ１は、第１上部基板２２０より長く延びた第１下部基板２１０の第１端部に形成され、前記第３結合領域ＥＡ３は、第１上部基板２２０より長く延びながら、前記第１端部と向い合う前記第１下部基板２１０の第２端部に形成される。

一方、サブパネル３００は、サブ画像を表示するための第２表示領域ＤＡ２と、前記第２表示領域ＤＡ２に隣接した第２周辺領域とで構成される。前記第２周辺領域ＰＡ２は、第２上部基板３１０より長く延びた第２下部基板３１０の一端部に形成された第２結合領域ＥＡ２を含む。

第１可撓性回路基板２５０は、前記メインパネル２００の第３結合領域ＥＡ３に付着され、駆動チップ２３０は、前記メインパネル２００の第１結合領域ＥＡ１に実装される。第１周辺領域ＰＡ１には、前記第１可撓性回路基板２５０と前記駆動チップ２３０とを電気的に接続させるための第１入力ライン群ＩＬ１及び第２入力ライン群ＩＬ２が、具備される。ここで、前記第１入力ライン群ＩＬ１及び第２入力ライン群ＩＬ２は、前記第３結合領域ＥＡ３から前記第１結合領域ＥＡ１まで延びる。

したがって、前記第１可撓性回路基板２５０は、ＣＰＵ１００（図１に図示）から提供される原始画像信号（Ｏ−ＤＡＴＡ）（図１に図示）及び原始制御信号（ＯＣＳ）（図１に図示）を、前記第１入力ライン群ＩＬ１及び第２入力ライン群ＩＬ２を通じて前記駆動チップ２３０に印加することができる。

図１２に示したように、前記第１入力ライン群ＩＬ１は、互いに異なる層に具備される第１入力ラインＩＬ１−１及び第２入力ラインＩＬ１−２を含む。前記第１入力ラインＩＬ１−１は、第１ゲートライン群（ＧＬ１−１〜ＧＬ１−ｎ）と同じ層に具備され、前記第２入力ライン（ＩＬ１−２）は、ゲート絶縁膜２１１上に積層され、前記第１ゲートライン群（ＧＬ１−１〜ＧＬ１−ｎ）と電気的に絶縁され、第１データライン群（ＤＬ１−１〜ＤＬ１−ｎ）と同じ層に具備される。

前記第１入力ライン（ＩＬ１−１）及び第２入力ライン（ＩＬ１−２）が、二層構造に積層されると、前記第１入力ライン（ＩＬ１−１）及び第２入力ライン（ＩＬ１−２）を同じ層に形成されたことに比べて、前記各入力ラインの水平離隔距離を狭めることができる。したがって、前記第１入力ライン群ＩＬ１が、前記第１周辺領域ＰＡ１に形成されても、前記第１入力ライン群ＩＬ１によって前記第１周辺領域ＰＡ１が全体的に幅が増加することを防止することができる。

一方、第２可撓性回路基板３５０は、前記第１結合領域ＥＡ１及び第２結合領域ＥＡ２に付着され、前記駆動チップ２００と前記サブパネル３００とを電気的に接続させる。したがって、前記駆動チップ２３０は、前記メインパネル２００だけでなく、前記サブパネル３００を駆動することができる。

このような表示装置によると、駆動チップは、第１駆動信号及び第２駆動信号を出力し、メインパネルは、前記第１駆動信号に応答して画像を表示し、サブパネルは、前記第２駆動信号に応答して画像を表示する。ここで、前記駆動チップは、前記メインパネルとサブパネルとの間に配置される。
したがって、表示装置は、一つの駆動チップのみを具備することで、駆動チップの実装工程上から発生する不良を減少させ、表示装置の生産性を向上させることができる。

また、前記駆動チップが、前記メインパネルとサブパネルとの間に具備されることで、前記駆動チップから出力され、メインパネルとサブパネルにそれぞれ提供される各種信号がライン抵抗によって遅延されることを防止することができる。これによって、信号遅延によって表示装置の表示特性が低下することを防止することができる。

以上、本発明の実施例によって詳細に説明したが、本発明は、これに限定されず、本発明が属する技術分野において通常の知識を有するものであれば、本発明の思想及び精神を離脱することなく、本発明を修正または変更できる。

本発明の一実施例によるデュアル液晶表示装置のブロック図である。 図１に図示したデュアル液晶表示装置の構造を具体的に示した平面図である。 図２に示した絶断線Ａ−Ａ’に沿って見た断面図である。 図２に示した駆動チップの内部構成図である。 本発明の他の実施例による駆動チップの内部構成図である。 図５に示した駆動チップの背面図である。 図２に示した第１結合領域で第１下部基板の構造を示した平面図である。 図７に示した絶断線Ｂ−Ｂ’に沿って見た断面図である。 本発明の他の実施例によるデュアル液晶表示装置の平面図である。 図９に示した絶断線Ｃ−Ｃ’に沿って見た断面図である。 本発明のまた他の実施例によるデュアル液晶表示装置の平面図である。 図１１に示した絶断線Ｄ−Ｄ’に沿って見た断面図である。

符号の説明

１００ ＣＰＵ
２００ メインパネル
２１０ 第１下部基板
２２０ 第１上部基板
２３０ 駆動チップ
２３１、２４１ 制御部
２３２、２４２ メモリ部
２３３ ソース駆動部
２３４、２４５ メインゲート駆動部
２３５、２４６ サブゲート駆動部
２４３ メインソース駆動部
２４４ サブソース駆動部
２５０ 第１可撓性回路基板
３００ サブパネル
３１０ 第２下部基板
３２０ 第２上部基板
３５０ 第２可撓性回路基板
４００ デュアル液晶表示装置

Claims (25)

1. 第１駆動信号に応答して第１画像を表示する第１表示パネルと、
   第２駆動信号に応答して第２画像を表示する第２表示パネルと、
   前記第１表示パネル上に配置され、外部信号に応答して前記第１駆動信号及び第２駆動信号を前記第１表示パネル及び第２表示パネルに出力する駆動チップと、
   前記第１表示パネルと前記第２表示パネルとの間に配置され、前記駆動チップから出力された前記第２駆動信号を前記第２表示パネルに提供する第１可撓性回路基板と、
   前記第１表示パネルに形成され、互いに異なる層に形成される第１出力ラインおよび第２出力ラインと、
   を含むことを特徴とする表示装置。
2. 前記第２駆動信号は、前記第１駆動信号を提供する駆動信号を提供する駆動チップのパッドから出力される信号であることを特徴とする請求項１に記載の表示装置。
3. 前記第１表示パネルの周辺に形成され、前記駆動チップのコントロール信号に応答して前記第１表示パネルにゲート信号を印加する第１ゲートドライブ回路と、
   前記第２表示パネルの周辺に形成され、前記駆動チップのコントロール信号に応答して前記第２表示パネルにゲート信号を印加する第２ゲートドライブ回路と、
   を含むことを特徴とする請求項１または請求項２に記載の表示装置。
4. 前記第１ゲートドライブ回路及び第２ゲートドライブ回路を形成するトランジスタは、チャンネル領域がアモルファスシリコンからなることを特徴とする請求項３に記載の表示装置。
5. 前記第１表示パネルに付着され、前記外部信号の入力を受けて前記駆動チップに提供する第２可撓性回路基板を更に含むことを特徴とする請求項１〜４のいずれか一項に記載の表示装置。
6. 前記第１表示パネルは、第１下部基板及び前記第１下部基板と向い合う第１上部基板で構成され、
   前記第２表示パネルは、第２下部基板及び前記第２下部基板と向い合う第２上部基板で構成されることを特徴とする請求項５に記載の表示装置。
7. 前記駆動チップは、前記第１下部基板が前記第１上部基板の外に露出された領域である第１結合領域に具備されることを特徴とする請求項６に記載の表示装置。
8. 前記第２可撓性回路基板は、前記第１結合領域に付着され、前記駆動チップと電気的に接続されることを特徴とする請求項７に記載の表示装置。
9. 前記第１可撓性回路基板の第１端部は、前記第１結合領域に付着され、前記第１可撓性回路基板の第２端部は、前記第２下部基板が前記第２上部基板の外に露出された領域である第２結合領域に付着されることを特徴とする請求項７または請求項８に記載の表示装置。
10. 前記第２可撓性回路基板は、前記第１結合領域と反対側に位置し、前記第１上部基板の外に露出された第１下部基板の領域である第３結合領域に付着されることを特徴とする請求項７に記載の表示装置。
11. 前記第１表示パネルは、前記第２可撓性回路基板を通じて前記各種信号の入力を受けて前記駆動チップに提供する入力ライン群を具備することを特徴とする請求項５〜１０のいずれか一項に記載の表示装置。
12. 前記入力ライン群は、
    複数の第１入力ラインと、
    前記第１入力ラインを全体的にカバーする絶縁層上に具備され、前記第１入力ラインと電気的に絶縁され、前記第１入力ラインの間に配置される複数の第２入力ラインと、
    を含むことを特徴とする請求項１１に記載の表示装置。
13. 前記第１表示パネルは、前記第１駆動信号のうち、第１データ信号が印加される第１データライン群と、前記第１データライン群と直交し、第１ゲート信号が印加される第１ゲートライン群とを具備し、
    前記第２表示パネルは、前記第２駆動信号のうち、第２データ信号が印加される第２データライン群と、前記第２データライン群と直交し、第２ゲート信号が印加される第２ゲートライン群とを具備することを特徴とする請求項１〜１２のいずれか一項に記載の表示装置。
14. 前記駆動チップは、
    第１選択信号に応答して前記第１データライン群に前記第１データ信号を印加し、前記第１選択信号と反転された第２選択信号に応答して前記第２データライン群に前記第２データ信号を印加するソース駆動部と、
    前記第１ゲートライン群に前記第１ゲート信号を出力する第１ゲート駆動部と、
    前記第２ゲートライン群に前記第２ゲート信号を出力する第２ゲート駆動部と、
    を含むことを特徴とする請求項１３に記載の表示装置。
15. 前記駆動チップは、前記第１選択信号及び第２選択信号を出力して、ソース駆動部の駆動を制御する制御部を更に含むことを特徴とする請求項１４に記載の表示装置。
16. 前記駆動チップは、
    前記第１データライン群に前記第１データ信号を印加する第１ソース駆動部と、
    前記第２データライン群に前記第２データ信号を印加する第２ソース駆動部と、
    前記第１ゲートライン群に前記第１ゲート信号を出力する第１ゲート駆動部と、
    前記第２ゲートライン群に前記第２ゲート信号を出力する第２ゲート駆動部と、
    を含むことを特徴とする請求項１３に記載の表示装置。
17. 前記第１可撓性回路基板は、前記駆動チップと前記第２データライン群及び第２ゲートライン群とを電気的に接続する第１接続ライン群及び第２接続ライン群をそれぞれ具備することを特徴とする請求項１３〜１６のいずれか一項に記載の表示装置。
18. 第１駆動信号に応答して第１画像を表示する第１表示パネルと、
    第２駆動信号に応答して第２画像を表示する第２表示パネルと、
    前記第１表示パネルと第２表示パネルとの間に配置され、前記第１表示パネル及び第２表示パネルを電気的に接続する第１可撓性回路基板と、
    前記第１可撓性回路基板上に具備され、外部信号に応答して前記第１駆動信号及び第２駆動信号を前記第１表示パネル及び第２表示パネルにそれぞれ出力する駆動チップと、
    前記第１表示パネルに形成され、互いに異なる層に形成される第１出力ラインおよび第２出力ラインと、
    を含むことを特徴とする表示装置。
19. 前記第１可撓性回路基板に付着されて、外部からの前記外部信号を前記駆動チップに提供する第２可撓性回路基板を更に含むことを特徴とする請求項１８に記載の表示装置。
20. 前記第１表示パネルは、第１下部基板と、前記第１下部基板と向い合う第１上部基板とを備え、
    前記第２表示パネルは、第２下部基板と、前記第２下部基板と向い合う第２上部基板とを備えることを特徴とする請求項１８または請求項１９に記載の表示装置。
21. 前記第１可撓性回路基板の第１端部は、前記第１下部基板が前記第１上部基板の外に露出された領域である第１結合領域に付着され、
    前記第１可撓性回路基板の第２端部は、前記第２下部基板が前記第２上部基板の外に露出された領域である第２結合領域に付着されることを特徴とする請求項２０に記載の表示装置。
22. 前記第１表示パネルは、第１データライン群と、前記第１データライン群と直交する第１ゲートライン群とを具備し、
    前記第２表示パネルは、第２データライン群と、前記第２データライン群と直交する第２ゲートライン群と具備することを特徴とする請求項１８〜２０のいずれか一項に記載の表示装置。
23. 前記第１可撓性回路基板は、前記駆動チップと前記第１データライン群及び第１ゲートライン群とを電気的に接続する第１接続ライン群及び第２接続ライン群をそれぞれ具備し、
    前記駆動チップと前記第２データライン群及び第２ゲートライン群とを電気的に接続する第３接続ライン群及び第４接続ライン群をそれぞれ具備することを特徴とする請求項２２に記載の表示装置。
24. 前記第１出力ラインは、前記第２出力ラインの間に形成されることを特徴とする請求項１〜１７のいずれか一項に記載の表示装置。
25. 前記第１出力ラインは前記第１下部基板上に形成され、前記第２出力ラインは前記第１出力ラインをカバーするゲート絶縁膜上に形成されることを特徴とする請求項６〜１７のいずれか一項に記載の表示装置。

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