JP4587440B2 - Game machine - Google Patents
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Description
本発明は乱数監視装置に関し、より詳細には、乱数クロック発生回路や乱数カウント回路等から構成されるハードウェアにより生成する乱数発生装置を備えた乱数監視装置に関する。 The present invention relates to a random number monitoring device, and more particularly to a random number monitoring device including a random number generation device that is generated by hardware including a random number clock generation circuit, a random number count circuit, and the like.
このような乱数発生装置を備えたものとして遊技機などが挙げられ、例えば特許文献１に記載されているように、発振子で構成される乱数クロック発生回路により所定の周期で発生した乱数クロックに基いて、クロックカウント回路により乱数値をカウントさせ、遊技の制御を行うＣＰＵがカウントされた乱数値を抽出して読み込んで、図柄抽選用の乱数や演出パターン抽選用の乱数として使用している。このようにハードウェアにより乱数値をカウントすることで、ＣＰＵにより制御されるソフトウェアがプログラムを実行させて乱数値をカウントする場合に比べてソフトウェアの負担を軽減させ、乱数クロック発生回路による乱数クロックの発生周期に応じて高速に乱数を発生・更新させることができる。
しかしながら、上記のようにハードウェアにより乱数を発生させる場合に、乱数発生装置を構成する乱数クロック発生回路（発振子）に何らかの動作異常が生じた場合、クロックカウント回路により乱数値が周期的にカウントされずにカウント停止の状態になることがあった。そしてこのような状態になると、ＣＰＵがクロックカウント回路に記憶された同一の乱数値を続けてクロックカウント回路から読み込む事態が生じていた。これは、乱数発生装置に発振子の動作を監視する機能を有しておらず、発振子に不具合が生じても動作異常を知らせる手段がないためであり、一旦クロックカウント回路がカウント停止の状態に陥ると、なかなか発振子の動作異常に気付きにくく、そのまま遊技を続けてしまう、という問題があった。 However, when random numbers are generated by hardware as described above, if any operation abnormality occurs in the random number clock generation circuit (oscillator) constituting the random number generation device, the random number value is periodically counted by the clock count circuit. In some cases, the count stopped. In such a state, the CPU continuously reads the same random number value stored in the clock count circuit from the clock count circuit. This is because the random number generator does not have a function for monitoring the operation of the oscillator, and there is no means for notifying the operation abnormality even if a problem occurs in the oscillator. However, it was difficult to notice the abnormal operation of the oscillator and the game would continue.
以上のような課題に鑑みて、本発明では乱数発生装置を構成する乱数クロック発生回路が正常に動作しているか否かを乱数発生装置の動作中に監視することができ、遊技機等にも搭載可能な乱数監視装置を提供することを目的とする。 In view of the above problems, in the present invention, it is possible to monitor whether the random number clock generating circuit constituting the random number generating device is operating normally during the operation of the random number generating device. An object of the present invention is to provide a mountable random number monitoring device.
前記課題を解決するために本発明に係る遊技機は、所定の周波数で乱数クロックを発生させる乱数クロック発生手段（例えば、実施形態における第１クロック発生回路Ｂ５１）と、乱数クロック発生手段により発生した乱数クロックに基づいてカウント値を加算するとともに、当該カウント値が最大値に達したときにその旨を示す桁上がり信号を出力する乱数カウンタ手段（例えば、実施形態における第１クロックカウント回路Ｂ８１、第２クロックカウント回路Ｂ８２）とを有する乱数生成手段（例えば、実施形態における乱数発生装置７５０）と、乱数取得条件の成立に基づいて、乱数カウント手段によりカウントされた値を取得する乱数取得手段（例えば、実施形態におけるＣＰＵ７３２）と、記憶手段（例えば、実施形態におけるＲＯＭ７３３）に記憶された判定値と乱数取得手段により取得した値とに基づいて遊技者に利益を付与するか否かを判定する乱数判定手段(例えば、実施形態におけるＣＰＵ７３２)と、乱数判定手段の判定結果に基づいて、図柄変動表示装置（例えば、実施形態における回胴リール装置２００）に表示される複数種類の図柄を変動表示させる図柄制御手段（例えば、実施形態における回胴リール装置２００）と、図柄変動表示装置に特定の表示態様が表示されたときに当たりと判定し、遊技者に利益を付与する手段と、乱数生成手段の異常を判定する異常判定手段（例えば、実施形態におけるＣＰＵ７３２）とを備えた制御部（例えば、実施形態におけるＣＰＵ７３２）とから構成される遊技機において、乱数カウント回路の作動によりカウント値が最大値に達し、桁上がり信号が出力されたことに基づいて監視信号を出力すると共に、リセット信号の入力により出力されている監視信号を停止する監視信号出力手段（例えば、実施形態における第１オーバーフロー信号出力回路Ｂ９５）を備え、制御部には、監視信号出力手段から出力される監視信号を入力する監視信号入力部（例えば、実施形態における入出力回路部Ｂ４０）を有し、監視信号入力部に監視信号が入力されているか否かをカウント値がゼロから最大値に達するよりも長い所定周期毎に判断し、監視信号が入力されていると判断したときには、乱数生成手段が正常であると判定するとともに、監視信号出力手段にリセット信号を出力して当該監視信号の出力を停止させ、監視信号が入力されていないと判断されたときには乱数生成手段が異常と判定する。
In order to solve the above problems, a gaming machine according to the present invention is generated by random number clock generation means (for example, the first clock generation circuit B51 in the embodiment) that generates a random number clock at a predetermined frequency, and random number clock generation means. Random number counter means for adding a count value based on the random number clock and outputting a carry signal indicating that when the count value reaches the maximum value (for example, the first clock count circuit B81, the first count in the embodiment) And a random number acquisition unit (for example, a random
また、上記構成の遊技機において、監視信号が入力される監視信号入力部は、乱数カウント手段の動作によるカウント信号の出力に基いて桁上がり信号がロー信号からハイ信号に切り換わるときに監視信号が監視信号入力部に入力されるように構成され、制御部はカウント値がゼロから最大値に達するよりも長い所定周期毎に監視信号入力部に監視信号が入力されたか否かを監視するのが好ましい。 Further, in the gaming machine of the above configuration, the monitoring signal input unit monitoring signal is input, the monitoring signal when the carry signal based on the output of the count signal by the operation of the random number counting means is switched from a low signal to a high signal Is input to the monitoring signal input unit, and the control unit monitors whether the monitoring signal is input to the monitoring signal input unit every predetermined period longer than the count value reaches from zero to the maximum value . Is preferred.
さらに、上記構成の遊技機において、監視信号が入力される監視信号入力部は、乱数カウント手段の動作によるカウント信号の出力に基いて桁上がり信号がハイ信号からロー信号に切り換わるときに監視信号が監視信号入力部に入力されるように構成され、制御部はカウント値がゼロから最大値に達するよりも長い所定周期毎に監視信号入力部に監視信号が入力されたか否かを監視するようにしてもよい。 Further, in the gaming machine of the above configuration, the monitoring signal input unit monitoring signal is input, the monitoring signal when the carry signal based on the output of the count signal by the operation of the random number counting means is switched from a high level signal to a low signal Is input to the monitoring signal input unit, and the control unit monitors whether the monitoring signal is input to the monitoring signal input unit every predetermined period longer than the count value reaches from zero to the maximum value. It may be.
本発明に関する遊技機によれば、乱数カウント手段の動作中に桁上がり信号検出手段が所定の周期で乱数カウント手段からのカウント信号に基いて出力される桁上がり信号をカウント値がゼロから最大値に達するよりも長い所定周期で監視しており、乱数生成手段の動作不良が発生した場合には、制御手段が桁上がり信号に基いて乱数発生装置の動作不良を検出することができる。そして、乱数生成手段の動作不良の検出に基いて、乱数発生装置を搭載する機器の動作を停止させることで、乱数生成手段が異常動作を起こしたまま機器が動作し続けるのを防止することができる。 According to the gaming machine of the present invention, the carry signal detection means outputs the carry signal output based on the count signal from the random number counting means at a predetermined cycle during the operation of the random number counting means from the zero to the maximum value. When the malfunction of the random number generation means occurs, the control means can detect the malfunction of the random number generation device based on the carry signal. Then, based on the detection of malfunction of the random number generation means, the operation of the equipment equipped with the random number generation device is stopped to prevent the equipment from continuing to operate while the random number generation means operates abnormally. it can.
また、乱数発生装置の正常な動作が検出された場合は、オーバーフロー信号出力手段から出力される桁上がり信号を切り換えるようにして（リセットするようにして）、制御部がカウント値がゼロから最大値に達するよりも長い所定周期毎に桁上がり信号を監視（乱数カウント手段からのカウント信号の出力状況を監視）することで、乱数発生装置の動作中、常に乱数生成手段の動作不良を判断することができる。 When normal operation of the random number generator is detected, the carry signal output from the overflow signal output means is switched (reset), and the control unit counts from zero to the maximum value. By monitoring the carry signal every predetermined period longer than the value of the value (monitoring the output status of the count signal from the random number counting means), the malfunction of the random number generating means is always judged during the operation of the random number generator. Can do.
さらに、桁上がり信号をクロックカウント回路の動作情報として動作情報記憶手段に記憶する場合においては、乱数生成手段の正常な動作が検出されたときは、動作情報記憶手段に記憶される動作情報を書き換えるようにして（リセットするようにして）、制御手段がカウント値がゼロから最大値に達するよりも長い所定周期毎に動作情報を監視（乱数カウント手段からのカウント信号の出力状況を監視）することで、乱数生成手段の動作中、常に乱数生成手段の動作不良を判断することができる。 Further, when the carry signal is stored in the operation information storage means as the operation information of the clock count circuit, the operation information stored in the operation information storage means is rewritten when the normal operation of the random number generation means is detected. In this way (so that it is reset), the control means monitors the operation information every predetermined period longer than the count value reaches from zero to the maximum value (monitors the output status of the count signal from the random number count means). in, during operation of the random number generator, it is possible to always determine the malfunction of the random number generator.
以下、本発明に係る遊技機の実施形態として、遊技場等に設置されるスロットマシンを例に図１から図９を参照して説明する。なお、図１は本スロットマシン１００の外部構造を表した平面図、図２は本スロットマシン１００の内部構造を表した平面図、図３は本スロットマシン１００に設けられている制御システムの構成を表したブロック図である。
Hereinafter, as an embodiment of a gaming machine according to the present invention will be described with reference to FIG. 9 a slot machine to be installed in Yu technique field such as from FIG. 1 as an example. 1 is a plan view showing an external structure of the
図１において、本スロットマシン１００は、遊技者に面するフロントドア１０１と、フロントドア１０１が開閉可能に取り付けられた、後述の筐体１０２とを備えて構成されている。フロントドア１０１は、上部パネル部１０３と中部パネル部１０４と下部パネル部１０５とを備え、全体的に金属製のフレーム（図示略）と硬質プラスチックで成形された前面パネルとで形成されることによって、機械的に強固な構造を有している。
In FIG. 1, the
上部パネル部１０３には、上部ランプと呼ばれる演出用ランプ１０３ａと、スピーカが取り付けられた放音部１０３ｂ，１０３ｃと、カラー画像を表示する液晶ディスプレイ等で形成され遊技者が目視可能な演出表示装置１０３ｄとが設けられている。この演出表示装置１０３ｄは、遊技中の演出を行うときに、各種の画像表示を行うものである。
The
中部パネル部１０４には、複数個（本実施形態では３個）のモータ駆動により回転可能な回胴リールＲ１，Ｒ２，Ｒ３を備えた回胴リール装置２００が設けられるとともに、回胴リール装置２００の側方に演出用ランプ１０４ａ，１０４ｂが設けられている。なお、回胴リールＲ１，Ｒ２，Ｒ３の前方には、透明な硬質プラスチック板で形成された略長方形の透過窓ＷＤが設けられ、これによって回胴リール装置２００を外部から保護するとともに、遊技者が透過窓ＷＤを介して回胴リールＲ１，Ｒ２，Ｒ３を見ることが可能となっている。
The
なお、回胴リールＲ１，Ｒ２，Ｒ３はリング状であり、その外周面には複数の入賞図柄（入賞役を構成する図柄）を印刷したテープリールが貼られている。各リールＲ１，Ｒ２，Ｒ３には、例えば２１個の複数種類の図柄が等間隔で配列されており、各リールＲ１，Ｒ２，Ｒ３ごとに異なった図柄配列がなされている。 The spinning reels R1, R2, and R3 have a ring shape, and a tape reel printed with a plurality of winning symbols (designs that constitute a winning combination) is attached to the outer peripheral surface thereof. For example, 21 types of symbols are arranged at equal intervals on each of the reels R1, R2, and R3, and different symbols are arranged for each of the reels R1, R2, and R3.
また、中部パネル部１０４上であって回胴リール装置２００の下方には、遊技者の獲得したメダル数をデジタル表示したりするほか、遊技動作や機械動作に異常が生じたときはエラーコードをデジタル表示する獲得枚数表示部（エラー表示部）１０４ｃが設けられている。エラーコードが表示されたときは、遊技機は遊技不可の状態となり、この状態は各異常動作に応じたエラーの解除方法が施されるまで継続する。
In addition, the number of medals obtained by the player is digitally displayed on the
さらに、中部パネル部１０４の下端には遊技者が操作するための操作部１０４ｄが設けられ、当該操作部１０４ｄには、遊技用メダルを投入するためのメダル投入部ＭＤと、１ゲーム当たりのメダル数を提示するためのベットボタンＢ１，Ｂ２，Ｂ３と、１ゲームの開始を指示するためのスタートレバーＳＴと、回転中の回胴リールＲ１，Ｒ２，Ｒ３を個別に停止させるための３個のストップボタンＳＰ１，ＳＰ２，ＳＰ３が設けられている。
Further, an
下部パネル部１０５には、本スロットマシン１００のゲーム内容に関連した画像等（図示略）が描かれており、遊技者の獲得したメダルを払い出すための排出口１０５ａ及び受皿１０５ｂと、スピーカが取り付けられた放音部１０５ｃが設けられている。
An image (not shown) related to the game contents of the
なお、各遊技中には、種々の演出、例えば演出用ランプ１０３ａ，１０４ａ，１０４ｂの点灯・点滅や、演出用スピーカＳＲ，ＳＬ，ＳＷからの放音、演出表示装置１０３ｄによる画像表示等が行われる。さらに、演出の中には、役の当選可能性の告知演出が含まれる。
During each game, various effects such as lighting / flashing of the
次に、図２を参照して、フロントドア１０１の裏面構造と、筐体１０２の内部構造を概説する。なお、図２はフロントドア１０１を開錠して筐体１０２から開いた状態を表している。
Next, with reference to FIG. 2, the rear surface structure of the
同図において、フロントドア１０１の裏面上部に、上述の放音部１０３ｂ，１０３ｃを構成するスピーカＳＲ，ＳＬが設けられ、スピーカＳＲ，ＳＬの間に演出表示装置１０３ｄが設けられるとともに、演出表示装置１０３ｄの裏面側にサブ制御基板３００が取り付けられている。演出表示装置１０３ｄ及びサブ制御基板３００の下方には、上述の透過窓ＷＤと中部パネル部１０４のパネル面とが形成された略長方形の枠体１０４ｄが取り付けられている。
In the figure, speakers SR and SL constituting the above-described
また、枠体１０４ｄの下方には、メダル投入部ＭＤより投入される投入物を正規の遊技用メダルか異物か判別して振り分ける振分機構Ｇ０と、振分機構Ｇ０で振り分けられた遊技用メダルを筐体１０２側に設けられているホッパ装置ＨＰへ案内するガイド部材Ｇ１と、振分機構Ｇ０で振り分けられた異物を排出口１０５ａへ案内して排出するガイド部材Ｇ２と、ホッパ装置ＨＰから出力される払い出し用のメダルを排出口１０５ａへ案内して出力するガイド部材Ｇ３が設けられ、排出口１０５ａの近傍に、スピーカＳＷが放音部１０５ｃに対応させて取り付けられている。
Also, below the
さらに、上述の枠体１０４ｄと振分機構Ｇ０との間の領域に長尺状の中央表示基板４００が取り付けられ、当該中央表示基板４００の裏面側の一端に、設定ボタンＣＳと、数字の０から６までのセグメント表示を行う発光ダイオードで形成された設定表示素子ＣＴが設けられている。
Further, a long
筐体１０２内には、主電源装置ＰＷＵと、ホッパ装置ＨＰから溢れた遊技用メダルを収容するための補助貯留部ＳＨＰと、上述の透過窓ＷＤに対向する回胴リールＲ１，Ｒ２，Ｒ３を備えた回胴リール装置２００が設けられるほか、主電源装置ＰＷＵの側面に電源装置基板５００、回胴リール装置２００の上端に回胴装置基板６００、回胴リール装置２００の上方に主基板７００、筐体１０２の内壁の一端に外部集中端子装置としての外部集中端子基板８００が各々取り付けられている。
In the
ここで、上述の主基板７００と、サブ制御基板３００、回胴装置基板６００、中央表示基板４００、電源装置基板５００及び外部集中端子基板８００は、何れも導電性配線パターンの形成された絶縁性樹脂基板上に集積回路装置（ＩＣ）やトランジスタ、抵抗、コンデンサ等の電子部品が搭載されて配線接続されたいわゆる電気回路基板として形成され、特に、主基板７００とサブ制御基板３００と外部集中端子基板８００は、各々硬質プラスチックの収納ケース内に個別に収納されたユニット構造となっている。
Here, the
さらに、図３のブロック図を参照して制御システムの構成を述べると、主基板７００は後述するように、スロットマシン１００の動作全体を管理するシステムプログラム及びスロットマシンゲーム用の実行プログラムが予め記憶されている半導体メモリ等で形成された記憶部およびこれらのプログラムを実行するマイクロプロセッサ（以下、「ＣＰＵ」という。）からなるメインコントロール部７１０と、乱数値の発生に係る乱数発生装置７５０とを有し、上述のＣＰＵに設けられている入力ポート及び出力ポートと残余の基板３００，６００，４００，５００，８００との間が配線ケーブルによって配線接続されている。
Further, the configuration of the control system will be described with reference to the block diagram of FIG. 3. As will be described later, the
また、演出用スピーカＳＲ，ＳＬ，ＳＷと演出用ランプ１０３ａ，１０４ａ，１０４ｂと演出表示装置１０３ｄが配線ケーブルを介してサブ基板３００に配線接続され、主基板７００中のＣＰＵから供給される演出制御信号に従って、サブ基板３００に設けられている電気回路がこれら演出用スピーカＳＲ，ＳＬ，ＳＷと演出用ランプ１０３ａ，１０４ａ，１０４ｂと演出表示装置１０３ｄとを駆動することにより、遊技者の視覚と聴覚に訴える演出を行う。
In addition, the production speakers SR, SL, SW, the
回胴装置基板６００は、電動モータによって回転駆動される回胴リールＲ１，Ｒ２，Ｒ３を備えた回胴リール装置２００が配線接続されており、主基板７００中のＣＰＵから供給されるリール制御信号に従って、上述の電動モータを制御することにより、回胴リールＲ１，Ｒ２，Ｒ３の回転と制動及び停止の制御を行う。
A spinning
中央表示基板４００には、振分機構Ｇ０、ベットボタンＢ１，Ｂ２，Ｂ３、スタートレバーＳＴ、ストップボタンＳＰ１，ＳＰ２，ＳＰ３、設定表示素子ＣＴ、及び設定ボタンＣＳが配線接続されており、振分機構Ｇ０から出力されるメダル検出信号と、ベットボタンＢ１，Ｂ２，Ｂ３とスタートレバーＳＴ及びストップボタンＳＰ１，ＳＰ２，ＳＰ３からそれぞれ出力されるオン・オフ信号を主基板７００中のＣＰＵへ転送するとともに、ＣＰＵから供給されるセグメント表示信号に基いて、設定表示素子ＣＴに０から６までの数字を表示させる。
The
電源装置基板５００には、設定スイッチＢＯ、電源スイッチＢＱ、ホッパ装置ＨＰ、電源装置ＰＷＵが配線接続され、設定スイッチＢＯと電源スイッチＢＱからそれぞれ出力されるオン・オフ信号を主基板７００中のＣＰＵへ転送する。さらに、電源装置基板５００には、電源装置ＰＷＵで発生される各種電源電圧をホッパ装置ＨＰその他の各所に配電する配電回路が形成されており、かかる配電回路からスロットマシン１００の動作に必要な電源供給が行われている。
A setting switch BO, a power switch BQ, a hopper device HP, and a power supply device PWU are wiredly connected to the
主基板７００上の乱数監視装置７１０は、スロットマシン１００の制御を制御プログラムに従って実行するメインコントロール部７３０と、主基板７００の制御とは無関係に乱数を発生させる乱数発生装置７５０とから構成される。メインコントロール部７３０にはＣＰＵ７３２、ＲＯＭ７３３、ＲＡＭ７３４が設けられており、ＣＰＵ７３２が実行すべき制御プログラム及び制御の過程で必要なデータはＲＯＭ７３３に記載されている。
The random
図４を合わせて参照して、主基板７００上のＣＰＵ７３２は、役抽選手段Ｂ３４、図柄抽選手段Ｂ３５および演出パターン抽選手段Ｂ３６を有している。主基板７００は、スタートレバーＳＴのオン信号を検出すると、図示しないモータを駆動させて各回胴リールＲ１，Ｒ２，Ｒ３を回転させるとともに、役抽選手段Ｂ３４および演出パターン抽選手段Ｂ３６により、後述する乱数発生装置７５０から順次発生する乱数のうちの１つの乱数値をそれぞれ取得することで、役の抽選および役の抽選結果に基く停止図柄の決定、並びに演出パターンの抽選が行われる。
Referring also to FIG. 4, the
役抽選手段Ｂ３４は、特別役、小役、リプレイ等の役の抽選を行うためのものである。ここで、特別役とは、通常ゲームとは異なるゲームであって遊技者に有利な特別ゲームに移行させるための役である。また、小役とは、所定枚数のメダルを遊技者に払い出す役であり、複数種類設けられている。さらに、リプレイとは、前ゲームで投入したメダル枚数を維持した再ゲームを行う権利を遊技者に与える役である。 The role lottery means B34 is used for lottery of special roles, small roles, replays, and the like. Here, the special role is a role for shifting to a special game that is different from the normal game and is advantageous to the player. The small combination is a combination for paying out a predetermined number of medals to the player, and a plurality of types are provided. Furthermore, the replay is a role for giving the player the right to play a game while maintaining the number of medals inserted in the previous game.
役の抽選を行うための役抽選データはＲＯＭ７３３上の役抽選テーブルＢ３７に記録されている。役抽選テーブルＢ３７は、通常遊技状態用や特別遊技状態（遊技者にとって有利な遊技）用といった遊技状態に応じた抽選テーブルで構成されている。これら通常遊技状態用や特別遊技状態用の各役抽選テーブルＢ３７は、いずれも、特別役当選領域、小役当選領域、リプレイ当選領域、及び非当選（ハズレ）領域等、予め所定の割合に設定された領域を備える。後述するように乱数発生装置７５０は、図柄抽選用の乱数（０〜６５５３５の６５５３６個の乱数値）を発生させており、役抽選手段Ｂ３４が抽出した乱数値と、遊技状態に応じた役抽選テーブルＢ３７とを照合することで、その乱数値が属する領域を判定し、その乱数値が属する領域に対応する役を決定する。例えば、抽出した乱数値が特別役当選領域に属する場合は、特別役の当選と判定し、非当選領域に属する場合は、ハズレと判定する。この役抽選テーブルＢ３７に記録された役抽選データにはアドレス番号が付与されており、１つのアドレス番号から１つの役が特定されることとなっている。具体的には、役抽選手段Ｂ３４は、ゲームの開始時毎に（スタートレバーＳＴの操作毎に）、ＲＯＭ７３３において役当選領域が記憶されている役抽選テーブルＢ３７の中から、いずれかの役を抽選によって選択するものである。
The combination lottery data for performing combination lottery is recorded in the combination lottery table B37 on the
また、回動リール装置２００に変動表示される図柄を表すための図柄データはＲＯＭ７３３上の図柄データテーブルＢ３８に記録されている。この図柄データテーブルＢ３８に記録された個々の図柄データにはアドレス番号が付与されており、１つのアドレス番号から１つの図柄データが特定されることとなっている。具体的には、上述のように役抽選手段Ｂ３４により役の抽選が行われると、ＲＯＭ７３３において図柄グループが記憶されている図柄データテーブルＢ３８の中から、図柄抽選手段Ｂ３５により、当選役に応じたいずれかの図柄グループを選択するものである。具体的には、乱数発生装置７５０により発生した６５５３６個の乱数値の中から抽選した図柄抽選用の乱数値と図柄データテーブルＢ３８とを照合して停止図柄が選択される。そして、主基板７００が、各回胴リールＲ１，Ｒ２，Ｒ３の回転をそれぞれ停止させるストップボタンＳＰ１，ＳＰ２，ＳＰ３のオン信号を検出すると、図柄抽選手段Ｂ３５による図柄停止位置の抽選結果に基く所定の図柄が表示されるようにモータを制御して回胴リールＲ１，Ｒ２，Ｒ３上をそれぞれ停止させる。
Further, symbol data for representing symbols variably displayed on the
同様に、演出パターン抽選手段Ｂ３６は、ＲＯＭ７３３において数十種類の演出パターンが記憶されている演出パターンデータテーブルＢ３８の中から、いずれかの演出パターンを抽選によって選択するものである。乱数発生装置７５０は、演出パターン抽選用の乱数（０〜６５５３５の６５５３６個の乱数値）を発生させており、６５５３６個の中から抽選した乱数値と演出パターンデータテーブルＢ３８とを照合して演出パターンが選択され、各演出パターンに定められている演出を行う。このような演出として、回胴リールＲ１，Ｒ２，Ｒ３の始動時、ストップボタンＳＴ１，ＳＴ２，ＳＴ３の受付時、及び全回胴リールＲ１，Ｒ２，Ｒ３の停止時に、演出用ランプ１０３ａ，１０４ａ，１０４ｂの点灯・点滅や、演出用スピーカＳＲ，ＳＬ，ＳＷからの放音、演出表示装置１０３ｄによる画像表示等がある。
Similarly, the effect pattern lottery means B36 selects one of the effect patterns by lottery from the effect pattern data table B38 in which several tens of types of effect patterns are stored in the
次に、主基板７００内に設けられた乱数監視装置７１０について、主基板７００内のメインコントロール部７３０とともに、図５の構成図及び図６の回路図を参照しつつ説明する。
Next, the random
この乱数監視装置７１０を構成する乱数発生装置７５０よる制御の過程で生成及び変化する乱数は、ＣＰＵ７３２が取得した後、ＲＡＭ７３４に一時的に記憶される。入出力回路部Ｂ４０は、主基板７００外からの入力情報及び主基板７００内に設けられた乱数発生装置７５０により発生した乱数が入力されるためのもので、バッファ用のＩＣ等により構成される。具体的には入出力回路部Ｂ４０は、スタートレバーＳＴの操作に応じて出力される操作信号に応じて中央表示基板４００上の回胴回転始動装置センサＢ１１から出力されるトリガ信号が入力されるセンサ入力部、及び後述する乱数発生装置７５０によって発生された乱数の１６ビット分が入力される乱数読込部が設けられて構成されている。
The random number generated and changed in the course of control by the random
また、乱数発生装置７５０は、乱数として供されるカウント値を生成するものであり、具体的には、第１及び第２乱数クロック発生回路Ｂ５１，Ｂ５２、第１及び第２乱数クロック反転回路Ｂ６１，Ｂ６２、第１及び第２ラッチ信号出力回路Ｂ７１，Ｂ７２、第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４、第１〜第４カウント値記憶回路Ｂ９１，Ｂ９２，Ｂ９３，Ｂ９４および第１及び第２オーバーフロー信号出力回路Ｂ９５，Ｂ９６により構成される。
The random
図柄抽選用乱数を発生させるための第１乱数クロック発生回路Ｂ５１（ＯＳＣ１）及び演出パターン抽選用乱数を発生させるための第２乱数クロック発生回路Ｂ５２（ＯＳＣ２）は、ともに乱数カウント用のクロックを発生させるためのもので、発生した乱数クロックを出力する乱数クロック出力部を備えている。そして、第１乱数クロック発生回路Ｂ５１は７．１５９０９ＭＨｚ、第２乱数クロック発生回路Ｂ５２は６ＭＨｚのクロックを発生する各々の水晶発振器により構成される。 The first random number clock generation circuit B51 (OSC1) for generating the symbol lottery random number and the second random number clock generation circuit B52 (OSC2) for generating the random number for effect pattern lottery generation both generate a clock for counting random numbers. A random number clock output unit for outputting the generated random number clock. The first random number clock generation circuit B51 is composed of each crystal oscillator that generates a clock of 7.15909 MHz and the second random number clock generation circuit B52.
ＮＯＴゲート等のＩＣから構成される第１乱数クロック反転回路Ｂ６１（ＩＣ２２）は、上記第２乱数クロック発生回路Ｂ５２から出力される乱数クロックを反転させ、これを反転クロックとして、後述する第１ラッチ信号出力回路Ｂ７１（ＩＣ３４）へ出力するものである。同様に、第２乱数クロック反転回路Ｂ６２（ＩＣ２３）は、第１乱数クロック発生回路Ｂ５１から出力される乱数クロックを反転させ、これを反転クロックとして、後述する第２ラッチ信号出力回路Ｂ７２（ＩＣ３５）へ出力するものである。 A first random number clock inversion circuit B61 (IC22) composed of an IC such as a NOT gate inverts the random number clock output from the second random number clock generation circuit B52 and uses this as an inversion clock to be a first latch described later. The signal is output to the signal output circuit B71 (IC34). Similarly, the second random number clock inversion circuit B62 (IC23) inverts the random number clock output from the first random number clock generation circuit B51, and uses this as the inverted clock to be described later as a second latch signal output circuit B72 (IC35). To output.
第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４は、乱数クロックと反転させた乱数クロックとを入力する乱数クロック入力部（それぞれＣＣＫ，ＲＣＫで示す）と、計数したカウント値をＣＰＵ７３２に出力するための読み込み信号入力部（Ｇ）と、当該読み込み信号に応じて計数したカウント値を出力されるカウント出力部（ＱＡ〜ＱＨ）と、計数したカウント値をリセットするリセット信号入力部（ＣＣＬＲ）と、桁上がり信号を出力する桁上がり信号出力部（ＲＣＯ）とをそれぞれ備えている。具体的には、図６に示すように、８ビットのインクリメントカウンタ２個からなる２組（ＩＣ３８とＩＣ３９とからなるもの、並びにＩＣ３２とＩＣ３６とからなるもの）のカウンタ回路を接続した回路から構成される。 The first to fourth clock count circuits B81, B82, B83, and B84 input a random number clock input unit (indicated by CCK and RCK, respectively) for inputting a random number clock and an inverted random number clock, and the counted count value to the CPU 732 A read signal input unit (G) for outputting, a count output unit (QA to QH) for outputting a count value counted according to the read signal, and a reset signal input unit (CCLR) for resetting the counted value ) And a carry signal output unit (RCO) for outputting a carry signal. Specifically, as shown in FIG. 6, it is composed of a circuit in which counter circuits of two sets (one consisting of IC38 and IC39 and one consisting of IC32 and IC36) consisting of two 8-bit increment counters are connected. Is done.
これらクロックカウント回路のうち、第１クロックカウント回路Ｂ８１（ＩＣ３８）、第２クロックカウント回路Ｂ８２（ＩＣ３９）には、乱数クロック入力部（ＣＣＫ）を経て第１乱数クロック発生回路Ｂ５１からの乱数クロックが入力される。また、第３クロックカウント回路Ｂ８３（ＩＣ３２）、第４クロックカウント回路Ｂ８４（ＩＣ３６）には、乱数クロック入力部（ＣＣＫ）を経て第２乱数クロック発生回路Ｂ５２からの乱数クロックが入力される。 Among these clock count circuits, the first clock count circuit B81 (IC38) and the second clock count circuit B82 (IC39) receive the random number clock from the first random number clock generation circuit B51 via the random number clock input unit (CCK). Entered. The third clock count circuit B83 (IC32) and the fourth clock count circuit B84 (IC36) receive the random number clock from the second random number clock generation circuit B52 via the random number clock input unit (CCK).
第１乱数クロック発生回路Ｂ５１からの乱数クロックの入力により、まず、ＩＣ３８において、８桁分の値（例えば、「０００００００１」や「００００００１１」）がカウントされる。そして、「１１１１１１１１」までカウントされて、８桁分の値のカウントが終わると、その都度、桁上がり信号がＩＣ３８のＲＣＯ端子からＩＣ３９のＣＣＫＥＮ端子へ出力される。第２クロックカウント回路Ｂ８２がカウントを開始するには、第１クロックカウント回路Ｂ８１からの当該桁上がり信号の入力が必要であり、ＩＣ３９においては、この桁上がり信号と第１乱数クロック発生回路Ｂ５１からの乱数クロックとが同時に入力されて始めて８桁分の値のカウントが開始される。 In response to the input of the random number clock from the first random number clock generation circuit B51, the IC 38 first counts a value for eight digits (for example, “00000001” or “00000011”). When "11111111" is counted and the value of eight digits is counted, a carry signal is output from the RCO terminal of the IC 38 to the CCKEN terminal of the IC 39 each time. In order for the second clock count circuit B82 to start counting, it is necessary to input the carry signal from the first clock count circuit B81. In the IC 39, the carry signal and the first random number clock generation circuit B51 The count of the value for 8 digits is started only when the random number clocks are simultaneously input.
同様に、第２乱数クロック発生回路Ｂ５２からの乱数クロックの入力により、まずＩＣ３２において、８桁分の値（例えば、「０００００００１」や「００００００１１」）がカウントされる。そして、「１１１１１１１１」までカウントされて、８桁分の値のカウントが終わると、その都度、桁上がり信号がＩＣ３２のＲＣＯ端子からＩＣ３６のＣＣＫＥＮ端子へ出力される。第４クロックカウント回路Ｂ８４がカウントを開始するには、第３クロックカウント回路Ｂ８３からの桁上がり信号の入力が必要であり、ＩＣ３６においては、この桁上がり信号と第２乱数クロック発生回路Ｂ５２からの乱数クロックとが同時に入力されて始めて８桁分の値のカウントが開始される。 Similarly, according to the input of the random number clock from the second random number clock generation circuit B52, first, the IC 32 counts an 8-digit value (for example, “00000001” or “00000011”). When "11111111" is counted and the value of eight digits is counted, a carry signal is output from the RCO terminal of the IC 32 to the CCKEN terminal of the IC 36 each time. In order for the fourth clock count circuit B84 to start counting, it is necessary to input a carry signal from the third clock count circuit B83. In the IC 36, this carry signal and the second random number clock generation circuit B52 Only when the random number clock is input at the same time, counting of the value for 8 digits is started.
このようにして、クロックカウント回路Ｂ８１〜Ｂ８４のうち、第１クロックカウント回路Ｂ８１と第２クロックカウント回路Ｂ８２とで、また、第３クロックカウント回路Ｂ８３と第４クロックカウント回路Ｂ８４とで、１６ビットの２進数がそれぞれ生成されることとなっている。すなわち、１６桁の２進数のうち、ＩＣ３８が下位の８桁、ＩＣ３９がその上位の８桁、また、ＩＣ３２が下位の８桁、ＩＣ３６がその上位の８桁をそれぞれ担当している。 In this way, of the clock count circuits B81 to B84, the first clock count circuit B81 and the second clock count circuit B82, and the third clock count circuit B83 and the fourth clock count circuit B84 are 16 bits. Binary numbers are to be generated. That is, of the 16-digit binary number, IC 38 is the lower eight digits, IC 39 is 8 digits of the upper, also, IC 32 is the lower eight digits, IC 36 is in charge of 8 digits of the upper, respectively.
上記４つのクロックカウント回路により加算されているカウントは、図柄抽選用乱数を一時的に記憶するための第１カウント値記憶回路Ｂ９１（図５では、第１クロックカウント回路Ｂ８１と同じＩＣ３８で示す。）及び第２カウント値記憶回路Ｂ９２（図５では、第２クロックカウント回路Ｂ８２と同じＩＣ３９で示す。）、また、演出パターン抽選用乱数を一時的に記憶するための第３カウント値記憶回路Ｂ９３（図５では、第３クロックカウント回路Ｂ８３と同じＩＣ３２示す。）及び第４カウント値記憶回路Ｂ９４（図５では、第４クロックカウント回路Ｂ８４と同じＩＣ３６で示す。）へそれぞれ出力されて記憶される。 The count added by the four clock count circuits is indicated by the first count value storage circuit B91 (in FIG. 5, the same IC 38 as the first clock count circuit B81) for temporarily storing the random numbers for symbol lottery. ) And the second count value storage circuit B92 (in FIG. 5, the same IC 39 as the second clock count circuit B82), and a third count value storage circuit B93 for temporarily storing the random number for effect pattern lottery. (In FIG. 5, the same IC 32 as the third clock count circuit B83 is shown.) And the fourth count value storage circuit B94 (in FIG. 5, the same IC 36 as the fourth clock count circuit B84) are output and stored. The
なお、本実施の形態では、クロックカウント回路として加算式のインクリメントカウンタを使用しているが、他の実施の形態では、減算式のデクリメントカウンタを使用することとしてもよい。また、本実施の形態においては１６ビットの乱数（８ビット×２）を生成することとしているが、他の実施の形態においては、このビット数は１６ビットに限らず適宜変更することとしてもよい。 In this embodiment, an addition type increment counter is used as the clock count circuit. However, in other embodiments, a subtraction type decrement counter may be used. In this embodiment, a 16-bit random number (8 bits × 2) is generated. However, in other embodiments, the number of bits is not limited to 16 bits, and may be changed as appropriate. .
ラッチ信号出力回路は、演出パターン抽選用乱数の取得に係る第１ラッチ信号出力回路Ｂ７１と、図柄抽選用乱数の取得に係る第２ラッチ信号出力回路Ｂ７２とに分けられている。 The latch signal output circuit is divided into a first latch signal output circuit B71 related to the acquisition of the effect pattern lottery random number and a second latch signal output circuit B72 related to the acquisition of the design lottery random number.
第１ラッチ信号出力回路Ｂ７１（ＩＣ３４）には、前記第１乱数クロック反転回路Ｂ６１（ＩＣ２２）からの反転クロックが反転クロック入力部（ＣＫ）を経て入力される。また、回胴回転始動装置センサＢ１１からのトリガ信号が始動信号入力部（Ｄ）を経て入力される。そして、第１ラッチ信号出力回路Ｂ７１は、この始動信号入力部（Ｄ）を経てトリガ信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第１反転クロック入力部（ＣＫ）から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、ラッチ信号としてラッチ信号出力部（Ｑ）を経て第３カウント値記憶回路Ｂ９３及び第４カウント値記憶回路Ｂ９４へ出力する。 The inverted clock from the first random number clock inverter circuit B61 (IC22) is input to the first latch signal output circuit B71 (IC34) via the inverted clock input section (CK). In addition, a trigger signal from the rotating drum rotation starter sensor B11 is input via the start signal input unit (D). When the trigger signal (high signal) is input through the start signal input unit (D), the first latch signal output circuit B71 uses the rising edge of this signal as the first inverted clock input unit (CK). And is output as a latch signal to the third count value storage circuit B93 and the fourth count value storage circuit B94 via the latch signal output section (Q).
一方、第２ラッチ信号出力回路Ｂ７２には、前記第２乱数クロック反転回路Ｂ６２からの反転クロックが反転クロック入力部（ＣＫ）を経て入力される。また、回胴回転始動装置センサＢ１１からのトリガ信号が始動信号入力部（Ｄ）を経て入力される。そして、第２ラッチ信号出力回路Ｂ７２は、この始動信号入力部（Ｄ）を経てトリガ信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、反転クロック入力部（ＣＫ）から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、ラッチ信号としてラッチ信号出力部（Ｑ）を経て第１カウント値記憶回路Ｂ９１及び第２カウント値記憶回路Ｂ９２へ出力する。 On the other hand, an inverted clock from the second random number clock inverter circuit B62 is input to the second latch signal output circuit B72 via an inverted clock input unit (CK). In addition, a trigger signal from the rotating drum rotation starter sensor B11 is input via the start signal input unit (D). When the trigger signal (high signal) is input through the start signal input unit (D), the second latch signal output circuit B72 inputs the rising edge of this signal from the inverted clock input unit (CK). The output signal is delayed so as to be synchronized with the rising edge of the inverted clock, and is output as a latch signal to the first count value storage circuit B91 and the second count value storage circuit B92 via the latch signal output unit (Q).
ここで、上記の始動信号は、後述するように入出力回路部Ｂ４０を介してメインコントロール部７３０にも入力され、乱数取得のために実行される後述するプログラムを開始させるタイミングとしても用いられることとなっている。
Here, the start signal described above is also input to the
第１カウント値記憶回路Ｂ９１には、第１クロックカウント回路Ｂ８１によりカウントされた２進数の乱数値が、第２カウント値記憶回路Ｂ９２には、第２クロックカウント回路Ｂ８２によりカウントされた２進数の乱数値が入力される。同様に、第３カウント値記憶回路Ｂ９３には、第３クロックカウント回路Ｂ８３によりカウントされた２進数の乱数値が、第４カウント値記憶回路Ｂ９４には、第４クロックカウント回路Ｂ８４によりカウントされた２進数の乱数値が入力される。 The first count value storage circuit B91 has a binary random number value counted by the first clock count circuit B81, and the second count value storage circuit B92 has a binary number counted by the second clock count circuit B82. A random value is entered. Similarly, a binary random number value counted by the third clock count circuit B83 is counted in the third count value storage circuit B93, and a fourth clock count circuit B84 is counted in the fourth count value storage circuit B94. A binary random value is input.
そして、第１カウント値記憶回路Ｂ９１は、第１クロックカウント回路Ｂ８１によりカウントされた乱数値のうち１つを、回胴回転始動装置センサＢ１１から第２ラッチ信号出力回路Ｂ７２への入力信号がロー信号からハイ信号の側に切り替わったときに（回胴回転始動装置センサＢ１１からのトリガ信号を受けて第２ラッチ信号出力回路Ｂ７２からラッチ信号が出力されたときに）記憶する。そして、後述するように、メインコントロール部７３０において乱数の取得のために実行されるプログラムに基いてメインコントロール部７３０から出力され、読み込み信号入力部（Ｇ）に入力される読込信号に応じて、第１カウント値記憶回路Ｂ９１に記憶された１つの乱数値（１６桁の乱数のうち下位８桁分）がＣＰＵ７３２へ出力される。
Then, the first count value storage circuit B91 outputs one of the random numbers counted by the first clock count circuit B81 when the input signal from the rotation rotation starter sensor B11 to the second latch signal output circuit B72 is low. This is stored when the signal is switched to the high signal side (when the latch signal is output from the second latch signal output circuit B72 in response to the trigger signal from the rotation rotation starter sensor B11). Then, as will be described later, in accordance with a read signal output from the
また同様に、第２カウント値記憶回路Ｂ９２は、第２クロックカウント回路Ｂ８２によりカウントされた乱数値のうち１つを、回胴回転始動装置センサＢ１１から第２ラッチ信号出力回路Ｂ７２への入力信号がロー信号からハイ信号の側に切り替わったときに（回胴回転始動装置センサＢ１１からのトリガ信号を受けて第２ラッチ信号出力回路Ｂ７２からラッチ信号が出力されたときに）記憶する。そして、上記プログラムに基いてメインコントロール部７３０から出力され、読み込み信号入力部（Ｇ）に入力される読込信号に応じて、第２カウント値記憶回路Ｂ９２に記憶された１つの乱数値（１６桁の乱数のうち上位８桁分）がＣＰＵ７３２へ出力される。
Similarly, the second count value storage circuit B92 receives one of the random number values counted by the second clock count circuit B82 as an input signal to the second latch signal output circuit B72 from the rotation rotation starter sensor B11. Is switched from the low signal to the high signal side (when the latch signal is output from the second latch signal output circuit B72 in response to the trigger signal from the rotating cylinder rotation starter sensor B11). Then, one random value (16 digits) stored in the second count value storage circuit B92 according to the read signal output from the
さらに、第３カウント値記憶回路Ｂ９３は、第３クロックカウント回路Ｂ８３によりカウントされた乱数値のうち１つを、回胴回転始動装置センサＢ１１から第１ラッチ信号出力回路Ｂ７１への入力信号がロー信号からハイ信号の側に切り替わったときに（回胴回転始動装置センサＢ１１からのトリガ信号を受けて第１ラッチ信号出力回路Ｂ７１からラッチ信号が出力されたときに）記憶する。そして、上記プログラムに基いてメインコントロール部７３０から出力され、読み込み信号入力部（Ｇ）に入力される読込信号に応じて、第３カウント値記憶回路Ｂ９３に記憶された１つの乱数値（１６桁の乱数のうち下位８桁分）がＣＰＵ７３２へ出力される。
Further, the third count value storage circuit B93 receives one of the random number values counted by the third clock count circuit B83 when the input signal from the rotation rotation starter sensor B11 to the first latch signal output circuit B71 is low. This is stored when the signal is switched to the high signal side (when the latch signal is output from the first latch signal output circuit B71 in response to the trigger signal from the rotation rotation starter sensor B11). Then, one random value (16 digits) stored in the third count value storage circuit B93 according to the read signal output from the
同様に、第４カウント値記憶回路Ｂ９４は、第４クロックカウント回路Ｂ８４によりカウントされた乱数値のうち１つを、回胴回転始動装置センサＢ１１から第１ラッチ信号出力回路Ｂ７１への入力信号がロー信号からハイ信号の側に切り替わったときに（回胴回転始動装置センサＢ１１からのトリガ信号を受けて第１ラッチ信号出力回路Ｂ７１からラッチ信号が出力されたときに）記憶する。そして、上記プログラムに基いてメインコントロール部７３０から出力され、読み込み信号入力部（Ｇ）に入力される読込信号に応じて、第４カウント値記憶回路Ｂ９４に記憶された１つの乱数値（１６桁の乱数のうち上位８桁分）がＣＰＵ７３２へ出力される。
Similarly, the fourth count value storage circuit B94 receives one of the random number values counted by the fourth clock count circuit B84 as an input signal from the rotation rotation starter sensor B11 to the first latch signal output circuit B71. This is stored when the low signal is switched to the high signal side (when the latch signal is output from the first latch signal output circuit B71 in response to the trigger signal from the rotating cylinder rotation starter sensor B11). Then, one random value (16 digits) stored in the fourth count value storage circuit B94 according to the read signal output from the
また、第２クロックカウント回路Ｂ８２（ＩＣ３９）において、８ビット分の乱数値のカウントが終了する毎に（「００００００００」から「１１１１１１１１」までの全てのカウントが終了して全ビットの値が「１」になる毎に）、第２クロックカウント回路Ｂ８２からのカウント信号（例えばハイ信号）がＩＣ３９のＲＣＯ端子から第１オーバーフロー信号出力回路Ｂ９５（ＩＣ４０）へ出力される。このカウント信号は、再び第１クロックカウント回路Ｂ８１が乱数値のカウントを開始すると（再び「００００００００」からのカウントが開始されると）、出力が停止される（すなわち、ロー信号に切り換わる）。 Further, every time the 8-bit random number value is counted in the second clock count circuit B82 (IC39) (all counts from “00000000” to “11111111” are completed and the value of all bits is “1”. The count signal (for example, a high signal) from the second clock count circuit B82 is output from the RCO terminal of the IC 39 to the first overflow signal output circuit B95 (IC40). When the first clock count circuit B81 starts counting the random number again (when counting from “00000000” is started again), the output of the count signal is stopped (that is, switched to the low signal).
一方、第１乱数クロック発生回路Ｂ５１に何らかの不具合が発生した場合には、第１クロックカウント回路Ｂ８１もしくは第２クロックカウント回路Ｂ８２のうち何れかにおいて正常に乱数値のカウントアップがなされず（「１１１１１１１１」までの全てのカウントが行われず）、ＩＣ３９のＲＣＯ端子から第１オーバーフロー信号出力回路Ｂ９５（ＩＣ４０）へ向けて出力されるカウント信号は、常にロー信号のままである。 On the other hand, if any trouble occurs in the first random number clock generation circuit B51, the random number value is not normally counted up in either the first clock count circuit B81 or the second clock count circuit B82 (“11111111”). The count signal output from the RCO terminal of the IC 39 to the first overflow signal output circuit B95 (IC40) always remains a low signal.
同様に、第４クロックカウント回路Ｂ８４（ＩＣ３６）において、８ビット分の乱数値のカウントが終了する毎に（「００００００００」から「１１１１１１１１」までの全てのカウントが終了して全ビットの値が「１」になる毎に）、第４クロックカウント回路Ｂ８４からのカウント信号（例えばハイ信号）がＩＣ３６のＲＣＯ端子から第２オーバーフロー信号出力回路Ｂ９６（ＩＣ４１）へ出力される。このカウント信号は、再び第３クロックカウント回路Ｂ８３が乱数値のカウントを開始すると（再び「００００００００」からのカウントが開始されると）、出力が停止される（すなわち、ロー信号に切り換わる）。 Similarly, in the fourth clock count circuit B84 (IC36), every time counting of random numbers for 8 bits is completed (all counts from “00000000” to “11111111” are completed, and the values of all bits are “ Every time “1”, the count signal (for example, high signal) from the fourth clock count circuit B84 is output from the RCO terminal of the IC 36 to the second overflow signal output circuit B96 (IC41). When the third clock count circuit B83 starts counting the random number again (when counting from “00000000” is started again), the output of this count signal is stopped (that is, switched to the low signal).
一方、第２乱数クロック発生回路Ｂ５２に何らかの不具合が発生した場合には、第３クロックカウント回路Ｂ８３もしくは第４クロックカウント回路Ｂ８４のうち何れかにおいて正常に乱数値のカウントアップがなされず、（「１１１１１１１１」までの全てのカウントが行われず）、ＩＣ３９のＲＣＯ端子から第２オーバーフロー信号出力回路Ｂ９６（ＩＣ４１）へ向けて出力されるカウント信号は、常にロー信号のままである。 On the other hand, if any trouble occurs in the second random number clock generation circuit B52, the random number value is not normally counted up in either the third clock count circuit B83 or the fourth clock count circuit B84. All counts up to “11111111” are not performed), and the count signal output from the RCO terminal of the IC 39 to the second overflow signal output circuit B96 (IC41) always remains a low signal.
第１および第２オーバーフロー信号出力回路Ｂ９５，Ｂ９６は、それぞれクロックカウント回路Ｂ８２，Ｂ８４からのハイ信号としてのカウント信号が入力されるとＣＰＵ７３２に向けてハイ信号としてのオーバーフロー信号を出力する。
The first and second overflow signal output circuits B95 and B96 output overflow signals as high signals to the
そして、ＣＰＵ７３２は当該オーバーフロー信号が、後述する所定の周期毎にいずれもハイ信号であることを検出すると、第１および第２乱数クロック発生回路Ｂ５１，Ｂ５２はいずれも正常に動作を行っているものと判断し、第１および第２オーバーフロー信号出力回路Ｂ９５，Ｂ９６に向けて制御信号を出力して、第１および第２オーバーフロー信号出力回路Ｂ９５，Ｂ９６から出力されるオーバーフロー信号をロー信号にリセットする。
When the
一方、ＣＰＵ７３２は第１および第２オーバーフロー信号出力回路Ｂ９５，Ｂ９６からそれぞれ出力されるオーバーフロー信号のうち、いずれかがロー信号のままであることを検出すると、第１および第２乱数クロック発生回路Ｂ５１，Ｂ５２のうちのいずれかが動作異常を起こしているものと判断する。
On the other hand, when the
このように、第２クロックカウント回路Ｂ８２および第４クロックカウント回路Ｂ８４からのカウント信号を介して第１および第２オーバーフロー信号出力回路Ｂ９５，Ｂ９６から出力されるオーバーフロー信号（ロー・ハイ信号）をＣＰＵ７３２が監視することで、第１乱数クロック発生回路Ｂ５１もしくは第２乱数クロック発生回路Ｂ５２のうちどちらかに動作不良が発生したか否かを判断することができる。
In this way, the overflow signal (low / high signal) output from the first and second overflow signal output circuits B95 and B96 via the count signals from the second clock count circuit B82 and the fourth clock count circuit B84 is sent to the
次に、実際の遊技における乱数の取得及び利用をするために実行されるプログラムについて、図７及び図８のフローチャートを参照しつつ説明する。なお、図７および図８に示すフローチャートは、丸囲み１の部分同士が繋がって１つのフローチャートを構成している。 Next, a program executed to acquire and use random numbers in an actual game will be described with reference to the flowcharts of FIGS. In the flowcharts shown in FIG. 7 and FIG. 8, the portions of the circled circles 1 are connected to each other to form one flowchart.
スロットマシン１００の電源が投入されると、必要なパラメータの初期化等が行われた後、図６及び図７に示すフローチャートに従って遊技の処理が実行される。この遊技処理においては、まず、図６のステップＳ１００において、スタートレバーＳＴのオン操作によるオン信号（例えばハイ信号）を回胴回転始動装置センサＢ１１が検出して、メインコントロール部７３０の入出力回路部Ｂ４０にトリガ信号を出力する。
When the power of the
続くステップＳ１１０においては、入出力回路部Ｂ４０から、１６ビットの乱数のうち下位８ビット分を読み込むための読込信号が出力される。そして、その下位８ビット分の読込信号が、第１カウント値記憶回路Ｂ９１の読込信号入力部（ＩＣ３８のＧ）から入力される。そして、第１カウント値記憶回路Ｂ９１に記憶されたカウント値が、出力部（ＱＡ〜ＱＨ）から出力されて、ステップＳ１２０に進む。 In the subsequent step S110, a read signal for reading the lower 8 bits of the 16-bit random number is output from the input / output circuit unit B40. Then, the read signal for the lower 8 bits is input from the read signal input unit (G of IC 38) of the first count value storage circuit B91. And the count value memorize | stored in 1st count value memory circuit B91 is output from an output part (QA-QH), and it progresses to step S120.
ステップＳ１２０においては、ステップＳ１１０で出力されたカウント値は、ＣＰＵデータバス（ＤＢ０〜ＤＢ７）を経由して、入出力回路部Ｂ４０の下位乱数読込部からメインコントロール部７３０へ入力されてＣＰＵ７３２に送られる。そして、ステップＳ１３０に進む。このステップＳ１３０においては、ステップＳ１２０で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ７３４に格納される。そして、ステップＳ１４０に進む。
In step S120, the count value output in step S110 is input to the
続くステップＳ１４０においては、入出力回路部Ｂ４０の読込信号出力部から、１６ビットの乱数のうち上位８ビット分を読み込むための読込信号が出力される。そして、その上位８ビット分の読込信号が、第２カウント値記憶回路Ｂ９２の読込信号入力部（ＩＣ３９のＧ）から入力される。そして、第２カウント記憶回路Ｂ９２に記憶されたカウント値が、乱数出力部（ＱＡ〜ＱＨ）から出力されて、ステップＳ１５０に進む。 In subsequent step S140, a read signal for reading the upper 8 bits of the 16-bit random number is output from the read signal output unit of the input / output circuit unit B40. Then, the read signal for the upper 8 bits is input from the read signal input unit (G of IC 39) of the second count value storage circuit B92. Then, the count value stored in the second count storage circuit B92 is output from the random number output unit (QA to QH), and the process proceeds to step S150.
ステップＳ１５０においては、ステップＳ１４０で出力されたカウント値は、ＣＰＵデータバス（ＤＢ０〜ＤＢ７）を経由して、入出力回路部Ｂ４０の上位乱数読込部からメインコントロール部７３０へ入力されてＣＰＵ７３２に送られる。そして、ステップＳ１６０に進む。ステップＳ１６０においては、ステップＳ１５０で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ７３４に格納される。そして、先のステップＳ１３０で格納された下位８ビット分と合わせて、図柄を決定するための１６ビットの乱数として取り扱われることとなる。そして、図８のステップＳ１７０に進む。
In step S150, the count value output in step S140 is input to the
図８のステップＳ１７０においては、入出力回路部Ｂ４０の読込信号出力部から、１６ビットの乱数のうち下位８ビット分を読み込むための読込信号が出力される。そして、その下位８ビット分の読込信号が、第３カウント値記憶回路Ｂ９３の読込信号入力部（ＩＣ３２のＧ）から入力される。そして、第３カウント値記憶回路Ｂ９３に記憶されたカウント値が、乱数出力部（ＱＡからＱＨまで）から出力されて、ステップＳ１８０に進む。 In step S170 of FIG. 8, a read signal for reading the lower 8 bits of the 16-bit random number is output from the read signal output unit of the input / output circuit unit B40. Then, the read signal for the lower 8 bits is input from the read signal input unit (G of IC32) of the third count value storage circuit B93. Then, the count value stored in the third count value storage circuit B93 is output from the random number output unit (from QA to QH), and the process proceeds to step S180.
ステップＳ１８０においては、ステップＳ１７０で出力されたカウント値は、ＣＰＵデータバス（ＤＢ０〜ＤＢ７）を経由して、入出力回路部Ｂ４０の下位乱数読込部からメインコントロール部７３０へ入力されてＣＰＵ７３２に送られる。そして、ステップＳ１９０に進む。ステップＳ１９０においては、ステップＳ１８０で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ７３４に格納される。そして、ステップＳ２００に進む。
In step S180, the count value output in step S170 is input to the
ステップＳ２００においては、入出力回路部Ｂ４０の読込信号出力部から、１６ビットの乱数のうち上位８ビット分を読み込むための読込信号が出力される。そして、その上位８ビット分の読込信号が、第４カウント値記憶回路Ｂ９４の読込信号入力部（ＩＣ３６のＧ）から入力される。そして、第４カウント値記憶回路Ｂ９４に記憶されたカウント値が、乱数出力部（ＱＡ〜ＱＨ）から出力されて、ステップＳ２１０に進む。 In step S200, a read signal for reading the upper 8 bits of the 16-bit random number is output from the read signal output unit of the input / output circuit unit B40. Then, the read signal for the upper 8 bits is input from the read signal input section (G of IC 36) of the fourth count value storage circuit B94. Then, the count value stored in the fourth count value storage circuit B94 is output from the random number output unit (QA to QH), and the process proceeds to step S210.
ステップＳ２１０においては、ステップＳ２００で出力されたカウント値は、ＣＰＵデータバス（ＤＢ０〜ＤＢ７）を経由して、入出力回路部Ｂ４０の上位乱数読込部からメインコントロール部７３０へ入力されてＣＰＵ７３２に送られる。そして、ステップＳ２２０に進む。ステップＳ２２０においては、ステップＳ２１０で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ７３４に格納される。そして、先のステップＳ１９０で格納された下位８ビット分と合わせて、演出パターンを決定するための１６ビットの乱数として取り扱われることとなる。この後、スタートレバーＳＴが再び操作され、オン信号（例えばハイ信号）を回胴回転始動装置センサＢ１１が検出して、入出力回路部Ｂ４０にトリガ信号が出力されると、ステップＳ１１０に再び戻り、入出力回路部Ｂ４０から１６ビットの乱数のうち上位８ビット分に対する読込信号が出力される。
In step S210, the count value output in step S200 is input to the
以下、図９を参照して、第２クロックカウント回路Ｂ８２および第４クロックカウント回路Ｂ８４のＲＣＯ端子から出力されるカウント信号を介して、第１および第２オーバーフロー信号出力回路Ｂ９５，Ｂ９６からそれぞれ出力されるオーバーフロー信号をＣＰＵ７３２が監視し（ハイ信号であるか、それともロー信号であるか）、乱数クロック発生回路Ｂ５１，Ｂ５２のうちいずれかに動作不良が発生したときに、その故障を判断するために、ＣＰＵ７３２において実行されるハードウェア乱数監視プログラムについて説明する。
Hereinafter, referring to FIG. 9, the first and second overflow signal output circuits B95 and B96 respectively output the count signals output from the RCO terminals of the second clock count circuit B82 and the fourth clock count circuit B84. The
このプログラムは、特定の周期毎（例えば、約４７ｍｓ毎）に、第１オーバーフロー信号出力回路Ｂ９５および第２オーバーフロー信号出力回路Ｂ９６からのオーバーフロー信号がハイ信号としてＣＰＵ７３２に出力されるか否かを検出するものである。
This program detects whether or not the overflow signal from the first overflow signal output circuit B95 and the second overflow signal output circuit B96 is output as a high signal to the
上述したように、第１乱数クロック発生回路Ｂ５１及び第２乱数クロック発生回路Ｂ５２により、それぞれ７．１５９０９ＭＨｚ、６ＭＨｚの乱数クロックが発生する。そして、クロックカウント回路Ｂ８１〜Ｂ８４が１６ビットの乱数を６５５３６個カウントし、第１オーバーフロー信号出力回路Ｂ９５および第２オーバーフロー信号出力回路Ｂ９６をそれぞれ介してオーバーフロー信号がＣＰＵ７３２に出力する周期は１０ｍｓ以下のオーダー（これは以下のように、概算される。すなわち、各乱数クロック発生回路Ｂ５１，Ｂ５２による乱数クロック発生周期、約０．１５μｓ，０．１６μｓに、正常に動作するクロックカウント回路Ｂ８１〜Ｂ８４がカウントアップする１６ビットの乱数値の個数（６５５３６個）を乗じれば、カウント信号の発生周期（ハイ信号としてのオーバーフロー信号の発生周期でもある）を算出することができる。）であるから、乱数クロック発生回路Ｂ５１，Ｂ５２がいずれも正常に動作していれば、この１０ｍｓ以下のオーダーの周期でハイ信号としてのオーバーフロー信号が必ず出力される。このため、本発明のように、１０ｍｓより大きい約４７ｍｓ毎にＣＰＵ７３２がオーバーフロー信号を監視すれば、乱数クロック発生回路Ｂ５１，Ｂ５２の正常な動作を検出することができる。
As described above, the first random number clock generation circuit B51 and the second random number clock generation circuit B52 generate 7.15909 MHz and 6 MHz random number clocks, respectively. The clock count circuit B81 to B84 counts 65536 random numbers of 16 bits, and the cycle in which the overflow signal is output to the
図９に示すように、所定の周期毎にハードウェア乱数監視プログラムが実行されると、初期段階においてロー信号であったオーバーフロー信号が（後述するように、直前の監視周期において、乱数クロック発生回路Ｂ５１，Ｂ５２がいずれも正常な動作を行っていたならば、オーバーフロー信号はＣＰＵ７３２によりハイ信号からロー信号に切り換えられる。すなわち、監視毎にロー信号にリセットされる。）、ステップＳ３００でＣＰＵ７３２により、第１オーバーフロー信号出力回路Ｂ９５および第２オーバーフロー信号出力回路Ｂ９６から出力されるオーバーフロー信号がそれぞれハイ信号であるか、あるいはロー信号であるかが検出される。このとき、ハイ信号であることを検出したときは、乱数クロック発生回路Ｂ５１，Ｂ５２がいずれも正常な動作を行っているものと判断され、スロットマシン１００の動作は継続される。
As shown in FIG. 9, when the hardware random number monitoring program is executed every predetermined period, an overflow signal that was a low signal in the initial stage is generated (as will be described later, a random number clock generation circuit in the immediately preceding monitoring period). If both B51 and B52 are operating normally, the overflow signal is switched from a high signal to a low signal by the CPU 732 (that is, reset to a low signal at every monitoring). It is detected whether the overflow signals output from the first overflow signal output circuit B95 and the second overflow signal output circuit B96 are high signals or low signals, respectively. At this time, when it is detected that the signal is a high signal, it is determined that both of the random number clock generation circuits B51 and B52 are operating normally, and the operation of the
そして、ステップＳ３１０にて、ＣＰＵ７３２から第１オーバーフロー信号出力回路Ｂ９５および第２オーバーフロー信号出力回路Ｂ９６に向けてそれぞれ出力される制御信号により、第１オーバーフロー信号出力回路Ｂ９５および第２オーバーフロー信号出力回路Ｂ９６から出力されていたハイ信号がロー信号にリセットされる。
In step S310, the first overflow signal output circuit B95 and the second overflow signal output circuit B96 are controlled by the control signals output from the
このように、ＣＰＵ７３２からの制御により、第１オーバーフロー信号出力回路Ｂ９５および第２オーバーフロー信号出力回路Ｂ９６からのオーバーフロー信号をロー信号に変更することで、ＣＰＵ７３２による次の監視周期に対する準備となる。すなわち、次の監視周期において、乱数クロック発生回路Ｂ５１，Ｂ５２がいずれも正常な動作を行っているならば再びハイ信号が出力され、第１乱数クロック発生回路Ｂ５１もしくは第２乱数クロック発生回路Ｂ５２のうちのどちらかが不具合を生じているならば、ロー信号が常に出力されたままであるので、監視周期毎にクロック発生回路Ｂ５１，Ｂ５２の動作チェックが可能となる。
As described above, the overflow signal from the first overflow signal output circuit B95 and the second overflow signal output circuit B96 is changed to the low signal by the control from the
ステップＳ３００で乱数クロック発生回路Ｂ５１，Ｂ５２がいずれも正常な動作を行っているものと判断されたときは、スロットマシン１００の動作は継続されて、図柄抽選手段Ｂ３５及び演出パターン抽選手段Ｂ３６によりそれぞれ抽選された乱数値に従って停止図柄や、演出パターンが決定される。
When it is determined in step S300 that the random number clock generation circuits B51 and B52 are both operating normally, the operation of the
一方、ステップＳ３００でＣＰＵ７３２がオーバーフロー信号がロー信号のままであることを検出したときは、第１乱数クロック発生回路Ｂ５１もしくは第２乱数クロック発生回路Ｂ５２のうちのいずれかにおいて故障が生じているものと判断される。この場合、ステップＳ３２０において、ＣＰＵ７３２から出力されるエラーコード表示信号に基いて、中部パネル部１０４上の獲得枚数表示部（エラー表示部）１０４ｃにエラーコードの表示がなされる。そして、ステップＳ３３０においてＣＰＵ７３２から出力される制御信号に基いて、スロットマシン１００の動作が停止し、遊技不可の状態となる。
On the other hand, when the
以上説明したように、本発明に係る乱数監視装置を搭載したスロットマシン１００に設けられたハードウェア乱数監視プログラムによれば、ＣＰＵ７３２が、スロットマシン１００の動作中に所定の周期で第２クロックカウント回路Ｂ８２及び第４クロックカウント回路Ｂ８４から出力されるカウント信号を介して、第１オーバーフロー信号出力回路Ｂ９５および第２オーバーフロー信号出力回路Ｂ９６から出力されるオーバーフロー信号を監視しており、第１乱数クロック発生回路Ｂ５１もしくは第２乱数クロック発生回路Ｂ５２のうちいずれかに動作不良が発生した場合には、このオーバーフロー信号に基いて、ＣＰＵ７３２が乱数クロック発生回路Ｂ５１，Ｂ５２の動作不良を検出することができる。このため、これら乱数クロック発生回路Ｂ５１，Ｂ５２が異常動作を起こしたまま乱数監視装置を搭載するスロットマシン１００等が動作し続けるのを防止できる。
As described above, according to the hardware random number monitoring program provided in the
なお、これまで本発明の好ましい実施形態について説明してきたが、本発明の範囲は上述した実施形態に限定されるものではない。例えば、上記の実施例では、カウント信号の出力に基いてオーバーフロー信号がロー信号からハイ信号に切り換わるように構成され、ハイ信号が検出されたときに、乱数クロック発生回路Ｂ５１，Ｂ５２の正常な動作を判断し、ロー信号が検出されたときは、乱数クロック発生回路Ｂ５１，Ｂ５２の異常動作を判断したが、これとは逆に、カウント信号の出力に基いてハイ信号からロー信号に切り換わるように構成して、ロー信号が検出されたときに、乱数クロック発生回路Ｂ５１，Ｂ５２の正常な動作を判断し、ハイ信号が検出されたときは、乱数クロック発生回路Ｂ５１，Ｂ５２の異常動作を判断するようにしてもよい。 Although the preferred embodiments of the present invention have been described so far, the scope of the present invention is not limited to the above-described embodiments. For example, in the above embodiment, the overflow signal is switched from the low signal to the high signal based on the output of the count signal. When the high signal is detected, the random number clock generation circuits B51 and B52 are normal. When the operation is judged and the low signal is detected, the abnormal operation of the random number clock generation circuits B51 and B52 is judged. On the contrary, the high signal is switched to the low signal based on the output of the count signal. When the low signal is detected, the normal operation of the random number clock generation circuits B51 and B52 is determined. When the high signal is detected, the abnormal operation of the random number clock generation circuits B51 and B52 is determined. You may make it judge.
また、クロックカウント回路Ｂ８２，Ｂ８４からそれぞれ出力されるカウント信号は、「００００００００」から「１１１１１１１１」までの全てのカウントが終了する毎に、それぞれの桁上がり信号出力部（ＲＣＯ端子）からオーバーフロー信号出力回路Ｂ９５，Ｂ９６へ出力されるように構成されていたが、例えば、クロックカウント回路Ｂ８２，Ｂ８４のカウント出力部ＱＤとＱＥとの間にカウント信号出力端子をそれぞれ設け、当該カウント信号出力端子からカウント信号が出力するように構成してもよい。このような構成によれば、「００００００００」から「１１１１００００」までのカウントが行われる毎に、カウント信号が監視信号出力手段に出力され、監視信号検出手段が監視信号出力手段からハイ信号（もしくはロー信号）としての監視信号が出力されているか否かを所定周期毎に監視することで、第１乱数クロック発生回路Ｂ５１もしくは第２乱数クロック発生回路Ｂ５２のうちのいずれかの動作不良を検出することができる。 Also, the count signals output from the clock count circuits B82 and B84 are the overflow signal output from each carry signal output unit (RCO terminal) every time all the counting from “00000000” to “11111111” is completed. For example, a count signal output terminal is provided between the count output units QD and QE of the clock count circuits B82 and B84, and the count signal output terminal counts. You may comprise so that a signal may be output. According to such a configuration, every time counting from “00000000” to “11110000” is performed, the count signal is output to the monitoring signal output means, and the monitoring signal detection means is sent from the monitoring signal output means to the high signal (or low level). The monitoring signal as a signal) is monitored at predetermined intervals to detect an operation failure of either the first random number clock generation circuit B51 or the second random number clock generation circuit B52. Can do.
また、オーバーフロー信号出力回路Ｂ９５，Ｂ９６から出力されるオーバーフロー信号を、クロックカウント回路Ｂ８１〜Ｂ８４の動作情報として例えばＲＡＭ７３４に入力して記憶させ、ＣＰＵ７３２がＲＡＭ７３４に記憶された当該動作情報を所定周期毎に監視することで第１乱数クロック発生回路Ｂ５１および第２乱数クロック発生回路Ｂ５２がいずれも正常に動作しているか否かを検出できるように構成してもよい。
Further, the overflow signal output from the overflow signal output circuits B95 and B96 is input and stored as operation information of the clock count circuits B81 to B84, for example, in the RAM 734, and the
このような構成によれば、オーバーフロー信号出力回路Ｂ９５，Ｂ９６から出力されるオーバーフロー信号がハイ信号としてＲＡＭ７３４に入力されたときには、ＲＡＭ７３４に例えばオン情報としての動作情報が記憶されるようになっており、ＣＰＵ７３２が所定周期毎にＲＡＭ７３４内のオン情報を読み込むと（ＲＡＭ７３４にオフ情報としての動作情報が記憶されるようにして、このオフ情報を読み込むようにしてもよい。）、第１および第２乱数クロック発生回路Ｂ５１，Ｂ５２はともに正常に動作しているものと判断する。そして、ＣＰＵ７３２はＲＡＭ７３４内のオン情報をオフ情報に書き換える（オフ情報として記憶された場合はオン情報に書き換えられる）。
According to such a configuration, when the overflow signal output from the overflow signal output circuits B95 and B96 is input to the RAM 734 as a high signal, operation information as ON information, for example, is stored in the RAM 734. When the
一方、第１もしくは第２乱数クロック発生回路Ｂ５１，Ｂ５２のうちいずれかにおいて動作不良が生じると、オーバーフロー信号はロー信号として出力され、ＲＡＭ７３４にはオフ情報としての動作情報が記憶される。このとき、ＣＰＵ７３２がＲＡＭ７３４内のオフ情報を読み込むことで、第１もしくは第２乱数クロック発生回路Ｂ５１，Ｂ５２の動作不良を判断することができる（ロー信号が出力されたときにオン情報としてＲＡＭ７３４に記憶して、このオン情報をＣＰＵ７３２が読み込んで動作不良を判断するようにしてもよい）。
On the other hand, if an operation failure occurs in either the first or second random number clock generation circuit B51, B52, the overflow signal is output as a low signal, and the RAM 734 stores operation information as off information. At this time, the
また、上記の実施例においては、スロットマシン１００を例に本発明に係る乱数監視装置が搭載された遊技機の説明を行ったが、スロットマシン１００は遊技機の一例であって当該遊技機はスロットマシンに限られず、パチンコ機であってもよい。
In the above embodiment, the gaming machine equipped with the random number monitoring device according to the present invention has been described by taking the
さらに、本発明に係る乱数監視装置は、遊技機に搭載される場合に限られず、乱数クロック発生手段を有して構成される乱数発生装置が使用される機器であれば、当該乱数監視装置を用いることで乱数クロック発生手段の動作不良を検出することができる。 Furthermore, the random number monitoring device according to the present invention is not limited to being mounted on a gaming machine, and if the random number generating device configured with random number clock generating means is used, the random number monitoring device is By using it, it is possible to detect a malfunction of the random number clock generating means.
１００ スロットマシン（遊技機）
７１０ 乱数監視装置
７３２ ＣＰＵ（オーバーフロー信号検出手段）
７３４ ＲＡＭ（動作情報記憶手段）
７５０ 乱数発生装置
Ｂ５１ 第１乱数クロック発生回路（乱数クロック発生手段）
Ｂ５２ 第２乱数クロック発生回路（乱数クロック発生手段）
Ｂ８１ 第１クロックカウント回路（乱数カウント手段）
Ｂ８２ 第２クロックカウント回路（乱数カウント手段）
Ｂ８３ 第３クロックカウント回路（乱数カウント手段）
Ｂ８４ 第４クロックカウント回路（乱数カウント手段）
Ｂ９５ 第１オーバーフロー信号出力回路（オーバーフロー信号出力手段）
Ｂ９６ 第２オーバーフロー信号出力回路（オーバーフロー信号出力手段）
100 slot machine (game machine)
710 Random
734 RAM (motion information storage means)
750 random number generator B51 first random number clock generation circuit (random number clock generation means)
B52 Second random number clock generation circuit (random number clock generation means)
B81 First clock count circuit (random number counting means)
B82 Second clock count circuit (random number counting means)
B83 Third clock count circuit (random number counting means)
B84 Fourth clock count circuit (random number counting means)
B95 First overflow signal output circuit (overflow signal output means)
B96 Second overflow signal output circuit (overflow signal output means)
Claims (3)
乱数取得条件の成立に基づいて、前記乱数カウント手段によりカウントされた値を取得する乱数取得手段と、記憶手段に記憶された判定値と前記乱数取得手段により取得した値とに基づいて遊技者に利益を付与するか否かを判定する乱数判定手段と、前記乱数判定手段の判定結果に基づいて、図柄変動表示装置に表示される複数種類の図柄を変動表示させる図柄制御手段と、前記図柄表示装置に特定の表示態様が表示されたときに当たりと判定し、遊技者に利益を付与する手段と、前記乱数生成手段の異常を判定する異常判定手段とを備えた制御部とから構成される遊技機において、
前記乱数カウント手段の作動によりカウント値が最大値に達し、前記桁上がり信号が出力されたことに基づいて監視信号を出力すると共に、リセット信号の入力により出力されている監視信号を停止する監視信号出力手段を備え、
前記制御部は、
前記監視信号出力手段から出力される監視信号を入力する監視信号入力部を有し、
前記監視信号入力部に前記監視信号が入力されているか否かを前記カウント値がゼロから最大値に達するよりも長い所定周期毎に判断し、前記監視信号が入力されていると判断したときには、前記乱数生成手段が正常であると判定するとともに、前記監視信号出力手段にリセット信号を出力して当該監視信号の出力を停止させ、前記監視信号が入力されていないと判断されたときには前記乱数生成手段が異常と判定することを特徴とする遊技機。 A random number clock generating means for generating a random number clock at a predetermined frequency, and a count value is added based on the random number clock generated by the random number clock generating means , and this is indicated when the count value reaches a maximum value Random number generating means having random number counting means for outputting a carry signal ;
Based on the establishment of the random number acquisition condition, the random number acquisition unit that acquires the value counted by the random number counting unit, the determination value stored in the storage unit, and the value acquired by the random number acquisition unit Random number determination means for determining whether or not to give a profit, symbol control means for variably displaying a plurality of types of symbols displayed on the symbol variation display device based on the determination result of the random number determination means, and the symbol display A game comprising: a control unit having means for determining that a win is given when a specific display mode is displayed on the device and giving a profit to the player; and an abnormality determining means for determining abnormality of the random number generating means In the machine
A monitoring signal for outputting a monitoring signal based on the fact that the count value reaches the maximum value by the operation of the random number counting means and the carry signal is output, and for stopping the monitoring signal output by the input of the reset signal Comprising output means,
The controller is
A monitoring signal input unit for inputting a monitoring signal output from the monitoring signal output means;
Whether or not the monitoring signal is input to the monitoring signal input unit is determined every predetermined period longer than the count value reaches the maximum value from zero, when it is determined that the monitoring signal is input, The random number generation means is determined to be normal, and a reset signal is output to the monitoring signal output means to stop the output of the monitoring signal. When it is determined that the monitoring signal is not input, the random number generation is performed. A gaming machine , characterized in that the means is determined to be abnormal .
前記制御部はカウント値がゼロから最大値に達するよりも長い所定周期毎に監視信号入力部に監視信号が入力されたか否かを監視することを特徴とする請求項１に記載の遊技機。 Said monitor signal input portion to which the monitor signal is input, the monitor signal monitor signal input portion when the carry signal based on the output of the count signal by the operation of the random number counting means is switched from a low signal to a high signal Configured to be entered,
2. The gaming machine according to claim 1, wherein the control unit monitors whether a monitoring signal is input to the monitoring signal input unit every predetermined period longer than a count value reaches from zero to a maximum value .
前記制御部はカウント値がゼロから最大値に達するよりも長い所定周期毎に監視信号入力部に監視信号が入力されたか否かを監視することを特徴とする請求項１に記載の遊技機。 The monitoring signal input unit to which the monitoring signal is input is configured such that when the carry signal is switched from a high signal to a low signal based on the output of the count signal by the operation of the random number counting unit, the monitoring signal is input to the monitoring signal input unit. Configured to be entered,
2. The gaming machine according to claim 1, wherein the control unit monitors whether a monitoring signal is input to the monitoring signal input unit every predetermined period longer than a count value reaches from zero to a maximum value .
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