JP4540090B2 - プラズマディスプレイパネルの駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（以後「ＰＤＰ」と記す）の駆動方法に関し、さらに詳しくは、ＰＤＰの駆動に際しオフセット電圧パルスを印加するＰＤＰの駆動方法に関する。ＰＤＰは薄型大画面という特徴を持ち、テレビ、公衆表示モニターとして商品化されている。
【０００２】
【従来の技術】
ＰＤＰとして、ＡＣ型３電極面放電形式のＰＤＰが広く知られている。このＰＤＰは、前面側（表示面側）の基板の内側面に面放電が可能な表示電極を水平方向に多数設け、背面側の基板の内側面に多数の選択用電極（信号電極やアドレス電極とも呼ばれる）を表示電極と交差する方向に設け、表示電極と選択用電極の交差部をセルとするものである。なお、本明細書では、表示電極の内、スキャン（走査）に用いる電極をＹ電極とし、その他の電極をＸ電極として説明する。
【０００３】
この構造のＰＤＰでは、階調表示のため、一般にアドレス・表示分離方式と呼ばれる駆動方式で表示が行われている。すなわち、１フレームを、重み付けをした複数のサブフィールドに分割し、各サブフィールドを、発光させるべきセルを選択するアドレス期間と、選択したセルを発光させる維持期間（表示期間ともいう）とで構成する。
【０００４】
そして、表示の際には、Ｙ電極をスキャン電極として用いて画面の走査を行い、その間に所望の選択用電極に電圧（一般に「アドレス電圧」、「アドレス電圧パルス」、「アドレスパルス」などと呼ばれる）を印加して、Ｙ電極と選択用電極との間でアドレス放電を発生させて、発光させるべきセル内に電荷を形成する。次に、Ｘ電極とＹ電極に交互に表示用の電圧（一般に「維持電圧」、「維持電圧パルス」、「維持パルス」などと呼ばれる）を印加して、ＸＹ電極間で重み付けの回数だけ維持放電を継続することで、表示を行うようにしている。
【０００５】
この維持放電の際に印加する電圧パルスは、図２６に示した通り、矩形波を交互に印加する方法が一般的である。なお、この変形例として、放電時の電磁波放射対策例として、図２７に示した電圧パルスを印加することが特許文献１や特許文献２などに記載されている。また、駆動マージンを広げる目的、あるいは発光効率を向上させる目的で、図２８に示すオフセット電圧パルスを印加することが特許文献３〜７などに記載されている。このオフセット電圧パルスとしては、維持放電パルスの立上り部分にオフセット電圧を重畳したものが用いられている。
【０００６】
【特許文献１】
特開２００２−２２９５０９号公報
【特許文献２】
特開２００１−１３５２４２号公報
【特許文献３】
特開昭５２−１５０９４１号公報
【特許文献４】
特開昭５２−１５０９４０号公報
【特許文献５】
特開昭５０−３９０２４号公報
【特許文献６】
特開平３−２５９１８３号公報
【特許文献７】
特開平４−２６７２９３号公報
【０００７】
【発明が解決しようとする課題】
現在のＰＤＰでは、低消費電力化、高輝度化がデバイスとしての最大の課題であり、そのためにはパネルの発光効率の改善が不可欠である。図２８に示したオフセット電圧パルスの印加では、一時的に高電圧を印加して、パネルのライン間静電容量に電荷チャージを充電し、次に放電開始と同時にハイ・インピーダンス状態にすることにより、ライン間に充電された電流を放電に消費させるようにしており、放電電流が駆動回路を伝搬する場合と比較して発光効率が改善する。
【０００８】
しかし、図２９に示すように、表示率が大きい場合、つまり画面の全セルに対する発光セルの割合が大きい場合には、充電電流よりも放電電流の方が大きくなり、足りない分を回路から供給する際にロスが生じ、十分な効果が得られないという問題がある。
【０００９】
また、図３０に示すように、表示の階調重みが大きい場合には、放電空間に多数のプライミング粒子が存在するため、放電タイミングが速くなる。オフセット電圧パルスの立ち上がりよりも放電タイミングが速い場合には、意図した電荷チャージを溜めることができないため、足りない分を回路から供給する必要があり、これによるロスの発生で、十分な効果が得られないという問題がある。
【００１０】
すなわち、オフセット電圧パルスを用いると、表示率が大きい場合には、充電電流と放電電流のアンバランスによる電圧ドロップにより、発光効率が低下する。また、表示の階調重みが大きい場合には、オフセット電圧の立ち上がりよりも放電タイミングが速くなってしまい、発光効率が低下する。
【００１１】
なお、放電時電磁波放射を低減する図２７の方法は、上記の方法と比べて、維持パルス周期が２倍になってしまう。
【００１２】
本発明は、このような事情を考慮してなされたもので、維持期間にオフセット電圧パルスを印加する際、電圧印加のタイミングを調整することで、オフセット放電による発光効率向上効果が電圧ドロップによってキャンセルされることを防止することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明は、一対の基板間に複数の表示電極を平行に設けるとともに、表示電極と交差する方向に複数の選択用電極を設け、表示電極間の表示ラインと選択用電極との交差部をセルとして発光させるよう構成したプラズマディスプレイパネルを用い、画面表示の際には、１フレームを複数のサブフィールドで構成するとともに、各サブフィールドを、発光させるべきセルを選択するアドレス期間と、選択したセルを発光させる維持期間とで構成し、アドレス期間には表示電極を一本おきに走査して発光させるべきセル内に壁電荷を蓄積し、維持期間には走査に用いない表示電極と走査に用いる表示電極との間で、ほぼ矩形波形の電圧パルスにオフセット電圧を重畳した維持電圧パルスを交互に印加してそれらの電極間で維持放電を発生させることで画面表示を行うプラズマディスプレイパネルの駆動方法であって、維持電圧パルスの印加に際し、表示電極を、連続する第１〜第４の４本を１組とする多数組の電極に区分し、第２の電極に電圧が印加されない状態で第１の電極の電圧パルスが立上るとともに第３の電極の電圧パルスが立下り、第３の電極に電圧が印加されない状態でかつ第１の電極の電圧印加中に第２の電極の電圧パルスが立上り、第２の電極の電圧印加中に第１の電極の電圧パルスが立下るとともに第３の電極の電圧パルスが立上り、第１の電極に電圧が印加されない状態でかつ第３の電極の電圧印加中に第２の電極の電圧パルスが立下り、第２〜４の電極についてもこれら第１〜第３の電極の関係と同じになるように、第１〜第４の電極に印加する電圧パルスの位相をシフトさせることからなるプラズマディスプレイパネルの駆動方法である。
【００１４】
本発明によれば、第１と第２の電極間の放電、第２と第３の電極間の放電、第３と第１の電極間の放電が、シフトされて発生されるので、オフセット放電（オフセット電圧を重畳した電圧パルスの印加による放電）を行っても、電圧ドロップが発生せず、オフセット放電による発光効率向上効果が電圧ドロップによってキャンセルされることがない。
【００１５】
【発明の実施の形態】
本発明において、基板としては、ガラス、石英、セラミック等の基板や、これらの基板上に、電極、絶縁膜、誘電体層、保護膜等の所望の構成物を形成した基板が含まれる。
【００１６】
表示電極および選択電極は、当該分野で公知の各種の材料と方法を用いて形成することができる。表示電極および選択電極に用いられる材料としては、例えば、ＩＴＯ、ＳｎＯ2などの透明な導電性材料や、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒなどの金属の導電性材料が挙げられる。表示電極および選択電極の形成方法としては、当該分野で公知の各種の方法を適用することができる。たとえば、印刷などの厚膜形成技術を用いて形成してもよいし、物理的堆積法または化学的堆積法からなる薄膜形成技術を用いて形成してもよい。厚膜形成技術としては、スクリーン印刷法などが挙げられる。薄膜形成技術の内、物理的堆積法としては、蒸着法やスパッタ法などが挙げられる。化学的堆積方法としては、熱ＣＶＤ法や光ＣＶＤ法、あるいはプラズマＣＶＤ法などが挙げられる。
【００１７】
本発明においては、維持電圧パルスの印加に際し、表示電極を、連続する第１〜第４の４本を１組とする多数組の電極に区分し、第２の電極に電圧が印加されない状態で第１の電極の電圧パルスが立上るとともに第３の電極の電圧パルスが立下り、第３の電極に電圧が印加されない状態でかつ第１の電極の電圧印加中に第２の電極の電圧パルスが立上り、第２の電極の電圧印加中に第１の電極の電圧パルスが立下るとともに第３の電極の電圧パルスが立上り、第１の電極に電圧が印加されない状態でかつ第３の電極の電圧印加中に第２の電極の電圧パルスが立下り、第２〜４の電極についてもこれら第１〜第３の電極の関係と同じになるように、第１〜第４の電極に印加する電圧パルスの位相をシフトさせる。
【００１８】
上記駆動方法においては、維持電圧パルスを、ほぼ矩形波形の電圧パルスに対して、パルス印加の立上り時点でいったん矩形波形の電圧レベルまで電圧を引き上げた後、オフセット電圧のレベルまで電圧を引き上げ、その後矩形波形の電圧レベルまで電圧を引き下げた電圧パルスとしてもよい。
【００１９】
また、維持電圧パルスを、ほぼ矩形波形の電圧パルスに対して、パルス印加の立上り時点で直接オフセット電圧のレベルまで電圧を引き上げ、その後矩形波形の電圧レベルまで電圧を引き下げた電圧パルスとしてもよい。
【００２０】
さらに、維持電圧パルスを、ほぼ矩形波形の電圧パルスに対して、パルス印加の立上り時点で第１のオフセット電圧パルスを重畳し、さらにパルス印加の中間時点で第２のオフセット電圧パルスを重畳した電圧パルスとしてもよい。この場合、第２のオフセット電圧パルスの電圧レベルを、第１のオフセット電圧パルスの電圧レベルよりも低く、かつ矩形波形の電圧レベルよりも高いレベルとしてもよい。
【００２１】
以下、図面に示す実施の形態に基づいて本発明を詳述する。なお、本発明はこれによって限定されるものではなく、各種の変形が可能である。
【００２２】
図１は本発明の駆動方法を適用するＰＤＰの構成を示す部分分解斜視図である。このＰＤＰはカラー表示用のＡＣ型３電極面放電形式のＰＤＰである。
【００２３】
本ＰＤＰは、前面側（表示面側）の基板１１を含む前面側のパネルアセンブリと、背面側の基板２１を含む背面側のパネルアセンブリから構成されている。前面側の基板１１と背面側の基板２１としては、ガラス基板、石英基板、セラミック基板等を使用することができる。
【００２４】
前面側の基板１１の内側面には、水平方向に表示電極Ｘと表示電極Ｙが等間隔に形成されている。表示電極Ｘと表示電極Ｙの間、および表示電極Ｙと表示電極Ｘの間の、全てのラインが表示ラインＬとなる。各表示電極Ｘ、Ｙは、ＩＴＯ、ＳｎＯ2などの幅の広い透明電極１２と、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ及びそれらの積層体（例えばＣｒ／Ｃｕ／Ｃｒの積層構造）等からなる金属製の幅の狭いバス電極１３から構成されている。表示電極Ｘ、Ｙは、Ａｇ、Ａｕについてはスクリーン印刷のような厚膜形成技術を用い、その他については蒸着法、スパッタ法等の薄膜形成技術とエッチング技術を用いることにより、所望の本数、厚さ、幅及び間隔で形成することができる。
【００２５】
表示電極Ｘ、Ｙの上には、表示電極Ｘ、Ｙを覆うように交流（ＡＣ）駆動用の誘電体層１７が形成されている。誘電体層１７は、低融点ガラスペーストを、前面側の基板１１上にスクリーン印刷法で塗布し、焼成することにより形成している。
【００２６】
誘電体層１７の上には、表示の際の放電により生じるイオンの衝突による損傷から誘電体層１７を保護するための保護膜１８が形成されている。この保護膜は、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等からなる。
【００２７】
背面側の基板２１の内側面には、平面的にみて表示電極Ｘ、Ｙと交差する方向に複数のアドレス電極（選択電極やデータ電極などとも呼ばれる）Ｓが形成され、そのアドレス電極Ｓを覆って誘電体層２４が形成されている。アドレス電極Ｓは、スキャン用の表示電極との交差部で発光セルを選択するためのアドレス放電を発生させるものであり、Ｃｒ／Ｃｕ／Ｃｒの３層構造で形成されている。このアドレス電極Ｓは、その他に、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ等で形成することもできる。アドレス電極Ｓも、表示電極Ｘ、Ｙと同様に、Ａｇ、Ａｕについてはスクリーン印刷のような厚膜形成技術を用い、その他については蒸着法、スパッタ法等の薄膜形成技術とエッチング技術を用いることにより、所望の本数、厚さ、幅及び間隔で形成することができる。誘電体層２４は、誘電体層１７と同じ材料、同じ方法を用いて形成することができる。
【００２８】
隣接するアドレス電極Ｓとアドレス電極Ｓとの間の誘電体層２４上には、複数の隔壁２９が形成されている。隔壁２９は、サンドブラスト法、印刷法、フォトエッチング法等により形成することができる。例えば、サンドブラスト法では、低融点ガラスフリット、バインダー樹脂、溶媒等からなるガラスペーストを誘電体層２４上に塗布して乾燥させた後、そのガラスペースト層上に隔壁パターンの開口を有する切削マスクを設けた状態で切削粒子を吹きつけて、マスクの開口に露出したガラスペースト層を切削し、さらに焼成することにより形成する。また、フォトエッチング法では、切削粒子で切削することに代えて、バインダー樹脂に感光性の樹脂を使用し、マスクを用いた露光及び現像の後、焼成することにより形成する。
【００２９】
隔壁２９の側面及び隔壁間の誘電体層２４上には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体層２８Ｒ、２８Ｇ、２８Ｂが形成されている。蛍光体層２８Ｒ、２８Ｇ、２８Ｂは、蛍光体粉末とバインダー樹脂と溶媒とを含む蛍光体ペーストを隔壁２９間の凹溝状の放電空間内にスクリーン印刷、又はディスペンサーを用いた方法などで塗布し、これを各色毎に繰り返した後、焼成することにより形成している。この蛍光体層２８Ｒ、２８Ｇ、２８Ｂは、蛍光体粉末と感光性材料とバインダー樹脂とを含むシート状の蛍光体層材料（いわゆるグリーンシート）を使用し、フォトリソグラフィー技術で形成することもできる。この場合、所望の色のシートを基板上の表示領域全面に貼り付けて、露光、現像を行い、これを各色毎に繰り返すことで、対応する隔壁間に各色の蛍光体層を形成することができる。
【００３０】
ＰＤＰは、上記した前面側のパネルアセンブリと背面側のパネルアセンブリとを、表示電極Ｘ、Ｙとアドレス電極Ｓとが交差するように対向配置し、周囲を封止し、隔壁２９で囲まれた放電空間３０に放電ガスを充填することにより作製されている。このＰＤＰでは、表示電極Ｘ、Ｙとアドレス電極Ｓとの交差部の放電空間３０が表示の最小単位である１つのセル領域（単位発光領域）となる。１画素はＲ、Ｇ、Ｂの３つのセルで構成される。
【００３１】
画面表示においては、１フレームを複数のサブフィールドで構成するとともに、各サブフィールドを、発光させるべきセルを選択する選択期間（以後、「アドレス期間」ともいう）と、選択したセルを発光させる維持期間とで構成する。
【００３２】
そして、アドレス期間にはＹ電極を順次走査して発光させるべきセル内に壁電荷を蓄積し、維持期間には全てのセルの表示電極間にパルス状の電圧を印加して画面表示を行う。具体的には、まず、アドレス期間においては、Ｙ電極群をスキャン電極として用いて、順次スキャン電圧を印加してゆき、その間に所望のアドレス電極Ｓにアドレス電圧を印加し、選択されたアドレス電極ＳとＹ電極との間でアドレス放電を発生させることで発光すべきセルを選択する。この発光セル対応の誘電体層上には壁電荷が形成されるので、次に、Ｙ電極群とＸ電極群との間に交互に維持電圧を印加して、当該壁電荷の蓄積されたセルにおいて再び放電（維持放電または表示放電と呼称）を発生させることで、セルを発光させる。このセルの発光は、表示放電によって発生された紫外線で蛍光体層中の蛍光体を励起して、蛍光体から所望の色の可視光を発生させることにより行われる。
【００３３】
図２はＰＤＰを平面的に見た状態を示す説明図である。
本ＰＤＰは、隔壁２９が蛇行状に形成され、三角形に配置されたＲ，Ｇ，Ｂの３つのセルで１つの画素を構成するデルタ配置のＰＤＰである。Ｒ，Ｇ，Ｂの各セルはほぼ六角形のハニカム構造となっている。
【００３４】
表示電極は、Ｘ電極、Ｙ電極ともに透明電極１２とバス電極１３で形成されているが、透明電極１２はセルの対応部分のみに形成されている。Ｘ電極とＹ電極は等間隔に配置され、Ｘ電極とＹ電極間、およびＹ電極とＸ電極間のすべての透明電極どうしで面放電が可能な構成となっている。
【００３５】
図３は本発明の第１の駆動方法の原理を示す説明図である。この図は、表示電極の維持期間に印加する電圧パルス（維持電圧パルス）を示したものである。以下では、説明を容易にするために、表示電極を行電極または単に電極として記すこともある。なお、アドレス期間に印加する電圧パルスは従来公知のものを用いる。
【００３６】
表示電極ラインＡ、Ｂ、Ｃ、Ｄは行方向に連続する任意の４本の表示電極ラインである。本駆動法では、維持電圧パルスの印加に際し、表示電極を、連続する電極ラインＡ、Ｂ、Ｃ、Ｄを１組とする多数組の電極に区分する。
【００３７】
そして、電極ラインＡ、Ｂ、Ｃについては、電極ラインＢに電圧が印加されない状態で電極ラインＡの電圧パルスが立上るとともに電極ラインＣの電圧パルスが立下り、電極ラインＣに電圧が印加されない状態でかつ電極ラインＡの電圧印加中に電極ラインＢの電圧パルスが立上り、電極ラインＢの電圧印加中に電極ラインＡの電圧パルスが立下るとともに電極ラインＣの電圧パルスが立上り、電極ラインＡに電圧が印加されない状態でかつ電極ラインＣの電圧印加中に電極ラインＢの電圧パルスが立下り、電極ラインＢ、Ｃ、Ｄについてもこれら電極ラインＡ、Ｂ、Ｃの関係と同じになるように、電極ラインＡ、Ｂ、Ｃに印加する電圧パルスの位相をシフトさせている。
【００３８】
走査に用いない電極をＸ電極とし、走査に用いる電極をＹ電極とすると、電極ラインＡ、ＣをＸ電極と考え、電極ラインＢ、ＤをＹ電極と考えてもよいし、その逆に、電極ラインＡ、ＣをＹ電極と考え、電極ラインＢ、ＤをＸ電極と考えてもよい。以下では、電極ラインＢの上下に存在するセル１とセル２が選択された状態で説明する。
【００３９】
具体的には、本駆動方法では、電極ラインＢに矩形波形の維持パルスＰｓを印加すると同時にオフセット電圧パルスＰｏを印加し、Ｌｏレベルにある電極ラインＣとの間のセル２にオフセット放電αを引き起こし、次に維持パルスＰｓの印加より数マイクロ秒後に、電極ラインＡをＨｉレベルからＬｏレベルに変化させることで、セル１において２回目の放電β（非オフセット放電）を引き起こす。すなわち、発光効率の高いオフセット放電と、発光効率の低い非オフセット放電を分離し、オフセット放電による発光効率向上効果が電圧ドロップによってキャンセルされることを防止する。したがって、表示率が大きい場合でも高い発光効率を得ることができる。
【００４０】
本発明は一見したところ、図２７の電圧波形と図２８の電圧波形を組み合わせただけのように見えるが、以下のような特有の効果を有する。
（１）本発明の電圧波形は、オフセット電圧パルスによる電荷チャージを利用する場合に、電荷チャージと放電電流のバランスをとるものであり、図２７の電圧波形には存在しない課題を解決するものである。したがって、本発明における発光効率の上昇量η１は、図２７の電圧パルスの印加による発光効率の上昇量をη２とし、図２８の電圧パルスの印加による発光効率の上昇量をη３とした場合に、η１＞η２，η３であり、かつη１＞η２＋η３である。
【００４１】
（２）図２７の電圧パルスの印加では、維持パルス周期が２倍になるという問題があるが、本発明の電圧パルスであれば、オフセット電圧パルスによって放電が速くなり、維持パルス周期が短くなるという効果がある。
【００４２】
図４は本発明の第２の駆動方法の原理を示す説明図である。
本駆動方法では、電極ラインＢに矩形波形の維持パルスＰｓを印加すると同時に第１オフセット電圧パルスＰｏ１を印加し、Ｌｏレベルにある電極ラインＣとの間にオフセット放電αを引き起こし、次に維持パルスＰｓの印加より数マイクロ秒後に、電極ラインＢに第２オフセット電圧パルスＰｏ２を印加すると同時に電極ラインＡをＨｉレベルからＬｏレベルに変化させることで、電極ラインＡとの間に２回目のオフセット放電γを引き起こす。また、これと同時に電極ラインＣにオフセット電圧パルスＰｏ１’を印加する事で電極ラインＣと電極ラインＤの間でオフセット放電α’を起こす。
【００４３】
電極ラインＢに第２オフセット電圧パルスＰｏ２を印加する理由は２つある。第１は、電極ラインＢに２回目のオフセット電圧パルスを印加して新たなチャージを形成し、２回目のオフセット放電γを発生させることで、電圧ドロップが無く発光効率の高いオフセット放電を１つの維持パルス中に２回得ることにある。これにより、表示率の大きい場合でも、充電電流と放電電流のアンバランスによる電圧ドロップを防止することができ、発光効率を改善することができる。
【００４４】
第２は、隣接する電極ラインＣの立ち上がり速度を高速化するため、隣接する電極ラインＢに同位相のオフセットパルスを印加するというものである。これにより、表示の階調重みが大きい場合でも、放電タイミングよりもオフセット電圧の立ち上がりを速くすることができ、発光効率を改善することができる。
【００４５】
実施形態１
本実施形態の駆動方法を適用するＰＤＰは図１および図２で示したＰＤＰである。
図５は駆動装置のブロック図である。
本駆動装置は、Ｘ側、Ｙ側それぞれ２つのサステナから形成される。すなわち、本駆動装置は、Ｘ側（表示電極のＸ電極側）に電圧を印加する２個のサステナを含んでいる。また、Ｙ側（表示電極のＹ電極側）に電圧を印加する２個のスキャンドライバと２個のサステナを含んでいる。
【００４６】
Ｘ側のサステナ１は、Ｘ電極の奇数行に接続されており、オフセット回路からオフセット電圧Ｖｏの供給を受ける。また、Ｖｗ回路１とＶｘ回路１から電圧Ｖｗと電圧Ｖｘの供給を受ける。Ｘ側のサステナ２は、Ｘ電極の偶数行に接続されており、オフセット回路からオフセット電圧Ｖｏの供給を受ける。また、Ｖｗ回路２とＶｘ回路２から電圧Ｖｗと電圧Ｖｘの供給を受ける。Ｘ側の２個のサステナ１，２はそれぞれ異なったパルスを印加するため独立に駆動される。
【００４７】
Ｙ側のサステナ１およびサステナ２は、Ｘ側のサステナ１およびサステナ２と同じである。
Ｙ側のスキャンドライバ１は、Ｙ電極の奇数行に接続されており、オフセット回路からオフセット電圧Ｖｏの供給を受ける。また、Ｖｓｃ回路とＶｙ回路から電圧Ｖｓｃと電圧Ｖｙの供給を受ける。さらに、サステナ１から電圧Ｖｗと電圧Ｖｘの供給を受ける。
【００４８】
Ｙ側のスキャンドライバ２は、Ｙ電極の偶数行に接続されており、オフセット回路からオフセット電圧Ｖｏの供給を受ける。また、Ｖｓｃ回路とＶｙ回路から電圧Ｖｓｃと電圧Ｖｙの供給を受ける。さらに、サステナ２から電圧Ｖｗと電圧Ｖｘの供給を受ける。
【００４９】
図６および図７にＸ側駆動回路の詳細を示す。図６は奇数行用のＸ１駆動回路であり、図７は偶数行用のＸ２駆動回路である。
Ｘ１駆動回路３１１は、以下の回路１〜１０から構成される。
（回路１）Ｖｍ≒（ＶLo＋ＶHi）／２となる電圧ＶｍとトランジスタＴ１のドレインが接続され、Ｔ１のソースが順方向ダイオードＤ１を介してインダクターＩ１と接続され、Ｉ１の反対の端がパネルのＸ電極の奇数行に接続される。
【００５０】
（回路２）ＶｍとトランジスタＴ２のソースが接続され、Ｔ２のドレインが逆方向ダイオードＤ２を介してインダクターＩ１と接続され、Ｉ１の反対の端がパネルのＸ電極の奇数行に接続される。
（回路３）Ｖｏｐ１≒（ＶHi＋Ｖｏ）／２となる電圧Ｖｏｐ１とトランジスタＴ３のドレインが接続され、Ｔ３のソースが順方向ダイオードＤ３を介してインダクターＩ２と接続され、Ｉ２の反対の端がパネルのＸ電極の奇数行に接続される。
【００５１】
（回路４）Ｖｏｐ１とトランジスタＴ４のソースが接続され、Ｔ４のドレインが逆方向ダイオードＤ４を介してインダクターＩ２と接続され、Ｉ２の反対の端がパネルのＸ電極の奇数行に接続される。
（回路５）ＶHiとトランジスタＴ５のドレインが接続され、Ｔ５のソースが逆方向ダイオードＤ５を介してパネルのＸ電極の奇数行に接続される。
（回路５’）ＶHiとトランジスタＴ５’のドレインが接続され、Ｔ５’のソースが逆方向ダイオードＤ５’を介してパネルのＸ電極の奇数行に接続される。
（回路６）ＶLoとトランジスタＴ６のソースが接続され、Ｔ６のドレインが順方向ダイオードＤ６を介してパネルのＸ電極の奇数行に接続される。
（回路７）ＶｘとトランジスタＴ７のドレインが接続され、Ｔ７のソースが順方向ダイオードＤ７を介してパネルのＸ電極の奇数行に接続される。
【００５２】
（回路８）グランドとトランジスタＴ８のソースが接続され、Ｔ８のドレインが順方向ダイオードＤ８を介してパネルのＸ電極の奇数行に接続される。
（回路９）ＶｗとトランジスタＴ９のドレインが接続され、Ｔ９のソースが順方向ダイオードＤ９を介してパネルのＸ電極の奇数行に接続される。
（回路１０）グランドとトランジスタＴ１０のソースが接続され、Ｔ１０のドレインが逆方向ダイオードＤ１０を介してパネルのＸ電極の奇数行に接続される。
【００５３】
図１２に回路１〜６を用いて維持電圧パルスおよびオフセット電圧パルスを印加する際の各トランジスタのスイッチ・タイミングを示す。
ｔ１：回路１をＯＮにし、ＶLoからＶHiへ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。実際の到達電圧は多少の回路損失が発生するため、ＶHiのよりも１０〜２０％低い電圧ＶHi−αになる。
【００５４】
ｔ２：回路１をＯＦＦ、回路３をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶHi−αからＶｏに電圧を変化させる。スタートの電圧がＶHiよりも低いため、回路損失を見込んでも電圧はほぼＶｏに達する。あらかじめＶｏに達するようにＶｏｐ１の設定を行っても良い。
【００５５】
ｔ３：回路３をＯＦＦ、回路４をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶｏからＶHiに電圧を変化させる。実際の到達電圧は多少の回路損失が発生するため、ＶHiよりも１０〜２０％高い電圧ＶHi＋α’になる。
【００５６】
ｔ４：回路３をＯＦＦ、回路５、回路５’をＯＮする。ＶHi＋αよりＶHiに電圧を引き下げ、固定する。このときパネル内では壁電荷が形成されるため、回路５、回路５’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ５の手前でＯＦＦする。
【００５７】
ｔ５：回路２をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶHiからＶLoに電圧を変化させる。実際の到達電圧は多少の回路損失が発生するため、ＶLoよりも１０〜２０％高い電圧ＶLo＋α’’になる。
ｔ６：回路２をＯＦＦ、回路６をＯＮする。ＶLo＋αよりＶLoに電圧を引き下げ、固定する。回路６は次のパルス印加直前までＯＮ状態を維持し、回路内の電流貫通を防ぐため次のｔ１手前でＯＦＦにする。
回路７〜９はリセット期間およびアドレス期間で使用する。
【００５８】
Ｘ２駆動回路３１２は、出力がＸ電極の偶数行に接続される以外は、Ｘ１駆動回路３１１とほぼ同じ構成で、パルス印加のタイミングを除けば基本動作は同じである。
【００５９】
図８および図９にＹ側駆動回路の詳細を示す。図８は奇数行用のＹ１駆動回路であり、図９は偶数行用のＹ２駆動回路である。Ｙ１駆動回路３２１とＹ２駆動回路３２２は基本的に同じ構成である。
【００６０】
Ｙ側駆動回路は、スキャン時に各Ｙ電極のＯＮ／ＯＦＦを制御するためのスキャンドライバと、Ｖｓｃへの引き上げ回路、および維持電圧パルス、オフセット電圧パルスを印加するための回路から構成される。これらは維持期間には基本的にＸ側駆動回路と同じ動きをするため、説明を省略する。
【００６１】
図１０にアドレス側駆動回路を示す。
アドレス側駆動回路３３は、各アドレス電極のＯＮ／ＯＦＦを制御するためのアドレスドライバを含んでいる。
【００６２】
図１１は本実施形態におけるタイムチャートである。
画面の表示に際しては、維持期間の長さが異なる８つのサブフィールドで１つのフレームを構成する。１つのフレームは１枚の絵を構成し、１秒間に６０枚のフレームが連続することでＴＶ動画が形成される。
【００６３】
各サブフィールドは、セル内の電荷を初期化するリセット期間と、発光させるべきセルを選択するアドレス期間と、選択されたセルを発光させる維持期間で構成される。
【００６４】
図１３は各表示電極の１つのサブフィールドにおける駆動電圧波形を示した図である。１つのサブフィールドは、リセット期間、アドレス期間、維持期間より構成される。印加される電圧の例としては例えば、Ｖｗ＝４００（Ｖ）、Ｖｘ＝８０（Ｖ）、Ｖｙ＝−１２０（Ｖ）、Ｖｓｃ＝−６０（Ｖ）、Ｖａｄｄ＝６０（Ｖ）、ＶHi＝８０（Ｖ）、ＶLo＝−８０（Ｖ）、Ｖｍ＝−０（Ｖ）、Ｖｏｐ＝１６０（Ｖ）が挙げられる。
【００６５】
維持期間の時間ａにおいては、Ｘ電極は奇数行の電圧がＶHiからＶLoに変動するのと同時に、偶数行の電圧がＶLoからＶｏに変動する。Ｙ電極は奇数行の電圧がＶHiに維持され、偶数行の電圧がＶLoに維持される。このとき、Ｘ電極の偶数行とＹ電極の偶数行との間でオフセット放電ｆ１が発生する。そしてこれと同時に、Ｘ電極の奇数行とＹ電極の奇数行との間で非オフセット放電ｆ２が発生する。このとき、各電極ラインの上方か下方どちらか一方でしか放電は起こっておらず、電源ラインから補われる電荷チャージの不足分は、従来の駆動方法よりも小さく、発光効率が改善される。
【００６６】
時間ｂにおいては、Ｙ電極は奇数行がＶHiからＶLoに変動するのと同時に、偶数行がＶLoからＶｏに変動する。Ｘ電極の奇数行はＶLoに維持され、偶数行はＶHiに維持される。発光効率の改善効果は、時間ａと同じである。
【００６７】
時間ｃにおいては、Ｘ電極は偶数行がＶHiからＶLoに変動するのと同時に、奇数行がＶLoからＶｏに変動する。Ｙ電極の奇数行はＶLoに維持され、偶数行はＶHiに維持される。発光効率の改善効果は、時間ａおよび時間ｂと同じである。
【００６８】
時間ｄにおいては、Ｙ電極は偶数行がＶHiからＶLoに変動するのと同時に、奇数行がＶLoからＶｏに変動する。Ｘ電極の偶数行はＶLoに維持され、奇数行はＶHiに維持される。発光効率の改善効果は、時間ａ、時間ｂおよび時間ｃと同じである。
【００６９】
実施形態２
本実施形態は、ＰＤＰの構成と装置の全体構成については実施形態１と同じである。内部のＸ側駆動回路とＹ側駆動回路が異なる。
【００７０】
図１４および図１５にＸ側駆動回路の詳細を示す。図１４は奇数行用のＸ１駆動回路であり、図１５は偶数行用のＸ２駆動回路である。
Ｘ１駆動回路４１１は、以下の回路１〜９から構成される。
（回路１）Ｖｍ≒（ＶLo＋ＶHi）／２となる電圧ＶｍとトランジスタＴ５１のソースが接続され、Ｔ５１のドレインが逆方向ダイオードＤ５１を介してインダクターＩ１３と接続され、Ｉ１３の反対の端がパネルのＸ電極の奇数行に接続される。
【００７１】
（回路２）Ｖｏｐ１≒（ＶLo＋Ｖｏ）／２となる電圧Ｖｏｐ１とトランジスタＴ５２のドレインが接続され、Ｔ５２のソースが順方向ダイオードＤ５２を介してインダクターＩ１４と接続され、Ｉ１４の反対の端がパネルのＸ電極の奇数行に接続される。
【００７２】
（回路３）Ｖｏｐ１とトランジスタＴ５３のソースが接続され、Ｔ５３のドレインが逆方向ダイオードＤ５３を介してインダクターＩ１４と接続され、Ｉ１４の反対の端がパネルのＸ電極の奇数行に接続される。
（回路４）ＶHiとトランジスタＴ５４のドレインが接続され、Ｔ５４のソースが逆方向ダイオードＤ５４を介してパネルのＸ電極の奇数行に接続される。
（回路４’）ＶHiとトランジスタＴ５４’のソースが接続され、Ｔ５４’のドレインが順方向ダイオードＤ５４’を介してパネルのＸ電極の奇数行に接続される。Ｔ５４’はＴ５４とスイッチが同期する。
【００７３】
（回路５）ＶLoとトランジスタＴ５５のソースが接続され、Ｔ５５のドレインが逆方向ダイオードＤ５５を介してパネルのＸ電極の奇数行に接続される。
（回路６）ＶＸとトランジスタＴ５６のドレインが接続され、Ｔ５６のソースが順方向ダイオードＤ５６を介してパネルのＸ電極の奇数行に接続される。
（回路７）グランドとトランジスタＴ５７のソースが接続され、Ｔ５７のドレインが順方向ダイオードＤ５７を介してパネルのＸ電極の奇数行に接続される。
【００７４】
（回路８）ＶｗとトランジスタＴ５８のドレインが接続され、Ｔ５８のソースが順方向ダイオードＤ５８を介してパネルのＸ電極の奇数行に接続される。
（回路９）グランドとトランジスタＴ５９のソースが接続され、Ｔ５９のドレインが逆方向ダイオードＤ５９を介してパネルのＸ電極の奇数行に接続される。
【００７５】
図１８に回路１〜５を用いて維持電圧パルスおよびオフセット電圧パルスを印加する際の各トランジスタのスイッチ・タイミングを示す。
ｔ１：回路２をＯＮにし、ＶLoからＶｏへ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。あらかじめＶｏに達するようにＶｏｐ１の調整を行う。
【００７６】
ｔ２：回路２をＯＦＦ、回路３をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶｏからＶHiに電圧を変化させる。
【００７７】
ｔ３：回路３をＯＦＦ、回路４、回路４’をＯＮする。ＶHiに電圧を固定する。このときパネル内では壁電荷が形成されるため、回路４、回路４’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ４の手前でＯＦＦする。
【００７８】
ｔ４：回路１をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶHiからＶLoに電圧を変化させる。実際の到達電圧は多少の回路損失が発生するため、ＶLoよりも１０〜２０％高い電圧ＶLo＋α’’になる。
【００７９】
ｔ５：回路１をＯＦＦ、回路５をＯＮする。ＶLo＋αよりＶLoに電圧を引き下げ、固定する。回路５は次のパルス印加直前までＯＮ状態を維持し、回路内の電流貫通を防ぐため次のｔ１手前でＯＦＦにする。
回路７〜９はリセット期間およびアドレス期間で使用する。
【００８０】
Ｘ２駆動回路４１２は、出力がＸ電極の偶数行に接続される以外は、Ｘ１駆動回路４１１とほぼ同じ構成で、パルス印加のタイミングを除けば基本動作は同じである。
【００８１】
図１６および図１７にＹ側駆動回路の詳細を示す。図１６は奇数行用のＹ１駆動回路であり、図１７は偶数行用のＹ２駆動回路である。Ｙ１駆動回路４２１とＹ２駆動回路４２２は、奇数行用と偶数行用が異なるだけで、基本的には同じ構成である。
【００８２】
Ｙ側駆動回路は、スキャン時に各Ｙ電極のＯＮ／ＯＦＦを制御するためのスキャンドライバと、Ｖｓｃへの引き上げ回路、および維持電圧パルス、オフセット電圧パルスを印加するための回路から構成される。これらは維持期間には基本的にＸ側駆動回路と同じ動きをするため、説明を省略する。
【００８３】
アドレス側駆動回路は実施形態１と同じである。また、タイムチャートも実施形態１と同じである。
【００８４】
各表示電極の１つのサブフィールドにおける駆動電圧波形は、実施形態１と同じである。印加される電圧の例としては、例えば、Ｖｗ＝４００（Ｖ）、Ｖｘ＝８０（Ｖ）、Ｖｙ＝−１２０（Ｖ）、Ｖｓｃ＝−６０（Ｖ）、Ｖａｄｄ＝６０（Ｖ）、ＶHi＝８０（Ｖ）、ＶLo＝−８０（Ｖ）、Ｖｏｐ＝８０（Ｖ）が挙げられる。
【００８５】
実施形態３
本実施形態は、ＰＤＰの構成と装置の全体構成については実施形態１と同じである。内部のＸ側駆動回路とＹ側駆動回路が異なる。
【００８６】
図１９および図２０にＸ側駆動回路の詳細を示す。図１９は奇数行用のＸ１駆動回路であり、図２０は偶数行用のＸ２駆動回路である。
Ｘ１駆動回路５１１は、以下の回路１〜１１から構成される。
（回路１）Ｖｍ≒（ＶLo＋ＶHi）／２となる電圧ＶｍとトランジスタＴ９４のソースが接続され、Ｔ９４のドレインが逆方向ダイオードＤ９４を介してインダクターＩ２３と接続され、Ｉ２３の反対の端がパネルのＸ電極の奇数行に接続される。
【００８７】
（回路２）Ｖｏｐ１≒（ＶLo＋Ｖｏ）／２となる電圧Ｖｏｐ１とトランジスタＴ９５のドレインが接続され、Ｔ９５のソースが順方向ダイオードＤ９５を介してインダクターＩ１２４と接続され、Ｉ１２４の反対の端がパネルのＸ電極の奇数行に接続される。
【００８８】
（回路３）Ｖｏｐ１とトランジスタＴ９６のソースが接続され、Ｔ９６のドレインが逆方向ダイオードＤ９６を介してインダクターＩ１２４と接続され、Ｉ１２４の反対の端がパネルのＸ電極の奇数行に接続される。
（回路４）ＶHiとトランジスタＴ９９のドレインが接続され、Ｔ９９のソースが逆方向ダイオードＤ９９を介してパネルのＸ電極の奇数行に接続される。
（回路４’）ＶHiとトランジスタＴ９９’のソースが接続され、Ｔ９９’のドレインが順方向ダイオードＤ９９’を介してパネルのＸ電極の奇数行に接続される。Ｔ９９’はＴ９９とスイッチが同期する。
【００８９】
（回路５）Ｖｏｐ２≒（ＶHi＋Ｖｏ）／２となる電圧Ｖｏｐ２とトランジスタＴ９７のドレインが接続され、Ｔ９７のソースが順方向ダイオードＤ９７を介してインダクターＩ１２５と接続され、Ｉ１２５の反対の端がパネルのＸ電極の奇数行に接続される。
（回路６）Ｖｏｐ１とトランジスタＴ９８のソースが接続され、Ｔ９８のドレインが逆方向ダイオードＤ９８を介してインダクターＩ１２５と接続され、Ｉ１２５の反対の端がパネルのＸ電極の奇数行に接続される。
【００９０】
（回路７）ＶLoとトランジスタＴ１００のソースが接続され、Ｔ１００のドレインが逆方向ダイオードＤ１００を介してパネルのＸ電極の奇数行に接続される。
（回路８）ＶＸとトランジスタＴ５６のドレインが接続され、Ｔ１０１のソースが順方向ダイオードＤ１０１を介してパネルのＸ電極の奇数行に接続される。
（回路９）グランドとトランジスタＴ１０２のソースが接続され、Ｔ１０２のドレインが順方向ダイオードＤ１０２を介してパネルのＸ電極の奇数行に接続される。
（回路１０）ＶｗとトランジスタＴ１０３のドレインが接続され、Ｔ１０３のソースが順方向ダイオードＤ１０３を介してパネルのＸ電極の奇数行に接続される。
【００９１】
（回路１１）グランドとトランジスタＴ１０４のソースが接続され、Ｔ１０４のドレインが逆方向ダイオードＤ１０４を介してパネルのＸ電極の奇数行に接続される。
【００９２】
図２３に回路１〜５を用いて維持電圧パルスおよびオフセット電圧パルスを印加する際の各トランジスタのスイッチ・タイミングを示す。本実施形態はＶｏ＝Ｖｏ２となる場合について示している。
【００９３】
ｔ１：回路２をＯＮにし、ＶLoからＶｏへ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。あらかじめＶｏに達するようにＶｏｐ１の調整を行う。
【００９４】
ｔ２：回路２をＯＦＦ、回路３をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶｏからＶHiに電圧を変化させる。
ｔ３：回路３をＯＦＦ、回路４、回路４’をＯＮする。ＶHiに電圧を固定する。このときパネル内では壁電荷が形成されるため、回路４、回路４’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ４の手前でＯＦＦする。
【００９５】
ｔ４：回路５をＯＮにし、ＶHiからＶｏ２≒Ｖｏへ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。あらかじめＶｏに達するようにＶｏｐ２の調整を行う。
【００９６】
ｔ５：回路５をＯＦＦ、回路６をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、Ｖｏ２≒ＶｏからＶHiに電圧を変化させる。
ｔ６：回路６をＯＦＦ、回路４、回路４’をＯＮする。ＶHiに電圧を固定する。このときパネル内では壁電荷が形成されるため、回路４、回路４’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ７の手前でＯＦＦする。
【００９７】
ｔ７：回路１をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶHiからＶLoに電圧を変化させる。実際の到達電圧は多少の回路損失が発生するため、ＶLoよりも１０〜２０％高い電圧ＶLo＋α’’になる。
【００９８】
ｔ８：回路１をＯＦＦ、回路７をＯＮする。ＶLo＋αよりＶLoに電圧を引き下げ、固定する。回路７は次のパルス印加直前までＯＮ状態を維持し、回路内の電流貫通を防ぐため次のｔ１手前でＯＦＦにする。
回路８〜１１はリセット期間およびアドレス期間で使用する。
【００９９】
Ｘ２駆動回路５１２は、出力がＸ電極の偶数行に接続される以外は、Ｘ１駆動回路５１１とほぼ同じ構成で、パルス印加のタイミングを除けば基本動作は同じである。
【０１００】
図２１および図２２にＹ側駆動回路の詳細を示す。図２１は奇数行用のＹ１駆動回路であり、図２２は偶数行用のＹ２駆動回路である。Ｙ１駆動回路５２１とＹ２駆動回路５２２は、奇数行用と偶数行用が異なるだけで、基本的には同じ構成である。
【０１０１】
Ｙ側駆動回路は、スキャン時に各Ｙ電極のＯＮ／ＯＦＦを制御するためのスキャンドライバと、Ｖｓｃへの引き上げ回路、および維持電圧パルス、オフセット電圧パルスを印加するための回路から構成される。これらは維持期間には基本的にＸ側駆動回路と同じ動きをするため、説明を省略する。
【０１０２】
アドレス側駆動回路は実施形態１と同じである。また、タイムチャートも実施形態１と同じである。
【０１０３】
図２４は各表示電極の１つのサブフィールドにおける駆動電圧波形を示した図である。印加される電圧の例としては、例えば、Ｖｗ＝４００（Ｖ）、Ｖｘ＝８０（Ｖ）、Ｖｙ＝−１２０（Ｖ）、Ｖｓｃ＝−６０（Ｖ）、Ｖａｄｄ＝６０（Ｖ）、ＶHi＝８０（Ｖ）、ＶLo＝−８０（Ｖ）、Ｖｏｐ１＝８０（Ｖ）、Ｖｏｐ２＝１６０（Ｖ）が挙げられる。
【０１０４】
維持期間の時間ａにおいては、Ｘ電極は奇数行がＶHiからＶLoに変動するのと同時に、偶数行がＶLoからＶｏに変動する。Ｙ電極は奇数行がＶHiからＶｏ２≒Ｖｏに変動し、偶数行はＶLoに維持される。このとき、Ｘ電極の偶数行とＹ電極の偶数行との間でオフセット放電ｆ１が発生すると同時に、Ｘ電極の奇数行とＹ電極の奇数行との間でオフセット放電ｆ２が発生する。このとき、各電極ラインの上方か下方どちらか一方でしか放電は起こっておらず、電源ラインから補われる電荷チャージの不足分は、従来駆動方法よりも小さく、発光効率が改善する。また、維持期間中の全ての放電がオフセット放電になったことにより、実施形態１、実施形態２と比較して、さらに高発光効率である。また、オフセット電圧パルスによって放電が速くなり、維持パルス周期を短くする効果も、実施形態１および実施形態２よりも大きい。
【０１０５】
時間ｂにおいては、Ｙ電極は奇数行がＶHiからＶLoに変動するのと同時に、偶数行がＶLoからＶｏに変動する。Ｘ電極は偶数行がＶHiからＶｏ２≒Ｖｏに変動し、奇数行はＶLoに維持される。このとき、Ｙ電極の奇数行とＸ電極の奇数行との間でオフセット放電ｆ３が発生すると同時に、Ｘ電極の偶数行とＹ電極の偶数行との間でオフセット放電ｆ４が発生する。発光効率の改善効果、維持パルス周期短縮効果は、時間ａと同じである。
【０１０６】
時間ｃにおいては、Ｘ電極は偶数行がＶHiからＶLoに変動するのと同時に、奇数行がＶLoからＶｏに変動する。Ｙ電極は偶数行がＶHiからＶｏ２≒Ｖｏに変動し、奇数行はＶLoで維持される。このとき、Ｘ電極の奇数行とＹ電極の奇数行との間でオフセット放電ｆ５が発生すると同時に、Ｘ電極の偶数行とＹ電極の偶数行との間でオフセット放電ｆ６が発生する。発光効率の改善効果、維持パルス周期短縮効果は時間ａおよび時間ｂと同じである。
【０１０７】
時間ｄにおいては、Ｙ電極の偶数行がＶHiからＶLoに変動するのと同時に、奇数行がＶLoからＶｏに変動する。Ｘ電極は奇数行がＶHiからＶｏ２≒Ｖｏに変動し、偶数行はＶLoに維持される。このとき、Ｙ電極の偶数行とＸ電極の偶数行との間でオフセット放電ｆ７が発生すると同時に、Ｘ電極の奇数行とＹ電極の偶数行との間でオフセット放電ｆ８が発生する。発光効率の改善効果、維持パルス周期短縮効果は、時間ａ、時間ｂおよび時間ｃと同じである。
【０１０８】
実施形態４
本実施形態は、ＰＤＰの構成と装置の全体構成については実施形態３と同じである。内部のＸ側駆動回路とＹ側駆動回路も同じであるが、電圧設定値に以下に示す制限が加わる点が、実施形態３と異なる。
Ｘ１駆動回路は、以下の回路１〜９から構成される。
（回路１）Ｖｍ≒（ＶLo＋ＶHi）／２となる電圧ＶｍとトランジスタＴ５１のソースが接続され、Ｔ５１のドレインが逆方向ダイオードＤ５１を介してインダクターＩ１３と接続され、Ｉ１３の反対の端がパネルのＸ電極の奇数行に接続される。
【０１０９】
（回路２）Ｖｏｐ１≒（ＶLo＋Ｖｏ）／２≒（Ｖｏ２＋ＶHi）／２となる電圧Ｖｏｐ１とトランジスタＴ５２のドレインが接続され、Ｔ５２のソースが順方向ダイオードＤ５２を介してインダクターＩ１４と接続され、Ｉ１４の反対の端がパネルのＸ電極の奇数行に接続される。
【０１１０】
（回路３）Ｖｏｐ１とトランジスタＴ５３のソースが接続され、Ｔ５３のドレインが逆方向ダイオードＤ５３を介してインダクターＩ１４と接続され、Ｉ１４の反対の端がパネルのＸ電極の奇数行に接続される。
（回路４）ＶHiとトランジスタＴ５４のドレインが接続され、Ｔ５４のソースが逆方向ダイオードＤ５４を介してパネルのＸ電極の奇数行に接続される。
（回路４’）ＶHiとトランジスタＴ５４’のソースが接続され、Ｔ５４’のドレインが順方向ダイオードＤ５４’を介してパネルのＸ電極の奇数行に接続される。Ｔ５４’はＴ５４とスイッチが同期する。
【０１１１】
（回路５）ＶLoとトランジスタＴ５５のソースが接続され、Ｔ５５のドレインが逆方向ダイオードＤ５５を介してパネルのＸ電極の奇数行に接続される。
（回路６）ＶｘとトランジスタＴ５６のドレインが接続され、Ｔ５６のソースが順方向ダイオードＤ５６を介してパネルのＸ電極の奇数行に接続される。
（回路７）グランドとトランジスタＴ５７のソースが接続され、Ｔ５７のドレインが順方向ダイオードＤ５７を介してパネルのＸ電極の奇数行に接続される。
【０１１２】
（回路８）ＶｗとトランジスタＴ５８のドレインが接続され、Ｔ５８のソースが順方向ダイオードＤ５８を介してパネルのＸ電極の奇数行に接続される。
（回路９）グランドとトランジスタＴ５９のソースが接続され、Ｔ５９のドレインが逆方向ダイオードＤ５９を介してパネルのＸ電極の奇数行に接続される。
【０１１３】
図２５に回路１〜５を用いて維持電圧パルスおよびオフセット電圧パルスを印加する際の各トランジスタのスイッチ・タイミングを示す。本実施形態はＶｏ２≒（Ｖｏ＋ＶLo−ＶHi）、ＶHi＜Ｖｏとなる場合について示している。
【０１１４】
ｔ１：回路２をＯＮにし、ＶLoからＶｏへ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。あらかじめＶｏに達するようにＶｏｐ１の調整を行う。
【０１１５】
ｔ２：回路２をＯＦＦ、回路３をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶｏからＶHiに電圧を変化させる。
ｔ３：回路３をＯＦＦ、回路４、回路４’をＯＮする。ＶHiに電圧を固定する。このときパネル内では壁電荷が形成されるため、回路４、回路４’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ４の手前でＯＦＦする。
【０１１６】
ｔ４：回路２をＯＮにし、ＶHiからＶｏ２≒（Ｖｏ＋ＶLo−ＶHi）へ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。
【０１１７】
ｔ５：回路２をＯＦＦ、回路３をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、Ｖｏ２からＶHiに電圧を変化させる。
ｔ６：回路３をＯＦＦ、回路４、回路４’をＯＮする。ＶHiに電圧を固定する。このときパネル内では壁電荷が形成されるため、回路４、回路４’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ７の手前でＯＦＦする。
【０１１８】
ｔ７：回路１をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶHiからＶLoに電圧を変化させる。実際の到達電圧は多少の回路損失が発生するため、ＶLoよりも１０〜２０％高い電圧ＶLo＋α’’になる。
【０１１９】
ｔ８：回路１をＯＦＦ、回路５をＯＮする。ＶLo＋αよりＶLoに電圧を引き下げ、固定する。回路７は次のパルス印加直前までＯＮ状態を維持し、回路内の電流貫通を防ぐため次のｔ１手前でＯＦＦにする。
回路６〜９はリセット期間およびアドレス期間で使用する。
【０１２０】
Ｘ２駆動回路は、出力がＸ電極の偶数行に接続される以外は、Ｘ１駆動回路とほぼ同じ構成で、パルス印加タイミングを除けば基本動作は同じである。
【０１２１】
なお、Ｖｏ２＜Ｖｏの関係にある理由は、実施形態３のようにＶｏ２≒Ｖｏであれば、プライミング粒子による放電開始タイミングが高速になりすぎて、オフセット電圧パルスのスピードが如何なる回路構成をもってしても追いつかなくなる場合があり、これを避ける目的がある。すなわち、放電開始タイミングの高速化を図っても、あまり速すぎると問題を引き起こすため、回路構成とパネル構成に対して最適値を持つということである。本実施例ではＶｏ２＜Ｖｏの関係にあるが、ここに示した事例を回避するためには、Ｖｏ２＞Ｖｏの関係にしてもよい。
【０１２２】
また、Ｖｏ２≒（Ｖｏ＋ＶLo−ＶHi）の関係にある理由は、回路構成を実施形態３で示したものよりも簡略化するためである。
【０１２３】
Ｙ側駆動回路の詳細構成は、実施形態３と同じである。維持期間における動作は、基本的にＸ側駆動回路と同じ動きをするため、説明を省略する。
アドレス側駆動回路は実施形態１と同じである。また、タイムチャートも実施形態１と同じである。
【０１２４】
各表示電極の１つのサブフィールドにおける駆動電圧波形は、Ｖｏｐ２の電圧設定以外は、実施形態３と同じであるため、説明を省略する。印加される電圧の例としては、例えば、Ｖｗ＝４００（Ｖ）、Ｖｘ＝８０（Ｖ）、Ｖｙ＝−１２０（Ｖ）、Ｖｓｃ＝−６０（Ｖ）、Ｖａｄｄ＝６０（Ｖ）、ＶHi＝８０（Ｖ）、ＶLo＝−８０（Ｖ）、Ｖｏｐ１＝１２０（Ｖ）が挙げられる。
【０１２５】
【発明の効果】
本発明によれば、走査に用いない表示電極群と走査に用いる表示電極群との間で維持放電が発生される際には、電圧パルスの位相がシフトされて印加されるので、オフセット放電を行っても、電圧ドロップが発生せず、オフセット放電による発光効率向上効果が電圧ドロップによってキャンセルされることがない。
【図面の簡単な説明】
【図１】本発明の駆動方法を適用するＰＤＰの構成を示す部分分解斜視図である。
【図２】本発明の駆動方法を適用するＰＤＰを平面的に見た状態を示す説明図である。
【図３】本発明の第１の駆動方法の原理を示す説明図である。
【図４】本発明の第２の駆動方法の原理を示す説明図である。
【図５】実施形態１の駆動装置のブロック図である。
【図６】実施形態１の奇数行用のＸ１駆動回路を示す説明図である。
【図７】実施形態１の偶数行用のＸ２駆動回路を示す説明図である。
【図８】実施形態１の奇数行用のＹ１駆動回路を示す説明図である。
【図９】実施形態１の偶数行用のＹ２駆動回路を示す説明図である。
【図１０】実施形態１のアドレス側駆動回路を示す説明図である。
【図１１】実施形態１におけるタイムチャートである。
【図１２】実施形態１の回路の各トランジスタのスイッチ・タイミングを示す説明図である。
【図１３】実施形態１の各表示電極の駆動電圧波形を示した図である。
【図１４】実施形態２の奇数行用のＸ１駆動回路を示す説明図である。
【図１５】実施形態２の偶数行用のＸ２駆動回路を示す説明図である。
【図１６】実施形態２の奇数行用のＹ１駆動回路を示す説明図である。
【図１７】実施形態２の偶数行用のＹ２駆動回路を示す説明図である。
【図１８】実施形態２の回路の各トランジスタのスイッチ・タイミングを示す説明図である。
【図１９】実施形態３の奇数行用のＸ１駆動回路を示す説明図である。
【図２０】実施形態３の偶数行用のＸ２駆動回路を示す説明図である。
【図２１】実施形態３の奇数行用のＹ１駆動回路を示す説明図である。
【図２２】実施形態３の偶数行用のＹ２駆動回路を示す説明図である。
【図２３】実施形態３の回路の各トランジスタのスイッチ・タイミングを示す説明図である。
【図２４】実施形態３の各表示電極の駆動電圧波形を示した説明図である。
【図２５】実施形態３の回路の各トランジスタのスイッチ・タイミングを示す説明図である。
【図２６】従来の維持放電の際に印加する電圧波形を示す説明図である。
【図２７】従来の放電時の電流低減、電磁波放射対策に印加する電圧波形を示す説明図である。
【図２８】従来の維持放電の際に印加するオフセット波形を示す説明図である。
【図２９】従来の表示率が大きい場合のオフセット波形を示す説明図である。
【図３０】従来の表示の階調重みが大きい場合のオフセット波形を示す説明図である。
【符号の説明】
１０ ＰＤＰ
１１ 前面側の基板
１２ 透明電極
１３ バス電極
１７，２４ 誘電体層
１８ 保護膜
２１ 背面側の基板
２８Ｒ，２８Ｇ，２８Ｂ 蛍光体層
２９ 隔壁
３０ 放電空間
３１ Ｘ側駆動回路
３１１，４１１，５１１ Ｘ１駆動回路
３１２，４１２，５１２ Ｘ２駆動回路
３２ Ｙ側駆動回路
３２１，４２１，５２１ Ｙ１駆動回路
３２２，４２２，５２２ Ｙ２駆動回路
３３ アドレス側駆動回路
Ｌ 表示ライン
Ｓ 信号電極
Ｘ，Ｙ 表示電極
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（以後「ＰＤＰ」と記す）の駆動方法に関し、さらに詳しくは、ＰＤＰの駆動に際しオフセット電圧パルスを印加するＰＤＰの駆動方法に関する。ＰＤＰは薄型大画面という特徴を持ち、テレビ、公衆表示モニターとして商品化されている。
【０００２】
【従来の技術】
ＰＤＰとして、ＡＣ型３電極面放電形式のＰＤＰが広く知られている。このＰＤＰは、前面側（表示面側）の基板の内側面に面放電が可能な表示電極を水平方向に多数設け、背面側の基板の内側面に多数の選択用電極（信号電極やアドレス電極とも呼ばれる）を表示電極と交差する方向に設け、表示電極と選択用電極の交差部をセルとするものである。なお、本明細書では、表示電極の内、スキャン（走査）に用いる電極をＹ電極とし、その他の電極をＸ電極として説明する。
【０００３】
この構造のＰＤＰでは、階調表示のため、一般にアドレス・表示分離方式と呼ばれる駆動方式で表示が行われている。すなわち、１フレームを、重み付けをした複数のサブフィールドに分割し、各サブフィールドを、発光させるべきセルを選択するアドレス期間と、選択したセルを発光させる維持期間（表示期間ともいう）とで構成する。
【０００４】
そして、表示の際には、Ｙ電極をスキャン電極として用いて画面の走査を行い、その間に所望の選択用電極に電圧（一般に「アドレス電圧」、「アドレス電圧パルス」、「アドレスパルス」などと呼ばれる）を印加して、Ｙ電極と選択用電極との間でアドレス放電を発生させて、発光させるべきセル内に電荷を形成する。次に、Ｘ電極とＹ電極に交互に表示用の電圧（一般に「維持電圧」、「維持電圧パルス」、「維持パルス」などと呼ばれる）を印加して、ＸＹ電極間で重み付けの回数だけ維持放電を継続することで、表示を行うようにしている。
【０００５】
この維持放電の際に印加する電圧パルスは、図２６に示した通り、矩形波を交互に印加する方法が一般的である。なお、この変形例として、放電時の電磁波放射対策例として、図２７に示した電圧パルスを印加することが特許文献１や特許文献２などに記載されている。また、駆動マージンを広げる目的、あるいは発光効率を向上させる目的で、図２８に示すオフセット電圧パルスを印加することが特許文献３〜７などに記載されている。このオフセット電圧パルスとしては、維持放電パルスの立上り部分にオフセット電圧を重畳したものが用いられている。
【０００６】
【特許文献１】
特開２００２−２２９５０９号公報
【特許文献２】
特開２００１−１３５２４２号公報
【特許文献３】
特開昭５２−１５０９４１号公報
【特許文献４】
特開昭５２−１５０９４０号公報
【特許文献５】
特開昭５０−３９０２４号公報
【特許文献６】
特開平３−２５９１８３号公報
【特許文献７】
特開平４−２６７２９３号公報
【０００７】
【発明が解決しようとする課題】
現在のＰＤＰでは、低消費電力化、高輝度化がデバイスとしての最大の課題であり、そのためにはパネルの発光効率の改善が不可欠である。図２８に示したオフセット電圧パルスの印加では、一時的に高電圧を印加して、パネルのライン間静電容量に電荷チャージを充電し、次に放電開始と同時にハイ・インピーダンス状態にすることにより、ライン間に充電された電流を放電に消費させるようにしており、放電電流が駆動回路を伝搬する場合と比較して発光効率が改善する。
【０００８】
しかし、図２９に示すように、表示率が大きい場合、つまり画面の全セルに対する発光セルの割合が大きい場合には、充電電流よりも放電電流の方が大きくなり、足りない分を回路から供給する際にロスが生じ、十分な効果が得られないという問題がある。
【０００９】
また、図３０に示すように、表示の階調重みが大きい場合には、放電空間に多数のプライミング粒子が存在するため、放電タイミングが速くなる。オフセット電圧パルスの立ち上がりよりも放電タイミングが速い場合には、意図した電荷チャージを溜めることができないため、足りない分を回路から供給する必要があり、これによるロスの発生で、十分な効果が得られないという問題がある。
【００１０】
すなわち、オフセット電圧パルスを用いると、表示率が大きい場合には、充電電流と放電電流のアンバランスによる電圧ドロップにより、発光効率が低下する。また、表示の階調重みが大きい場合には、オフセット電圧の立ち上がりよりも放電タイミングが速くなってしまい、発光効率が低下する。
【００１１】
なお、放電時電磁波放射を低減する図２７の方法は、上記の方法と比べて、維持パルス周期が２倍になってしまう。
【００１２】
本発明は、このような事情を考慮してなされたもので、維持期間にオフセット電圧パルスを印加する際、電圧印加のタイミングを調整することで、オフセット放電による発光効率向上効果が電圧ドロップによってキャンセルされることを防止することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明は、一対の基板間に複数の表示電極を平行に設けるとともに、表示電極と交差する方向に複数の選択用電極を設け、表示電極間の表示ラインと選択用電極との交差部をセルとして発光させるよう構成したプラズマディスプレイパネルを用い、画面表示の際には、１フレームを複数のサブフィールドで構成するとともに、各サブフィールドを、発光させるべきセルを選択するアドレス期間と、選択したセルを発光させる維持期間とで構成し、アドレス期間には表示電極を一本おきに走査して発光させるべきセル内に壁電荷を蓄積し、維持期間には走査に用いない表示電極と走査に用いる表示電極との間で、ほぼ矩形波形の電圧パルスにオフセット電圧を重畳した維持電圧パルスを交互に印加してそれらの電極間で維持放電を発生させることで画面表示を行うプラズマディスプレイパネルの駆動方法であって、維持電圧パルスの印加に際し、表示電極を、連続する第１〜第４の４本を１組とする多数組の電極に区分し、第２の電極に電圧が印加されない状態で第１の電極の電圧パルスが立上るとともに第３の電極の電圧パルスが立下り、第３の電極に電圧が印加されない状態でかつ第１の電極の電圧印加中に第２の電極の電圧パルスが立上り、第２の電極の電圧印加中に第１の電極の電圧パルスが立下るとともに第３の電極の電圧パルスが立上り、第１の電極に電圧が印加されない状態でかつ第３の電極の電圧印加中に第２の電極の電圧パルスが立下り、第２〜４の電極についてもこれら第１〜第３の電極の関係と同じになるように、第１〜第４の電極に印加する電圧パルスの位相をシフトさせることからなるプラズマディスプレイパネルの駆動方法である。
【００１４】
本発明によれば、第１と第２の電極間の放電、第２と第３の電極間の放電、第３と第１の電極間の放電が、シフトされて発生されるので、オフセット放電（オフセット電圧を重畳した電圧パルスの印加による放電）を行っても、電圧ドロップが発生せず、オフセット放電による発光効率向上効果が電圧ドロップによってキャンセルされることがない。
【００１５】
【発明の実施の形態】
本発明において、基板としては、ガラス、石英、セラミック等の基板や、これらの基板上に、電極、絶縁膜、誘電体層、保護膜等の所望の構成物を形成した基板が含まれる。
【００１６】
表示電極および選択電極は、当該分野で公知の各種の材料と方法を用いて形成することができる。表示電極および選択電極に用いられる材料としては、例えば、ＩＴＯ、ＳｎＯ2などの透明な導電性材料や、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒなどの金属の導電性材料が挙げられる。表示電極および選択電極の形成方法としては、当該分野で公知の各種の方法を適用することができる。たとえば、印刷などの厚膜形成技術を用いて形成してもよいし、物理的堆積法または化学的堆積法からなる薄膜形成技術を用いて形成してもよい。厚膜形成技術としては、スクリーン印刷法などが挙げられる。薄膜形成技術の内、物理的堆積法としては、蒸着法やスパッタ法などが挙げられる。化学的堆積方法としては、熱ＣＶＤ法や光ＣＶＤ法、あるいはプラズマＣＶＤ法などが挙げられる。
【００１７】
本発明においては、維持電圧パルスの印加に際し、表示電極を、連続する第１〜第４の４本を１組とする多数組の電極に区分し、第２の電極に電圧が印加されない状態で第１の電極の電圧パルスが立上るとともに第３の電極の電圧パルスが立下り、第３の電極に電圧が印加されない状態でかつ第１の電極の電圧印加中に第２の電極の電圧パルスが立上り、第２の電極の電圧印加中に第１の電極の電圧パルスが立下るとともに第３の電極の電圧パルスが立上り、第１の電極に電圧が印加されない状態でかつ第３の電極の電圧印加中に第２の電極の電圧パルスが立下り、第２〜４の電極についてもこれら第１〜第３の電極の関係と同じになるように、第１〜第４の電極に印加する電圧パルスの位相をシフトさせる。
【００１８】
上記駆動方法においては、維持電圧パルスを、ほぼ矩形波形の電圧パルスに対して、パルス印加の立上り時点でいったん矩形波形の電圧レベルまで電圧を引き上げた後、オフセット電圧のレベルまで電圧を引き上げ、その後矩形波形の電圧レベルまで電圧を引き下げた電圧パルスとしてもよい。
【００１９】
また、維持電圧パルスを、ほぼ矩形波形の電圧パルスに対して、パルス印加の立上り時点で直接オフセット電圧のレベルまで電圧を引き上げ、その後矩形波形の電圧レベルまで電圧を引き下げた電圧パルスとしてもよい。
【００２０】
さらに、維持電圧パルスを、ほぼ矩形波形の電圧パルスに対して、パルス印加の立上り時点で第１のオフセット電圧パルスを重畳し、さらにパルス印加の中間時点で第２のオフセット電圧パルスを重畳した電圧パルスとしてもよい。この場合、第２のオフセット電圧パルスの電圧レベルを、第１のオフセット電圧パルスの電圧レベルよりも低く、かつ矩形波形の電圧レベルよりも高いレベルとしてもよい。
【００２１】
以下、図面に示す実施の形態に基づいて本発明を詳述する。なお、本発明はこれによって限定されるものではなく、各種の変形が可能である。
【００２２】
図１は本発明の駆動方法を適用するＰＤＰの構成を示す部分分解斜視図である。このＰＤＰはカラー表示用のＡＣ型３電極面放電形式のＰＤＰである。
【００２３】
本ＰＤＰは、前面側（表示面側）の基板１１を含む前面側のパネルアセンブリと、背面側の基板２１を含む背面側のパネルアセンブリから構成されている。前面側の基板１１と背面側の基板２１としては、ガラス基板、石英基板、セラミック基板等を使用することができる。
【００２４】
前面側の基板１１の内側面には、水平方向に表示電極Ｘと表示電極Ｙが等間隔に形成されている。表示電極Ｘと表示電極Ｙの間、および表示電極Ｙと表示電極Ｘの間の、全てのラインが表示ラインＬとなる。各表示電極Ｘ、Ｙは、ＩＴＯ、ＳｎＯ2などの幅の広い透明電極１２と、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ及びそれらの積層体（例えばＣｒ／Ｃｕ／Ｃｒの積層構造）等からなる金属製の幅の狭いバス電極１３から構成されている。表示電極Ｘ、Ｙは、Ａｇ、Ａｕについてはスクリーン印刷のような厚膜形成技術を用い、その他については蒸着法、スパッタ法等の薄膜形成技術とエッチング技術を用いることにより、所望の本数、厚さ、幅及び間隔で形成することができる。
【００２５】
表示電極Ｘ、Ｙの上には、表示電極Ｘ、Ｙを覆うように交流（ＡＣ）駆動用の誘電体層１７が形成されている。誘電体層１７は、低融点ガラスペーストを、前面側の基板１１上にスクリーン印刷法で塗布し、焼成することにより形成している。
【００２６】
誘電体層１７の上には、表示の際の放電により生じるイオンの衝突による損傷から誘電体層１７を保護するための保護膜１８が形成されている。この保護膜は、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等からなる。
【００２７】
背面側の基板２１の内側面には、平面的にみて表示電極Ｘ、Ｙと交差する方向に複数のアドレス電極（選択電極やデータ電極などとも呼ばれる）Ｓが形成され、そのアドレス電極Ｓを覆って誘電体層２４が形成されている。アドレス電極Ｓは、スキャン用の表示電極との交差部で発光セルを選択するためのアドレス放電を発生させるものであり、Ｃｒ／Ｃｕ／Ｃｒの３層構造で形成されている。このアドレス電極Ｓは、その他に、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ等で形成することもできる。アドレス電極Ｓも、表示電極Ｘ、Ｙと同様に、Ａｇ、Ａｕについてはスクリーン印刷のような厚膜形成技術を用い、その他については蒸着法、スパッタ法等の薄膜形成技術とエッチング技術を用いることにより、所望の本数、厚さ、幅及び間隔で形成することができる。誘電体層２４は、誘電体層１７と同じ材料、同じ方法を用いて形成することができる。
【００２８】
隣接するアドレス電極Ｓとアドレス電極Ｓとの間の誘電体層２４上には、複数の隔壁２９が形成されている。隔壁２９は、サンドブラスト法、印刷法、フォトエッチング法等により形成することができる。例えば、サンドブラスト法では、低融点ガラスフリット、バインダー樹脂、溶媒等からなるガラスペーストを誘電体層２４上に塗布して乾燥させた後、そのガラスペースト層上に隔壁パターンの開口を有する切削マスクを設けた状態で切削粒子を吹きつけて、マスクの開口に露出したガラスペースト層を切削し、さらに焼成することにより形成する。また、フォトエッチング法では、切削粒子で切削することに代えて、バインダー樹脂に感光性の樹脂を使用し、マスクを用いた露光及び現像の後、焼成することにより形成する。
【００２９】
隔壁２９の側面及び隔壁間の誘電体層２４上には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体層２８Ｒ、２８Ｇ、２８Ｂが形成されている。蛍光体層２８Ｒ、２８Ｇ、２８Ｂは、蛍光体粉末とバインダー樹脂と溶媒とを含む蛍光体ペーストを隔壁２９間の凹溝状の放電空間内にスクリーン印刷、又はディスペンサーを用いた方法などで塗布し、これを各色毎に繰り返した後、焼成することにより形成している。この蛍光体層２８Ｒ、２８Ｇ、２８Ｂは、蛍光体粉末と感光性材料とバインダー樹脂とを含むシート状の蛍光体層材料（いわゆるグリーンシート）を使用し、フォトリソグラフィー技術で形成することもできる。この場合、所望の色のシートを基板上の表示領域全面に貼り付けて、露光、現像を行い、これを各色毎に繰り返すことで、対応する隔壁間に各色の蛍光体層を形成することができる。
【００３０】
ＰＤＰは、上記した前面側のパネルアセンブリと背面側のパネルアセンブリとを、表示電極Ｘ、Ｙとアドレス電極Ｓとが交差するように対向配置し、周囲を封止し、隔壁２９で囲まれた放電空間３０に放電ガスを充填することにより作製されている。このＰＤＰでは、表示電極Ｘ、Ｙとアドレス電極Ｓとの交差部の放電空間３０が表示の最小単位である１つのセル領域（単位発光領域）となる。１画素はＲ、Ｇ、Ｂの３つのセルで構成される。
【００３１】
画面表示においては、１フレームを複数のサブフィールドで構成するとともに、各サブフィールドを、発光させるべきセルを選択する選択期間（以後、「アドレス期間」ともいう）と、選択したセルを発光させる維持期間とで構成する。
【００３２】
そして、アドレス期間にはＹ電極を順次走査して発光させるべきセル内に壁電荷を蓄積し、維持期間には全てのセルの表示電極間にパルス状の電圧を印加して画面表示を行う。具体的には、まず、アドレス期間においては、Ｙ電極群をスキャン電極として用いて、順次スキャン電圧を印加してゆき、その間に所望のアドレス電極Ｓにアドレス電圧を印加し、選択されたアドレス電極ＳとＹ電極との間でアドレス放電を発生させることで発光すべきセルを選択する。この発光セル対応の誘電体層上には壁電荷が形成されるので、次に、Ｙ電極群とＸ電極群との間に交互に維持電圧を印加して、当該壁電荷の蓄積されたセルにおいて再び放電（維持放電または表示放電と呼称）を発生させることで、セルを発光させる。このセルの発光は、表示放電によって発生された紫外線で蛍光体層中の蛍光体を励起して、蛍光体から所望の色の可視光を発生させることにより行われる。
【００３３】
図２はＰＤＰを平面的に見た状態を示す説明図である。
本ＰＤＰは、隔壁２９が蛇行状に形成され、三角形に配置されたＲ，Ｇ，Ｂの３つのセルで１つの画素を構成するデルタ配置のＰＤＰである。Ｒ，Ｇ，Ｂの各セルはほぼ六角形のハニカム構造となっている。
【００３４】
表示電極は、Ｘ電極、Ｙ電極ともに透明電極１２とバス電極１３で形成されているが、透明電極１２はセルの対応部分のみに形成されている。Ｘ電極とＹ電極は等間隔に配置され、Ｘ電極とＹ電極間、およびＹ電極とＸ電極間のすべての透明電極どうしで面放電が可能な構成となっている。
【００３５】
図３は本発明の第１の駆動方法の原理を示す説明図である。この図は、表示電極の維持期間に印加する電圧パルス（維持電圧パルス）を示したものである。以下では、説明を容易にするために、表示電極を行電極または単に電極として記すこともある。なお、アドレス期間に印加する電圧パルスは従来公知のものを用いる。
【００３６】
表示電極ラインＡ、Ｂ、Ｃ、Ｄは行方向に連続する任意の４本の表示電極ラインである。本駆動法では、維持電圧パルスの印加に際し、表示電極を、連続する電極ラインＡ、Ｂ、Ｃ、Ｄを１組とする多数組の電極に区分する。
【００３７】
そして、電極ラインＡ、Ｂ、Ｃについては、電極ラインＢに電圧が印加されない状態で電極ラインＡの電圧パルスが立上るとともに電極ラインＣの電圧パルスが立下り、電極ラインＣに電圧が印加されない状態でかつ電極ラインＡの電圧印加中に電極ラインＢの電圧パルスが立上り、電極ラインＢの電圧印加中に電極ラインＡの電圧パルスが立下るとともに電極ラインＣの電圧パルスが立上り、電極ラインＡに電圧が印加されない状態でかつ電極ラインＣの電圧印加中に電極ラインＢの電圧パルスが立下り、電極ラインＢ、Ｃ、Ｄについてもこれら電極ラインＡ、Ｂ、Ｃの関係と同じになるように、電極ラインＡ、Ｂ、Ｃに印加する電圧パルスの位相をシフトさせている。
【００３８】
走査に用いない電極をＸ電極とし、走査に用いる電極をＹ電極とすると、電極ラインＡ、ＣをＸ電極と考え、電極ラインＢ、ＤをＹ電極と考えてもよいし、その逆に、電極ラインＡ、ＣをＹ電極と考え、電極ラインＢ、ＤをＸ電極と考えてもよい。以下では、電極ラインＢの上下に存在するセル１とセル２が選択された状態で説明する。
【００３９】
具体的には、本駆動方法では、電極ラインＢに矩形波形の維持パルスＰｓを印加すると同時にオフセット電圧パルスＰｏを印加し、Ｌｏレベルにある電極ラインＣとの間のセル２にオフセット放電αを引き起こし、次に維持パルスＰｓの印加より数マイクロ秒後に、電極ラインＡをＨｉレベルからＬｏレベルに変化させることで、セル１において２回目の放電β（非オフセット放電）を引き起こす。すなわち、発光効率の高いオフセット放電と、発光効率の低い非オフセット放電を分離し、オフセット放電による発光効率向上効果が電圧ドロップによってキャンセルされることを防止する。したがって、表示率が大きい場合でも高い発光効率を得ることができる。
【００４０】
本発明は一見したところ、図２７の電圧波形と図２８の電圧波形を組み合わせただけのように見えるが、以下のような特有の効果を有する。
（１）本発明の電圧波形は、オフセット電圧パルスによる電荷チャージを利用する場合に、電荷チャージと放電電流のバランスをとるものであり、図２７の電圧波形には存在しない課題を解決するものである。したがって、本発明における発光効率の上昇量η１は、図２７の電圧パルスの印加による発光効率の上昇量をη２とし、図２８の電圧パルスの印加による発光効率の上昇量をη３とした場合に、η１＞η２，η３であり、かつη１＞η２＋η３である。
【００４１】
（２）図２７の電圧パルスの印加では、維持パルス周期が２倍になるという問題があるが、本発明の電圧パルスであれば、オフセット電圧パルスによって放電が速くなり、維持パルス周期が短くなるという効果がある。
【００４２】
図４は本発明の第２の駆動方法の原理を示す説明図である。
本駆動方法では、電極ラインＢに矩形波形の維持パルスＰｓを印加すると同時に第１オフセット電圧パルスＰｏ１を印加し、Ｌｏレベルにある電極ラインＣとの間にオフセット放電αを引き起こし、次に維持パルスＰｓの印加より数マイクロ秒後に、電極ラインＢに第２オフセット電圧パルスＰｏ２を印加すると同時に電極ラインＡをＨｉレベルからＬｏレベルに変化させることで、電極ラインＡとの間に２回目のオフセット放電γを引き起こす。また、これと同時に電極ラインＣにオフセット電圧パルスＰｏ１’を印加する事で電極ラインＣと電極ラインＤの間でオフセット放電α’を起こす。
【００４３】
電極ラインＢに第２オフセット電圧パルスＰｏ２を印加する理由は２つある。第１は、電極ラインＢに２回目のオフセット電圧パルスを印加して新たなチャージを形成し、２回目のオフセット放電γを発生させることで、電圧ドロップが無く発光効率の高いオフセット放電を１つの維持パルス中に２回得ることにある。これにより、表示率の大きい場合でも、充電電流と放電電流のアンバランスによる電圧ドロップを防止することができ、発光効率を改善することができる。
【００４４】
第２は、隣接する電極ラインＣの立ち上がり速度を高速化するため、隣接する電極ラインＢに同位相のオフセットパルスを印加するというものである。これにより、表示の階調重みが大きい場合でも、放電タイミングよりもオフセット電圧の立ち上がりを速くすることができ、発光効率を改善することができる。
【００４５】
実施形態１
本実施形態の駆動方法を適用するＰＤＰは図１および図２で示したＰＤＰである。
図５は駆動装置のブロック図である。
本駆動装置は、Ｘ側、Ｙ側それぞれ２つのサステナから形成される。すなわち、本駆動装置は、Ｘ側（表示電極のＸ電極側）に電圧を印加する２個のサステナを含んでいる。また、Ｙ側（表示電極のＹ電極側）に電圧を印加する２個のスキャンドライバと２個のサステナを含んでいる。
【００４６】
Ｘ側のサステナ１は、Ｘ電極の奇数行に接続されており、オフセット回路からオフセット電圧Ｖｏの供給を受ける。また、Ｖｗ回路１とＶｘ回路１から電圧Ｖｗと電圧Ｖｘの供給を受ける。Ｘ側のサステナ２は、Ｘ電極の偶数行に接続されており、オフセット回路からオフセット電圧Ｖｏの供給を受ける。また、Ｖｗ回路２とＶｘ回路２から電圧Ｖｗと電圧Ｖｘの供給を受ける。Ｘ側の２個のサステナ１，２はそれぞれ異なったパルスを印加するため独立に駆動される。
【００４７】
Ｙ側のサステナ１およびサステナ２は、Ｘ側のサステナ１およびサステナ２と同じである。
Ｙ側のスキャンドライバ１は、Ｙ電極の奇数行に接続されており、オフセット回路からオフセット電圧Ｖｏの供給を受ける。また、Ｖｓｃ回路とＶｙ回路から電圧Ｖｓｃと電圧Ｖｙの供給を受ける。さらに、サステナ１から電圧Ｖｗと電圧Ｖｘの供給を受ける。
【００４８】
Ｙ側のスキャンドライバ２は、Ｙ電極の偶数行に接続されており、オフセット回路からオフセット電圧Ｖｏの供給を受ける。また、Ｖｓｃ回路とＶｙ回路から電圧Ｖｓｃと電圧Ｖｙの供給を受ける。さらに、サステナ２から電圧Ｖｗと電圧Ｖｘの供給を受ける。
【００４９】
図６および図７にＸ側駆動回路の詳細を示す。図６は奇数行用のＸ１駆動回路であり、図７は偶数行用のＸ２駆動回路である。
Ｘ１駆動回路３１１は、以下の回路１〜１０から構成される。
（回路１）Ｖｍ≒（ＶLo＋ＶHi）／２となる電圧ＶｍとトランジスタＴ１のドレインが接続され、Ｔ１のソースが順方向ダイオードＤ１を介してインダクターＩ１と接続され、Ｉ１の反対の端がパネルのＸ電極の奇数行に接続される。
【００５０】
（回路２）ＶｍとトランジスタＴ２のソースが接続され、Ｔ２のドレインが逆方向ダイオードＤ２を介してインダクターＩ１と接続され、Ｉ１の反対の端がパネルのＸ電極の奇数行に接続される。
（回路３）Ｖｏｐ１≒（ＶHi＋Ｖｏ）／２となる電圧Ｖｏｐ１とトランジスタＴ３のドレインが接続され、Ｔ３のソースが順方向ダイオードＤ３を介してインダクターＩ２と接続され、Ｉ２の反対の端がパネルのＸ電極の奇数行に接続される。
【００５１】
（回路４）Ｖｏｐ１とトランジスタＴ４のソースが接続され、Ｔ４のドレインが逆方向ダイオードＤ４を介してインダクターＩ２と接続され、Ｉ２の反対の端がパネルのＸ電極の奇数行に接続される。
（回路５）ＶHiとトランジスタＴ５のドレインが接続され、Ｔ５のソースが逆方向ダイオードＤ５を介してパネルのＸ電極の奇数行に接続される。
（回路５’）ＶHiとトランジスタＴ５’のドレインが接続され、Ｔ５’のソースが逆方向ダイオードＤ５’を介してパネルのＸ電極の奇数行に接続される。
（回路６）ＶLoとトランジスタＴ６のソースが接続され、Ｔ６のドレインが順方向ダイオードＤ６を介してパネルのＸ電極の奇数行に接続される。
（回路７）ＶｘとトランジスタＴ７のドレインが接続され、Ｔ７のソースが順方向ダイオードＤ７を介してパネルのＸ電極の奇数行に接続される。
【００５２】
（回路８）グランドとトランジスタＴ８のソースが接続され、Ｔ８のドレインが順方向ダイオードＤ８を介してパネルのＸ電極の奇数行に接続される。
（回路９）ＶｗとトランジスタＴ９のドレインが接続され、Ｔ９のソースが順方向ダイオードＤ９を介してパネルのＸ電極の奇数行に接続される。
（回路１０）グランドとトランジスタＴ１０のソースが接続され、Ｔ１０のドレインが逆方向ダイオードＤ１０を介してパネルのＸ電極の奇数行に接続される。
【００５３】
図１２に回路１〜６を用いて維持電圧パルスおよびオフセット電圧パルスを印加する際の各トランジスタのスイッチ・タイミングを示す。
ｔ１：回路１をＯＮにし、ＶLoからＶHiへ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。実際の到達電圧は多少の回路損失が発生するため、ＶHiのよりも１０〜２０％低い電圧ＶHi−αになる。
【００５４】
ｔ２：回路１をＯＦＦ、回路３をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶHi−αからＶｏに電圧を変化させる。スタートの電圧がＶHiよりも低いため、回路損失を見込んでも電圧はほぼＶｏに達する。あらかじめＶｏに達するようにＶｏｐ１の設定を行っても良い。
【００５５】
ｔ３：回路３をＯＦＦ、回路４をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶｏからＶHiに電圧を変化させる。実際の到達電圧は多少の回路損失が発生するため、ＶHiよりも１０〜２０％高い電圧ＶHi＋α’になる。
【００５６】
ｔ４：回路３をＯＦＦ、回路５、回路５’をＯＮする。ＶHi＋αよりＶHiに電圧を引き下げ、固定する。このときパネル内では壁電荷が形成されるため、回路５、回路５’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ５の手前でＯＦＦする。
【００５７】
ｔ５：回路２をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶHiからＶLoに電圧を変化させる。実際の到達電圧は多少の回路損失が発生するため、ＶLoよりも１０〜２０％高い電圧ＶLo＋α’’になる。
ｔ６：回路２をＯＦＦ、回路６をＯＮする。ＶLo＋αよりＶLoに電圧を引き下げ、固定する。回路６は次のパルス印加直前までＯＮ状態を維持し、回路内の電流貫通を防ぐため次のｔ１手前でＯＦＦにする。
回路７〜９はリセット期間およびアドレス期間で使用する。
【００５８】
Ｘ２駆動回路３１２は、出力がＸ電極の偶数行に接続される以外は、Ｘ１駆動回路３１１とほぼ同じ構成で、パルス印加のタイミングを除けば基本動作は同じである。
【００５９】
図８および図９にＹ側駆動回路の詳細を示す。図８は奇数行用のＹ１駆動回路であり、図９は偶数行用のＹ２駆動回路である。Ｙ１駆動回路３２１とＹ２駆動回路３２２は基本的に同じ構成である。
【００６０】
Ｙ側駆動回路は、スキャン時に各Ｙ電極のＯＮ／ＯＦＦを制御するためのスキャンドライバと、Ｖｓｃへの引き上げ回路、および維持電圧パルス、オフセット電圧パルスを印加するための回路から構成される。これらは維持期間には基本的にＸ側駆動回路と同じ動きをするため、説明を省略する。
【００６１】
図１０にアドレス側駆動回路を示す。
アドレス側駆動回路３３は、各アドレス電極のＯＮ／ＯＦＦを制御するためのアドレスドライバを含んでいる。
【００６２】
図１１は本実施形態におけるタイムチャートである。
画面の表示に際しては、維持期間の長さが異なる８つのサブフィールドで１つのフレームを構成する。１つのフレームは１枚の絵を構成し、１秒間に６０枚のフレームが連続することでＴＶ動画が形成される。
【００６３】
各サブフィールドは、セル内の電荷を初期化するリセット期間と、発光させるべきセルを選択するアドレス期間と、選択されたセルを発光させる維持期間で構成される。
【００６４】
図１３は各表示電極の１つのサブフィールドにおける駆動電圧波形を示した図である。１つのサブフィールドは、リセット期間、アドレス期間、維持期間より構成される。印加される電圧の例としては例えば、Ｖｗ＝４００（Ｖ）、Ｖｘ＝８０（Ｖ）、Ｖｙ＝−１２０（Ｖ）、Ｖｓｃ＝−６０（Ｖ）、Ｖａｄｄ＝６０（Ｖ）、ＶHi＝８０（Ｖ）、ＶLo＝−８０（Ｖ）、Ｖｍ＝−０（Ｖ）、Ｖｏｐ＝１６０（Ｖ）が挙げられる。
【００６５】
維持期間の時間ａにおいては、Ｘ電極は奇数行の電圧がＶHiからＶLoに変動するのと同時に、偶数行の電圧がＶLoからＶｏに変動する。Ｙ電極は奇数行の電圧がＶHiに維持され、偶数行の電圧がＶLoに維持される。このとき、Ｘ電極の偶数行とＹ電極の偶数行との間でオフセット放電ｆ１が発生する。そしてこれと同時に、Ｘ電極の奇数行とＹ電極の奇数行との間で非オフセット放電ｆ２が発生する。このとき、各電極ラインの上方か下方どちらか一方でしか放電は起こっておらず、電源ラインから補われる電荷チャージの不足分は、従来の駆動方法よりも小さく、発光効率が改善される。
【００６６】
時間ｂにおいては、Ｙ電極は奇数行がＶHiからＶLoに変動するのと同時に、偶数行がＶLoからＶｏに変動する。Ｘ電極の奇数行はＶLoに維持され、偶数行はＶHiに維持される。発光効率の改善効果は、時間ａと同じである。
【００６７】
時間ｃにおいては、Ｘ電極は偶数行がＶHiからＶLoに変動するのと同時に、奇数行がＶLoからＶｏに変動する。Ｙ電極の奇数行はＶLoに維持され、偶数行はＶHiに維持される。発光効率の改善効果は、時間ａおよび時間ｂと同じである。
【００６８】
時間ｄにおいては、Ｙ電極は偶数行がＶHiからＶLoに変動するのと同時に、奇数行がＶLoからＶｏに変動する。Ｘ電極の偶数行はＶLoに維持され、奇数行はＶHiに維持される。発光効率の改善効果は、時間ａ、時間ｂおよび時間ｃと同じである。
【００６９】
実施形態２
本実施形態は、ＰＤＰの構成と装置の全体構成については実施形態１と同じである。内部のＸ側駆動回路とＹ側駆動回路が異なる。
【００７０】
図１４および図１５にＸ側駆動回路の詳細を示す。図１４は奇数行用のＸ１駆動回路であり、図１５は偶数行用のＸ２駆動回路である。
Ｘ１駆動回路４１１は、以下の回路１〜９から構成される。
（回路１）Ｖｍ≒（ＶLo＋ＶHi）／２となる電圧ＶｍとトランジスタＴ５１のソースが接続され、Ｔ５１のドレインが逆方向ダイオードＤ５１を介してインダクターＩ１３と接続され、Ｉ１３の反対の端がパネルのＸ電極の奇数行に接続される。
【００７１】
（回路２）Ｖｏｐ１≒（ＶLo＋Ｖｏ）／２となる電圧Ｖｏｐ１とトランジスタＴ５２のドレインが接続され、Ｔ５２のソースが順方向ダイオードＤ５２を介してインダクターＩ１４と接続され、Ｉ１４の反対の端がパネルのＸ電極の奇数行に接続される。
【００７２】
（回路３）Ｖｏｐ１とトランジスタＴ５３のソースが接続され、Ｔ５３のドレインが逆方向ダイオードＤ５３を介してインダクターＩ１４と接続され、Ｉ１４の反対の端がパネルのＸ電極の奇数行に接続される。
（回路４）ＶHiとトランジスタＴ５４のドレインが接続され、Ｔ５４のソースが逆方向ダイオードＤ５４を介してパネルのＸ電極の奇数行に接続される。
（回路４’）ＶHiとトランジスタＴ５４’のソースが接続され、Ｔ５４’のドレインが順方向ダイオードＤ５４’を介してパネルのＸ電極の奇数行に接続される。Ｔ５４’はＴ５４とスイッチが同期する。
【００７３】
（回路５）ＶLoとトランジスタＴ５５のソースが接続され、Ｔ５５のドレインが逆方向ダイオードＤ５５を介してパネルのＸ電極の奇数行に接続される。
（回路６）ＶＸとトランジスタＴ５６のドレインが接続され、Ｔ５６のソースが順方向ダイオードＤ５６を介してパネルのＸ電極の奇数行に接続される。
（回路７）グランドとトランジスタＴ５７のソースが接続され、Ｔ５７のドレインが順方向ダイオードＤ５７を介してパネルのＸ電極の奇数行に接続される。
【００７４】
（回路８）ＶｗとトランジスタＴ５８のドレインが接続され、Ｔ５８のソースが順方向ダイオードＤ５８を介してパネルのＸ電極の奇数行に接続される。
（回路９）グランドとトランジスタＴ５９のソースが接続され、Ｔ５９のドレインが逆方向ダイオードＤ５９を介してパネルのＸ電極の奇数行に接続される。
【００７５】
図１８に回路１〜５を用いて維持電圧パルスおよびオフセット電圧パルスを印加する際の各トランジスタのスイッチ・タイミングを示す。
ｔ１：回路２をＯＮにし、ＶLoからＶｏへ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。あらかじめＶｏに達するようにＶｏｐ１の調整を行う。
【００７６】
ｔ２：回路２をＯＦＦ、回路３をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶｏからＶHiに電圧を変化させる。
【００７７】
ｔ３：回路３をＯＦＦ、回路４、回路４’をＯＮする。ＶHiに電圧を固定する。このときパネル内では壁電荷が形成されるため、回路４、回路４’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ４の手前でＯＦＦする。
【００７８】
ｔ４：回路１をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶHiからＶLoに電圧を変化させる。実際の到達電圧は多少の回路損失が発生するため、ＶLoよりも１０〜２０％高い電圧ＶLo＋α’’になる。
【００７９】
ｔ５：回路１をＯＦＦ、回路５をＯＮする。ＶLo＋αよりＶLoに電圧を引き下げ、固定する。回路５は次のパルス印加直前までＯＮ状態を維持し、回路内の電流貫通を防ぐため次のｔ１手前でＯＦＦにする。
回路７〜９はリセット期間およびアドレス期間で使用する。
【００８０】
Ｘ２駆動回路４１２は、出力がＸ電極の偶数行に接続される以外は、Ｘ１駆動回路４１１とほぼ同じ構成で、パルス印加のタイミングを除けば基本動作は同じである。
【００８１】
図１６および図１７にＹ側駆動回路の詳細を示す。図１６は奇数行用のＹ１駆動回路であり、図１７は偶数行用のＹ２駆動回路である。Ｙ１駆動回路４２１とＹ２駆動回路４２２は、奇数行用と偶数行用が異なるだけで、基本的には同じ構成である。
【００８２】
Ｙ側駆動回路は、スキャン時に各Ｙ電極のＯＮ／ＯＦＦを制御するためのスキャンドライバと、Ｖｓｃへの引き上げ回路、および維持電圧パルス、オフセット電圧パルスを印加するための回路から構成される。これらは維持期間には基本的にＸ側駆動回路と同じ動きをするため、説明を省略する。
【００８３】
アドレス側駆動回路は実施形態１と同じである。また、タイムチャートも実施形態１と同じである。
【００８４】
各表示電極の１つのサブフィールドにおける駆動電圧波形は、実施形態１と同じである。印加される電圧の例としては、例えば、Ｖｗ＝４００（Ｖ）、Ｖｘ＝８０（Ｖ）、Ｖｙ＝−１２０（Ｖ）、Ｖｓｃ＝−６０（Ｖ）、Ｖａｄｄ＝６０（Ｖ）、ＶHi＝８０（Ｖ）、ＶLo＝−８０（Ｖ）、Ｖｏｐ＝８０（Ｖ）が挙げられる。
【００８５】
実施形態３
本実施形態は、ＰＤＰの構成と装置の全体構成については実施形態１と同じである。内部のＸ側駆動回路とＹ側駆動回路が異なる。
【００８６】
図１９および図２０にＸ側駆動回路の詳細を示す。図１９は奇数行用のＸ１駆動回路であり、図２０は偶数行用のＸ２駆動回路である。
Ｘ１駆動回路５１１は、以下の回路１〜１１から構成される。
（回路１）Ｖｍ≒（ＶLo＋ＶHi）／２となる電圧ＶｍとトランジスタＴ９４のソースが接続され、Ｔ９４のドレインが逆方向ダイオードＤ９４を介してインダクターＩ２３と接続され、Ｉ２３の反対の端がパネルのＸ電極の奇数行に接続される。
【００８７】
（回路２）Ｖｏｐ１≒（ＶLo＋Ｖｏ）／２となる電圧Ｖｏｐ１とトランジスタＴ９５のドレインが接続され、Ｔ９５のソースが順方向ダイオードＤ９５を介してインダクターＩ１２４と接続され、Ｉ１２４の反対の端がパネルのＸ電極の奇数行に接続される。
【００８８】
（回路３）Ｖｏｐ１とトランジスタＴ９６のソースが接続され、Ｔ９６のドレインが逆方向ダイオードＤ９６を介してインダクターＩ１２４と接続され、Ｉ１２４の反対の端がパネルのＸ電極の奇数行に接続される。
（回路４）ＶHiとトランジスタＴ９９のドレインが接続され、Ｔ９９のソースが逆方向ダイオードＤ９９を介してパネルのＸ電極の奇数行に接続される。
（回路４’）ＶHiとトランジスタＴ９９’のソースが接続され、Ｔ９９’のドレインが順方向ダイオードＤ９９’を介してパネルのＸ電極の奇数行に接続される。Ｔ９９’はＴ９９とスイッチが同期する。
【００８９】
（回路５）Ｖｏｐ２≒（ＶHi＋Ｖｏ）／２となる電圧Ｖｏｐ２とトランジスタＴ９７のドレインが接続され、Ｔ９７のソースが順方向ダイオードＤ９７を介してインダクターＩ１２５と接続され、Ｉ１２５の反対の端がパネルのＸ電極の奇数行に接続される。
（回路６）Ｖｏｐ１とトランジスタＴ９８のソースが接続され、Ｔ９８のドレインが逆方向ダイオードＤ９８を介してインダクターＩ１２５と接続され、Ｉ１２５の反対の端がパネルのＸ電極の奇数行に接続される。
【００９０】
（回路７）ＶLoとトランジスタＴ１００のソースが接続され、Ｔ１００のドレインが逆方向ダイオードＤ１００を介してパネルのＸ電極の奇数行に接続される。
（回路８）ＶＸとトランジスタＴ５６のドレインが接続され、Ｔ１０１のソースが順方向ダイオードＤ１０１を介してパネルのＸ電極の奇数行に接続される。
（回路９）グランドとトランジスタＴ１０２のソースが接続され、Ｔ１０２のドレインが順方向ダイオードＤ１０２を介してパネルのＸ電極の奇数行に接続される。
（回路１０）ＶｗとトランジスタＴ１０３のドレインが接続され、Ｔ１０３のソースが順方向ダイオードＤ１０３を介してパネルのＸ電極の奇数行に接続される。
【００９１】
（回路１１）グランドとトランジスタＴ１０４のソースが接続され、Ｔ１０４のドレインが逆方向ダイオードＤ１０４を介してパネルのＸ電極の奇数行に接続される。
【００９２】
図２３に回路１〜５を用いて維持電圧パルスおよびオフセット電圧パルスを印加する際の各トランジスタのスイッチ・タイミングを示す。本実施形態はＶｏ＝Ｖｏ２となる場合について示している。
【００９３】
ｔ１：回路２をＯＮにし、ＶLoからＶｏへ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。あらかじめＶｏに達するようにＶｏｐ１の調整を行う。
【００９４】
ｔ２：回路２をＯＦＦ、回路３をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶｏからＶHiに電圧を変化させる。
ｔ３：回路３をＯＦＦ、回路４、回路４’をＯＮする。ＶHiに電圧を固定する。このときパネル内では壁電荷が形成されるため、回路４、回路４’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ４の手前でＯＦＦする。
【００９５】
ｔ４：回路５をＯＮにし、ＶHiからＶｏ２≒Ｖｏへ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。あらかじめＶｏに達するようにＶｏｐ２の調整を行う。
【００９６】
ｔ５：回路５をＯＦＦ、回路６をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、Ｖｏ２≒ＶｏからＶHiに電圧を変化させる。
ｔ６：回路６をＯＦＦ、回路４、回路４’をＯＮする。ＶHiに電圧を固定する。このときパネル内では壁電荷が形成されるため、回路４、回路４’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ７の手前でＯＦＦする。
【００９７】
ｔ７：回路１をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶHiからＶLoに電圧を変化させる。実際の到達電圧は多少の回路損失が発生するため、ＶLoよりも１０〜２０％高い電圧ＶLo＋α’’になる。
【００９８】
ｔ８：回路１をＯＦＦ、回路７をＯＮする。ＶLo＋αよりＶLoに電圧を引き下げ、固定する。回路７は次のパルス印加直前までＯＮ状態を維持し、回路内の電流貫通を防ぐため次のｔ１手前でＯＦＦにする。
回路８〜１１はリセット期間およびアドレス期間で使用する。
【００９９】
Ｘ２駆動回路５１２は、出力がＸ電極の偶数行に接続される以外は、Ｘ１駆動回路５１１とほぼ同じ構成で、パルス印加のタイミングを除けば基本動作は同じである。
【０１００】
図２１および図２２にＹ側駆動回路の詳細を示す。図２１は奇数行用のＹ１駆動回路であり、図２２は偶数行用のＹ２駆動回路である。Ｙ１駆動回路５２１とＹ２駆動回路５２２は、奇数行用と偶数行用が異なるだけで、基本的には同じ構成である。
【０１０１】
Ｙ側駆動回路は、スキャン時に各Ｙ電極のＯＮ／ＯＦＦを制御するためのスキャンドライバと、Ｖｓｃへの引き上げ回路、および維持電圧パルス、オフセット電圧パルスを印加するための回路から構成される。これらは維持期間には基本的にＸ側駆動回路と同じ動きをするため、説明を省略する。
【０１０２】
アドレス側駆動回路は実施形態１と同じである。また、タイムチャートも実施形態１と同じである。
【０１０３】
図２４は各表示電極の１つのサブフィールドにおける駆動電圧波形を示した図である。印加される電圧の例としては、例えば、Ｖｗ＝４００（Ｖ）、Ｖｘ＝８０（Ｖ）、Ｖｙ＝−１２０（Ｖ）、Ｖｓｃ＝−６０（Ｖ）、Ｖａｄｄ＝６０（Ｖ）、ＶHi＝８０（Ｖ）、ＶLo＝−８０（Ｖ）、Ｖｏｐ１＝８０（Ｖ）、Ｖｏｐ２＝１６０（Ｖ）が挙げられる。
【０１０４】
維持期間の時間ａにおいては、Ｘ電極は奇数行がＶHiからＶLoに変動するのと同時に、偶数行がＶLoからＶｏに変動する。Ｙ電極は奇数行がＶHiからＶｏ２≒Ｖｏに変動し、偶数行はＶLoに維持される。このとき、Ｘ電極の偶数行とＹ電極の偶数行との間でオフセット放電ｆ１が発生すると同時に、Ｘ電極の奇数行とＹ電極の奇数行との間でオフセット放電ｆ２が発生する。このとき、各電極ラインの上方か下方どちらか一方でしか放電は起こっておらず、電源ラインから補われる電荷チャージの不足分は、従来駆動方法よりも小さく、発光効率が改善する。また、維持期間中の全ての放電がオフセット放電になったことにより、実施形態１、実施形態２と比較して、さらに高発光効率である。また、オフセット電圧パルスによって放電が速くなり、維持パルス周期を短くする効果も、実施形態１および実施形態２よりも大きい。
【０１０５】
時間ｂにおいては、Ｙ電極は奇数行がＶHiからＶLoに変動するのと同時に、偶数行がＶLoからＶｏに変動する。Ｘ電極は偶数行がＶHiからＶｏ２≒Ｖｏに変動し、奇数行はＶLoに維持される。このとき、Ｙ電極の奇数行とＸ電極の奇数行との間でオフセット放電ｆ３が発生すると同時に、Ｘ電極の偶数行とＹ電極の偶数行との間でオフセット放電ｆ４が発生する。発光効率の改善効果、維持パルス周期短縮効果は、時間ａと同じである。
【０１０６】
時間ｃにおいては、Ｘ電極は偶数行がＶHiからＶLoに変動するのと同時に、奇数行がＶLoからＶｏに変動する。Ｙ電極は偶数行がＶHiからＶｏ２≒Ｖｏに変動し、奇数行はＶLoで維持される。このとき、Ｘ電極の奇数行とＹ電極の奇数行との間でオフセット放電ｆ５が発生すると同時に、Ｘ電極の偶数行とＹ電極の偶数行との間でオフセット放電ｆ６が発生する。発光効率の改善効果、維持パルス周期短縮効果は時間ａおよび時間ｂと同じである。
【０１０７】
時間ｄにおいては、Ｙ電極の偶数行がＶHiからＶLoに変動するのと同時に、奇数行がＶLoからＶｏに変動する。Ｘ電極は奇数行がＶHiからＶｏ２≒Ｖｏに変動し、偶数行はＶLoに維持される。このとき、Ｙ電極の偶数行とＸ電極の偶数行との間でオフセット放電ｆ７が発生すると同時に、Ｘ電極の奇数行とＹ電極の偶数行との間でオフセット放電ｆ８が発生する。発光効率の改善効果、維持パルス周期短縮効果は、時間ａ、時間ｂおよび時間ｃと同じである。
【０１０８】
実施形態４
本実施形態は、ＰＤＰの構成と装置の全体構成については実施形態３と同じである。内部のＸ側駆動回路とＹ側駆動回路も同じであるが、電圧設定値に以下に示す制限が加わる点が、実施形態３と異なる。
Ｘ１駆動回路は、以下の回路１〜９から構成される。
（回路１）Ｖｍ≒（ＶLo＋ＶHi）／２となる電圧ＶｍとトランジスタＴ５１のソースが接続され、Ｔ５１のドレインが逆方向ダイオードＤ５１を介してインダクターＩ１３と接続され、Ｉ１３の反対の端がパネルのＸ電極の奇数行に接続される。
【０１０９】
（回路２）Ｖｏｐ１≒（ＶLo＋Ｖｏ）／２≒（Ｖｏ２＋ＶHi）／２となる電圧Ｖｏｐ１とトランジスタＴ５２のドレインが接続され、Ｔ５２のソースが順方向ダイオードＤ５２を介してインダクターＩ１４と接続され、Ｉ１４の反対の端がパネルのＸ電極の奇数行に接続される。
【０１１０】
（回路３）Ｖｏｐ１とトランジスタＴ５３のソースが接続され、Ｔ５３のドレインが逆方向ダイオードＤ５３を介してインダクターＩ１４と接続され、Ｉ１４の反対の端がパネルのＸ電極の奇数行に接続される。
（回路４）ＶHiとトランジスタＴ５４のドレインが接続され、Ｔ５４のソースが逆方向ダイオードＤ５４を介してパネルのＸ電極の奇数行に接続される。
（回路４’）ＶHiとトランジスタＴ５４’のソースが接続され、Ｔ５４’のドレインが順方向ダイオードＤ５４’を介してパネルのＸ電極の奇数行に接続される。Ｔ５４’はＴ５４とスイッチが同期する。
【０１１１】
（回路５）ＶLoとトランジスタＴ５５のソースが接続され、Ｔ５５のドレインが逆方向ダイオードＤ５５を介してパネルのＸ電極の奇数行に接続される。
（回路６）ＶｘとトランジスタＴ５６のドレインが接続され、Ｔ５６のソースが順方向ダイオードＤ５６を介してパネルのＸ電極の奇数行に接続される。
（回路７）グランドとトランジスタＴ５７のソースが接続され、Ｔ５７のドレインが順方向ダイオードＤ５７を介してパネルのＸ電極の奇数行に接続される。
【０１１２】
（回路８）ＶｗとトランジスタＴ５８のドレインが接続され、Ｔ５８のソースが順方向ダイオードＤ５８を介してパネルのＸ電極の奇数行に接続される。
（回路９）グランドとトランジスタＴ５９のソースが接続され、Ｔ５９のドレインが逆方向ダイオードＤ５９を介してパネルのＸ電極の奇数行に接続される。
【０１１３】
図２５に回路１〜５を用いて維持電圧パルスおよびオフセット電圧パルスを印加する際の各トランジスタのスイッチ・タイミングを示す。本実施形態はＶｏ２≒（Ｖｏ＋ＶLo−ＶHi）、ＶHi＜Ｖｏとなる場合について示している。
【０１１４】
ｔ１：回路２をＯＮにし、ＶLoからＶｏへ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。あらかじめＶｏに達するようにＶｏｐ１の調整を行う。
【０１１５】
ｔ２：回路２をＯＦＦ、回路３をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶｏからＶHiに電圧を変化させる。
ｔ３：回路３をＯＦＦ、回路４、回路４’をＯＮする。ＶHiに電圧を固定する。このときパネル内では壁電荷が形成されるため、回路４、回路４’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ４の手前でＯＦＦする。
【０１１６】
ｔ４：回路２をＯＮにし、ＶHiからＶｏ２≒（Ｖｏ＋ＶLo−ＶHi）へ電圧を変化させる。パネルの容量Ｃとインダクターによる共振現象を利用するため、速度の速い立ち上がりが実現する。
【０１１７】
ｔ５：回路２をＯＦＦ、回路３をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、Ｖｏ２からＶHiに電圧を変化させる。
ｔ６：回路３をＯＦＦ、回路４、回路４’をＯＮする。ＶHiに電圧を固定する。このときパネル内では壁電荷が形成されるため、回路４、回路４’は数マイクロ秒ＯＮ状態を維持し、回路内の電流貫通を防ぐためｔ７の手前でＯＦＦする。
【０１１８】
ｔ７：回路１をＯＮする。パネルの容量Ｃとインダクターによる共振現象を利用して、ＶHiからＶLoに電圧を変化させる。実際の到達電圧は多少の回路損失が発生するため、ＶLoよりも１０〜２０％高い電圧ＶLo＋α’’になる。
【０１１９】
ｔ８：回路１をＯＦＦ、回路５をＯＮする。ＶLo＋αよりＶLoに電圧を引き下げ、固定する。回路７は次のパルス印加直前までＯＮ状態を維持し、回路内の電流貫通を防ぐため次のｔ１手前でＯＦＦにする。
回路６〜９はリセット期間およびアドレス期間で使用する。
【０１２０】
Ｘ２駆動回路は、出力がＸ電極の偶数行に接続される以外は、Ｘ１駆動回路とほぼ同じ構成で、パルス印加タイミングを除けば基本動作は同じである。
【０１２１】
なお、Ｖｏ２＜Ｖｏの関係にある理由は、実施形態３のようにＶｏ２≒Ｖｏであれば、プライミング粒子による放電開始タイミングが高速になりすぎて、オフセット電圧パルスのスピードが如何なる回路構成をもってしても追いつかなくなる場合があり、これを避ける目的がある。すなわち、放電開始タイミングの高速化を図っても、あまり速すぎると問題を引き起こすため、回路構成とパネル構成に対して最適値を持つということである。本実施例ではＶｏ２＜Ｖｏの関係にあるが、ここに示した事例を回避するためには、Ｖｏ２＞Ｖｏの関係にしてもよい。
【０１２２】
また、Ｖｏ２≒（Ｖｏ＋ＶLo−ＶHi）の関係にある理由は、回路構成を実施形態３で示したものよりも簡略化するためである。
【０１２３】
Ｙ側駆動回路の詳細構成は、実施形態３と同じである。維持期間における動作は、基本的にＸ側駆動回路と同じ動きをするため、説明を省略する。
アドレス側駆動回路は実施形態１と同じである。また、タイムチャートも実施形態１と同じである。
【０１２４】
各表示電極の１つのサブフィールドにおける駆動電圧波形は、Ｖｏｐ２の電圧設定以外は、実施形態３と同じであるため、説明を省略する。印加される電圧の例としては、例えば、Ｖｗ＝４００（Ｖ）、Ｖｘ＝８０（Ｖ）、Ｖｙ＝−１２０（Ｖ）、Ｖｓｃ＝−６０（Ｖ）、Ｖａｄｄ＝６０（Ｖ）、ＶHi＝８０（Ｖ）、ＶLo＝−８０（Ｖ）、Ｖｏｐ１＝１２０（Ｖ）が挙げられる。
【０１２５】
【発明の効果】
本発明によれば、走査に用いない表示電極群と走査に用いる表示電極群との間で維持放電が発生される際には、電圧パルスの位相がシフトされて印加されるので、オフセット放電を行っても、電圧ドロップが発生せず、オフセット放電による発光効率向上効果が電圧ドロップによってキャンセルされることがない。
【図面の簡単な説明】
【図１】本発明の駆動方法を適用するＰＤＰの構成を示す部分分解斜視図である。
【図２】本発明の駆動方法を適用するＰＤＰを平面的に見た状態を示す説明図である。
【図３】本発明の第１の駆動方法の原理を示す説明図である。
【図４】本発明の第２の駆動方法の原理を示す説明図である。
【図５】実施形態１の駆動装置のブロック図である。
【図６】実施形態１の奇数行用のＸ１駆動回路を示す説明図である。
【図７】実施形態１の偶数行用のＸ２駆動回路を示す説明図である。
【図８】実施形態１の奇数行用のＹ１駆動回路を示す説明図である。
【図９】実施形態１の偶数行用のＹ２駆動回路を示す説明図である。
【図１０】実施形態１のアドレス側駆動回路を示す説明図である。
【図１１】実施形態１におけるタイムチャートである。
【図１２】実施形態１の回路の各トランジスタのスイッチ・タイミングを示す説明図である。
【図１３】実施形態１の各表示電極の駆動電圧波形を示した図である。
【図１４】実施形態２の奇数行用のＸ１駆動回路を示す説明図である。
【図１５】実施形態２の偶数行用のＸ２駆動回路を示す説明図である。
【図１６】実施形態２の奇数行用のＹ１駆動回路を示す説明図である。
【図１７】実施形態２の偶数行用のＹ２駆動回路を示す説明図である。
【図１８】実施形態２の回路の各トランジスタのスイッチ・タイミングを示す説明図である。
【図１９】実施形態３の奇数行用のＸ１駆動回路を示す説明図である。
【図２０】実施形態３の偶数行用のＸ２駆動回路を示す説明図である。
【図２１】実施形態３の奇数行用のＹ１駆動回路を示す説明図である。
【図２２】実施形態３の偶数行用のＹ２駆動回路を示す説明図である。
【図２３】実施形態３の回路の各トランジスタのスイッチ・タイミングを示す説明図である。
【図２４】実施形態３の各表示電極の駆動電圧波形を示した説明図である。
【図２５】実施形態３の回路の各トランジスタのスイッチ・タイミングを示す説明図である。
【図２６】従来の維持放電の際に印加する電圧波形を示す説明図である。
【図２７】従来の放電時の電流低減、電磁波放射対策に印加する電圧波形を示す説明図である。
【図２８】従来の維持放電の際に印加するオフセット波形を示す説明図である。
【図２９】従来の表示率が大きい場合のオフセット波形を示す説明図である。
【図３０】従来の表示の階調重みが大きい場合のオフセット波形を示す説明図である。
【符号の説明】
１０ ＰＤＰ
１１ 前面側の基板
１２ 透明電極
１３ バス電極
１７，２４ 誘電体層
１８ 保護膜
２１ 背面側の基板
２８Ｒ，２８Ｇ，２８Ｂ 蛍光体層
２９ 隔壁
３０ 放電空間
３１ Ｘ側駆動回路
３１１，４１１，５１１ Ｘ１駆動回路
３１２，４１２，５１２ Ｘ２駆動回路
３２ Ｙ側駆動回路
３２１，４２１，５２１ Ｙ１駆動回路
３２２，４２２，５２２ Ｙ２駆動回路
３３ アドレス側駆動回路
Ｌ 表示ライン
Ｓ 信号電極
Ｘ，Ｙ 表示電極
Claims (2)
- 一対の基板間に複数の表示電極を平行に設けるとともに、表示電極と交差する方向に複数の選択用電極を設け、表示電極間の表示ラインと選択用電極との交差部をセルとして発光させるよう構成したプラズマディスプレイパネルを用い、画面表示の際には、１フレームを複数のサブフィールドで構成するとともに、各サブフィールドを、発光させるべきセルを選択するアドレス期間と、選択したセルを発光させる維持期間とで構成し、アドレス期間には表示電極を一本おきに走査して発光させるべきセル内に壁電荷を蓄積し、維持期間には走査に用いない表示電極と走査に用いる表示電極との間で、ほぼ矩形波形の電圧パルスにオフセット電圧を重畳した維持電圧パルスを交互に印加してそれらの電極間で維持放電を発生させることで画面表示を行うプラズマディスプレイパネルの駆動方法であって、維持電圧パルスの印加に際し、表示電極を、連続する第１〜第４の４本を１組とする多数組の電極に区分し、第２の電極に電圧が印加されない状態で第１の電極の電圧パルスが立上るとともに第３の電極の電圧パルスが立下り、第３の電極に電圧が印加されない状態でかつ第１の電極の電圧印加中に第２の電極の電圧パルスが立上り、第２の電極の電圧印加中に第１の電極の電圧パルスが立下るとともに第３の電極の電圧パルスが立上り、第１の電極に電圧が印加されない状態でかつ第３の電極の電圧印加中に第２の電極の電圧パルスが立下り、第２〜４の電極についてもこれら第１〜第３の電極の関係と同じになるように、第１〜第４の電極に印加する電圧パルスの位相をシフトさせ、維持電圧パルスが、ほぼ矩形波形の電圧パルスに対して、パルス印加の立上り時点で第１のオフセット電圧パルスを重畳し、さらにパルス印加の中間時点で第２のオフセット電圧パルスを重畳した電圧パルスであることを特徴とするプラズマディスプレイパネルの駆動方法。
- 第２のオフセット電圧パルスの電圧レベルが、第１のオフセット電圧パルスの電圧レベルよりも低く、かつ矩形波形の電圧レベルよりも高いレベルである請求項１記載のプラズマディスプレイパネルの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003148090A JP4540090B2 (ja) | 2003-05-26 | 2003-05-26 | プラズマディスプレイパネルの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003148090A JP4540090B2 (ja) | 2003-05-26 | 2003-05-26 | プラズマディスプレイパネルの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004348083A JP2004348083A (ja) | 2004-12-09 |
| JP4540090B2 true JP4540090B2 (ja) | 2010-09-08 |
Family
ID=33534426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003148090A Expired - Fee Related JP4540090B2 (ja) | 2003-05-26 | 2003-05-26 | プラズマディスプレイパネルの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4540090B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2003
- 2003-05-26 JP JP2003148090A patent/JP4540090B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2004348083A (ja) | 2004-12-09 |
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| JP2006351259A (ja) | プラズマディスプレイパネル |
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| A977 | Report on retrieval |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
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| R154 | Certificate of patent or utility model (reissue) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S131 | Request for trust registration of transfer of right |
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