JP4459663B2

JP4459663B2 - 電子機器

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Publication number: JP4459663B2
Application number: JP2004063038A
Authority: JP
Inventors: 正彦人見; 雅士下鶴
Original assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Current assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Priority date: 2004-03-05
Filing date: 2004-03-05
Publication date: 2010-04-28
Anticipated expiration: 2024-03-05
Also published as: JP2005252873A

Description

この発明は、電子機器に関し、特に内蔵された発振回路の発振が停止したことを検出する発振停止検出システムを備えた電子機器に関する。

一般に、発振回路を内蔵した電子機器には、発振停止検出システムが設けられている。例えば電池により駆動される時計の場合、時計用ＩＣ（集積回路）には水晶発振回路が用いられている。水晶発振回路が発振状態にあるときには、水晶発振回路の電源として、時計用ＩＣの電源電圧をレギュレータによって降圧して得られたレギュレート電圧が用いられる。これは、低消費電流化を図るためである。

それに対して、発振停止状態にある水晶発振回路の発振を再び開始させるときには、速やかに、かつ確実に発振を開始させるため、時計用ＩＣの電源電圧が用いられる。そして、発振が再開した後には、水晶発振回路は、再びレギュレート電圧により駆動される。このように、時計においては、発振停止検出システムは、水晶発振回路の発振が停止したことを検出し、水晶発振回路を駆動する電源の切り替えを制御するのに必要な信号を生成する。

図７は、従来の発振検出回路の構成を示す回路図である。図７に示す発振検出回路１００において、ＮチャネルＭＯＳトランジスタ１０１は、図示しない発振回路から供給された発振信号ＣＫの電位に基づいて、オン／オフ動作を繰り返す。コンデンサ１０２は、ＮチャネルＭＯＳトランジスタ１０１がオンしている状態のときに、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとの間に接続されて充電される。また、コンデンサ１０２は、ＮチャネルＭＯＳトランジスタ１０１がオフ状態のときにプルアップ抵抗１０３を流れるリーク電流によってわずかに放電するが、再びＮチャネルＭＯＳトランジスタ１０１がオン状態になることによって、充電される。この繰り返しによって、インバータ１０４の入力端子の電位は、低電位側電源電位ＶＳＳで安定する。

従って、発振信号ＣＫが供給されている間は、インバータ１０４から出力される発振停止検出信号ＯＳＣＳＴの電位は、相対的に電位が高い“Ｈ（ハイ）”レベルとなる。この状態で発振信号ＣＫの供給が停止すると、コンデンサ１０２はＣＲの時定数に従って放電し続け、それに伴って、インバータ１０４の入力端子の電位は、高電位側電源電位ＶＤＤ側に上がり始める。そして、インバータ１０４の入力端子の電位がインバータ１０４のしきい値よりも高くなると、インバータ１０４から出力される発振停止検出信号ＯＳＣＳＴの電位は、“Ｈ”レベルから相対的に電位が低い“Ｌ（ロー）”レベルに切り替わる。このように、発振停止検出信号ＯＳＣＳＴの電位に基づいて、発振の有無が検出される。

また、図８に示す構成の発振検出回路２００が提案されている（例えば、特許文献１参照。）。この発振検出回路２００は、コンデンサ１０２を放電させる手段として、図７に示す構成におけるプルアップ抵抗１０３の代わりに、定電流源２０１とカレントミラー回路を備えている。カレントミラー回路を構成する一方のＰチャネルＭＯＳトランジスタ２０２は、定電流源２０１に接続されており、一定の電流を流す。カレントミラー回路を構成する他方のＰチャネルＭＯＳトランジスタ２０３は、前記一方のＰチャネルＭＯＳトランジスタ２０２を流れる一定電流に比例した放電電流を流す。

そして、図７に示す構成の発振検出回路１００と同様に、発振信号ＣＫが供給されている間は、ＮチャネルＭＯＳトランジスタ１０１がオン／オフ動作を繰り返し、それによって、コンデンサ１０２が充電とわずかな放電を繰り返す。この状態では、インバータ１０４の入力端子の電位が低電位側電源電位ＶＳＳで安定し、インバータ１０４から“Ｈ”レベルの発振停止検出信号ＯＳＣＳＴが出力される。発振が停止すると、前記他方のＰチャネルＭＯＳトランジスタ２０３を流れる放電電流により、コンデンサ１０２は放電し続ける。それによって、インバータ１０４の入力端子の電位がインバータ１０４のしきい値よりも高くなり、インバータ１０４から“Ｌ”レベルの発振停止検出信号ＯＳＣＳＴが出力される。

特開２０００−３３２５８５号公報（図１）

しかしながら、コンデンサの放電手段としてプルアップ抵抗を用いた構成（図７参照）では、放電時間を適当な時間に設定するためには、数百メガ〜数ギガオーム程度の高抵抗が必要であるが、このような高抵抗をＩＣチップ内に作製すると、以下のような不具合が生じる。第１に、ＩＣチップに対する抵抗の占有面積が極めて大きくなり、ＩＣチップが大型化してしまう。第２に、製造工程上のばらつきが大きくなるため、抵抗値の絶対精度が低くなり、それによって所望の放電時間が得られず、発振の有無を正確に検出することができないおそれがある。また、光や温度などの外部環境の影響を受けて抵抗値が変化しやすいため、例えば、抵抗値が小さくなった場合には、放電電流が増加してしまい、発振停止と誤検出してしまうおそれがある。

一方、コンデンサの放電手段として、定電流源と、コンデンサに並列に接続されたＰチャネルＭＯＳトランジスタを用いた構成（図８参照）では、放電時間を適当な時間に設定するためには、このＰチャネルＭＯＳトランジスタのオン抵抗を極めて大きくする必要がある。それには、このＰチャネルＭＯＳトランジスタのゲート長を大きくする必要があるが、そうすると、ゲート容量が大きくなってしまい、例えば、発振開始時の定電流源の動作が鈍くなるという問題点がある。

この発明は、上述した従来技術による問題点を解消するため、発振回路の発振が停止したことを正確に検出することができ、発振の再起動を迅速に行うことができる電子機器を提供することを目的とする。

上述した目的を達成するため、この発明にかかる電子機器は、外部から供給された発振信号の周期に基づいてオン／オフを繰り返すスイッチング手段、前記スイッチング手段がオン状態にあるときに充電され、かつ前記スイッチング手段がオフ状態にあるときに放電する容量素子、前記容量素子が放電状態にあるときに前記容量素子の放電電流を流すＭＯＳトランジスタ、および前記容量素子の電圧に基づいて前記発振信号の有無を検出する検出手段を有する発振停止検出回路と、前記ＭＯＳトランジスタのゲートに一定電位のゲートバイアスを印加する定電圧源と、を備え、前記定電圧源は、外部から供給された電源電圧に基づいて所定のリファレンス電位を発生するリファレンス回路、前記リファレンス回路から出力されたリファレンス電位および正の所定の電位がそれぞれ負の入力端子および正の入力端子に入力され、かつ出力端子からレギュレート電位を出力するオペアンプ、および前記オペアンプの正の入力端子に入力される前記所定の電位を発生する電位発生回路を有するレギュレータで構成されており、前記発振停止検出回路の前記ＭＯＳトランジスタのゲートに、前記電位発生回路で発生した前記所定の電位を印加する発振停止検出システムと、発振信号を出力する発振回路と、前記発振停止検出回路から出力された発振停止検出信号に基づいて、前記発振回路に印加する電圧を、通常動作時には前記レギュレータから出力されたレギュレート電圧により駆動させ、再起動時には電源電圧で駆動させるよう切り替えるスイッチ手段と、を備えたことを特徴とする。

この発明によれば、外部から発振信号が供給されている間は、スイッチング手段のオン／オフ動作の繰り返しに伴って容量素子は充放電を繰り返すが、定電圧源によるＭＯＳトランジスタのゲートバイアスを制御して、放電電流を低い一定の電流量に抑えることにより、容量素子は常に十分に充電された状態となり、容量素子の、検出手段に接続された電極の電位は検出手段のしきい値に達しない。発振が停止すると、容量素子は放電し続け、それに伴って容量素子の電圧が変化し続ける。そして、容量素子の、検出手段に接続された電極の電位が検出手段のしきい値を超えると、検出手段から出力される発振停止検出信号の電位が反転する。容量素子の電圧変化が発振停止検出信号の電位を反転させるまでの時間、すなわち発振停止検出時間は、放電電流の電流量によりほぼ決まるので、発振が停止したことを正確に検出することができる。また、レギュレータにより、発振停止検出回路のＭＯＳトランジスタのゲートバイアスが正確に生成されるので、このＭＯＳトランジスタを流れる放電電流を低い一定の電流量に精度よく制御することができる。従って、発振停止検出時間が正確になり、発振が停止したことを安定して正確に検出することができる。そして、発振回路が発振している間は、発振回路にレギュレート電圧が印加されているが、発振停止検出回路が、発振回路の発振が停止したことを検出すると、スイッチ手段により発振回路に印加する電圧をレギュレート電圧から電源電圧に切り替える。それによって、発振の再起動時に発振回路が電源電圧で駆動されるので、発振回路の発振を迅速に再起動させることができる。

さらに、ロジック回路を有し、前記スイッチ手段は、前記発振停止検出回路から出力された発振停止検出信号に基づいて、前記ロジック回路に印加する電圧を、通常動作時には前記レギュレータから出力されたレギュレート電圧により駆動させ、再起動時には電源電圧で駆動させるように切り替えることを特徴とする。

この発明によれば、発振回路が発振している間は、発振回路にレギュレート電圧が印加されているが、発振停止検出回路が、発振回路の発振が停止したことを検出すると、スイッチ手段により発振回路およびロジック回路に印加する電圧をレギュレート電圧から電源電圧に切り替える。それによって、発振の再起動時に発振回路およびロジック回路が電源電圧で駆動されるので、発振回路の発振を迅速に再起動させることができる。

また、前記リファレンス回路は、高電位側電源電位とＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位をリファレンス電位として出力し、前記電位発生回路は、低電位側電源電位とＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位を前記所定の電位として出力することを特徴とする。

この発明によれば、電位発生回路から、低電位側電源電位とＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位が出力されるので、発振停止検出回路のＭＯＳトランジスタのゲートバイアスが正確に得られる。また、リファレンス回路から、高電位側電源電位とＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位が出力されるので、正確なリファレンス電位が得られる。レギュレート電位は、高電位側電源電位とＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位と、低電位側電源電位とＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位とに基づいて決まるので、正確なレギュレート電位が得られる。

また、前記レギュレータは、レギュレート電位を出力する出力端子と低電位側電源電位の印加点との間に、出力段のアクチュエータとして、ＰチャネルＭＯＳトランジスタよりなるソースフォロワを有することを特徴とする。

この発明によれば、アクチュエータとなるＰチャネルＭＯＳトランジスタにおいて、ゲートと、高電位側電源電位が印加されたバルクとの間に寄生容量が生じるので、低電位側電源電位が変動しても、その変動は、このＰチャネルＭＯＳトランジスタのドレイン側で吸収される。従って、低電位側電源電位の変動の影響を受けることなく、このＰチャネルＭＯＳトランジスタのソースが接続されているレギュレート電位の出力端子からレギュレート電位が出力される。

本発明によれば、発振回路の発振が停止したことを正確に検出することができ、発振の再起動を迅速に行うことができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる電子機器の好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、本発明の実施の形態１にかかる発振停止検出システムの構成を示す回路図である。図１に示すように、発振停止検出システムは、発振停止検出回路１、および定電圧源を構成するレギュレータ２を備えている。発振停止検出回路１は、例えば２個のインバータ１１，１２、スイッチング手段を構成する第１のＮチャネルＭＯＳトランジスタ１３、容量素子を構成する第１のコンデンサ１４、第１のＰチャネルＭＯＳトランジスタ１５、および検出手段を構成するバッファ１６を備えている。

第１のインバータ１１は、図示しない外部の発振回路等から供給された発振信号ＣＫを入力とし、その発振信号ＣＫの反転信号を出力する。第２のインバータ１２は、第１のインバータ１１の出力信号を入力とし、第１のインバータ１１の出力信号の反転信号を出力する。第１のＮチャネルＭＯＳトランジスタ１３のソース端子は、第２のインバータ１２の出力端子に接続されている。第１のＮチャネルＭＯＳトランジスタ１３のゲート端子は、第１のインバータ１１の出力端子に接続されている。従って、第１のＮチャネルＭＯＳトランジスタ１３は、発振信号ＣＫの半周期ごとにオン／オフを繰り返す。

第１のＮチャネルＭＯＳトランジスタ１３のドレイン端子は、第１のコンデンサ１４の一方の電極（以下、低電位側電極とする）と、第１のＰチャネルＭＯＳトランジスタ１５のドレイン端子と、バッファ１６の入力端子に接続されている。第１のコンデンサ１４の他方の電極と、第１のＰチャネルＭＯＳトランジスタ１５のソース端子には、高電位側電源電位ＶＤＤが印加されている。第１のコンデンサ１４は、第１のＮチャネルＭＯＳトランジスタ１３がオン状態にあるときに充電され、第１のＮチャネルＭＯＳトランジスタ１３がオフ状態にあるときに放電する。

第１のＰチャネルＭＯＳトランジスタ１５のゲートには、レギュレータ２から供給された一定電位のゲートバイアス電位ＶＲＥＦが印加される。従って、第１のＰチャネルＭＯＳトランジスタ１５は、第１のコンデンサ１４が放電状態にあるときに、第１のコンデンサ１４の放電電流を流す定電流源として動作する。ゲートバイアス電位ＶＲＥＦは、この放電電流を低い一定の電流量に抑えるような電位となっている。バッファ１６は、バッファ１６に入力される信号（以下、バッファ入力信号ＯＳＣＳＴ＿ＮＢとする）の電位、すなわち第１のコンデンサ１４の前記低電位側電極の電位に基づいて発振停止検出信号ＯＳＣＳＴを出力する。

レギュレータ２は、リファレンス回路３、オペアンプ４および出力段５を備えている。リファレンス回路３は、２個のＰチャネルＭＯＳトランジスタ３１，３２、２個のＮチャネルＭＯＳトランジスタ３３，３４および抵抗素子３５を備えている。抵抗素子３５の一端と第３のＰチャネルＭＯＳトランジスタ３２のソース端子には、高電位側電源電位ＶＤＤが印加されている。抵抗素子３５の他端は、第２のＰチャネルＭＯＳトランジスタ３１のソース端子に接続されている。第２のＰチャネルＭＯＳトランジスタ３１のゲート端子は、第３のＰチャネルＭＯＳトランジスタ３２のゲート端子およびドレイン端子と、第３のＮチャネルＭＯＳトランジスタ３４のドレイン端子に接続されている。

第２のＰチャネルＭＯＳトランジスタ３１のドレイン端子は、第２のＮチャネルＭＯＳトランジスタ３３のドレイン端子およびゲート端子と、第３のＮチャネルＭＯＳトランジスタ３４のゲート端子に接続されている。第２のＮチャネルＭＯＳトランジスタ３３のソース端子と第３のＮチャネルＭＯＳトランジスタ３４のソース端子には、低電位側電源電位ＶＳＳが印加されている。第３のＰチャネルＭＯＳトランジスタ３２のドレイン端子からは、リファレンス電位ＰＲＥＦが出力される。リファレンス電位ＰＲＥＦは、高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位である。

オペアンプ４は、３個のＰチャネルＭＯＳトランジスタ４１，４２，４３および２個のＮチャネルＭＯＳトランジスタ４４，４５を備えている。電流制限用の第４のＰチャネルＭＯＳトランジスタ４１のソース端子には、高電位側電源電位ＶＤＤが印加されている。第４のＰチャネルＭＯＳトランジスタ４１のゲート端子には、リファレンス回路３から出力されたリファレンス電位ＰＲＥＦが印加されている。第４のＰチャネルＭＯＳトランジスタ４１のドレイン端子は、第５のＰチャネルＭＯＳトランジスタ４２のソース端子および第６のＰチャネルＭＯＳトランジスタ４３のソース端子に接続されている。第５のＰチャネルＭＯＳトランジスタ４２のゲート端子には、リファレンス電位ＰＲＥＦが印加されている。

第５のＰチャネルＭＯＳトランジスタ４２のドレイン端子は、第４のＮチャネルＭＯＳトランジスタ４４のドレイン端子に接続されている。第４のＮチャネルＭＯＳトランジスタ４４のゲート端子は、第６のＰチャネルＭＯＳトランジスタ４３のドレイン端子と、第５のＮチャネルＭＯＳトランジスタ４５のドレイン端子およびゲート端子に接続されている。第４のＮチャネルＭＯＳトランジスタ４４のソース端子と第５のＮチャネルＭＯＳトランジスタ４５のソース端子には、低電位側電源電位ＶＳＳが印加されている。第６のＰチャネルＭＯＳトランジスタ４３のゲート端子には、後述する出力段５の第６のＮチャネルＭＯＳトランジスタ５２から、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位（ＶＲＥＦ）が印加される。

出力段５は、プルアップ用の第７のＰチャネルＭＯＳトランジスタ５１、電位発生回路を構成する第６のＮチャネルＭＯＳトランジスタ５２、アクチュエータを構成する第７のＮチャネルＭＯＳトランジスタ５３および、位相補償用コンデンサである第２のコンデンサ５４を備えている。第７のＰチャネルＭＯＳトランジスタ５１のソース端子には、高電位側電源電位ＶＤＤが印加されている。第７のＰチャネルＭＯＳトランジスタ５１のゲート端子には、リファレンス電位ＰＲＥＦが印加されている。

第７のＰチャネルＭＯＳトランジスタ５１のドレイン端子は、第６のＮチャネルＭＯＳトランジスタ５２のドレイン端子およびゲート端子と、オペアンプ４の第６のＰチャネルＭＯＳトランジスタ４３のゲート端子に接続されている。第６のＮチャネルＭＯＳトランジスタ５２のドレイン端子からは、発振停止検出回路１の第１のＰチャネルＭＯＳトランジスタ１５のゲートバイアス電位ＶＲＥＦが出力される。ゲートバイアス電位ＶＲＥＦは、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位である。

第６のＮチャネルＭＯＳトランジスタ５２のソース端子およびバルクは、第７のＮチャネルＭＯＳトランジスタ５３のドレイン端子に接続されている。第７のＮチャネルＭＯＳトランジスタ５３のゲート端子は、オペアンプ４の第５のＰチャネルＭＯＳトランジスタ４２のドレイン端子に接続されている。第７のＮチャネルＭＯＳトランジスタ５３のソース端子には、低電位側電源電位ＶＳＳが印加されている。第２のコンデンサ５４は、第７のＮチャネルＭＯＳトランジスタ５３のドレイン端子とゲート端子との間に接続されている。第７のＮチャネルＭＯＳトランジスタ５３のドレイン端子からは、レギュレート電位ＶＲＥＧが出力される。

上述した構成のレギュレータ２では、オペアンプ４の負の入力端子にリファレンス電位ＰＲＥＦ、すなわち高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位が印加される。一方、正の入力端子には、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位が印加される。それによって、オペアンプ４は、両入力端子に入力された２つの電位を加算した電位、すなわち高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差と、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差を、高電位側電源電位ＶＤＤに対して負の側に加算した電位にレギュレート電位ＶＲＥＧを保つように動作する。この動作がレギュレータ動作である。

つぎに、図１に示す構成の発振停止検出システムの動作について説明する。図２は、その動作を説明するためのタイミングチャートである。ここでは、図２に示すように、時刻Ｔ１において、第１のＮチャネルＭＯＳトランジスタ１３がオフした状態で、発振信号ＣＫが停止しているとする。そして、時刻Ｔ２のときに発振が開始され、時刻Ｔ３のときに第１のＮチャネルＭＯＳトランジスタ１３がオフした状態で、発振信号ＣＫが停止し、さらに時刻Ｔ４で、発振停止検出回路１が発振の停止を検出するとして、各タイミングでの動作を説明する。発振信号ＣＫは、発振停止の際は不定状態となるが、低電位側電源電位ＶＳＳになっているものとして説明する。

時刻Ｔ１〜時刻Ｔ２の期間では、発振停止検出回路１の第１のコンデンサ１４は、完全に放電された状態となっている。そのため、第１のコンデンサ１４の低電位側電極の電位、すなわちバッファ入力信号ＯＳＣＳＴ＿ＮＢの電位は、高電位側電源電位ＶＤＤとなる。従って、発振停止検出信号ＯＳＣＳＴの電位は高電位側電源電位ＶＤＤとなる。リファレンス電位ＰＲＥＦ、ゲートバイアス電位ＶＲＥＦおよびレギュレート電位ＶＲＥＧは、発振の有無にかかわらず、一定である。また、レギュレート電位ＶＲＥＧは、リファレンス電位ＰＲＥＦとゲートバイアス電位ＶＲＥＦを加算した電位になっている。

時刻Ｔ２では、発振の開始によって発振停止検出回路１の第１のＮチャネルＭＯＳトランジスタ１３がオン状態となる。それによって、第１のコンデンサ１４の低電位側電極に低電位側電源電位ＶＳＳが印加され、第１のコンデンサ１４の充電が始まる。そして、第１のコンデンサ１４が十分に充電されると、第１のコンデンサ１４の低電位側電極の電位、すなわちバッファ入力信号ＯＳＣＳＴ＿ＮＢの電位は、低電位側電源電位ＶＳＳとなる。従って、発振停止検出信号ＯＳＣＳＴの電位は低電位側電源電位ＶＳＳとなる。

時刻Ｔ２〜時刻Ｔ３の期間では、発振信号ＣＫの電位の変動に応じて、第１のＮチャネルＭＯＳトランジスタ１３のオン／オフが繰り返される。第１のＮチャネルＭＯＳトランジスタ１３がオフ状態のときには、第１のコンデンサ１４に蓄えられた電荷は、放電電流として第１のＰチャネルＭＯＳトランジスタ１５を流れる。つまり、第１のコンデンサ１４は放電し始め、第１のコンデンサ１４の低電位側電極の電位は高電位側電源電位ＶＤＤ側に上がり始める。このときに流れる放電電流は、上述したように低い一定の電流量である。

そのため、第１のコンデンサ１４の低電位側電極の電位（バッファ入力信号ＯＳＣＳＴ＿ＮＢの電位）がバッファ１６のしきい値に達する前に、発振信号ＣＫの電位が反転し、第１のＮチャネルＭＯＳトランジスタ１３がオン状態となって、再び第１のコンデンサ１４が充電される。従って、時刻Ｔ２〜時刻Ｔ３の期間では、第１のコンデンサ１４は常に十分に充電された状態にあり、発振停止検出信号ＯＳＣＳＴの電位は低電位側電源電位ＶＳＳとなる。つまり、発振が継続している間、発振停止検出回路１は“Ｌ”レベルの発振停止検出信号ＯＳＣＳＴを出力する。

時刻Ｔ３で発振が停止すると、第１のＰチャネルＭＯＳトランジスタ１５に放電電流が流れ、第１のコンデンサ１４の放電が始まる。従って、第１のコンデンサ１４の低電位側電極の電位は高電位側電源電位ＶＤＤ側に上がり始める。発振が停止しているため、放電電流が流れ続けるので、第１のコンデンサ１４の低電位側電極の電位も高電位側電源電位ＶＤＤ側に上がり続ける。そして、時刻Ｔ４で、第１のコンデンサ１４の低電位側電極の電位がバッファ１６のしきい値（図２では、１／２ＶＳＳとしている）を超えると、バッファ１６から出力される発振停止検出信号ＯＳＣＳＴの電位が反転し、“Ｈ”レベルとなる。この時点で、発振停止検出回路１が発振の停止を検出したことになる。

発振が再開されない場合には、これ以降も第１のコンデンサ１４の低電位側電極の電位は上がり続け、やがて高電位側電源電位ＶＤＤとなり、第１のコンデンサ１４が完全に放電した状態となる。従って、発振が停止している間、発振停止検出回路１は“Ｈ”レベルの発振停止検出信号ＯＳＣＳＴを出力する。ここで、発振が継続している期間中に発振の停止を誤検出しないためには、発振が停止した時点（時刻Ｔ３）から、発振停止検出信号ＯＳＣＳＴの電位が“Ｈ”レベルに切り替わる時点（時刻Ｔ４）までの時間、すなわち発振停止検出時間が発振信号ＣＫの周期よりも十分に長くなるように、ゲートバイアス電位ＶＲＥＦを低い電位に制御して、放電電流の電流量を低く抑える必要がある。

特に限定しないが、例えば上述した構成の発振停止検出システムを内蔵する電子機器が時計である場合には、つぎのような構成とすることができる。すなわち、発振信号ＣＫとして、通常、時計用ＩＣに用いられている水晶発振回路の出力信号を分周した信号を用いることができる。また、レギュレータ２として、通常、時計に内蔵されているレギュレータを利用することができる。

さらに、高電位側電源電位ＶＤＤを０Ｖとし、低電位側電源電位ＶＳＳを−１．５Ｖとして、負の電源電圧で動作させる構成とし、ＰチャネルＭＯＳトランジスタのしきい値を−０．４Ｖとし、ＮチャネルＭＯＳトランジスタのしきい値を−１．１Ｖとすることができる。この場合、高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差は０．４Ｖとなり、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差も０．４Ｖとなるので、レギュレータ２は、レギュレート電位ＶＲＥＧとして−０．８Ｖを出力する。

また、特に限定はされないが、主要な素子について、サイズの一例を挙げる。第１のコンデンサ１４の容量は１０ｐＦ程度である。第１のＰチャネルＭＯＳトランジスタ１５については、ゲート幅が４μｍ程度であり、ゲート長が１９８μｍ程度である。

なお、図３に示す変形例のように、レギュレータ２の出力段５のアクチュエータに、第８のＰチャネルＭＯＳトランジスタ５５をソースフォロワとして用いた構成としてもよい。この場合、第８のＰチャネルＭＯＳトランジスタ５５のゲート端子は、第６のＰチャネルＭＯＳトランジスタ４３のドレイン端子と位相補償用の第２のコンデンサ５４の一方の電極に接続されている。第８のＰチャネルＭＯＳトランジスタ５５のソース端子は、レギュレート電位ＶＲＥＧの出力端子と第６のＮチャネルＭＯＳトランジスタ５２のソース端子と第２のコンデンサ５４の他方の電極に接続されている。第８のＰチャネルＭＯＳトランジスタ５５のドレイン端子およびバルクには、それぞれ低電位側電源電位ＶＳＳおよび高電位側電源電位ＶＤＤが印加されている。また、第４のＮチャネルＭＯＳトランジスタ４４のゲート端子は、第４のＮチャネルＭＯＳトランジスタ４４のドレイン端子と第５のＰチャネルＭＯＳトランジスタ４２のドレイン端子と第５のＮチャネルＭＯＳトランジスタ４５のゲート端子に接続されている。

図３に示す構成では、第８のＰチャネルＭＯＳトランジスタ５５において、ゲートとバルクとの間に寄生容量が生じるので、低電位側電源電位ＶＳＳが変動しても、その変動は、この第８のＰチャネルＭＯＳトランジスタ５５のドレイン側で吸収される。従って、低電位側電源電位ＶＳＳの変動の影響を受けることなく、レギュレート電位ＶＲＥＧの出力端子からレギュレート電位ＶＲＥＧが出力される。すなわち、レギュレート電位ＶＲＥＧが変動するのを防ぐことができる。レギュレート電位ＶＲＥＧが一定であれば、ゲートバイアス電位ＶＲＥＦも変動しないので、安定したゲートバイアス電位ＶＲＥＦを得ることができる。つまり、安定した発振停止検出時間が得られる。

実施の形態１によれば、発振が継続している間は、発振停止検出回路１から“Ｌ”レベルの発振停止検出信号ＯＳＣＳＴが出力され、所定の発振停止検出時間よりも長く発振が停止すると、発振停止検出回路１から“Ｈ”レベルの発振停止検出信号ＯＳＣＳＴが出力されるので、発振回路の発振が停止したことを正確に検出することができる。

実施の形態２．
図４は、本発明の実施の形態２にかかる電子機器の概略構成を示すブロック図である。特に限定されないが、ここでは、電子機器が時計である場合を例にして説明する。また、実施の形態１の発振停止検出システムを備えているとする。従って、発振停止検出回路１から出力される発振停止検出信号ＯＳＣＳＴの電位は、発振が継続している間は“Ｌ”レベルであり、発振が停止している間は“Ｈ”レベルである。

図４に示すように、時計である電子機器は、例えば、発振停止検出回路１、レギュレータ２、内部回路６、モーター駆動回路７、２個のインバータ８１，８２、およびそれぞれスイッチ素子を構成する２個のＮチャネルＭＯＳトランジスタ８３，８４を備えている。内部回路６は、発振回路６１およびロジック回路６２を有する。その他にも種々の回路ブロックが存在するが、ここでは代表的なブロックのみを示し、それ以外のものについては省略する。

発振停止検出回路１、レギュレータ２およびモーター駆動回路７は、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧により駆動される。内部回路６の発振回路６１およびロジック回路６２は、通常の動作をしているときには、高電位側電源電位ＶＤＤと、レギュレータ２から出力されたレギュレート電位ＶＲＥＧとからなるレギュレート電圧により駆動される。発振回路６１の発振が停止した場合には、速やかに発振を起動させるため、発振回路６１およびロジック回路６２には、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧が供給される。

第３のインバータ８１は、発振停止検出回路１から出力された発振停止検出信号ＯＳＣＳＴを入力とし、その発振停止検出信号ＯＳＣＳＴの反転信号を出力する。第３のインバータ８１の出力信号は、第８のＮチャネルＭＯＳトランジスタ８３のゲート端子に供給される。この第８のＮチャネルＭＯＳトランジスタ８３のソース端子には、レギュレータ２から出力されたレギュレート電位ＶＲＥＧが印加される。第８のＮチャネルＭＯＳトランジスタ８３のドレイン端子は、発振回路６１およびロジック回路６２のそれぞれの低電位側の電源配線に接続されている。従って、第８のＮチャネルＭＯＳトランジスタ８３がオン状態のときには、発振回路６１およびロジック回路６２の低電位側電源電位（これを、内部回路電源電位ＶＳＳ２とする）はレギュレート電位ＶＲＥＧとなる。

第４のインバータ８２は、第３のインバータ８１の出力信号を入力とし、第３のインバータ８１の出力信号の反転信号を出力する。第４のインバータ８２の出力信号は、第９のＮチャネルＭＯＳトランジスタ８４のゲート端子に供給される。この第９のＮチャネルＭＯＳトランジスタ８４のソース端子には、低電位側電源電位ＶＳＳが印加される。第９のＮチャネルＭＯＳトランジスタ８４のドレイン端子は、発振回路６１およびロジック回路６２のそれぞれの低電位側の電源配線に接続されている。従って、第９のＮチャネルＭＯＳトランジスタ８４がオン状態のときには、発振回路６１およびロジック回路６２の内部回路電源電位ＶＳＳ２は、低電位側電源電位ＶＳＳとなる。

つぎに、図４に示す構成の電子機器の動作について説明する。図５は、その動作を説明するためのタイミングチャートである。ここでは、図５に示すように、時刻Ｔ１１において、発振回路６１が停止しているため、発振回路６１の出力信号を分周した発振信号ＣＫが停止しているとする。そして、時刻Ｔ１２のときに発振回路６１の発振が開始したことにより、発振信号ＣＫが供給され、時刻Ｔ１３のときに発振回路６１の発振が停止して、発振信号ＣＫが停止し、さらに時刻Ｔ１４で、発振停止検出回路１が発振の停止を検出するとして、各タイミングでの動作を説明する。なお、実施の形態１における発振停止検出システムの動作タイミングと合わせるならば、時刻Ｔ１１、Ｔ１２、Ｔ１３およびＴ１４はそれぞれ実施の形態１の時刻Ｔ１、Ｔ２、Ｔ３およびＴ４に相当する。

時刻Ｔ１１〜時刻Ｔ１２の期間では、発振信号ＣＫが停止しているため、発振停止検出回路１から出力された発振停止検出信号ＯＳＣＳＴの電位は高電位側電源電位ＶＤＤである。この場合、第８のＮチャネルＭＯＳトランジスタ８３のゲート電位は低電位側電源電位ＶＳＳであるから、第８のＮチャネルＭＯＳトランジスタ８３はオフ状態である。一方、第９のＮチャネルＭＯＳトランジスタ８４のゲート電位は高電位側電源電位ＶＤＤであるから、第９のＮチャネルＭＯＳトランジスタ８４はオン状態である。従って、発振回路６１およびロジック回路６２には、第９のＮチャネルＭＯＳトランジスタ８４を介して低電位側電源電位ＶＳＳが印加されるので、内部回路電源電位ＶＳＳ２は低電位側電源電位ＶＳＳである。

時刻Ｔ１２では、発振の開始によって発振停止検出信号ＯＳＣＳＴの電位が、高電位側電源電位ＶＤＤから低電位側電源電位ＶＳＳに切り替わる。それに伴って、第８のＮチャネルＭＯＳトランジスタ８３のゲート電位が低電位側電源電位ＶＳＳから高電位側電源電位ＶＤＤに切り替わり、第８のＮチャネルＭＯＳトランジスタ８３はオン状態となる。一方、第９のＮチャネルＭＯＳトランジスタ８４のゲート電位は高電位側電源電位ＶＤＤから低電位側電源電位ＶＳＳに切り替わるので、第９のＮチャネルＭＯＳトランジスタ８４はオフ状態となる。

時刻Ｔ１２〜時刻Ｔ１３の期間では、発振停止検出信号ＯＳＣＳＴの電位は低電位側電源電位ＶＳＳのままである。従って、第８のＮチャネルＭＯＳトランジスタ８３がオン状態のままであり、第９のＮチャネルＭＯＳトランジスタ８４はオフ状態のままであるから、発振回路６１およびロジック回路６２には、第８のＮチャネルＭＯＳトランジスタ８３を介してレギュレート電位ＶＲＥＧが印加されるので、内部回路電源電位ＶＳＳ２はレギュレート電位ＶＲＥＧとなる。

時刻Ｔ１３で発振が停止しても、時刻Ｔ１４において発振停止検出回路１が発振停止を検出するまでは、発振停止検出信号ＯＳＣＳＴの出力信号の電位、第８のＮチャネルＭＯＳトランジスタ８３のゲート電位、および第９のＮチャネルＭＯＳトランジスタ８４のゲート電位に変化は起こらない。従って、内部回路電源電位ＶＳＳ２はレギュレート電位ＶＲＥＧのままである。

時刻Ｔ１４において発振停止検出回路１が発振停止を検出すると、発振停止検出信号ＯＳＣＳＴの電位が、低電位側電源電位ＶＳＳから高電位側電源電位ＶＤＤに切り替わるので、第８のＮチャネルＭＯＳトランジスタ８３がオフ状態となり、第９のＮチャネルＭＯＳトランジスタ８４はオン状態となる。従って、発振回路６１およびロジック回路６２には、低電位側電源電位ＶＳＳが印加されることになるので、内部回路電源電位ＶＳＳ２は低電位側電源電位ＶＳＳに切り替わる。そして、発振が再開されるまでは、内部回路電源電位ＶＳＳ２は低電位側電源電位ＶＳＳのままである。

なお、内部回路６のうち、ロジック回路６２については、発振の有無にかかわらず、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧か、高電位側電源電位ＶＤＤとレギュレート電圧ＶＲＥＧとからなる電源電位により駆動する構成としてもよい。すなわち、図６に示す変形例のように、発振回路６１のみ、通常動作時には、高電位側電源電位ＶＤＤとレギュレート電位ＶＲＥＧとからなるレギュレート電圧により駆動し、発振の再起動時には、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧により駆動する構成としてもよい。この場合には、ロジック回路６２の低電位側の電源配線にレギュレート電位ＶＲＥＧを印加するとともに、第８のＮチャネルＭＯＳトランジスタ８３のドレイン端子を、発振回路６１の低電位側の電源配線に接続すればよい。

実施の形態２によれば、発振回路６１が発振している間は、発振回路６１およびロジック回路６２は、高電位側電源電位ＶＤＤとレギュレート電位ＶＲＥＧよりなるレギュレート電圧により駆動され、発振が停止すると、発振回路６１が高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳよりなる電源電圧により駆動される。従って、低消費電流化を図るとともに、発振回路６１の発振を迅速に再起動させることができる。また、つぎに説明する理由により、発振回路６１の発振停止を正確に検出することができ、確実に発振を再起動させることができる。

仮に、第８のＮチャネルＭＯＳトランジスタ８３および第９のＮチャネルＭＯＳトランジスタ８４を設けない構成とし、発振の再起動時に、レギュレート電位ＶＲＥＧを低電位側電源電位ＶＳＳにした場合、例えば、レギュレータ２のアクチュエータと並列に短絡用スイッチ要素を設け、これを操作することでレギュレート電圧ＶＲＥＧを強制的に低電位側電源電圧ＶＳＳにする場合、発振停止検出回路１とレギュレータ２の構成が実施の形態１と同じ構成であると、つぎのような不具合が発生する。すなわち、レギュレート電位ＶＲＥＧを低電位側電源電位ＶＳＳに短絡することによって、発振停止検出回路１から出力されるゲートバイアス電位ＶＲＥＦ（図１参照）が低電位側電源電位ＶＳＳ側に変化してしまう。

そうすると、発振停止検出回路１の第１のＰチャネルＭＯＳトランジスタ１５のゲート電位が低電位側電源電位ＶＳＳに近くなり、第１のＰチャネルＭＯＳトランジスタ１５のドレイン電流、すなわち第１のコンデンサ１４の放電電流が流れすぎてしまい、発振回路６１が発振しているにもかかわらず、発振停止を誤検出してしまうおそれがある。それに対して、実施の形態２では、レギュレート電位ＶＲＥＧを低電位側電源電位ＶＳＳに短絡しないので、ゲートバイアス電位ＶＲＥＦが安定しており、発振回路６１の発振停止を正確に検出することができる。

以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、実施の形態１において、発振停止検出回路１の第１のＰチャネルＭＯＳトランジスタ１５のゲートバイアスをレギュレータ２から取り出さずに、別の定電圧源により第１のＰチャネルＭＯＳトランジスタ１５のゲートに定電圧を印加してもよい。また、検出手段を、バッファ１６に限らず、他の構成としてもよい。例えば、インバータを用いて検出手段を構成することができる。

以上のように、本発明は、発振回路を内蔵した電子機器において発振停止後に発振を迅速に再起動させる技術に有用であり、特に、電池で駆動される時計に適している。

本発明の実施の形態１にかかる発振停止検出システムの構成を示す回路図である。図１に示す発振停止検出システムの動作を説明するためのタイミングチャートである。実施の形態１の変形例を示す回路図である。本発明の実施の形態２にかかる電子機器の概略構成を示すブロック図である。図４に示す電子機器の動作を説明するためのタイミングチャートである。実施の形態２の変形例を示す回路図である。従来の発振検出回路の構成を示す回路図である。従来の発振検出回路の構成を示す回路図である。

符号の説明

ＯＳＣＳＴ発振停止検出信号
ＶＲＥＦゲートバイアス電位
ＶＲＥＧレギュレート電位
１発振停止検出回路
２定電圧源、レギュレータ
３リファレンス回路
４オペアンプ
５出力段
１３スイッチング手段（ＮチャネルＭＯＳトランジスタ）
１４容量素子（コンデンサ）
１５ＰチャネルＭＯＳトランジスタ
１６検出手段（バッファ）
５２電位発生回路（ＮチャネルＭＯＳトランジスタ）
５５アクチュエータ（ＰチャネルＭＯＳトランジスタ）
６１発振回路
６２ロジック回路
８３，８４スイッチ素子（ＮチャネルＭＯＳトランジスタ）

Claims

外部から供給された発振信号の周期に基づいてオン／オフを繰り返すスイッチング手段、前記スイッチング手段がオン状態にあるときに充電され、かつ前記スイッチング手段がオフ状態にあるときに放電する容量素子、前記容量素子が放電状態にあるときに前記容量素子の放電電流を流すＭＯＳトランジスタ、および前記容量素子の電圧に基づいて前記発振信号の有無を検出する検出手段を有する発振停止検出回路と、
前記ＭＯＳトランジスタのゲートに一定電位のゲートバイアスを印加する定電圧源と、
を備え、
前記定電圧源は、外部から供給された電源電圧に基づいて所定のリファレンス電位を発生するリファレンス回路、前記リファレンス回路から出力されたリファレンス電位および正の所定の電位がそれぞれ負の入力端子および正の入力端子に入力され、かつ出力端子からレギュレート電位を出力するオペアンプ、および前記オペアンプの正の入力端子に入力される前記所定の電位を発生する電位発生回路を有するレギュレータで構成されており、
前記発振停止検出回路の前記ＭＯＳトランジスタのゲートに、前記電位発生回路で発生した前記所定の電位を印加する発振停止検出システムと、
発振信号を出力する発振回路と、
前記発振停止検出回路から出力された発振停止検出信号に基づいて、前記発振回路に印加する電圧を、通常動作時には前記レギュレータから出力されたレギュレート電圧により駆動させ、再起動時には電源電圧で駆動させるよう切り替えるスイッチ手段と、
を備えたことを特徴とする電子機器。
さらに、ロジック回路を有し、
前記スイッチ手段は、前記発振停止検出回路から出力された発振停止検出信号に基づいて、前記ロジック回路に印加する電圧を、通常動作時には前記レギュレータから出力されたレギュレート電圧により駆動させ、再起動時には電源電圧で駆動させるように切り替えることを特徴とする請求項１に記載の電子機器。
前記リファレンス回路は、高電位側電源電位とＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位をリファレンス電位として出力し、
前記電位発生回路は、低電位側電源電位とＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位を前記所定の電位として出力することを特徴とする請求項１または２に記載の電子機器。
前記レギュレータは、レギュレート電位を出力する出力端子と低電位側電源電位の印加点との間に、出力段のアクチュエータとして、ＰチャネルＭＯＳトランジスタよりなるソースフォロワを有することを特徴とする請求項１〜３のいずれか一つに記載の電子機器。