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JP4452726B2 - メモリ - Google Patents

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Description

この発明は、メモリに関し、より特定的には、強誘電体膜や巨大磁気抵抗(CMR:colossal magnetoresistance)膜などの記憶材料膜を含むメモリに関する。
従来、強誘電体膜を有する素子は、強誘電性などの特性を有しているため、エレクトロニクスなどの多くの分野で応用が期待されている。たとえば、分極ヒステリシス現象を利用した不揮発性の強誘電体メモリなどが研究されている(たとえば、特許文献1参照)。また、従来、電圧をパルス印加することにより大幅に抵抗が変化する巨大磁気抵抗材料を利用した不揮発性メモリなども提案されている。この巨大磁気抵抗材料を用いた不揮発性メモリでは、上部電極と下部電極との間に挟まれた巨大磁気抵抗材料膜の抵抗値の差を利用してデータを保持する。
強誘電体膜を用いた不揮発性メモリでは、上部電極および下部電極間に挟まれた強誘電体材料の自発分極によりデータを保持する。このような強誘電体メモリとして、1つの強誘電体キャパシタと1つのスイッチングトランジスタとにより1つのメモリセルを構成した1トランジスタ1キャパシタ型の強誘電体メモリが知られている。しかしながら、このような1トランジスタ1キャパシタ型の強誘電体メモリでは、スイッチングトランジスタを各メモリセルに配置する必要があるため、集積度を向上させるのが困難であるという不都合があった。そこで、従来、1つのメモリセルが1つの強誘電体キャパシタのみによって構成される単純マトリックス型(クロスポイント型)の強誘電体メモリからなる不揮発性メモリが提案されている。この単純マトリックス型の強誘電体メモリでは、1つのメモリセルが1つの強誘電体キャパシタのみによって構成されるので、メモリセルの面積を非常に小さくすることができる。その結果、集積度を向上させることが可能である。
図16は、従来の単純マトリックス型の強誘電体メモリの構造を示した断面図である。図16を参照して、従来の単純マトリックス型の強誘電体メモリでは、基板101上に下部電極102が形成されている。下部電極102上の所定領域には、強誘電体膜103を介して上部電極104が形成されている。下部電極102は、たとえば、ワード線(図示せず)に接続され、上部電極104は、たとえば、ビット線(図示せず)に接続される。これら下部電極102、強誘電体膜103および上部電極104によって、強誘電体キャパシタ110が構成されている。そして、この1つの強誘電体キャパシタ110のみによって1つのメモリセルが構成される。
図17および図18は、図16に示した従来の単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。次に、図16〜図18を参照して、従来の単純マトリックス型の強誘電体メモリの製造プロセスについて説明する。
まず、図17に示すように、基板101上に、下部電極102、強誘電体膜103および上部電極104を順次堆積する。その後、上部電極104上の所定領域に、フォトレジスト膜105を形成する。そして、フォトレジスト膜105をマスクとして、上部電極104および強誘電体膜103をエッチングすることによって、下部電極102を露出させる。これにより、上部電極104および強誘電体膜103を図18に示すようにパターニングする。この後、フォトレジスト膜105を除去することによって、図16に示されるような従来の単純マトリックス型の強誘電体メモリが形成される。
特開2001−210795号公報
図16に示した従来の単純マトリックス型の強誘電体メモリでは、上部電極104および強誘電体膜103が同じ形状にパターニングされているため、上部電極104の下方にのみ強誘電体膜103が存在し、上部電極104の斜め下方には強誘電体膜103が存在しない状態になる。この場合、この構造では、上部電極104から横方向にもれる電界によって分極された強誘電体膜103の成分の寄与がなくなるという不都合があった。このように上部電極104から横方向にもれる電界によって分極された強誘電体膜103の成分の寄与がなくなると、強誘電体膜103の残留分極量が減少するので、強誘電体キャパシタ110から読み出される信号の強さが減少する。その結果、読み出し信号の検出精度を向上させるのが困難であるという問題点があった。
なお、上記問題点は、強誘電体膜103に代えて巨大磁性抵抗材料を用いた場合にも同様に生じる。すなわち、上部電極104から横方向にもれる電界による巨大磁性抵抗材料の抵抗成分の寄与がなくなるので、信号の検出精度が低下するという問題点があった。
そこで、上記した問題点を解決するために、図18に示す工程において上部電極104のみをエッチングし、強誘電体膜103をエッチングしないようにすることも考えられる。しかしながら、図18に示す工程においてフォトレジスト膜105をマスクとして上部電極104のみをエッチングすることにより上部電極104のみをパターニングすると、たとえば、Ptなどからなる上部電極104をエッチングする際の塩素系のエッチングガスにより強誘電体膜103の露出した表面が腐食するという不都合が新たに発生する。このように強誘電体膜103の露出した表面が腐食すると、その腐食した部分は強誘電体膜103として機能しなくなるので、結局、上部電極104から横方向にもれる電界によって分極された強誘電体膜103の成分を得ることは困難になる。この問題点は、強誘電体膜103に代えて巨大磁性抵抗材料を用いた場合にも同様である。その結果、読み出し信号の検出精度を向上させるのは困難である。
この発明の1つの目的は、メモリセルから読み出される信号の強度を増加させることにより信号の読み出し精度を向上させることが可能なメモリを提供することである。
課題を解決するための手段および発明の効果
この発明の一の局面におけるメモリは、第1電極膜と、第1電極膜上に形成され、記憶部と、記憶部の厚みよりも小さく、かつ、平均値で記憶部の厚みの15%以上の厚みを有する薄膜部とを有する記憶材料膜と、記憶材料膜の記憶部上に形成された第2電極膜と、第1電極膜、記憶材料膜および第2電極膜を有する単純マトリックス型の複数のメモリセルを含むメモリセルアレイ領域と、平面的に見てメモリセルアレイ領域とは異なる領域に形成され、トランジスタを含む周辺回路領域と、メモリセルアレイ領域の複数のメモリセルが形成される領域の記憶材料膜の上方の実質的に全領域を覆うように形成されるとともに、トランジスタを含む周辺回路領域には形成されない水素の拡散を抑制する絶縁膜とを備える。
この一の局面によるメモリでは、上記のように、記憶部と、記憶部の厚みよりも小さい厚みを有する薄膜部とを有する記憶材料膜を形成することによって、たとえば、記憶部上に形成される第2電極膜のエッチング時の塩素系のエッチングガスにより記憶材料膜の表面が腐食する場合にも、その記憶材料膜の表面を除去することにより薄膜部を形成すれば、第2電極膜からの横方向の電界に対して薄膜部に記憶特性を持たせることができるので、メモリセルから読み出される信号の強度を向上させることができる。これにより、信号の読み出し精度を向上させることができる。また、薄膜部を平均値で記憶材料膜の約15%以上の厚みになるように形成することによって、記憶材料膜の一部をエッチングすることにより薄膜部を形成する場合に、ウエハ面内での記憶材料膜の堆積膜厚のばらつきおよびエッチングレートのばらつきに起因して薄膜部が全て除去されて第1電極膜が露出されるのを抑制することができる。これにより、第1電極膜が露出されてエッチングされた場合に、そのエッチング化合物が記憶材料膜の側面に付着することにより第1電極膜と第2電極膜とのショートが発生するという不都合を抑制することができる。この場合、好ましくは、絶縁膜は、水素の拡散を抑制する機能を有する膜を含む。このように構成すれば、記憶材料膜に上方から水素が拡散するのを抑制することができるので、記憶材料膜に水素が拡散することに起因する記憶特性の劣化を抑制することができる。
上記一の局面によるメモリにおいて、好ましくは、薄膜部は、平均値で記憶材料膜の記憶部の約95%以下の厚みを有する。このように構成すれば、記憶部上に形成される第2電極膜のエッチング時の塩素系のエッチングガスにより記憶材料膜の表面が腐食する場合にも、その記憶材料膜の表面を約5%以上除去することができるので、記憶材料膜の腐食した表面を確実に除去することができる。
上記一の局面によるメモリにおいて、好ましくは、第2電極膜および記憶材料膜の薄膜部を覆うように形成され、記憶材料膜の薄膜部を加工するときのエッチングマスクに対する絶縁膜をさらに備える。このように構成すれば、その絶縁膜上にエッチングマスクを形成して絶縁膜および記憶材料膜の薄膜部をパターニングすることによって、エッチングマスクと記憶材料膜とが接触するのを防止することができる。これにより、たとえば、エッチングマスクとしてフォトレジスト膜を用いるとともに、記憶材料膜として、フォトレジスト膜と接触するとフォトレジスト膜が取れにくくなる強誘電体膜を用いた場合にも、薄膜部のパターニング後に、容易に、フォトレジスト膜を除去することができる。
上記一の局面によるメモリにおいて、好ましくは、メモリセルアレイ領域と周辺回路領域とを接続するための接続配線とをさらに備え、少なくともメモリセルアレイ領域の第1電極膜の上面と接続配線との接続領域近傍には、記憶材料膜の薄膜部が存在しないように、記憶材料膜がパターニングされている。このように構成すれば、たとえば、記憶材料膜としてエッチングしにくい強誘電体膜を用いた場合にも、メモリセルアレイ領域と接続配線との接続領域にコンタクトホールを形成する際に、記憶材料膜をエッチングする必要がないので、容易に、コンタクトホールを形成することができる。
上記一の局面によるメモリにおいて、第1電極膜は、第1下部電極膜と、第1下部電極膜上に形成された第2下部電極膜とを含み、第1下部電極膜は、酸素の拡散を抑制する機能を有するのが好ましい。このように構成すれば、第1下部電極膜を酸素の拡散を抑制する酸素バリア膜として機能させることができる。
上記一の局面によるメモリにおいて、記憶材料膜は、第1電極膜の上面および側面を覆うように形成されていてもよい。このように構成すれば、記憶材料膜のエッチング時に、第1電極膜にエッチングダメージが加わるのを防止することができる。
上記一の局面によるメモリにおいて、一対のソース/ドレイン領域を有するトランジスタと、トランジスタのソース/ドレイン領域の一方に接続された導電性プラグとをさらに備え、第1電極膜は、導電性プラグに接触するように形成されていてもよい。このように構成すれば、導電性プラグと第1電極膜とを配線を介して接続する場合に比べて、良好な電気特性を得ることができる。
なお、上記の一の局面による発明において、以下のように構成してもよい。
上記メモリセルアレイ領域の第1電極膜と接続配線とが接続されているメモリにおいて、好ましくは、少なくとも接続領域近傍を覆うとともに、開口部を有する層間絶縁膜をさらに備え、開口部を介して、メモリセルアレイ領域の第1電極膜と接続配線とが接続されている。このように構成すれば、容易に、メモリセルアレイ領域と接続配線とを接続することができる。
上記一の局面によるメモリにおいて、記憶材料膜は、強誘電体膜および巨大磁気抵抗膜のうちのいずれか一方であってもよい。
以下、本発明を具体化した実施形態を図面に基づいて説明する。
(第1実施形態)
図1は、本発明の第1実施形態による単純マトリックス型の強誘電体メモリを示した断面図である。
図1を参照して、この第1実施形態による単純マトリックス型の強誘電体メモリは、メモリセルアレイ領域50と周辺回路領域60とを含んでいる。また、p型シリコン基板1の表面の所定領域に、STI(Shallow Trench Isolation)構造を有する素子分離領域2が形成されている。
また、周辺回路領域60では、素子分離領域2によって囲まれた素子形成領域に、所定の間隔を隔てて、一対の高濃度不純物領域8が形成されている。高濃度不純物領域8のチャネル領域側には、エクステンション領域(低濃度不純物領域)6が形成されている。高濃度不純物領域8とエクステンション領域(低濃度不純物領域)6とによって、ソース/ドレイン領域が構成されている。チャネル領域上には、約5nmの厚みを有するシリコン酸化膜からなるゲート絶縁膜3を介して、約200nmの厚みを有するドープトポリシリコン膜からなるゲート電極4が形成されている。ゲート電極4上には、約150nmの厚みを有するシリコン酸化膜5が形成されている。ゲート電極4およびシリコン酸化膜5の側面には、シリコン酸化膜からなるサイドウォール絶縁膜7が形成されている。
また、全面を覆うように、シリコン酸化膜、BPSG膜およびシリコン酸化膜が順次積層されることによって形成された層間絶縁膜9が設けられている。層間絶縁膜9には、一対の高濃度不純物領域8に達するコンタクトホール9aが形成されている。コンタクトホール9a内には、約10nmの厚みを有するTi膜10と、約15nmの厚みを有するTiN膜11とからなるバリア膜が形成されている。また、TiN膜11によって囲まれた領域には、タングステンプラグ12が埋め込まれている。
また、層間絶縁膜9のメモリセルアレイ領域50に対応する領域には、約100nmの厚みを有するIrSiN膜13が形成されている。このIrSiN膜13は、酸素の拡散を抑制する酸素バリア膜として機能する。このIrSiN膜13上には、約100nmの厚みを有するPt膜14が形成されている。IrSiN膜13およびPt膜14によって、強誘電体キャパシタの下部電極が構成されている。この下部電極は、本発明の「第1電極膜」の一例である。また、周辺回路領域60におけるタングステンプラグ12上には、メモリセルアレイ領域50のIrSiN膜13およびPt膜14と同一層をパターニングすることによって形成されたIrSiN膜13aおよびPt膜14aが形成されている。
メモリセルアレイ領域50におけるPt膜14上には、SBT(SrBiTa)膜からなる強誘電体膜15が形成されている。強誘電体膜15上には、約200nmの厚みを有するPt膜からなる上部電極16が形成されている。なお、強誘電体膜15は、本発明の「記憶材料膜」の一例であり、上部電極16は、本発明の「第2電極膜」の一例である。
ここで、この第1実施形態では、強誘電体膜15は、上部電極16下に位置する約200nmの厚みを有する記憶部15aと、記憶部15a以外の領域に位置し、平均値で記憶部15aの厚みの約15%以上約95%以下の厚みを有する薄膜部15bとから構成されている。
IrSiN膜13およびPt膜14からなる下部電極と、強誘電体膜15の記憶部15aと、上部電極16とによって、1つのメモリセルを構成する1つの強誘電体キャパシタが構成されている。
また、第1実施形態では、上部電極16および強誘電体膜15の薄膜部15bを覆うように、シリコン窒化膜17が形成されている。このシリコン窒化膜17は、後述する薄膜部15bのパターニング工程においてフォトレジスト膜と薄膜部15bとが接触するのを防止するために設けられている。また、このシリコン窒化膜17は、水素が拡散するのを抑制する水素拡散バリアとしての機能も有する。なお、シリコン窒化膜17は、本発明の「絶縁膜」の一例である。
また、メモリセルアレイ領域50および周辺回路領域60の全面を覆うように、シリコン酸化膜からなる層間絶縁膜18が形成されている。層間絶縁膜18には、ビアホール18aおよび18bが形成されている。ビアホール18aおよびビアホール18b内で、それぞれ、周辺回路領域60のPt膜14aおよびメモリセルアレイ領域50のPt膜14に接触するように、約15nmの厚みを有するTiN膜19が形成されている。TiN膜19上には、約200nmの厚みを有するAl膜20が形成されている。TiN膜19とAl膜20とによって、メモリセルアレイ領域50と周辺回路領域60とを接続するための接続配線が構成されている。
また、第1実施形態では、強誘電体膜の薄膜部15bは、メモリセルアレイ領域50と接続配線との接続のためのビアホール18bの近傍に存在しないようにパターニングされている。
次に、図2を参照して、強誘電体膜15の薄膜部15bの膜厚と残留分極量との関係について説明する。図2の横軸には、強誘電体膜15の記憶部15aの膜厚を100%とした場合の薄膜部15bの膜厚の割合が示されている。また、縦軸には、薄膜部15bがない場合(従来の場合)に対する残留分極量の増加率が示されている。また、図2には、上部電極16の線幅が1μmである場合の残留分極量の増加率が示されている。図2に示すように、薄膜部15bの膜厚が大きくなるほど、残留分極量の増加率が大きくなることがわかる。具体的には、薄膜部15bの膜厚が記憶部15aの膜厚(200nm)の50%(100nm)の場合には、残留分極量の増加率は約3%である。また、強誘電体膜15の薄膜部15bの膜厚が記憶部15aの膜厚と同じ場合(100%の場合)には、残留分極量の増加率は約14%となる。図2に示すグラフから、薄膜部15bの厚みが大きいほど、上部電極16からの横方向の電界に対して薄膜部15bにより多くの残留分極量を持たせることが可能であることがわかる。また、図2の結果より、上部電極16の横方向の電界に対して薄膜部15bにより多くの残留分極量を持たせる割合は、上部電極16の線幅が1μm以下の場合にさらに増えることになる。このため、上部電極16の線幅は、1μm以下が好ましい。
その一方、強誘電体膜15の記憶部15aと同じ厚みに薄膜部15bを形成すると、上部電極16のパターニングの際の塩素系のエッチングガス(Cl/Ar系ガス)により薄膜部15bの表面が腐食された場合に、その薄膜部15bの腐食された表面が除去されずに残ることになる。その場合には、薄膜部15bの腐食された表面は強誘電体として機能しないので、上部電極16からの横方向の電界に対して薄膜部15bを強誘電体として機能することが困難になる。そのため、残留分極量の増加は得られない。このような薄膜部15bの表面の腐食部分をエッチングにより除去する際には、薄膜部15bの表面を薄膜部15bの膜厚の約5%以上の厚み分エッチング除去する必要がある。したがって、薄膜部15bの厚みは、平均値で記憶部15aの厚みの約95%以下の厚みにするのが好ましい。
また、薄膜部15bの厚みを、記憶部15aの厚みの15%よりも小さい厚みにすると、薄膜部15bをエッチングにより形成する際に、ウエハ面内での強誘電体膜15の堆積膜厚のばらつきおよびエッチングレートのばらつきに起因して、一部の領域で、薄膜部15bが全て除去されて下部電極を構成するPt膜14が露出される場合がある。この場合、露出されたPt膜14がエッチングされるので、そのエッチング化合物が記憶部15aの側面に付着して下部電極と上部電極16とがショートするという不都合が生じる。以下、この問題点を、図3および図4を参照して詳細に説明する。
まず、強誘電体材料をウエハ面内全域にわたって0〜15%の範囲で残すことはプロセス上非常に困難である。図3は、6インチウエハに強誘電体膜を堆積した場合の膜厚分布を示すものであり、図4は、強誘電体膜をCF/Ar系ガスでエッチングした場合のエッチングレートの面内ばらつきを示した図である。図3に示すように、6インチウエハに強誘電体膜を堆積した場合、ウエハ面内で約5%のばらつきが発生する。また、図4に示すように、エッチングレートのばらつきが約10%存在する。したがって、図3および図4から、強誘電体膜の薄膜部をウエハの中央部分で約15%よりも小さい厚みで残そうとすると、ウエハ周辺部で下部電極を構成するPt膜14をエッチングしてしまう領域が発生する。その領域では、Pt膜のエッチング化合物が強誘電体膜の記憶部15aの側面に付着するので、強誘電体キャパシタがショートしやすくなるという不都合が生じる。したがって、図3および図4に示した強誘電体膜の堆積膜厚のばらつきおよびエッチングレートのばらつきを考慮すると、薄膜部15bの厚みは、平均値で記憶部15aの厚みの約15%以上の厚みにする必要がある。
以上の結果から、強誘電体膜15の薄膜部15bは、平均値で記憶部15aの約15%以上約95%以下の厚みにするのが好ましい。
第1実施形態では、上記のように、記憶部15aと記憶部15aの厚みよりも小さい厚みを有する薄膜部15bとを有する強誘電体膜15を形成することによって、記憶部15a上に形成される上部電極16のエッチング時の塩素系のエッチングガスにより薄膜部15bの表面が腐食する場合にも、その薄膜部15bの表面をエッチング除去することにより薄膜部15bを形成すれば、上部電極16からの横方向の電界に対して薄膜部15bを強誘電体として機能させることができる。これにより、メモリセルから読み出される信号の強度を向上させることができるので、信号の読み出し精度を向上させることができる。
また、第1実施形態では、上記のように、薄膜部15bを平均値で記憶部15aの約15%以上の厚みになるように形成することによって、強誘電体膜15の一部をエッチングすることにより薄膜部15bを形成する場合に、ウエハ面内での強誘電体膜15の堆積膜厚のばらつきおよびエッチングレートのばらつきに起因して、薄膜部15bが全て除去されて下部電極を構成するPt膜14が露出されるのを抑制することができる。これにより、下部電極を構成するPt膜14が露出されてエッチングされた場合に、そのエッチング化合物が記憶部15aの側面に付着することにより下部電極と上部電極16とのショートが発生するという不都合を抑制することができる。
また、図1に示したように、薄膜部15bの表面を覆うように絶縁膜としてのシリコン窒化膜17を形成することによって、後述する薄膜部15bのパターニング時に、シリコン窒化膜17上にフォトレジスト膜(エッチングマスク)を形成してパターニングすることができるので、フォトレジスト膜と薄膜部15bとが接触するのを防止することができる。これにより、フォトレジスト膜と接触するとフォトレジスト膜が取りにくくなる強誘電体膜15を用いる場合にも、薄膜部15bのパターニング後に容易にフォトレジスト膜を除去することができる。
また、シリコン窒化膜17は、水素の拡散を抑制する機能を有するので、上方から水素が強誘電体膜15に拡散するのを抑制することができる。これにより、酸化物からなる強誘電体膜15に水素が侵入することにより特性が劣化するのを容易に抑制することができる。
また、第1実施形態では、図1に示すように、強誘電体膜15の薄膜部15bが、メモリセルアレイ領域50と接続配線との接続のためのビアホール18bの近傍に存在しないようにパターニングすることによって、エッチングされにくい材料である強誘電体膜15をビアホール18bの形成の際にエッチングする必要がないので、容易にビアホール18bを形成することができる。
図5〜図13は、図1に示した第1実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。次に、図1、図5〜図13を参照して、第1実施形態による強誘電体メモリの製造プロセスについて説明する。
まず、図5に示すように、p型シリコン基板1上の所定領域に、STI構造の素子分離領域2を形成する。その後、nウェルおよびpウェル形成用のイオン注入と、nチャネルトランジスタおよびpチャネルトランジスタのしきい値調整用のイオン注入を行う。その後、熱酸化法を用いてシリコン酸化膜3aを約5nmの厚みで形成する。そのシリコン酸化膜3a上に、CVD法を用いて、ドープトポリシリコン膜4aを約200nmの厚みで形成する。ドープトポリシリコン膜4a上に、減圧CVD法(LPCVD:Low Pressure Chemical Vapor Deposition)を用いて、シリコン酸化膜5aを約150nmの厚みで形成する。そして、シリコン酸化膜5a上の所定領域にフォトレジスト膜21を形成する。
そして、フォトレジスト膜21をマスクとしてシリコン酸化膜5a、ドープトポリシリコン膜4aおよびシリコン酸化膜3aをエッチングすることによって、図6に示すように、シリコン酸化膜からなるゲート絶縁膜3、ドープトポリシリコン膜からなるゲート電極4およびシリコン酸化膜5を形成する。この後、フォトレジスト膜21をマスクとして、砒素(As)イオンを、注入エネルギ:約10keV、ドーズ量:約1×1014cm−2の条件下でイオン注入する。これにより、n型のエクステンション領域(低濃度不純物領域)6を形成する。この後、フォトレジスト膜21を除去する。
次に、図7に示すように、全面にLPCVD法を用いて約200nmの厚みを有するシリコン酸化膜(図示せず)を形成した後、そのシリコン酸化膜を異方性エッチングすることによって、ゲート絶縁膜3、ゲート電極4およびシリコン酸化膜5の側面上に、サイドウォール絶縁膜7を形成する。そして、このサイドウォール絶縁膜7をマスクとして、砒素(As)イオンを、注入エネルギ:約30keV、ドーズ量:約1×1015cm−2の条件下でイオン注入することによって、高濃度不純物領域8を形成する。このエクステンション領域6および高濃度不純物領域8によって、ソース/ドレイン領域が構成される。この後、イオン注入した不純物を活性化するために、約850℃で約30分間の熱処理を窒素雰囲気中で行う。
次に、LPCVD法を用いて、全面を覆うように、シリコン酸化膜を約200nmの厚みで形成した後、そのシリコン酸化膜上にBPSG膜を約800nmの厚みで堆積する。そして、約850℃で約30分間の熱処理を酸素雰囲気中で行うことによって、BPSG膜をリフローする。この後、BPSG膜をドライエッチングまたはCMP(Chemical Mechanical Polishing)法を用いて、BPSG膜が所望の厚さになるまでエッチングまたは研磨する。そして、LPCVD法を用いて、そのBPSG膜上に、シリコン酸化膜を約100nmの厚みで堆積する。これにより、シリコン酸化膜、BPSG膜およびシリコン酸化膜の3層構造からなる層間絶縁膜9が形成される。そして、フォトリソグラフィ技術とドライエッチング技術を用いて、層間絶縁膜9に、高濃度領域8に達するコンタクトホール9aを形成する。
そして、スパッタ法を用いて、コンタクトホール9a内および層間絶縁膜9の上面上に、約10nmの厚みを有するTi膜10と約15nmの厚みを有するTiN膜11とを順次堆積する。その後、タングステン膜12を約400nmの厚みで堆積する。そして、コンタクトホール9a以外の領域に形成された余分なタングステン膜12、TiN膜11およびTi膜10をCMP法を用いて除去することによって、図7に示されるような形状が得られる。
次に、スパッタ法を用いて、全面を覆うように、約100nmの厚みを有するIrSiN膜(図示せず)および約100nmの厚みを有するPt膜(図示せず)を順次堆積した後、フォトリソグラフィ技術とCl/Ar系ガスによるドライエッチングとを用いて、Pt膜およびIrSiN膜をパターニングする。これにより、図8に示すように、メモリセルアレイ領域50に、下部電極を構成するIrSiN膜13およびPt膜14を形成するとともに、周辺回路領域60に、IrSiN膜13aおよびPt膜14aを形成する。
この後、図9に示すように、スピンコート法を用いて、全面に、SBT用の溶液(SBT溶液)を、約2000rpmで約30秒間塗布する。そして、大気中で約200℃で約15分間の熱処理を施すことによって、溶媒成分(エタノール、エチルヘキサンなど)を蒸発させる。その後、約650℃で約1時間の焼成工程を酸化雰囲気中で行う。これらのSBT溶液のスピンコートおよび熱処理を、強誘電体膜15が約200nmの厚みになるまで繰り返す。この後、スパッタ法を用いてPt膜16aを約200nmの厚みで形成する。そして、Pt膜16a上の所定領域に、フォトレジスト膜22を形成する。
この後、フォトレジスト膜22をマスクとして、Cl/Ar系ガスによるドライエッチングを用いてPt膜16aをエッチングすることによって、図10に示すようにパターニングされたPt膜からなる上部電極16が形成される。この状態では、強誘電体膜15の表面が、Pt膜16aをエッチングする際のCl/Ar系ガスにより腐食された状態になっている。
この状態から、本実施形態では、図11に示すように、フォトレジスト膜22をマスクとして、塩素系ガスを含まないCF/Ar系ガスによるドライエッチングを用いて、強誘電体膜15(薄膜部15b)の厚みが約15%以上約95%以下の厚みになるように、強誘電体膜15の表面を所定の厚み分エッチング除去する。これにより、強誘電体膜15の表面の腐食された部分が除去されるとともに、強誘電体膜15の記憶部15aと薄膜部15bとが形成される。この後、フォトレジスト膜22を除去する。
次に、図12に示すように、スパッタ法を用いて、シリコン窒化膜17を約10nm〜約50nmの厚みで堆積した後、シリコン窒化膜17上の所定領域にフォトレジスト膜(エッチングマスク)23を形成する。そして、フォトレジスト膜23を用いて、まず、CF系ガスによるドライエッチングによりシリコン窒化膜17をエッチングした後、CF/Ar系ガスによるドライエッチングを用いてSBT膜からなる薄膜部15bをエッチングする。これにより、パターニングされた記憶部15aおよび薄膜部15bを有する強誘電体膜15が得られる。なお、第1実施形態では、強誘電体膜の薄膜部15bが、メモリセルアレイ領域50と接続配線との接続のためのビアホール18bの近傍に存在しないようにパターニングする。この後、フォトレジスト膜23を除去する。
次に、図13に示すように、全面を覆うようにプラズマCVD法を用いてシリコン酸化膜18を約400nmの厚みで堆積する。そして、シリコン酸化膜18上の所定領域にフォトレジスト膜24を形成した後、フォトレジスト膜24をマスクとしてシリコン酸化膜18をエッチングすることによって、シリコン酸化膜18にビアホール18aおよび18bを形成する。この際、メモリセルアレイ領域50と接続配線との接続領域となるビアホール18bの近傍には、強誘電体膜15の薄膜部15bが存在しないので、ビアホール18bの形成時のエッチング時に、エッチングしにくいSBT膜からなる強誘電体膜15をエッチングする必要がない。これにより、容易にビアホール18bの形成を行うことができる。この後、フォトレジスト膜24を除去する。
最後に、図1に示したように、スパッタ法を用いて、約15nmの厚みを有するTiN膜19と約200nmの厚みを有するAl膜20とを堆積した後、フォトリソグラフィ技術とドライエッチング技術とを用いてパターニングする。これにより、メモリセルアレイ領域50と周辺回路領域60とを接続するためのTiN膜19とAl膜20とからなる接続配線が形成される。このようにして、第1実施形態による単純マトリックス型の強誘電体メモリが形成される。
(第2実施形態)
図14は、本発明の第2実施形態によるクロスポイント型の巨大磁気抵抗材料を用いた不揮発性メモリを示した断面図である。図14を参照して、この第2実施形態では、上記第1実施形態と異なり、本発明を、記憶材料膜として巨大磁気抵抗材料を用いた不揮発性メモリに適用した例について説明する。
具体的には、この第2実施形態による不揮発性メモリでは、図1に示した第1実施形態のSBT膜からなる強誘電体膜15に代えて、巨大磁気抵抗材料膜としてのPCMO(Pr0.7Ca0.3MnO)膜25を用いている。なお、PCMO膜25は、本発明の「記憶材料膜」の一例である。このPCMO膜25は、上部電極16下に位置する約200nmの厚みを有する記憶部25aと、記憶部25aの厚みの約15%以上約95%以下の厚みを有する薄膜部25bとを含んでいる。IrSiN膜13およびPt膜14からなる下部電極と、PCMO膜25と、Pt膜からなる上部電極16とによって、データを記憶するための抵抗素子が構成される。具体的には、この第2実施形態による巨大磁気抵抗材料膜(PCMO膜25)を用いた不揮発性メモリでは、上部電極16と下部電極との間に挟まれたPCMO膜25の抵抗値の差を用いて、データを保持する。
第2実施形態では、上記のように、巨大磁気抵抗材料膜(PCMO膜)25を、上部電極16下に位置する記憶部25aと記憶部25aよりも小さい厚みを有する薄膜部25bとを有するように形成することによって、上部電極16のエッチング時の塩素系のエッチングガスにより薄膜部25bの表面が腐食される場合にも、その薄膜部25bの表面をエッチングにより除去することにより、薄膜部25bを形成すれば、上部電極16からの横方向の電界に対して薄膜部25bを抵抗成分として機能させることができる。これにより、メモリセルから読み出される信号の強度を向上させることができるので、信号の読み出し精度を向上させることができる。
なお、第2実施形態のその他の効果は、第1実施形態と同様である。
(第3実施形態)
図15は、本発明の第3実施形態による単純マトリックス型の強誘電体メモリを示した断面図である。図15を参照して、この第3実施形態では、上記第1実施形態による単純マトリックス型の強誘電体メモリの構造を、下部電極が直接タングステンプラグに接続されるとともに、強誘電体膜が下部電極の上面および側面を覆う構造に変更した例について説明する。
具体的には、この第3実施形態による単純マトリックス型の強誘電体メモリは、図15に示すように、メモリセルアレイ領域90と周辺回路領域95とを含んでいる。なお、p型シリコン基板1、素子分離領域2、ゲート絶縁膜3、ゲート電極4、シリコン酸化膜5、エクステンション領域(低濃度不純物領域)6、サイドウォール絶縁膜7、高濃度不純物領域8、層間絶縁膜9、Ti膜10、TiN膜11およびタングステンプラグ12は、上記第1実施形態と同様の構造(組成および膜厚)を有している。
また、第3実施形態では、層間絶縁膜9のメモリセルアレイ領域90に対応する領域上には、約100nmの厚みを有するIrSiN膜73が形成されている。このIrSiN膜73は、タングステンプラグ12上にまで延びるように形成されているとともに、タングステンプラグ12と直接接触されている。また、IrSiN膜73は、酸素の拡散を抑制する酸素バリア膜として機能する。このIrSiN膜73上には、約100nmの厚みを有するPt膜74が形成されている。IrSiN膜73およびPt膜74によって、強誘電体キャパシタの下部電極が構成されている。この下部電極は、本発明の「第1電極膜」の一例である。また、周辺回路領域95におけるタングステンプラグ12上には、メモリセルアレイ領域90のIrSiN膜73およびPt膜74と同一層をパターニングすることによって形成されたIrSiN膜73aおよびPt膜74aが形成されている。
ここで、第3実施形態では、メモリセルアレイ領域90におけるIrSiN膜73およびPt膜74からなる下部電極の上面および側面を覆うように、SBT(SrBiTa)膜からなる強誘電体膜75が形成されている。強誘電体膜75の上面上の所定領域には、約200nmの厚みを有するPt膜からなる上部電極76が形成されている。なお、強誘電体膜75は、本発明の「記憶材料膜」の一例であり、上部電極76は、本発明の「第2電極膜」の一例である。
また、第3実施形態では、強誘電体膜75は、上部電極76下に位置する約200nmの厚みを有する記憶部75aと、記憶部75a以外のPt膜74上の領域に位置し、平均値で記憶部75aの厚みの約15%以上約95%以下の厚みを有する薄膜部75bとから構成されている。
IrSiN膜73およびPt膜74からなる下部電極と、強誘電体膜75の記憶部75aと、上部電極76とによって、1つのメモリセルを構成する1つの強誘電体キャパシタが構成されている。
また、第3実施形態では、上部電極76および強誘電体膜75の薄膜部75bを覆うように、シリコン窒化膜77が形成されている。このシリコン窒化膜77は、薄膜部75bのパターニング工程においてフォトレジスト膜と薄膜部75bとが接触するのを防止するために設けられている。また、このシリコン窒化膜77は、水素が拡散するのを抑制する水素拡散バリアとしての機能も有する。なお、シリコン窒化膜77は、本発明の「絶縁膜」の一例である。
また、メモリセルアレイ領域90および周辺回路領域95の全面を覆うように、シリコン酸化膜からなる層間絶縁膜78が形成されている。層間絶縁膜78の周辺回路領域95に対応する領域は、ビアホール78aが形成されている。ビアホール78a内で、周辺回路領域95のPt膜74aに接触するように、約15nmの厚みを有するTiN膜79が形成されている。TiN膜79上には、約200nmの厚みを有するAl膜80が形成されている。
第3実施形態では、上記のように、メモリセルアレイ領域90におけるIrSiN膜73およびPt膜74からなる下部電極の上面および側面を覆うように、SBT(SrBiTa)膜からなる強誘電体膜75を形成することによって、絶縁膜77および強誘電体膜75のエッチング時に、強誘電体キャパシタ(メモリセル)の下部電極(Pt膜74)にエッチングダメージが加わるのを防止することができる。このため、誘電体キャパシタ(メモリセル)の下部電極を構成するIrSiN膜73を、タングステンプラグ12と直接接触するように形成することによって、下部電極とタングステンプラグ12とを配線を介して接続する場合に比べて、良好な電気特性(下部電極の抵抗など)を得ることができる。
なお、周辺回路領域95のPt膜74aには、絶縁膜77および強誘電体膜75のエッチング時に、エッチングダメージが加わる。しかし、Pt膜74aには、絶縁膜77および強誘電体膜75のエッチング後に、TiN膜79/Al膜80が接続され、周辺領域95におけるタングステンプラグ12と電気的に接続される構造となるため、エッチングダメージによる電気特性に与える影響は少ない。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、下部電極の上層として、Pt膜を用いたが、本発明はこれに限らず、Pt膜に代えて、Ir膜、Pd膜、Co膜、Rh膜、Re膜、Mo膜またはRu膜を用いることが可能である。
また、上記実施形態では、下部電極の下層として、IrSiN膜を用いたが、本発明はこれに限らず、IrSiN膜に代えて、TiO膜、CoSiN膜、RuSiN膜、Ti膜、Pt/TiO膜、TaSiN膜、Pt膜、IrO膜またはTiN膜を用いてもよい。
また、上記実施形態では、強誘電体膜として、SBT(SrBiTa)膜を用いたが、本発明はこれに限らず、SBTN(SrBi(Nb,Ta))膜、PZT(Pb(Zr,Ti)O)膜、PLZT((Pb,La)(Zr,Ti)O)膜およびBLT((Bi,La)Ti12)膜などの強誘電体膜、または、フッ化ビニリデン・三フッ化エチレン共重合体などの有機の強誘電体膜を用いることも可能である。
また、上記実施形態では、巨大磁気抵抗材料膜としてPCMO膜を用いたが、本発明はこれに限らず、PCMO膜以外の巨大磁気抵抗材料膜を用いてもよい。
また、上記実施形態では、上部電極と下部電極との間に位置する記憶材料膜として、強誘電体膜または巨大磁気抵抗材料膜を用いたが、本発明はこれに限らず、他の材料からなる記憶材料膜を用いてもよい。たとえば、有機材料からなる抵抗変化膜や、カルコゲナイド膜(たとえば、GeSbTe)などからなる記憶材料膜を用いてもよい。
また、上記実施形態では、薄膜部の表面を覆う絶縁膜としてシリコン窒化膜(SiN膜)を形成したが、本発明はこれに限らず、薄膜部の表面を覆う絶縁膜として、SiON膜やSiO膜を用いてもよい。この場合にも、絶縁膜により、薄膜部のパターニング時に、薄膜部とフォトレジスト膜とが接触するのを防止することができる。なお、SiON膜は、SiN膜と同様、水素拡散の抑制機能を有する一方、SiO膜は、水素拡散の抑制機能を有しない。
また、上記実施形態では、単純マトリックス型の強誘電体メモリまたは不揮発性メモリについて説明したが、本発明はこれに限らず、1トランジスタ1キャパシタ型の強誘電体メモリなどにも適用可能である。
また、上記実施形態では、導電性プラグの一例としてタングステンプラグを用いたが、本発明はこれに限らず、タングステンプラグに代えて、導電性のポリシリコンプラグなどの他の導電性プラグを用いてもよい。
本発明の第1実施形態による単純マトリックス型の強誘電体メモリを示した断面図である。 強誘電体膜の薄膜部の膜厚と残留分極量との関係を示した相関図である。 ウエハ面内での強誘電体膜の膜厚のばらつきを説明するための特性図である。 ウエハ面内でのエッチングレートのばらつきを説明するための特性図である。 図1に示した第1実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。 図1に示した第1実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。 図1に示した第1実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。 図1に示した第1実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。 図1に示した第1実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。 図1に示した第1実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。 図1に示した第1実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。 図1に示した第1実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。 図1に示した第1実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。 本発明の第2実施形態によるクロスポイント型の巨大磁気抵抗材料を用いた不揮発性メモリを示した断面図である。 本発明の第3実施形態による単純マトリックス型の強誘電体メモリを示した断面図である。 従来の単純マトリックス型の強誘電体メモリの構造を示した断面図である。 図16に示した従来の単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。 図16に示した従来の単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
符号の説明
13、73 IrSiN膜(第1電極膜)
14、74 Pt膜(第1電極膜)
15、75 強誘電体膜(記憶材料膜)
15a 記憶部
15b 薄膜部
16、76 上部電極(第2電極膜)
17、77 シリコン窒化膜(絶縁膜)
19、79 TiN膜(接続配線)
20、80 Al膜(接続配線)
18b ビアホール(接続領域)
25 巨大磁気抵抗材料膜(記憶材料膜)
25a、75a 記憶部
25b、75b 薄膜部

Claims (5)

  1. 第1電極膜と、
    前記第1電極膜上に形成され、記憶部と、前記記憶部の厚みよりも小さく、かつ、平均値で前記記憶部の厚みの15%以上95%以下の厚みを有する薄膜部とを有する記憶材料膜と、
    前記記憶材料膜の前記記憶部上に形成された第2電極膜と、
    前記第1電極膜、前記記憶材料膜および前記第2電極膜を有する単純マトリックス型の複数のメモリセルを含むメモリセルアレイ領域と、
    平面的に見て前記メモリセルアレイ領域とは異なる領域に形成され、トランジスタを含む周辺回路領域と、
    前記メモリセルアレイ領域の前記複数のメモリセルが形成される領域の前記記憶材料膜の上方の実質的に全領域を覆うように形成されるとともに、前記トランジスタを含む周辺回路領域には形成されない水素の拡散を抑制する絶縁膜と
    を備えた、メモリ。
  2. 前記メモリセルアレイ領域と前記周辺回路領域とを接続するための接続配線をさらに備え、
    少なくとも前記メモリセルアレイ領域の前記第1電極膜の上面と前記接続配線との接続領域近傍には、前記記憶材料膜の薄膜部が存在しないように、前記記憶材料膜がパターニングされている、請求項に記載のメモリ。
  3. 前記第1電極膜は、第1下部電極膜と、前記第1下部電極膜上に形成された第2下部電極膜とを含み、
    前記第1下部電極膜は、酸素の拡散を抑制する機能を有する、請求項1および2のいずれか1項に記載のメモリ。
  4. 前記記憶材料膜は、前記第1電極膜の上面および側面を覆うように形成されている、請求項およびのいずれか1項に記載のメモリ。
  5. 一対のソース/ドレイン領域を有する導電性トランジスタと、
    前記トランジスタのソース/ドレイン領域の一方に接続された導電性プラグと
    をさらに備え、
    前記第1電極膜は、前記導電性プラグに接触するように形成されている、請求項1、およびのいずれか1項に記載のメモリ。
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