JP4397061B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、ＮチャネルＭＯＳ（Metal Oxide Semiconductor ）電界効果トランジスタ、ＰチャネルＭＯＳ電界効果トランジスタおよびバイポーラトランジスタを有するＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor ）回路を備える半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来より、大きな出力で高速動作が可能なバイポーラトランジスタと高集積可能で低消費電力性能を有するＣＭＯＳ（Complementaly Metal Oxide Semiconductor ）トランジスタとを兼ね備えたＢｉＣＭＯＳ回路が、半導体装置の回路として用いられている。
【０００３】
以下、従来のＢｉＣＭＯＳ回路の構図およびその製造方法を図３４〜図４３を用いて説明する。従来のＢｉＣＭＯＳ回路の製造方法は、まず、ｐ型の半導体基板１０１の表面から略同じ深さに、ｐ型の下面分離層１０５、比較的濃度が高いｎ型のコレクタ埋込み層１０２、ｐ型の下面分離層１０５、ｎ型の埋込み層１０３、ｐ型の埋込み層１０４をそれぞれ所定の間隔をおいて形成する。
【０００４】
次に、バイポーラトランジスタの活性領域となる半導体基板１０１の表面からコレクタ埋込み層１０２にまで比較的濃度が低いｎ型のエピタキシャル層１０６をエピタキシャル成長により形成する。また、ｎ型のエピタキシャル層１０６に隣接して、半導体基板１０１の表面からコレクタ埋込み層１０２まで比較的濃度が高いｎ型のコレクタウォール領域１０８を形成する。また、ＰチャネルＭＯＳ（ｐ型のMetal Oxide Semiconductor ）トランジスタの活性領域に、半導体基板１０１の表面からコレクタ埋込み層１０３にまで達する比較的濃度が低いｎ型のウェル１０９を形成する。
【０００５】
また、ＮチャネルＭＯＳ（ｎ型のMetal Oxide Semiconductor ）トランジスタの活性領域に、半導体基板１０１の表面から比較的濃度が高いｐ型の埋込み層１０４にまで達する比較的濃度が低いｐ型のウェル１１０を形成する。また、半導体基板１０１の表面から下面分離層１０５にまで達する比較的濃度が低いｐ型の分離領域１１１をそれぞれ形成する。
【０００６】
次に、分離領域１１１の表面上に素子形成領域を分離形成するための分離酸化膜１０７ｅ，１０７ｇ、コレクタウォール領域１０８とｎ型のエピタキシャル層１０６とを分離する分離酸化膜１０７ｆ、ｎ型のウェル１０９とｐ型のウェル１１０とを分離する分離酸化膜１０７ｈ、および、ｐ型のウェル１１０と他の領域とを分離する分離酸化膜１０７ｉをそれぞれ形成する。その後、活性領域となるｎ型のエピタキシャル層１０６、コレクタウォール領域１０８、ｎ型のウェル１０９、ｐ型のウェル１１０の表面に酸化膜１０７ｂ，１０７ａ，１０７ｃ，１０７ｄをそれぞれ形成し、図３４の状態にする。
【０００７】
次に、リンがドープされた膜厚１５００Åのｎ型の多結晶シリコン膜を、図３４の状態で、全表面に堆積する。その後、膜厚２０００Åの多結晶シリコン膜の上に膜厚２０００Åのタングステンシリサイド膜を形成する。次に、タングステンシリサイド膜および多結晶シリコン膜、酸化膜１０７ａ，１０７ｂおよび酸化膜１０７ｃ，１０７ｄを選択的にエッチングし、ｎ型のウェル１０９の表面上に多結晶シリコン膜１１３ｂおよびタングステンシリサイド膜１１３ａからなるゲート電極１１３とゲート酸化膜１１２とを、ｐ型のウェル１１０の表面上に多結晶シリコン膜１１５ｂおよびタングステンシリサイド膜１１５ｂからなるゲート電極１１５とゲート酸化膜１１４とを形成し、図３５に示す状態とする。
【０００８】
その後、図３６に示すように、ｐ型のウェル１１０が露出するようにマスク１１６を形成して、ｎ型の不純物２００、たとえば、高濃度のリン（以下、「Ｐ」という。）イオンを注入エネルギー７０ＫｅＶ、注入量２×１０13ｃｍ-2条件で、注入することにより図３７に示すようなｐ型のウェル１１０にｎ型のソース／ドレイン領域１１７ａ，１１７ｂを形成する。その後、マスク１１６を除去し、酸化膜を全面に堆積させた後、枠付けエッチングによりゲート電極１３，１５の側面にそれぞれサイドウォール酸化膜１１９ａ，１１９ｂおよびサイドウォール酸化膜１１８ａ，１１８ｂをそれぞれ形成する。その後、図３７に示すように、ｐ型のウェル１１０の表面が露出するようにマスク１２０を形成し、ｎ型の不純物３００、たとえば、高濃度の砒素（以下、「Ａｓ」という。）イオンを注入エネルギー５０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより、ｐ型のウェル１１０にＬＤＤ（lighty Doped Drain）構造となるように、図３８に示すようなｎ型のソース／ドレイン領域１２０ａ，１２０ｂを形成する。
【０００９】
次に、図３８に示すように、ｎ型のウェル１０９が露出するように、マスク１２１ａ，１２１ｂを形成する。その後、図３８に示すように、ｎ型のウェル１０９に、高濃度のｐ型の不純物４００、たとえば、弗化ボロン（以下、「ＢＦ2 」という。）イオンを注入エネルギー４０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより、図３９に示すようなｐ型のソース／ドレイン領域１２２ａ，１２２ｂを形成する。
【００１０】
次に、全面に膜厚２０００Åの多結晶シリコン膜を堆積した後、たとえば、ＢＦ2 イオンを注入エネルギー４０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより、ベース電極となる導電性の多結晶シリコン膜を形成する。また、ＢＦ2 イオンを注入する工程で多結晶シリコン膜を透過したＢＦ2 イオンがｎ型のエピタキシャル層１０６に注入され、ｐ型の外部ベース領域となる部分を形成する。その後、さらに全面を覆うように膜厚３０００ÅのＣＶＤ酸化膜を堆積した後、マスクを用いてＣＶＤ酸化膜、多結晶シリコン膜およびｎ型のエピタキシャル層１０６の上部をドライエッチングを行うことにより、図３９に示すように、バイポーラトランジスタのエミッタ電極形成予定領域１０６ａを開口し、ＣＶＤ酸化膜１２３ａ，１２４ａ、多結晶シリコン膜からなるベース電極１２３ｂ，１２４ｂおよびｐ型の外部ベース領域１２６ａ，１２６ｂを形成する。
【００１１】
その後、図４０に示すように、エミッタ開口領域からｎ型のエピタキシャル層１０６に高濃度のｐ型の不純物５００、たとえばＢＦ2 イオンを注入エネルギー３０ＫｅＶ、注入量６×１０13ｃｍ-2の条件で注入することにより、図４１に示すようなｐ型の真性ベース領域１２８を形成する。その後、全面にＣＶＤ酸化膜を形成し、枠付けエッチングを行うことにより、図４１に示すように、多結晶シリコン膜からなるベース電極１２３ｂ，１２４ｂおよびＣＶＤ酸化膜１２３ａ，１２４ａの側壁にサイドウォール酸化膜１２７ａ，１２７ｂ，１２７ｃ，１２７ｄを形成する。次に、全面に膜厚２０００Åの不純物がドープされていない多結晶シリコン膜を形成し、高濃度のｎ型の不純物、たとえば、Ａｓイオンを、５０ＫｅＶ、１×１０16ｃｍ-2の条件で注入した後、図４２に示すような形状にすることにより、ｎ型のエミッタ電極１２９を形成する。なお、ｎ型不純物のイオン注入を行わず、予めｎ型の不純物がドープされた多結晶シリコン膜を形成してもよい。
【００１２】
次に、図４２に示す状態で全面に層間酸化膜１３０を形成する。次に、コレクタウォール領域１０８、エミッタ電極１２９、ベース電極１２４ａ、ｐ型のソース／ドレイン領域１２２ａ、および、ｎ型のソース／ドレイン領域１２２ｂ、１２０ａ，１２０ｂのそれぞれに接続するコンタクトホール１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ，１３０ｅ，１３０ｆ，１３０ｇを層間酸化膜１３０に形成する。その後、アルミニウムをコンタクトホール１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ，１３０ｅ，１３０ｆ，１３０ｇを埋込むとともに層間酸化膜１３０の上に形成する。次に、アルミニウムを所定のパターンにエッチングすることにより、アルミニウム配線１３１，１３２，１３３，１３４，１３５，１３６，１３７を形成し、ＢｉＣＭＯＳ回路が完成する。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記ＢｉＣＭＯＳ回路の製造工程においては、図３９に示すように、ベース電極１２３ｂ，１２４ｂに、ｎ型のエピタキシャル層１０６まで貫通する開口を形成するためのエッチング工程において、ｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂも同時にエッチングしてしまう。
【００１４】
また、図４１に示すサイドウォール酸化膜１２７ａ，１２７ｂ，１２７ｃ，１２７ｄを形成するためにＣＶＤ酸化膜をエッチングする工程においも、ソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂがエッチングされてしまう。このように、ｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂが２度エッチングされることにより、ｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂの表面が削れられるため、不純物拡散領域としてのｎ型およびｐ型のウェル１０９，１１０の領域が小さくなる恐れがある。そのため、後工程で接続される配線との間の、接合不良によるリーク電流の発生、および、コンタクト特性のばらつきが生じる。
【００１５】
さらに、不必要なエッチングによりｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂの表面が大きく削られると、図４３に示すように、後工程でｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂに接続されるアルミニウム配線を埋め込むためのコンタクトホール１３０ｄ，１３０ｅ，１３０ｆ，１３０ｇのアスペクト比が大きくなり、エッチングガスがコンタクトホール１３０ｄ，１３０ｅ，１３０ｆ，１３０ｇの底面、すなわち、ｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂにまで行き届かず、エッチング不良を引き起こす恐れがある。
【００１６】
本発明は、上記の課題を解決するためになされたものであり、その目的は、ＢｉＣＭＯＳ回路のバイポーラトランジスタ部分のベース電極を形成する工程において、ＣＭＯＳトランジスタのソース／ドレイン領域の半導体特性およびコンタクト特性を確保し、かつ、ゲート電極のゲート抵抗およびコンタクト特性の向上を図り得るＢｉＣＭＯＳ回路を備える半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明の実施の形態の半導体装置の製造方法は、半導体基板上にバイポーラトランジスタと電界効果トランジスタとを設けた半導体装置の製造方法であって、以下の工程を備えている。
【００１８】
すなわち、本発明の実施の形態の半導体装置の製造方法は、半導体基板の主表面から所定の深さにかけての部分が第１の活性領域となるように、該第１の活性領域となる部分の少なくとも下面側に、第１導電型のコレクタ領域を形成する工程と、半導体基板の主表面上に素子分離絶縁膜を形成することによって、コレクタウォール領域の上に、バイポーラトランジスタが形成される第１の活性領域を、コレクタウォール領域の上方以外の領域に、電界効果トランジスタが形成される第１導電型の第２の活性領域を、それぞれ分離形成する工程と、第１および第２の活性領域にそれぞれ第１導電型の第１の不純物層および第２の不純物層を形成する工程と、第２の活性領域の主表面上に第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、第１導電型の不純物が添加された第１の導電層を形成する工程と、第１の活性領域の主表面および第１の導電層の上に第１の半導体層を形成する工程と、第１の半導体層、第１の導電層、および、第１の絶縁膜をエッチングすることにより、第１の活性領域の上にベース電極となる層を形成するとともに、第２の活性領域の上にゲート電極上層およびゲート電極下層からなるゲート電極とゲート絶縁膜とを形成する工程と、ベース電極となる層に第２導電型の不純物を注入してベース電極を形成し、第２の活性領域に第２導電型の不純物を注入して第１の不純物拡散領域を形成する工程と、ゲート電極上層、ゲート電極下層、ゲート絶縁膜、ベース電極および第１の不純物拡散領域を第２の絶縁膜で覆う工程と、第２の絶縁膜およびベース電極に開口を形成する工程と、開口から第１の活性領域に第２導電型の不純物を注入し、ベース領域となる第２の不純物拡散領域を形成する工程と、開口の側壁に側壁絶縁膜を形成する工程と、側壁絶縁膜および第２の絶縁膜の上面に沿うように、第２の不純物拡散領域に接触するエミッタ電極を形成する工程とを備えている。
【００１９】
このような工程で製造することにより、第１の半導体層をエッチングすることにより、ベース電極とゲート電極とを同時に形成するため、第１の不純物拡散領域を、第１の絶縁膜で保護された状態で第１の半導体層をエッチングする。そのため、第１の不純物拡散領域は、第１の絶縁膜という保護膜を有した状態でエッチング工程が実行されることとなり、過度に削られることはない。また、第２の絶縁膜を有した状態でベース電極に開口を形成するため、第１の不純物拡散領域は、この工程においても、第２の絶縁膜という保護膜を有した状態である。そのため、第１の不純物拡散領域は、その表面が損傷することはない。その結果、第１の不純物拡散領域の損傷に起因する半導体特性およびコンタクト特性の劣化を防止し得る半導体装置を提供することが可能となる。
【００２０】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、エミッタ電極を形成する工程が、エミッタ電極となる層および抵抗素子となる層を有する第２の半導体層を形成する工程と、第２の半導体層をエッチングすることにより、エミッタ電極となる層と抵抗素子となる層とを分離形成する工程とを含んでいてもよい。
【００２１】
このような工程で製造することにより、抵抗素子を構成する第２の半導体層をエミッタ電極となる層の形成と同時に形成できる。その結果、同一半導体基板にバイポーラトランジスタ、電界効果トランジスタおよび抵抗素子を有する半導体装置の製造方法において、工程数の低減を図ることが可能となる。
【００２２】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、コレクタ領域、ベース電極、エミッタ電極、ゲート電極上層および第１の不純物拡散領域の上部をシリサイド化し、金属シリサイド膜を形成する工程をさらに備えていてもよい。
【００２３】
このような工程で製造することにより、エミッタ電極、ベース電極、ゲート電極の上層、および、第１および第２の不純物拡散領域の上部に金属シリサイド膜を備えているため、コンタクト配線が接続されたときのコンタクト抵抗を低減させ得る半導体装置を提供できる。
【００２４】
また、ゲート電極上層は、ゲート電極の下層からの不純物拡散により不純物が分布されるため、ゲート電極上層は不純物が拡散しきれない場合があり、金属シリサイド膜がなければ、不純物が拡散していないゲート電極上層の上表面近傍はゲート抵抗を増加させる恐れがある。しかしながら、本製造方法によれば、ゲート電極上層の上部は、シリサイド化されることにより、導電性が得られるため、ゲート電極上層のゲート抵抗は低減される。その結果、ゲート電極下層からゲート電極上層へ不純物が拡散するような工程でゲート電極上層を形成しても、半導体特性を向上させ得る半導体装置を提供することが可能となる。
【００２５】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、コレクタ領域、ベース電極、エミッタ電極、ゲート電極上層および第１の不純物拡散領域の上部をシリサイド化し、金属シリサイド膜を形成するとともに、抵抗素子となる層も平面的に所定の間隔をおいてシリサイド化し、抵抗素子用金属シリサイド膜を形成する工程を含んでいてもよい。
【００２６】
このような製造方法にすることにより、抵抗素子に対するコンタクト配線のコンタクト抵抗の低減を図り、抵抗素子の抵抗値の制御を容易にすることが可能となる。
【００２７】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、ベース電極およびゲート電極上層の上に、金属膜を形成する工程をさらに備えていてもよい。
【００２８】
このような工程で製造することにより、ベース電極、ゲート電極上層の上に金属膜を備えているため、ゲート電極にコンタクト配線が接続されたときに、コンタクト抵抗の増加の原因となる、不純物が拡散しなかったゲート電極上層の上表面近傍部に起因する寄生抵抗が形成される恐れを低減させることができる。
【００２９】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、ベース電極およびゲート電極を形成した後、第１の不純物拡散領域を形成する前に、ゲート電極を熱処理し、ゲート電極下層からゲート電極上層へ第１導電型の不純物を拡散させる工程をさらに備えていてもよい。
【００３０】
このような工程で製造することにより、熱処理工程において、ゲート電極下層からゲート電極上層へ不純物が拡散する。そのため、ゲート電極上層およびベース電極となる層を、不純物が注入されていない状態の第１の半導体層をエッチングして切断する方法で形成しても、本熱処理工程において、ゲート電極下層からゲート電極上層へ不純物を拡散させることにより、所定の不純物が均一な状態で分布したゲート電極を形成することが可能となる。そのため、ゲート抵抗の低減を図ることが可能となる。その結果、工程数を減少させるために、ベース電極とゲート電極上層とを同一工程で第１の半導体層を堆積させることにより形成しても、半導体特性の劣化を防止し得る半導体装置を提供できる。
【００３１】
また、第１の導電層および第１の半導体層をエッチングして、分離形成することにより、ベース電極およびゲート電極を形成した後に熱処理工程を行うため、第１の導電層から半導体層へ不純物が拡散せず、バイポーラトランジスタのベース電極の不純物濃度が一定に保たれる。その結果、半導体特性が確保されたバイポーラトランジスタを有する半導体装置を提供できる。
【００３２】
また、熱処理工程は、通常、行われる工程であり、新たにゲート電極に不純物を注入する必要がないため、全体的に見て工程数が減少する。
【００３３】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、ゲート電極下層の膜をｄ2 とし、ゲート電極上層の膜厚をｄ1 とすると、ゲート電極下層となる第１の導電層に添加される不純物の濃度は、１×１０20×｛（ｄ1 ＋ｄ2 ）／ｄ2 ｝ｃｍ-3以上であってもよい。
【００３４】
このような工程で製造することにより、ゲート電極下層の不純物濃度は、１×１０20×｛（ｄ1 ＋ｄ2 ）／ｄ2 ｝ｃｍ-3以上であるため、ゲート電極上層に拡散されるべき不純物量も含めて、ゲート電極下層に不純物が注入されていることになる。それにより、後工程における熱拡散時に、ゲート電極下層からゲート電極上層へ不純物が拡散した後の状態での不純物濃度は、ゲート電極全体として適度な濃度で均一になる。その結果、ゲート抵抗およびゲート電極に対するコンタクト配線のコンタクト抵抗を小さくできる半導体装置を提供できる。
【００３５】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、ゲート電極下層の膜厚が、ゲート電極の膜厚からベース電極の膜厚を引いた値であってもよい。
【００３６】
このような工程で製造することにより、ゲート電極下層の膜厚を予め調節することにより、ベース電極とゲート電極上層となる第１の半導体層を同一の堆積工程で行うことが可能となる。そのため、ゲート電極とベース電極とを１つの工程で形成でき、工程数を減少させることが可能となる。
請求項９に記載の本発明の半導体装置の製造方法は、請求項１〜８のいずれかに記載の半導体装置の製造方法において、電界効果トランジスタが、ｐチャネル電界効果トランジスタおよびｎチャネル電界効果トランジスタからなっている。
請求項１０に記載の本発明の半導体装置の製造方法は、請求項１〜９のいずれかに記載の半導体装置の製造方法において、第１の導電層が不純物が添加された多結晶シリコン膜を有し、第１の半導体層が不純物が添加されていない多結晶シリコン膜を有する。
請求項１１に記載の本発明の半導体装置の製造方法は、請求項２に記載の半導体装置の製造方法において、第２の半導体層が多結晶シリコン膜を有する。
【００３７】
本発明の実施の形態の半導体装置は、バイポーラトランジスタと電界効果トランジスタとを半導体基板上に備える半導体装置であって、電界効果トランジスタのゲート電極が、ゲート電極上層とゲート電極下層との２層で形成され、バイポーラトランジスタのベース電極とゲート電極上層とが同じ膜厚である。
【００３８】
このような構造にすることにより、上記の半導体装置の製造方法を用いることが可能となる。それにより、ゲート電極上層とベース電極とが同一の層で形成されても、所定の膜厚を有するゲート電極とベース電極とが形成される。その結果、本半導体装置の構造にすれば、工程数を低減させることができる。
【００３９】
本発明の実施の形態の半導体装置は、上記の実施の形態において、ゲート電極上層とベース電極とが、ともに不純物がドープされた半導体層で形成され、それぞれ不純物濃度が互いに異なっていてもよい。
【００４０】
このような構造にすることにより、上記の半導体装置の製造方法を用いてベース電極とゲート電極とを同時に形成しても、バイポーラトランジスタと電界効果トランジスタとの半導体特性を制御することが可能となる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。
【００４２】
（実施の形態１）
本発明の実施の形態１のＢｉＣＭＯＳ回路の構造およびその製造方法を図１〜図１５を用いて説明する。本実施の形態のＢｉＣＭＯＳ回路の製造方法は、まず、ｐ型の半導体基板１の表面から略同じ深さに、比較的濃度が高い、ｐ型の下面分離層５、ｐ型の下面分離層５、ｎ型のコレクタ埋込み層２、ｎ型の埋込み層３、ｐ型の埋込み層４をそれぞれ所定の間隔をおいて形成する。
【００４３】
次に、バイポーラトランジスタの活性領域に、半導体基板１の表面からコレクタ埋込み層２にまで比較的濃度が低いｎ型のエピタキシャル層６をエピタキシャル成長により形成する。また、ｎ型のエピタキシャル層６に隣接して、半導体基板１の表面からコレクタの埋込み層２まで達する比較的濃度が高いｎ型のコレクタウォール領域８を形成する。また、ＰチャネルＭＯＳトランジスタの活性領域に、半導体基板１の表面からコレクタ埋込み層３にまで達する比較的濃度が低いｎ型のウェル９を形成する。また、ＮチャネルＭＯＳトランジスタの活性領域に、半導体基板１の表面からコレクタ埋込み層３にまで達する比較的濃度が低いｐ型のウェル１０を形成する。また、半導体基板１の表面から下面分離層５にまで達する比較的濃度が低いｐ型の分離領域１１を形成する。
【００４４】
次に、分離領域１１の表面上に素子形成領域を分離形成するための分離酸化膜７ｅ，７ｇ、コレクタウォール領域８とｎ型のエピタキシャル層６とを分離する分離酸化膜７ｆ、ｎ型のウェル９とｐ型のウェル１０とを分離する分離酸化膜７ｈ、および、ｐ型のウェル１０と他の領域とを分離する分離酸化膜７ｉを形成することにより、各々のトランジスタの活性領域を分離形成する。その後、コレクタウォール領域８、バイポーラトランジスタの活性領域、ＰチャネルＭＯＳトランジスタの活性領域およびＮチャネルＭＯＳトランジスタの活性領域のとなるｎ型のエピタキシャル層６、コウレクタウォール領域８、ｎ型のウェル９およびｐ型のウェル１０の表面の半導体基板１の表面に、酸化膜７ｂ，７ａ，７ｃ，７ｄをそれぞれ形成し、図１の状態にする。
【００４５】
次に、リンが予め添加された膜厚１５００Åの多結晶シリコン膜を、図１の状態で、全表面に堆積した後、分離酸化膜７ｆ、７ｇの一部および酸化膜７ｂが露出するように多結晶シリコン膜をエッチングし、分離酸化膜７ｅ、酸化膜７ａ、分離酸化膜７ｆを覆う多結晶シリコン膜５１ａと分離酸化膜７ｇ、酸化膜７ｃ、分離酸化膜７ｈ、酸化膜７ｄおよび分離酸化膜７ｉを覆う多結晶シリコン膜５１ｂとを形成し、図２に示す状態とする。
【００４６】
また、上記図２の状態とする代わりに、図１の状態から、リンが予め添加された多結晶シリコン膜を、図３に示すように、全表面に堆積した後、酸化膜７ｂおよび分離酸化膜７ｈの一部が露出するように多結晶シリコン膜をエッチングし、分離酸化膜７ｅ、酸化膜７ａ、分離酸化膜７ｆを覆う多結晶シリコン膜５１ａと、分離酸化膜７ｇ、酸化膜７ｃ、分離酸化膜７ｈを覆う多結晶シリコン膜５１ｂと、分離酸化膜７ｈ、酸化膜７ｄおよび分離酸化膜７ｉを覆う多結晶シリコン膜５１ｃとを形成してもよい。
【００４７】
次に、図２の状態で酸化膜７ｂを除去した後、図４に示すように、多結晶シリコン膜５１ａ、分離酸化膜７ｆ、ｎ型のエピタキシャル層６、分離酸化膜７ｇおよび多結晶シリコン膜５１ｂを覆うように、不純物がドープされていない膜厚１０００Åの多結晶シリコン膜５２を堆積する。
【００４８】
次に、多結晶シリコン膜５２を選択的にエッチングし、ｎ型のエピタキシャル層６上に多結晶シリコン膜５３を形成するとともに、ｎ型のウェル９の表面上に多結晶膜１３ａ，１３ｂからなるゲート電極１３およびゲート酸化膜１２を、ｐ型のウェル１０の表面上に多結晶膜１５ａ，１５ｂからなるゲート電極１５およびゲート酸化膜１４を形成し、図５に示す状態とする。その後、図６に示すように、分離酸化膜７ｆ，７ｇの一部および多結晶シリコン膜５３のみが露出するようにマスク５４ａ，５４ｂを形成して、ｐ型の不純物８１、たとえば、ＢＦ2 イオンを注入エネルギー４０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより多結晶シリコン膜５３に注入し、ベース電極５３ａを形成するとともに、ｎ型のエピタキシャル層６の表面近傍に外部ベース領域となる不純物拡散領域を形成する。
【００４９】
次に、図７に示すように、分離酸化膜７ｈの一部およびｐ型のウェル１０からなる活性領域以外の領域上にマスク５５を形成する。その後、ｎ型の不純物８２、たとえば、Ｐイオンを注入エネルギー７０ＫｅＶ、注入量２×１０13ｃｍ-2条件で注入することにより、図８に示すようなｐ型のウェル１０にｎ型のソース／ドレイン領域１７ａ，１７ｂを形成するとともに、ゲート電極１５の上層となる多結晶シリコン膜１５ａにも不純物８２を注入する。その後、マスク５５を除去し、酸化膜を全面に堆積させた後、枠付けエッチングによりベース電極５３ａおよびゲート電極１３，１５の両端にサイドウォール酸化膜２７ａ，２７ｄ，１９ａ，１９ｂ，１８ａ，１８ｂをそれぞれ形成する。
【００５０】
その後、図８に示すように、分離酸化膜７ｈの一部およびｐ型のウェル１０からなる活性領域以外の領域上にマスク５６を形成し、ｎ型の不純物８３、たとえば、Ａｓイオンを注入エネルギー５０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより、ｐ型のウェル１０にＬＤＤ（lighty Doped Drain）構造となるように、図９に示すようなｎ型のソース／ドレイン領域２０ａ，２０ｂを形成するとともに、ゲート電極１５の上層となる多結晶シリコン膜１５ａにも不純物８３を注入する。次に、図９に示すように、ｎ型のウェル９および分離酸化膜７ｇ，７ｈの一部のみが露出するように、マスク５７ａ，５７ｂを形成する。その後、ｐ型の不純物８４、たとえば、ＢＦ2 を注入エネルギー４０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより、図１０に示すように、ｐ型のソース／ドレイン領域２２ａ，２２ｂを形成するとともに、ゲート電極１３の層を構成する多結晶シリコン膜１３ａにも不純物８４を注入する。
【００５１】
その後、全面を覆うように膜厚３０００ÅのＣＶＤ酸化膜を堆積した後、図１０に示すように、マスクを用いてドライエッチングを行うことにより、バイポーラトランジスタのエミッタ電極形成予定領域６ａを開口し、ベース電極２３ｂ，２４ｂおよびＣＶＤ酸化膜５８ａ，５８ｂを形成するとともに、エピタキシャル層６の表面近傍のエミッタ電極形成予定領域６ａをわずかにエッチングすることにより、外部ベース領域２６ａ，２６ｂを形成する。その後、図１１に示すように、エミッタ電極形成予定領域６ａからｐ型の不純物８５、たとえばＢＦ2 イオンを注入エネルギー３０ＫｅＶ、注入量６×１０13ｃｍ-2の条件で注入することにより、図１２に示すような真性ベース領域２８を形成する。
【００５２】
その後、図１１の状態で、全面にＣＶＤ酸化膜を形成し、枠付けエッチングを行うことにより、図１２に示すように、ベース電極２３ｂ，２４ｂおよびＣＶＤ酸化膜５８ａ，５８ｂの側壁にサイドウォール酸化膜２７ｂ，２７ｃを形成する。次に、図２の状態で、全面に膜厚２０００Åの不純物がドープされていない多結晶シリコン膜を形成し、ｎ型の不純物、たとえばＡｓイオンを、注入エネルギー５０ＫｅＶ、注入量１×１０16ｃｍ-2の条件で注入した後、図１３に示すような形状にエッチングすることにより、エミッタ電極２９を形成する。なお、ｎ型の不純物をイオン注入する代わりに、予めｎ型の不純物がドープされた多結晶シリコン膜を形成してもよい。
【００５３】
次に、全面に層間酸化膜３０を形成し、コレクタウォール領域８、エミッタ電極２９、ベース電極２４ｂ、ｐ型のソース／ドレイン領域２２ａ、２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂのそれぞれに接続するコンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇを形成し、アルミニウムをコンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇを埋込みながら層間酸化膜３０の上に形成した後、所定のパターンにエッチングすることにより、アルミニウム配線３１，３２，３３，３４，３５，３６，３７を形成し、図１４に示すような構造の本実施の形態のＢｉＣＭＯＳ回路が完成する。
【００５４】
このような工程で製造することにより、ＣＭＯＳトランジスタのゲート電極１３，１５とバイポーラトランジスタのベース電極２３ｂ，２４ｂとを同時にドライエッチングにより形成する場合には、図４に示す多結晶シリコン膜５１ａ，５１ｂ，５２に対する酸化膜７ｃ，７ｄ，７ａのエッチング速度が極端に遅いため、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのそれぞれの活性領域であるｎ型のウェル９およびｐ型のウェル１０の表面、コレクタウォール領域８の表面が、それぞれ酸化膜７ｃ，７ｄ，７ａを突き抜けてエッチングされることはない。そのため、バイポーラトランジスタ、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのそれぞれの活性領域であるｎ型のエピタキシャル層６、ｎ型のウェル９およびｐ型のウェル１０は、エッチングによるダメージが抑制されるため、バイポーラトランジスタ、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタそのそれぞれは安定したトランジスタ特性を確保することが可能となる。
【００５５】
また、ゲート電極１３，１５は、通常、１×１０20ｃｍ-3程度の濃度の多結晶シリコン膜または非晶質シリコン膜で形成されている。そのため、外部ベース電極を構成する多結晶シリコン膜２３ｂ，２４ｂの膜厚を厚くしてベース抵抗を小さくする場合は、ゲート電極１３，１５の上層を構成する多結晶シリコン膜１３ａ，１５ａも厚くなる。それにより、後工程における熱処理による不純物拡散時に、ゲート電極上層を構成する多結晶シリコン膜１３ａ，１５ａに十分な不純物を行き渡らせるためには、ゲート電極１３，１５の下層を構成する多結晶シリコン膜１３ｂ，１５ｂの膜厚を厚くするか、あるいは、多結晶シリコン膜１３ｂ，１５ｂの濃度を大きくする必要がある。
【００５６】
このとき、過度に多結晶シリコン膜１３ｂ，１５ｂの膜厚を大きくすると、ゲート電極１３，１５の下層を構成する多結晶シリコン膜１３ｂ，１５ｂからゲート電極１３，１５の上層を構成する多結晶シリコン膜膜１３ａ，１５ａに拡散するｎ型の不純物が、熱処理温度および時間によっては十分に拡散が行われず、ゲート電極１３，１５の上層を構成する多結晶シリコン膜１３ａ，１５ａの表面濃度が低下する恐れがある。
【００５７】
また、ｎ型のウェル９にｐ型の不純物注入が行われた場合、ゲート電極１３の上層を構成する本来ｎ型となるゲート電極上層１３ａにもｐ型の不純物が注入され、ゲート電極上層の上表面近傍でＰＮ接合のような状態が形成される。このＰＮ接合に類似した状態は、ゲート電極１３のゲート抵抗を増加させ、また、ゲート電極１３と配線とのコンタクトを不良を引き起こす。
そのため、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極１３，１５の形成時には、図１５に示すように、ゲート電極１３，１５の上層となる多結晶シリコン膜１３ａ，１５ａおよびゲート電極１３，１５の下層となる多結晶シリコン膜１３ｂ，１５ｂの膜厚をそれぞれｄ1 ，ｄ2 とし、多結晶シリコン膜１３ｂ，１５ｂの不純物濃度を、１×１０20×｛（ｄ1 ＋ｄ2 ）／ｄ2 ｝ｃｍ-3以上とする。
【００５８】
このような濃度を有する構造にすることにより、後工程において不純物が多結晶シリコン膜１３ｂ，１５ｂから多結晶シリコン膜１３ａ，１５ａへ熱拡散した場合に、多結晶シリコン膜１３ａ，１５ａの不純物濃度が、１×１０20ｃｍ-3となるように均一に不純物が拡散し、多結晶シリコン膜１３ａ，１５ａの表面濃度が低くならない。その結果、ゲート電極１３，１５のゲート抵抗の上昇、および、ゲート電極１３，１５とアルミニウム配線３１，３２，３３，３４，３５，３６，３７とのコンタクト抵抗の上昇を抑制することが可能となる。
【００５９】
（実施の形態２）
本発明の実施の形態２のＢｉＣＭＯＳ回路の構造およびその製造方法を図１６を用いて説明する。本実施の形態のＢｉＣＭＯＳ回路の製造方法は、まず、図７に示すように、マスク５５を形成し、ｐ型のウェル１０に不純物８２の注入を行い図８に示すソース／ドレイン領域１７ａ，１７ｂを形成するまでは実施の形態１と略同様の工程で行うが、図５に示す状態で多結晶シリコン膜５３にイオン注入を行わないことがだけが実施の形態１と異なる点である。
【００６０】
次に、図８に示すように、不純物８３を注入した後、図１６に示すように、ＮチャネルＭＯＳトランジスタの活性領域となるｐ型のウェル１０にマスク５９を形成し、バイポーラトランジスタのベース電極となる多結晶シリコン膜５３およびｎ型のウェル９に同時に高濃度のｐ型の不純物８６，８７を注入することにより、１つの工程でベース電極５３ａおよびＰチャネルＭＯＳトランジスタのソース／ドレイン領域２２ａ，２２ｂを形成する。その後、図９以後の工程は実施の形態１と同様である。
【００６１】
このような工程で行うことにより、実施の形態１よりも工程数を１つ減少させることが可能となる。その結果、製造コストの低減を図ることかできる。
【００６２】
（実施の形態３）
本発明の実施の形態３のＢｉＣＭＯＳ回路の構造および製造方法を図１７〜図２１を用いて説明する。本実施の形態のＢｉＣＭＯＳ回路の製造方法は、まず、図７に示すようにマスク５５を形成し、ｐ型のウェル１０に不純物８２の注入を行い図８に示すようなｎ型のソース／ドレイン領域１７ａ，１７ｂを形成するまでは実施の形態１と略同様の工程で行うが、その後に、図１８および図２０で示すように、ソース／ドレイン領域２２ａ，２２ｂを形成するために２回のｐ型の不純物８９，９２を行い、同時に多結晶シリコン膜５３にも注入を行うこと、および、図５に示す状態で多結晶シリコン膜５３にイオン注入を行わないことがだけが実施の形態１および２と異なる点である。
【００６３】
すなわち、本実施の形態では、図５に示す状態で多結晶シリコン膜５３にイオン注入を行わない状態で、図７で示す工程を行った後、まず、図１７に示すように、ｐ型のウェル１０を露出させるようにマスク６０を形成する。その後、マスク６０を用いて、ＮチャネルＭＯＳトランジスタとなるｐ型のウェル１０に低濃度のｎ型の不純物８７、たとえばＰイオンを注入エネルギー７０ＫｅＶ、注入量２×１０13ｃｍ-2の条件で注入する。
【００６４】
次に、図１８に示すように、マスク６１を用いて、ｐ型のウェル１０および分離酸化膜７ｈ，７ｉを覆い、バイポーラトランジスタのベース電極となる多結晶シリコン膜５３に低濃度のｐ型の不純物８８、たとえばＢイオンを注入エネルギー１０ＫｅＶ、注入量１×１０13ｃｍ-2の条件で、また、ＰチャネルＭＯＳトランジスタの活性領域となるｎ型のウェル９にｐ型の不純物８９を同時に注入し、図１９に示すようなベース電極５３ａおよびｐ型のソース／ドレイン領域２２ａ，２２ｂを形成する。
【００６５】
このとき、ｎ型のコレクタウォール領域８にもｐ型の不純物が注入されることになるが、コレクタウォール領域８のｎ型の不純物濃度は、ｐ型の不純物８８の不純物濃度に比べて、比較的に大きいため、コレクタウォール領域８の導電性に大きな悪影響を与えることはない。また、コレクタウォール領域８の濃度が低く導電性に問題がある場合は、コレクタウォール領域８の上にマスク６１を形成してもよい。その後、全面にＣＶＤ酸化膜を堆積させてから、枠付けエッチングを行うことにより、ベース電極５３ａの側面にサイドウォール酸化膜２７ａ，２７ｄを、ゲート電極１３の側面にサイドウォール酸化膜１９ａ，１９ｂを、ゲート電極１５の側面にサイドウォール酸化膜１８ａ，１８ｂを形成する。
【００６６】
次に、図１９に示すように、ｐ型のウェル１０を露出するようにマスク６２を形成する。その後、ＮチャネルＭＯＳトランジスタの活性領域となるｐ型のウェル１０に高濃度のｎ型の不純物９０を注入する。次に、図２０に示すように、ＮチャネルＭＯＳトランジスタの活性領域となるｐ型のウェル１０および分離酸化膜７ｈ，７ｇをマスク６３で覆い、バイポーラトランジスタのベース電極となる多結晶シリコン膜５３に高濃度のｐ型の不純物９１を注入し、ベース電極を形成するとともに、ＰチャネルＭＯＳトランジスタの活領域となるｎ型のウェル９に高濃度のｐ型の不純物９２を注入し、図２１に示すようなｐ型のソース／ドレイン領域２２ａ，２２ｂを形成する。
【００６７】
次に、全面に層間酸化膜３０を形成し、コレクタウォール領域８、エミッタ電極２９、ベース電極２４ｂ、ｐ型のソース／ドレイン領域２２ａ、２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂのそれぞれに接続するコンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇを形成する。その後、アルミニウムをコンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇを埋込みながら層間酸化膜３０の上に形成する。次に、アルミニウムを所定のパターンにエッチングすることにより、アルミニウム配線３１，３２，３３，３４，３５，３６，３７を形成し、図２１に示すような構造の本実施の形態のＢｉＣＭＯＳ回路が完成する。
【００６８】
このように、図１８および図２０に示すように、バイポーラトランジスタのベース電極となる多結晶シリコン膜５３とＰＭＯＳトランジスタの活性領域となるｎ型のウェル９に同時に不純物を注入することにより、工程数を増加させることなく、ＬＤＤ構造を有するＰＭＯＳトランジスタ構造を形成できる。
【００６９】
（実施の形態４）
本発明の実施の形態３のＢｉＣＭＯＳ回路の構造およびその製造方法を図２２〜図２４を用いて説明する。本実施の形態のＢｉＣＭＯＳ回路の製造方法は、まず、図１に示すような状態を形成するまでは、実施の形態１と同様の工程で行う。次に、図１の状態で、図２２に示すように、全面に膜厚１５００Åのｎ型の不純物がドープされていない多結晶シリコン膜６４を堆積する。その後、多結晶シリコン膜６４の全面に不純物、たとえばＰイオンを注入エネルギー２０ＫｅＶ、注入量７×１０15ｃｍ-2の条件で注入する。
【００７０】
その後、図２３に示すように、酸化膜７ｂおよび分離酸化膜７ｆ，７ｇの一部のみ露出するように、多結晶シリコン膜６４をエッチングし、多結晶シリコン膜６４ａ，６４ｂを形成する。この後、実施の形態１と同様に、図３〜図１５で説明した工程を経て、図２４に示すような構造の本実施の形態のＢｉＣＭＯＳ回路を完成させる。
【００７１】
このような製造方法にすることにより、予めゲート電極の下層となる多結晶シリコン膜１３ｂ，１５ｂの不純物濃度を大きくすることができる。それにより、より多くの不純物がゲート電極上層に拡散することが可能となるため、ゲート電極１３，１５の上層となるの多結晶シリコン膜１３ａ，１５ａの上表面の不純物濃度を大きくすることができる。その結果、ゲート抵抗の低減およびゲート電極に接続されるアルミニウム配線３１，３２，３３，３４，３５，３６，３７のコンタクト抵抗の低減を図ることができる。
【００７２】
なお、この多結晶シリコン膜６４に不純物を注入するかわりに、予めＰがドープされた非晶質シリコン膜を堆積させてもよい。また、本実施の形態の工程は実施の形態２または３の工程に組み込んでも同様に、ゲート抵抗の低減およびゲート電極に接続される配線のコンタクト抵抗の低減を図ることができる。
【００７３】
（実施の形態５）
本発明の実施の形態３のＢｉＣＭＯＳ回路の構造およびその製造方法を図５を用いて説明する。本発明の実施の形態５のＢｉＣＭＯＳ回路の製造方法は、まず、実施の形態１と図４に示す工程までは同様の工程を行う。次に、図５に示す状態で、窒素雰囲気中８５０℃で３０分間アニールを行い、下層の多結晶シリコン膜１３ｂ，１５ｂの不純物を上層の多結晶シリコン膜１３ａ，１５ａに拡散させゲート電極１３，１５の不純物濃度を均一にする。その後、実施の形態１の図６〜図１４までと同様の工程を行うことにより、図１４に示すような構造の本実施の形態のＢｉＣＭＯＳ回路を完成させる。
【００７４】
このような工程で製造することにより、アニールする工程で、ゲート電極１３，１５の下層の多結晶シリコン膜１３ｂ，１５ｂと上層の多結晶シリコン膜１３ａ，１５ａとの不純物濃度を均一にできる。また、ゲート電極１３，１５およびベース電極となる多結晶シリコン膜５３をパターングした後でアニールを行うため、下層の多結晶シリコン膜５１ａ，５１ｂから上層の多結晶シリコン膜５２へ、本来のベース電極の導電型と反対の導電型の不純物が拡散することを防止できる。そのため、ベース電極２３ｂ，２４ｂの電気抵抗の増加を抑制できる。
【００７５】
また、ゲート電極１３，１５の上下層を構成する多結晶シリコン膜１３ａ，１３ｂ，１５ａ，１５ｂに非晶質シリコン膜を用いた場合、ゲート電極１３，１５をパターングする前にアニールすれば、大きな結晶粒界の多結晶シリコン膜に成長してしまうため、エッチング後の形状が結晶粒界を反映してしまい、寸法のばらつきが大きくなってしまう。しかしながら、本実施の形態の製造方法によれば、ゲート電極１３，１５をパターングした後に、アニールを行うため、ゲート電極１３，１５の寸法制御性の悪化は抑制される。
【００７６】
また、ｐ型のソース／ドレイン領域２２ａ，２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂを形成した後にアニールを行うと、アニールの温度や時間の条件によってはｐ型のソース／ドレイン領域２２ａ，２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂが拡散してしまう恐れがある。しがしながら、本実施の形態の製造方法によれば、ｐ型のソース／ドレイン領域２２ａ，２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂを形成する前にアニールを行うことにより、ｐ型のソース／ドレイン領域２２ａ，２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂの不純物が拡散する恐れを低減できる。その結果、ＰチャネルＭＯＳおよびＮチャネルＭＯＳトランジスタの半導体特性の劣化を抑制できる。
【００７７】
（実施の形態６）
本発明の実施の形態６のＢｉＣＭＯＳ回路の構造およびその製造方法を図２５〜図２６を用いて説明する。本実施の形態のＢｉＣＭＯＳトランジスタの製造方法は、まず、図２に示す状態までは実施の形態１と同様である。次に、図２５に示すように、全面に不純物がドープされていない膜厚１０００Åの多結晶シリコン膜６５を堆積する。その後、多結晶シリコン膜の上に膜厚１０００Åのタングステンシリサイド膜６６を堆積する。
【００７８】
その後、実施の形態１の図５〜図１４までと略同様の工程を行うことにより、ＢｉＣＭＯＳ回路を完成させ、最終構造は図２６に示すような状態となる。本実施の形態の図２６に示したＢｉＣＭＯＳ回路と実施の形態１のＢｉＣＭＯＳ回路とは、ベース電極６５ａ，６５ｂとなる多結晶シリコン膜およびゲート電極１３，１５の上層を構成する多結晶シリコン膜１３ａ，１５ａの上にタングステンシリサイド膜６６ａ，６６ｂ，６６ｃ，６６ｄが形成されていることのみ異なる。
【００７９】
このような工程で製造することにより、ベース電極６５ａ，６５ｂとなる多結晶シリコン膜およびゲート電極１３，１５の上層を構成する多結晶シリコン膜１３ａ，１５ａの上にタングステンシリサイド膜６６ａ，６６ｂ，６６ｃ，６６ｄが形成されているため、ＣＭＯＳトランジスタのゲート電極１３，１５の上層となる多結晶シリコン膜１３ａ，１５ａおよびバイポーラトランジスタのベース電極６５ａ，６５ｂとなる多結晶シリコン膜の膜厚を薄くしても、ゲート電極１３，１５およびベース電極６５ａ，６５ｂのゲート抵抗およびベース抵抗を小さくでき、また、ゲート電極およびベース電極に対するアルミニウム配線３１，３２，３３，３４，３５，３６，３７のコンタクト抵抗は小さくできる。
【００８０】
（実施の形態７）
本発明の実施の形態７のＢｉＣＭＯＳ回路の製造方法を図２７〜図３０を用いて説明する。本実施の形態のＢｉＣＭＯＳ回路の製造方法は、実施の形態１と図１２に示す工程までは同様の工程を行う。次に、図１２に示す状態で、全面に不純物がドープされていない膜厚２０００Åの多結晶シリコン膜を堆積する。その後、ｎ型の不純物、たとえば、Ａｓイオンを注入エネルギー５０ＫｅＶ、注入量１×１０16ｃｍ-2の条件で注入する。次に、全面にＣＶＤ酸化膜を堆積する。その後、レジストをパターングして、図２７に示すようなエミッタ電極６８となる多結晶シリコン膜およびエミッタ電極６８の上部を覆う酸化膜６９を形成する。
【００８１】
次に、全面にＣＶＤ酸化膜を堆積する。その後、ＣＶＤ酸化膜のドライエッチングを行い、ベース電極２３ｂ，２４ｂの両端に、側壁酸化膜２７ａ，２７ｄが露出するとともに、エミッタ電極６８およびエミッタ電極６８の上部を覆う酸化膜６９の側面に側壁酸化膜２８ａ，２８ｂを形成し、図２８に示す状態となる。その後、膜厚１００Å程度のコバルトからなる金属膜をスパッタ法により堆積する。次に、ランプアニール処理を行い、金属膜をシリサイド化する。次に、ウエットエッチングにより、酸化膜上のシリサイド化していないコバルトのみを除去する。
【００８２】
次に、図２９に示すように、ランプアニール処理を行い、抵抗値の低い金属シリサイド膜７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆ，７１ｇ，７１ｈ，７１，７１ｊを形成する。その後、実施の形態１の図１４に示した工程と同様の工程を行うことにより、図３０に示すよな構造の本実施の形態のＢｉＣＭＯＳ回路を完成させる。
【００８３】
このような工程で製造することにより、ゲート電極１３，１５の表面濃度が低下しないように、ゲート電極１３，１５の上層となる多結晶シリコン膜１３ａ，１５ａを薄く形成しても、バイポーラトランジスタのベース電極６５ａ，６５ｂおよびエミッタ電極６８の表面には、金属シリサイド膜７１ｃ，７１ｄが形成されていため、ベース抵抗、エミッタ抵抗およびそのコンタクト抵抗が小さくなる。
【００８４】
また、ＣＭＯＳトランジスタのゲート電極１３，１５の上層となる多結晶シリコン膜１３ａ，１５ａの表面およびソース／ドレイン領域２２ａ，２２ｂ，２０ａ，２０ｂの表面にも、金属シリサイド膜７１ｆ，７１ｉおよび金属シリサイド膜７１ｅ，７１ｇ，７１ｈ，７１ｊが形成されているため、ゲート抵抗、シート抵抗およびそのコンタクト抵抗が小さくなる。なお、本実施の形態では、シリサイド化する金属膜はコバルトで形成したが、チタンまたはニッケルであってもよい。
【００８５】
（実施の形態８）
本発明の実施の形態８のＢｉＣＭＯＳ回路の構造およびその製造方法を図３１〜図３３を用いて説明する。本実施の形態のＢｉＣＭＯＳの回路製造方法は、まず、実施の形態１と図１２に示す工程までは同様の工程で行う。その後、多結晶シリコン膜を全面に堆積し、さらに多結晶シリコン膜の上にＣＶＤ酸化膜を形成する。
【００８６】
次に、図３１に示すように、エミッタ電極６８ａおよびエミッタ電極６８ａの上に形成される酸化膜６９ａ、分離酸化膜７ｉの上方で酸化膜６７ｂを介して形成される多結晶シリコン膜６８ｂおよび多結晶シリコン膜６８ｂの上に形成される酸化膜６９ｂを形成するようにエッチングを行う。その後、全面にＣＶＤ酸化膜をさらに堆積する。次に、マスク７３ａをマスクとして、ＣＶＤ酸化膜および酸化膜６７ｂをエッチングすることにより、図３２に示すように、エミッタ電極２９の両端に側壁酸化膜７２ｄ，７２ｅを形成するとともに、多結晶シリコン膜６８ｂの両端に側壁酸化膜７２ｂ，７２ｃを形成する。その後、マスク７３ａを除去する。
【００８７】
次に、コレクタウォール領域８、多結晶シリコン膜６５ａ，６８ａ，６５ｂ、ｐ型のソース／ドレイン領域２２ａ，２２ｂ、ｎ型のソース／ドレイン領域２０ａ，２０ｂおよびゲート電極１３，１５の上部をシリサイド化するとともに、抵抗素子となる部分の多結晶シリコン膜６８ｂの表面を間隔をおいてシリサイド化することにより、金属シリサイド膜７３ａ，７３ｂ，７３ｃ，７３ｄ，７３ｅ，７３ｆ，７３ｇ，７３ｈ，７３ｉ，７３ｊ，７３ｋ，７３ｌを形成する。その後、全面に層間酸化膜３０を堆積させた後、金属シリサイド膜７３ａ，７３ｂ，７３ｃ，７３ｄ，７３ｅ，７３ｆ，７３ｇ，７３ｈ，７３ｉ，７３ｊ，７３ｋ，７３ｌに接続するためのコンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇ，３０ｈ，３０ｉを形成する。
【００８８】
次に、コンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇ，３０ｈ，３０ｉにアルミニウムを埋込みながら層間酸化膜３０の上にも堆積された後、所定のパターンになるようににエッチングを行い、アルミニウム配線３１，３２，３３，３４，３５，３６，３７を形成し、図３３に示す状態とする。
【００８９】
このような工程で製造することにより、バイポーラトランジスタのエミッタ電極６８ａを形成するときに、同時に抵抗素子形成用の多結晶シリコン膜６８ｂを形成することができ、別個に抵抗素子形成用の多結晶シリコン膜６８ｂを形成する必要がない。その結果、１つの工程で２つの素子を形成できるため、コストの低減、プロセスの簡略化をはかることができる。
【００９０】
また、上記実施の形態１〜８においては、半導体基板および多結晶シリコン膜に添加はたは注入されるｎ型およびｐ型の不純物は上記のような構成としたが、ｎ型とｐ型とがまったく逆の場合においても上記と同様のＢｉＣＭＯＳ回路の製造方法の効果が得られる。
【００９１】
上記実施の形態の半導体装置の製造方法によれば、第１の半導体層をエッチングすることにより、ベース電極とゲート電極上層とを同時に形成するため、また、第２の絶縁膜を有した状態でベース電極に開口を形成するため、第１の不純物拡散領域は、その表面が損傷することはない。その結果、不純物拡散領域の損傷に起因する半導体特性およびコンタクト特性の劣化を防止し得る半導体装置を提供することが可能となる。
上記実施の形態の半導体装置の製造方法によれば、抵抗素子を構成する第２の半導体層をエミッタ電極の形成と同時に形成できるため、同一半導体基板にバイポーラトランジスタと抵抗素子とを有する半導体装置の製造方法において、工程数の低減を図ることが可能となる。
上記実施の形態の半導体装置の製造方法によれば、エミッタ電極、ベース電極、ゲート電極の上層、第１および第２の不純物拡散領域の上に金属シリサイド膜を備えているため、コンタクト配線が接続されたときのコンタクト抵抗、シート抵抗を低減させ得る半導体装置を提供できる。
上記実施の形態の半導体装置の製造方法によれば、抵抗素子に対するコンタクト配線のコンタクト抵抗の低減を図り、抵抗素子の抵抗値の制御を容易にすることが可能となる。また、ゲート電極下層からゲート電極上層へ不純物が拡散するような工程を有していても、半導体特性を向上させ得る半導体装置を提供することが可能となる。
上記実施の形態の半導体装置の製造方法によれば、ベース電極、ゲート電極上層の上に金属膜を備えているため、コンタクト配線が接続されたときのコンタクト抵抗、シート抵抗、ベース抵抗およびゲート抵抗を低減させ得る半導体装置を提供できる。
上記実施の形態の半導体装置の製造方法によれば、熱処理工程において、ゲート電極下層からゲート電極上層へ不純物が拡散するため、所定の不純物が均一な状態で分布したゲート電極を形成することでき、ゲート抵抗の低減を図ることが可能となる。その結果、工程数を減少させるために、ベース電極とゲート電極上層とを同一の半導体層で形成しても、半導体特性の劣化を防止し得る半導体装置を提供できる。
また、ゲート電極と外部ベース電極とを分離形成した後に、熱処理工程を行うため、第１の導電層から半導体層へ不純物が拡散せず、半導体特性が確保された半導体装置を提供できる。
また、熱処理工程は、通常、行われる工程であり、新たにゲート電極に不純物を注入する必要がないため、全体的に見て工程数が減少する。
上記実施の形態の半導体装置の製造方法によれば、後工程における熱拡散時に、ゲート電極下層からゲート電極上層へ不純物が拡散した後の状態での不純物濃度は、ゲート電極全体として適度な濃度で均一になるため、ゲート抵抗およびゲート電極へのコンタクト抵抗を小さくできる半導体装置を提供できる。
上記実施の形態の半導体装置の製造方法によれば、ゲート電極下層の膜厚を予め調節することにより、ベース電極とゲート電極上層となる第１の半導体層とを同一の堆積工程で行うことが可能となるため、ゲート電極とベース電極とを１つの工程で形成でき、工程数を減少させることが可能となる。
上記実施の形態の半導体装置によれば、上記の半導体装置の製造方法を用いることが可能となるため、工程数を低減させることができる。
上記実施の形態の半導体装置によれば、前述の半導体装置の製造方法を用いてベース電極とゲート電極とを同時に形成しても、バイポーラトランジスタと電界効果トランジスタとの半導体特性を制御することが可能となる。
なお、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、バイポーラトランジスタ、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタの活性領域を分離する分離酸化膜を形成した直後の断面の状態を示す図である。
【図２】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタのゲート電極の下層となる予め不純物が添加された多結晶シリコン膜を形成した直後の断面の状態を示す図である。
【図３】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタのゲート電極の下層となる多結晶シリコン膜を形成し、異なる導電型の不純物をイオン注入した直後の断面の状態を示す図である。
【図４】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜およびＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタのゲート電極の上層となる多結晶シリコン膜を形成した直後の断面の状態を示す図である。
【図５】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極を形成した直後の断面の状態を示す図である。
【図６】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜に不純物を注入した直後の断面の状態を示す図である。
【図７】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタのウェルに不純物を注入している状態の断面を示す図である。
【図８】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタのウェルに２回目の不純物を注入している状態の断面を示す図である。
【図９】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ＰチャネルＭＯＳトランジスタのウェルに不純物を注入している状態の断面を示す図である。
【図１０】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜をエッチングし、真性ベース領域が露出するように開口した直後の断面の状態を示す図である。
【図１１】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、真性ベース領域に不純物を注入している状態の断面を示す図である。
【図１２】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極の端部にサイドウォール酸化膜を形成した直後の断面の状態を示す図である。
【図１３】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、真性ベース領域に接続するエミッタ電極を形成した直後の断面の状態を示す図である。
【図１４】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、コレクタウォール領域、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図１５】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ゲート電極上層およびゲート電極下層の膜厚を示すの断面図である。
【図１６】 本発明の実施の形態２のＢｉＣＭＯＳ回路の製造工程において、ベース電極とＰチャネルＭＯＳトランジスタのウェルに不純物を注入した直後の断面の状態を示す図である。
【図１７】 本発明の実施の形態３のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタのウェルに不純物を注入している状態の断面を示す図である。
【図１８】 本発明の実施の形態３のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜、ＰチャネルＭＯＳトランジスタのウェルに不純物を注入した直後の断面の状態を示す図である。
【図１９】 本発明の実施の形態３のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタのウェルに２回目の不純物を注入している状態の断面を示す図である。
【図２０】 本発明の実施の形態３のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜とＰチャネルＭＯＳトランジスタのソース／ドレイン領域に不純物を注入している状態の断面を示す図である。
【図２１】 本発明の実施の形態３のＢｉＣＭＯＳ回路の製造工程において、コレクタウォール領域、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図２２】 本発明の実施の形態４のＢｉＣＭＯＳ回路の製造工程において、ゲート電極の下層となる、不純物が注入された多結晶シリコン膜を堆積した直後の断面の状態を示す図である。
【図２３】 本発明の実施の形態４のＢｉＣＭＯＳ回路の製造工程において、バイポーラトランジスタの活性領域を露出させるために多結晶シリコン膜をエッチングした直後の断面の状態を示す図である。
【図２４】 本発明の実施の形態４のＢｉＣＭＯＳ回路の製造工程において、コレクタウォール領域、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図２５】 本発明の実施の形態６のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜、ゲート電極上層となる多結晶シリコン膜の上に、金属膜を形成した直後の断面の状態を示す図である。
【図２６】 本発明の実施の形態６のＢｉＣＭＯＳ回路の製造工程において、コレクタウォール領域、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図２７】 本発明の実施の形態７のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極の上に酸化膜を形成した直後の断面の状態を示す図である。
【図２８】 本発明の実施の形態７のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極の両端にサイドウォール酸化膜を形成した直後の断面の状態を示す図である。
【図２９】 本発明の実施の形態７のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極上層の上に、金属シリサイドを形成した直後の断面の状態を示す図である。
【図３０】 本発明の実施の形態７のＢｉＣＭＯＳ回路の製造工程において、コレクタウォール領域、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図３１】 本発明の実施の形態８のＢｉＣＭＯＳ回路の製造工程において、抵抗素子となる多結晶シリコン膜上の酸化膜をエミッタ電極上の酸化膜と同時に形成した直後の断面の状態を示す図である。
【図３２】 本発明の実施の形態８のＢｉＣＭＯＳ回路の製造工程において、抵抗素子上の酸化膜の上にマスクを形成した直後の断面の状態を示す図である。
【図３３】 本発明の実施の形態８のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域ならびに抵抗素子にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図３４】 従来のＢｉＣＭＯＳ回路の製造工程において、バイポーラトランジスタ、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタの活性領域を分離する分離酸化膜を形成した直後の断面の状態を示す図である。
【図３５】 従来のＢｉＣＭＯＳ回路の製造工程において、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極を形成した直後の断面の状態を示す図である。
【図３６】 従来のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタのウェルに不純物を注入している状態の断面を示す図である。
【図３７】 従来のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタの活性領域に２回目の不純物注入を実行している状態の断面を示す図である。
【図３８】 従来のＢｉＣＭＯＳ回路の製造工程において、ＰチャネルＭＯＳトランジスタの活性領域に不純物を注入している状態の断面を示す図である。
【図３９】 従来のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜を開口した直後の断面の状態を示す図である。
【図４０】 従来のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜の開口から不純物を注入し、真性ベース領域を形成した直後の断面の状態を示す図である。
【図４１】 従来のＢｉＣＭＯＳ回路の製造工程において、ベース電極の端部にサイドウォール酸化膜を形成した直後の断面の状態を示す図である。
【図４２】 従来のＢｉＣＭＯＳ回路の製造工程において、ベース電極に接続するエミッタ電極を形成した直後の断面の状態を示す図である。
【図４３】 従来のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【符号の説明】
１ 半導体基板、２ コレクタ埋込み層、３ ｎ型の埋込み層、４ ｐ型の埋込み層、５ ｐ型下面分離層、６ ｎ型のエピタキシャル層、７ａ，７ｂ，７ｃ，７ｄ 酸化膜、７ｅ，７ｆ，７ｇ，７ｈ，７ｉ 分離酸化膜、８ コレクタウォール領域、９ ｎ型のウェル、１０ ｐ型のウェル、１１ ｐ型の分離領域、１２，１４ ゲート酸化膜、１３，１５ ゲート電極、１３ａ，１３ｂ，１５ａ，１５ｂ 多結晶シリコン膜、１７ａ，１７ｂ，２０ａ，２０ｂ，２２ａ，２２ｂ ソース／ドレイン領域、１８ａ，１８ｂ，１９ａ，１９ｂ 側壁酸化膜、２３ａ，２４ａ 酸化膜、２３ｂ，２４ｂ ベース電極、２６ａ，２６ｂ 外部ベース領域、２７ａ，２７ｂ サイドウォール酸化膜、２８ 真性ベース領域、２９ エミッタ電極、３０ 層間酸化膜、３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇ コンタクトホール、３１，３２，３３，３４，３５，３６，３７ アルミニウム配線、５１ａ，５１ｂ，５２，６４，６４ａ，６４ｂ，６５ 多結晶シリコン膜、５３，６８ ベース電極となる多結晶シリコン膜、５３ａ，６５ａ，６５ｂ，６８ａ ベース電極、５４ａ，５４ｂ，５５，５６，５７ａ，５７ｂ，５９，６０，６１，６２，６３，７３ マスク、５８ａ，５８ｂ，６７ａ，６７ｂ，６９，７２ 酸化膜、６６ 金属膜、７０ サイドウォール酸化膜、７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆ，７１ｇ，７１ｈ，７１ｉ，７１ｊ タングステンシリサイド膜。
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、ＮチャネルＭＯＳ（Metal Oxide Semiconductor ）電界効果トランジスタ、ＰチャネルＭＯＳ電界効果トランジスタおよびバイポーラトランジスタを有するＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor ）回路を備える半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来より、大きな出力で高速動作が可能なバイポーラトランジスタと高集積可能で低消費電力性能を有するＣＭＯＳ（Complementaly Metal Oxide Semiconductor ）トランジスタとを兼ね備えたＢｉＣＭＯＳ回路が、半導体装置の回路として用いられている。
【０００３】
以下、従来のＢｉＣＭＯＳ回路の構図およびその製造方法を図３４〜図４３を用いて説明する。従来のＢｉＣＭＯＳ回路の製造方法は、まず、ｐ型の半導体基板１０１の表面から略同じ深さに、ｐ型の下面分離層１０５、比較的濃度が高いｎ型のコレクタ埋込み層１０２、ｐ型の下面分離層１０５、ｎ型の埋込み層１０３、ｐ型の埋込み層１０４をそれぞれ所定の間隔をおいて形成する。
【０００４】
次に、バイポーラトランジスタの活性領域となる半導体基板１０１の表面からコレクタ埋込み層１０２にまで比較的濃度が低いｎ型のエピタキシャル層１０６をエピタキシャル成長により形成する。また、ｎ型のエピタキシャル層１０６に隣接して、半導体基板１０１の表面からコレクタ埋込み層１０２まで比較的濃度が高いｎ型のコレクタウォール領域１０８を形成する。また、ＰチャネルＭＯＳ（ｐ型のMetal Oxide Semiconductor ）トランジスタの活性領域に、半導体基板１０１の表面からコレクタ埋込み層１０３にまで達する比較的濃度が低いｎ型のウェル１０９を形成する。
【０００５】
また、ＮチャネルＭＯＳ（ｎ型のMetal Oxide Semiconductor ）トランジスタの活性領域に、半導体基板１０１の表面から比較的濃度が高いｐ型の埋込み層１０４にまで達する比較的濃度が低いｐ型のウェル１１０を形成する。また、半導体基板１０１の表面から下面分離層１０５にまで達する比較的濃度が低いｐ型の分離領域１１１をそれぞれ形成する。
【０００６】
次に、分離領域１１１の表面上に素子形成領域を分離形成するための分離酸化膜１０７ｅ，１０７ｇ、コレクタウォール領域１０８とｎ型のエピタキシャル層１０６とを分離する分離酸化膜１０７ｆ、ｎ型のウェル１０９とｐ型のウェル１１０とを分離する分離酸化膜１０７ｈ、および、ｐ型のウェル１１０と他の領域とを分離する分離酸化膜１０７ｉをそれぞれ形成する。その後、活性領域となるｎ型のエピタキシャル層１０６、コレクタウォール領域１０８、ｎ型のウェル１０９、ｐ型のウェル１１０の表面に酸化膜１０７ｂ，１０７ａ，１０７ｃ，１０７ｄをそれぞれ形成し、図３４の状態にする。
【０００７】
次に、リンがドープされた膜厚１５００Åのｎ型の多結晶シリコン膜を、図３４の状態で、全表面に堆積する。その後、膜厚２０００Åの多結晶シリコン膜の上に膜厚２０００Åのタングステンシリサイド膜を形成する。次に、タングステンシリサイド膜および多結晶シリコン膜、酸化膜１０７ａ，１０７ｂおよび酸化膜１０７ｃ，１０７ｄを選択的にエッチングし、ｎ型のウェル１０９の表面上に多結晶シリコン膜１１３ｂおよびタングステンシリサイド膜１１３ａからなるゲート電極１１３とゲート酸化膜１１２とを、ｐ型のウェル１１０の表面上に多結晶シリコン膜１１５ｂおよびタングステンシリサイド膜１１５ｂからなるゲート電極１１５とゲート酸化膜１１４とを形成し、図３５に示す状態とする。
【０００８】
その後、図３６に示すように、ｐ型のウェル１１０が露出するようにマスク１１６を形成して、ｎ型の不純物２００、たとえば、高濃度のリン（以下、「Ｐ」という。）イオンを注入エネルギー７０ＫｅＶ、注入量２×１０13ｃｍ-2条件で、注入することにより図３７に示すようなｐ型のウェル１１０にｎ型のソース／ドレイン領域１１７ａ，１１７ｂを形成する。その後、マスク１１６を除去し、酸化膜を全面に堆積させた後、枠付けエッチングによりゲート電極１３，１５の側面にそれぞれサイドウォール酸化膜１１９ａ，１１９ｂおよびサイドウォール酸化膜１１８ａ，１１８ｂをそれぞれ形成する。その後、図３７に示すように、ｐ型のウェル１１０の表面が露出するようにマスク１２０を形成し、ｎ型の不純物３００、たとえば、高濃度の砒素（以下、「Ａｓ」という。）イオンを注入エネルギー５０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより、ｐ型のウェル１１０にＬＤＤ（lighty Doped Drain）構造となるように、図３８に示すようなｎ型のソース／ドレイン領域１２０ａ，１２０ｂを形成する。
【０００９】
次に、図３８に示すように、ｎ型のウェル１０９が露出するように、マスク１２１ａ，１２１ｂを形成する。その後、図３８に示すように、ｎ型のウェル１０９に、高濃度のｐ型の不純物４００、たとえば、弗化ボロン（以下、「ＢＦ2 」という。）イオンを注入エネルギー４０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより、図３９に示すようなｐ型のソース／ドレイン領域１２２ａ，１２２ｂを形成する。
【００１０】
次に、全面に膜厚２０００Åの多結晶シリコン膜を堆積した後、たとえば、ＢＦ2 イオンを注入エネルギー４０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより、ベース電極となる導電性の多結晶シリコン膜を形成する。また、ＢＦ2 イオンを注入する工程で多結晶シリコン膜を透過したＢＦ2 イオンがｎ型のエピタキシャル層１０６に注入され、ｐ型の外部ベース領域となる部分を形成する。その後、さらに全面を覆うように膜厚３０００ÅのＣＶＤ酸化膜を堆積した後、マスクを用いてＣＶＤ酸化膜、多結晶シリコン膜およびｎ型のエピタキシャル層１０６の上部をドライエッチングを行うことにより、図３９に示すように、バイポーラトランジスタのエミッタ電極形成予定領域１０６ａを開口し、ＣＶＤ酸化膜１２３ａ，１２４ａ、多結晶シリコン膜からなるベース電極１２３ｂ，１２４ｂおよびｐ型の外部ベース領域１２６ａ，１２６ｂを形成する。
【００１１】
その後、図４０に示すように、エミッタ開口領域からｎ型のエピタキシャル層１０６に高濃度のｐ型の不純物５００、たとえばＢＦ2 イオンを注入エネルギー３０ＫｅＶ、注入量６×１０13ｃｍ-2の条件で注入することにより、図４１に示すようなｐ型の真性ベース領域１２８を形成する。その後、全面にＣＶＤ酸化膜を形成し、枠付けエッチングを行うことにより、図４１に示すように、多結晶シリコン膜からなるベース電極１２３ｂ，１２４ｂおよびＣＶＤ酸化膜１２３ａ，１２４ａの側壁にサイドウォール酸化膜１２７ａ，１２７ｂ，１２７ｃ，１２７ｄを形成する。次に、全面に膜厚２０００Åの不純物がドープされていない多結晶シリコン膜を形成し、高濃度のｎ型の不純物、たとえば、Ａｓイオンを、５０ＫｅＶ、１×１０16ｃｍ-2の条件で注入した後、図４２に示すような形状にすることにより、ｎ型のエミッタ電極１２９を形成する。なお、ｎ型不純物のイオン注入を行わず、予めｎ型の不純物がドープされた多結晶シリコン膜を形成してもよい。
【００１２】
次に、図４２に示す状態で全面に層間酸化膜１３０を形成する。次に、コレクタウォール領域１０８、エミッタ電極１２９、ベース電極１２４ａ、ｐ型のソース／ドレイン領域１２２ａ、および、ｎ型のソース／ドレイン領域１２２ｂ、１２０ａ，１２０ｂのそれぞれに接続するコンタクトホール１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ，１３０ｅ，１３０ｆ，１３０ｇを層間酸化膜１３０に形成する。その後、アルミニウムをコンタクトホール１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ，１３０ｅ，１３０ｆ，１３０ｇを埋込むとともに層間酸化膜１３０の上に形成する。次に、アルミニウムを所定のパターンにエッチングすることにより、アルミニウム配線１３１，１３２，１３３，１３４，１３５，１３６，１３７を形成し、ＢｉＣＭＯＳ回路が完成する。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記ＢｉＣＭＯＳ回路の製造工程においては、図３９に示すように、ベース電極１２３ｂ，１２４ｂに、ｎ型のエピタキシャル層１０６まで貫通する開口を形成するためのエッチング工程において、ｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂも同時にエッチングしてしまう。
【００１４】
また、図４１に示すサイドウォール酸化膜１２７ａ，１２７ｂ，１２７ｃ，１２７ｄを形成するためにＣＶＤ酸化膜をエッチングする工程においも、ソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂがエッチングされてしまう。このように、ｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂが２度エッチングされることにより、ｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂの表面が削れられるため、不純物拡散領域としてのｎ型およびｐ型のウェル１０９，１１０の領域が小さくなる恐れがある。そのため、後工程で接続される配線との間の、接合不良によるリーク電流の発生、および、コンタクト特性のばらつきが生じる。
【００１５】
さらに、不必要なエッチングによりｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂの表面が大きく削られると、図４３に示すように、後工程でｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂに接続されるアルミニウム配線を埋め込むためのコンタクトホール１３０ｄ，１３０ｅ，１３０ｆ，１３０ｇのアスペクト比が大きくなり、エッチングガスがコンタクトホール１３０ｄ，１３０ｅ，１３０ｆ，１３０ｇの底面、すなわち、ｐ型のソース／ドレイン領域１２２ａ，１２２ｂおよびｎ型のソース／ドレイン領域１２０ａ，１２０ｂにまで行き届かず、エッチング不良を引き起こす恐れがある。
【００１６】
本発明は、上記の課題を解決するためになされたものであり、その目的は、ＢｉＣＭＯＳ回路のバイポーラトランジスタ部分のベース電極を形成する工程において、ＣＭＯＳトランジスタのソース／ドレイン領域の半導体特性およびコンタクト特性を確保し、かつ、ゲート電極のゲート抵抗およびコンタクト特性の向上を図り得るＢｉＣＭＯＳ回路を備える半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明の実施の形態の半導体装置の製造方法は、半導体基板上にバイポーラトランジスタと電界効果トランジスタとを設けた半導体装置の製造方法であって、以下の工程を備えている。
【００１８】
すなわち、本発明の実施の形態の半導体装置の製造方法は、半導体基板の主表面から所定の深さにかけての部分が第１の活性領域となるように、該第１の活性領域となる部分の少なくとも下面側に、第１導電型のコレクタ領域を形成する工程と、半導体基板の主表面上に素子分離絶縁膜を形成することによって、コレクタウォール領域の上に、バイポーラトランジスタが形成される第１の活性領域を、コレクタウォール領域の上方以外の領域に、電界効果トランジスタが形成される第１導電型の第２の活性領域を、それぞれ分離形成する工程と、第１および第２の活性領域にそれぞれ第１導電型の第１の不純物層および第２の不純物層を形成する工程と、第２の活性領域の主表面上に第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、第１導電型の不純物が添加された第１の導電層を形成する工程と、第１の活性領域の主表面および第１の導電層の上に第１の半導体層を形成する工程と、第１の半導体層、第１の導電層、および、第１の絶縁膜をエッチングすることにより、第１の活性領域の上にベース電極となる層を形成するとともに、第２の活性領域の上にゲート電極上層およびゲート電極下層からなるゲート電極とゲート絶縁膜とを形成する工程と、ベース電極となる層に第２導電型の不純物を注入してベース電極を形成し、第２の活性領域に第２導電型の不純物を注入して第１の不純物拡散領域を形成する工程と、ゲート電極上層、ゲート電極下層、ゲート絶縁膜、ベース電極および第１の不純物拡散領域を第２の絶縁膜で覆う工程と、第２の絶縁膜およびベース電極に開口を形成する工程と、開口から第１の活性領域に第２導電型の不純物を注入し、ベース領域となる第２の不純物拡散領域を形成する工程と、開口の側壁に側壁絶縁膜を形成する工程と、側壁絶縁膜および第２の絶縁膜の上面に沿うように、第２の不純物拡散領域に接触するエミッタ電極を形成する工程とを備えている。
【００１９】
このような工程で製造することにより、第１の半導体層をエッチングすることにより、ベース電極とゲート電極とを同時に形成するため、第１の不純物拡散領域を、第１の絶縁膜で保護された状態で第１の半導体層をエッチングする。そのため、第１の不純物拡散領域は、第１の絶縁膜という保護膜を有した状態でエッチング工程が実行されることとなり、過度に削られることはない。また、第２の絶縁膜を有した状態でベース電極に開口を形成するため、第１の不純物拡散領域は、この工程においても、第２の絶縁膜という保護膜を有した状態である。そのため、第１の不純物拡散領域は、その表面が損傷することはない。その結果、第１の不純物拡散領域の損傷に起因する半導体特性およびコンタクト特性の劣化を防止し得る半導体装置を提供することが可能となる。
【００２０】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、エミッタ電極を形成する工程が、エミッタ電極となる層および抵抗素子となる層を有する第２の半導体層を形成する工程と、第２の半導体層をエッチングすることにより、エミッタ電極となる層と抵抗素子となる層とを分離形成する工程とを含んでいてもよい。
【００２１】
このような工程で製造することにより、抵抗素子を構成する第２の半導体層をエミッタ電極となる層の形成と同時に形成できる。その結果、同一半導体基板にバイポーラトランジスタ、電界効果トランジスタおよび抵抗素子を有する半導体装置の製造方法において、工程数の低減を図ることが可能となる。
【００２２】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、コレクタ領域、ベース電極、エミッタ電極、ゲート電極上層および第１の不純物拡散領域の上部をシリサイド化し、金属シリサイド膜を形成する工程をさらに備えていてもよい。
【００２３】
このような工程で製造することにより、エミッタ電極、ベース電極、ゲート電極の上層、および、第１および第２の不純物拡散領域の上部に金属シリサイド膜を備えているため、コンタクト配線が接続されたときのコンタクト抵抗を低減させ得る半導体装置を提供できる。
【００２４】
また、ゲート電極上層は、ゲート電極の下層からの不純物拡散により不純物が分布されるため、ゲート電極上層は不純物が拡散しきれない場合があり、金属シリサイド膜がなければ、不純物が拡散していないゲート電極上層の上表面近傍はゲート抵抗を増加させる恐れがある。しかしながら、本製造方法によれば、ゲート電極上層の上部は、シリサイド化されることにより、導電性が得られるため、ゲート電極上層のゲート抵抗は低減される。その結果、ゲート電極下層からゲート電極上層へ不純物が拡散するような工程でゲート電極上層を形成しても、半導体特性を向上させ得る半導体装置を提供することが可能となる。
【００２５】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、コレクタ領域、ベース電極、エミッタ電極、ゲート電極上層および第１の不純物拡散領域の上部をシリサイド化し、金属シリサイド膜を形成するとともに、抵抗素子となる層も平面的に所定の間隔をおいてシリサイド化し、抵抗素子用金属シリサイド膜を形成する工程を含んでいてもよい。
【００２６】
このような製造方法にすることにより、抵抗素子に対するコンタクト配線のコンタクト抵抗の低減を図り、抵抗素子の抵抗値の制御を容易にすることが可能となる。
【００２７】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、ベース電極およびゲート電極上層の上に、金属膜を形成する工程をさらに備えていてもよい。
【００２８】
このような工程で製造することにより、ベース電極、ゲート電極上層の上に金属膜を備えているため、ゲート電極にコンタクト配線が接続されたときに、コンタクト抵抗の増加の原因となる、不純物が拡散しなかったゲート電極上層の上表面近傍部に起因する寄生抵抗が形成される恐れを低減させることができる。
【００２９】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、ベース電極およびゲート電極を形成した後、第１の不純物拡散領域を形成する前に、ゲート電極を熱処理し、ゲート電極下層からゲート電極上層へ第１導電型の不純物を拡散させる工程をさらに備えていてもよい。
【００３０】
このような工程で製造することにより、熱処理工程において、ゲート電極下層からゲート電極上層へ不純物が拡散する。そのため、ゲート電極上層およびベース電極となる層を、不純物が注入されていない状態の第１の半導体層をエッチングして切断する方法で形成しても、本熱処理工程において、ゲート電極下層からゲート電極上層へ不純物を拡散させることにより、所定の不純物が均一な状態で分布したゲート電極を形成することが可能となる。そのため、ゲート抵抗の低減を図ることが可能となる。その結果、工程数を減少させるために、ベース電極とゲート電極上層とを同一工程で第１の半導体層を堆積させることにより形成しても、半導体特性の劣化を防止し得る半導体装置を提供できる。
【００３１】
また、第１の導電層および第１の半導体層をエッチングして、分離形成することにより、ベース電極およびゲート電極を形成した後に熱処理工程を行うため、第１の導電層から半導体層へ不純物が拡散せず、バイポーラトランジスタのベース電極の不純物濃度が一定に保たれる。その結果、半導体特性が確保されたバイポーラトランジスタを有する半導体装置を提供できる。
【００３２】
また、熱処理工程は、通常、行われる工程であり、新たにゲート電極に不純物を注入する必要がないため、全体的に見て工程数が減少する。
【００３３】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、ゲート電極下層の膜をｄ2 とし、ゲート電極上層の膜厚をｄ1 とすると、ゲート電極下層となる第１の導電層に添加される不純物の濃度は、１×１０20×｛（ｄ1 ＋ｄ2 ）／ｄ2 ｝ｃｍ-3以上であってもよい。
【００３４】
このような工程で製造することにより、ゲート電極下層の不純物濃度は、１×１０20×｛（ｄ1 ＋ｄ2 ）／ｄ2 ｝ｃｍ-3以上であるため、ゲート電極上層に拡散されるべき不純物量も含めて、ゲート電極下層に不純物が注入されていることになる。それにより、後工程における熱拡散時に、ゲート電極下層からゲート電極上層へ不純物が拡散した後の状態での不純物濃度は、ゲート電極全体として適度な濃度で均一になる。その結果、ゲート抵抗およびゲート電極に対するコンタクト配線のコンタクト抵抗を小さくできる半導体装置を提供できる。
【００３５】
本発明の実施の形態の半導体装置の製造方法は、上記の実施の形態において、ゲート電極下層の膜厚が、ゲート電極の膜厚からベース電極の膜厚を引いた値であってもよい。
【００３６】
このような工程で製造することにより、ゲート電極下層の膜厚を予め調節することにより、ベース電極とゲート電極上層となる第１の半導体層を同一の堆積工程で行うことが可能となる。そのため、ゲート電極とベース電極とを１つの工程で形成でき、工程数を減少させることが可能となる。
請求項９に記載の本発明の半導体装置の製造方法は、請求項１〜８のいずれかに記載の半導体装置の製造方法において、電界効果トランジスタが、ｐチャネル電界効果トランジスタおよびｎチャネル電界効果トランジスタからなっている。
請求項１０に記載の本発明の半導体装置の製造方法は、請求項１〜９のいずれかに記載の半導体装置の製造方法において、第１の導電層が不純物が添加された多結晶シリコン膜を有し、第１の半導体層が不純物が添加されていない多結晶シリコン膜を有する。
請求項１１に記載の本発明の半導体装置の製造方法は、請求項２に記載の半導体装置の製造方法において、第２の半導体層が多結晶シリコン膜を有する。
【００３７】
本発明の実施の形態の半導体装置は、バイポーラトランジスタと電界効果トランジスタとを半導体基板上に備える半導体装置であって、電界効果トランジスタのゲート電極が、ゲート電極上層とゲート電極下層との２層で形成され、バイポーラトランジスタのベース電極とゲート電極上層とが同じ膜厚である。
【００３８】
このような構造にすることにより、上記の半導体装置の製造方法を用いることが可能となる。それにより、ゲート電極上層とベース電極とが同一の層で形成されても、所定の膜厚を有するゲート電極とベース電極とが形成される。その結果、本半導体装置の構造にすれば、工程数を低減させることができる。
【００３９】
本発明の実施の形態の半導体装置は、上記の実施の形態において、ゲート電極上層とベース電極とが、ともに不純物がドープされた半導体層で形成され、それぞれ不純物濃度が互いに異なっていてもよい。
【００４０】
このような構造にすることにより、上記の半導体装置の製造方法を用いてベース電極とゲート電極とを同時に形成しても、バイポーラトランジスタと電界効果トランジスタとの半導体特性を制御することが可能となる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。
【００４２】
（実施の形態１）
本発明の実施の形態１のＢｉＣＭＯＳ回路の構造およびその製造方法を図１〜図１５を用いて説明する。本実施の形態のＢｉＣＭＯＳ回路の製造方法は、まず、ｐ型の半導体基板１の表面から略同じ深さに、比較的濃度が高い、ｐ型の下面分離層５、ｐ型の下面分離層５、ｎ型のコレクタ埋込み層２、ｎ型の埋込み層３、ｐ型の埋込み層４をそれぞれ所定の間隔をおいて形成する。
【００４３】
次に、バイポーラトランジスタの活性領域に、半導体基板１の表面からコレクタ埋込み層２にまで比較的濃度が低いｎ型のエピタキシャル層６をエピタキシャル成長により形成する。また、ｎ型のエピタキシャル層６に隣接して、半導体基板１の表面からコレクタの埋込み層２まで達する比較的濃度が高いｎ型のコレクタウォール領域８を形成する。また、ＰチャネルＭＯＳトランジスタの活性領域に、半導体基板１の表面からコレクタ埋込み層３にまで達する比較的濃度が低いｎ型のウェル９を形成する。また、ＮチャネルＭＯＳトランジスタの活性領域に、半導体基板１の表面からコレクタ埋込み層３にまで達する比較的濃度が低いｐ型のウェル１０を形成する。また、半導体基板１の表面から下面分離層５にまで達する比較的濃度が低いｐ型の分離領域１１を形成する。
【００４４】
次に、分離領域１１の表面上に素子形成領域を分離形成するための分離酸化膜７ｅ，７ｇ、コレクタウォール領域８とｎ型のエピタキシャル層６とを分離する分離酸化膜７ｆ、ｎ型のウェル９とｐ型のウェル１０とを分離する分離酸化膜７ｈ、および、ｐ型のウェル１０と他の領域とを分離する分離酸化膜７ｉを形成することにより、各々のトランジスタの活性領域を分離形成する。その後、コレクタウォール領域８、バイポーラトランジスタの活性領域、ＰチャネルＭＯＳトランジスタの活性領域およびＮチャネルＭＯＳトランジスタの活性領域のとなるｎ型のエピタキシャル層６、コウレクタウォール領域８、ｎ型のウェル９およびｐ型のウェル１０の表面の半導体基板１の表面に、酸化膜７ｂ，７ａ，７ｃ，７ｄをそれぞれ形成し、図１の状態にする。
【００４５】
次に、リンが予め添加された膜厚１５００Åの多結晶シリコン膜を、図１の状態で、全表面に堆積した後、分離酸化膜７ｆ、７ｇの一部および酸化膜７ｂが露出するように多結晶シリコン膜をエッチングし、分離酸化膜７ｅ、酸化膜７ａ、分離酸化膜７ｆを覆う多結晶シリコン膜５１ａと分離酸化膜７ｇ、酸化膜７ｃ、分離酸化膜７ｈ、酸化膜７ｄおよび分離酸化膜７ｉを覆う多結晶シリコン膜５１ｂとを形成し、図２に示す状態とする。
【００４６】
また、上記図２の状態とする代わりに、図１の状態から、リンが予め添加された多結晶シリコン膜を、図３に示すように、全表面に堆積した後、酸化膜７ｂおよび分離酸化膜７ｈの一部が露出するように多結晶シリコン膜をエッチングし、分離酸化膜７ｅ、酸化膜７ａ、分離酸化膜７ｆを覆う多結晶シリコン膜５１ａと、分離酸化膜７ｇ、酸化膜７ｃ、分離酸化膜７ｈを覆う多結晶シリコン膜５１ｂと、分離酸化膜７ｈ、酸化膜７ｄおよび分離酸化膜７ｉを覆う多結晶シリコン膜５１ｃとを形成してもよい。
【００４７】
次に、図２の状態で酸化膜７ｂを除去した後、図４に示すように、多結晶シリコン膜５１ａ、分離酸化膜７ｆ、ｎ型のエピタキシャル層６、分離酸化膜７ｇおよび多結晶シリコン膜５１ｂを覆うように、不純物がドープされていない膜厚１０００Åの多結晶シリコン膜５２を堆積する。
【００４８】
次に、多結晶シリコン膜５２を選択的にエッチングし、ｎ型のエピタキシャル層６上に多結晶シリコン膜５３を形成するとともに、ｎ型のウェル９の表面上に多結晶膜１３ａ，１３ｂからなるゲート電極１３およびゲート酸化膜１２を、ｐ型のウェル１０の表面上に多結晶膜１５ａ，１５ｂからなるゲート電極１５およびゲート酸化膜１４を形成し、図５に示す状態とする。その後、図６に示すように、分離酸化膜７ｆ，７ｇの一部および多結晶シリコン膜５３のみが露出するようにマスク５４ａ，５４ｂを形成して、ｐ型の不純物８１、たとえば、ＢＦ2 イオンを注入エネルギー４０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより多結晶シリコン膜５３に注入し、ベース電極５３ａを形成するとともに、ｎ型のエピタキシャル層６の表面近傍に外部ベース領域となる不純物拡散領域を形成する。
【００４９】
次に、図７に示すように、分離酸化膜７ｈの一部およびｐ型のウェル１０からなる活性領域以外の領域上にマスク５５を形成する。その後、ｎ型の不純物８２、たとえば、Ｐイオンを注入エネルギー７０ＫｅＶ、注入量２×１０13ｃｍ-2条件で注入することにより、図８に示すようなｐ型のウェル１０にｎ型のソース／ドレイン領域１７ａ，１７ｂを形成するとともに、ゲート電極１５の上層となる多結晶シリコン膜１５ａにも不純物８２を注入する。その後、マスク５５を除去し、酸化膜を全面に堆積させた後、枠付けエッチングによりベース電極５３ａおよびゲート電極１３，１５の両端にサイドウォール酸化膜２７ａ，２７ｄ，１９ａ，１９ｂ，１８ａ，１８ｂをそれぞれ形成する。
【００５０】
その後、図８に示すように、分離酸化膜７ｈの一部およびｐ型のウェル１０からなる活性領域以外の領域上にマスク５６を形成し、ｎ型の不純物８３、たとえば、Ａｓイオンを注入エネルギー５０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより、ｐ型のウェル１０にＬＤＤ（lighty Doped Drain）構造となるように、図９に示すようなｎ型のソース／ドレイン領域２０ａ，２０ｂを形成するとともに、ゲート電極１５の上層となる多結晶シリコン膜１５ａにも不純物８３を注入する。次に、図９に示すように、ｎ型のウェル９および分離酸化膜７ｇ，７ｈの一部のみが露出するように、マスク５７ａ，５７ｂを形成する。その後、ｐ型の不純物８４、たとえば、ＢＦ2 を注入エネルギー４０ＫｅＶ、注入量４×１０15ｃｍ-2の条件で注入することにより、図１０に示すように、ｐ型のソース／ドレイン領域２２ａ，２２ｂを形成するとともに、ゲート電極１３の層を構成する多結晶シリコン膜１３ａにも不純物８４を注入する。
【００５１】
その後、全面を覆うように膜厚３０００ÅのＣＶＤ酸化膜を堆積した後、図１０に示すように、マスクを用いてドライエッチングを行うことにより、バイポーラトランジスタのエミッタ電極形成予定領域６ａを開口し、ベース電極２３ｂ，２４ｂおよびＣＶＤ酸化膜５８ａ，５８ｂを形成するとともに、エピタキシャル層６の表面近傍のエミッタ電極形成予定領域６ａをわずかにエッチングすることにより、外部ベース領域２６ａ，２６ｂを形成する。その後、図１１に示すように、エミッタ電極形成予定領域６ａからｐ型の不純物８５、たとえばＢＦ2 イオンを注入エネルギー３０ＫｅＶ、注入量６×１０13ｃｍ-2の条件で注入することにより、図１２に示すような真性ベース領域２８を形成する。
【００５２】
その後、図１１の状態で、全面にＣＶＤ酸化膜を形成し、枠付けエッチングを行うことにより、図１２に示すように、ベース電極２３ｂ，２４ｂおよびＣＶＤ酸化膜５８ａ，５８ｂの側壁にサイドウォール酸化膜２７ｂ，２７ｃを形成する。次に、図２の状態で、全面に膜厚２０００Åの不純物がドープされていない多結晶シリコン膜を形成し、ｎ型の不純物、たとえばＡｓイオンを、注入エネルギー５０ＫｅＶ、注入量１×１０16ｃｍ-2の条件で注入した後、図１３に示すような形状にエッチングすることにより、エミッタ電極２９を形成する。なお、ｎ型の不純物をイオン注入する代わりに、予めｎ型の不純物がドープされた多結晶シリコン膜を形成してもよい。
【００５３】
次に、全面に層間酸化膜３０を形成し、コレクタウォール領域８、エミッタ電極２９、ベース電極２４ｂ、ｐ型のソース／ドレイン領域２２ａ、２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂのそれぞれに接続するコンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇを形成し、アルミニウムをコンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇを埋込みながら層間酸化膜３０の上に形成した後、所定のパターンにエッチングすることにより、アルミニウム配線３１，３２，３３，３４，３５，３６，３７を形成し、図１４に示すような構造の本実施の形態のＢｉＣＭＯＳ回路が完成する。
【００５４】
このような工程で製造することにより、ＣＭＯＳトランジスタのゲート電極１３，１５とバイポーラトランジスタのベース電極２３ｂ，２４ｂとを同時にドライエッチングにより形成する場合には、図４に示す多結晶シリコン膜５１ａ，５１ｂ，５２に対する酸化膜７ｃ，７ｄ，７ａのエッチング速度が極端に遅いため、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのそれぞれの活性領域であるｎ型のウェル９およびｐ型のウェル１０の表面、コレクタウォール領域８の表面が、それぞれ酸化膜７ｃ，７ｄ，７ａを突き抜けてエッチングされることはない。そのため、バイポーラトランジスタ、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのそれぞれの活性領域であるｎ型のエピタキシャル層６、ｎ型のウェル９およびｐ型のウェル１０は、エッチングによるダメージが抑制されるため、バイポーラトランジスタ、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタそのそれぞれは安定したトランジスタ特性を確保することが可能となる。
【００５５】
また、ゲート電極１３，１５は、通常、１×１０20ｃｍ-3程度の濃度の多結晶シリコン膜または非晶質シリコン膜で形成されている。そのため、外部ベース電極を構成する多結晶シリコン膜２３ｂ，２４ｂの膜厚を厚くしてベース抵抗を小さくする場合は、ゲート電極１３，１５の上層を構成する多結晶シリコン膜１３ａ，１５ａも厚くなる。それにより、後工程における熱処理による不純物拡散時に、ゲート電極上層を構成する多結晶シリコン膜１３ａ，１５ａに十分な不純物を行き渡らせるためには、ゲート電極１３，１５の下層を構成する多結晶シリコン膜１３ｂ，１５ｂの膜厚を厚くするか、あるいは、多結晶シリコン膜１３ｂ，１５ｂの濃度を大きくする必要がある。
【００５６】
このとき、過度に多結晶シリコン膜１３ｂ，１５ｂの膜厚を大きくすると、ゲート電極１３，１５の下層を構成する多結晶シリコン膜１３ｂ，１５ｂからゲート電極１３，１５の上層を構成する多結晶シリコン膜膜１３ａ，１５ａに拡散するｎ型の不純物が、熱処理温度および時間によっては十分に拡散が行われず、ゲート電極１３，１５の上層を構成する多結晶シリコン膜１３ａ，１５ａの表面濃度が低下する恐れがある。
【００５７】
また、ｎ型のウェル９にｐ型の不純物注入が行われた場合、ゲート電極１３の上層を構成する本来ｎ型となるゲート電極上層１３ａにもｐ型の不純物が注入され、ゲート電極上層の上表面近傍でＰＮ接合のような状態が形成される。このＰＮ接合に類似した状態は、ゲート電極１３のゲート抵抗を増加させ、また、ゲート電極１３と配線とのコンタクトを不良を引き起こす。
そのため、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極１３，１５の形成時には、図１５に示すように、ゲート電極１３，１５の上層となる多結晶シリコン膜１３ａ，１５ａおよびゲート電極１３，１５の下層となる多結晶シリコン膜１３ｂ，１５ｂの膜厚をそれぞれｄ1 ，ｄ2 とし、多結晶シリコン膜１３ｂ，１５ｂの不純物濃度を、１×１０20×｛（ｄ1 ＋ｄ2 ）／ｄ2 ｝ｃｍ-3以上とする。
【００５８】
このような濃度を有する構造にすることにより、後工程において不純物が多結晶シリコン膜１３ｂ，１５ｂから多結晶シリコン膜１３ａ，１５ａへ熱拡散した場合に、多結晶シリコン膜１３ａ，１５ａの不純物濃度が、１×１０20ｃｍ-3となるように均一に不純物が拡散し、多結晶シリコン膜１３ａ，１５ａの表面濃度が低くならない。その結果、ゲート電極１３，１５のゲート抵抗の上昇、および、ゲート電極１３，１５とアルミニウム配線３１，３２，３３，３４，３５，３６，３７とのコンタクト抵抗の上昇を抑制することが可能となる。
【００５９】
（実施の形態２）
本発明の実施の形態２のＢｉＣＭＯＳ回路の構造およびその製造方法を図１６を用いて説明する。本実施の形態のＢｉＣＭＯＳ回路の製造方法は、まず、図７に示すように、マスク５５を形成し、ｐ型のウェル１０に不純物８２の注入を行い図８に示すソース／ドレイン領域１７ａ，１７ｂを形成するまでは実施の形態１と略同様の工程で行うが、図５に示す状態で多結晶シリコン膜５３にイオン注入を行わないことがだけが実施の形態１と異なる点である。
【００６０】
次に、図８に示すように、不純物８３を注入した後、図１６に示すように、ＮチャネルＭＯＳトランジスタの活性領域となるｐ型のウェル１０にマスク５９を形成し、バイポーラトランジスタのベース電極となる多結晶シリコン膜５３およびｎ型のウェル９に同時に高濃度のｐ型の不純物８６，８７を注入することにより、１つの工程でベース電極５３ａおよびＰチャネルＭＯＳトランジスタのソース／ドレイン領域２２ａ，２２ｂを形成する。その後、図９以後の工程は実施の形態１と同様である。
【００６１】
このような工程で行うことにより、実施の形態１よりも工程数を１つ減少させることが可能となる。その結果、製造コストの低減を図ることかできる。
【００６２】
（実施の形態３）
本発明の実施の形態３のＢｉＣＭＯＳ回路の構造および製造方法を図１７〜図２１を用いて説明する。本実施の形態のＢｉＣＭＯＳ回路の製造方法は、まず、図７に示すようにマスク５５を形成し、ｐ型のウェル１０に不純物８２の注入を行い図８に示すようなｎ型のソース／ドレイン領域１７ａ，１７ｂを形成するまでは実施の形態１と略同様の工程で行うが、その後に、図１８および図２０で示すように、ソース／ドレイン領域２２ａ，２２ｂを形成するために２回のｐ型の不純物８９，９２を行い、同時に多結晶シリコン膜５３にも注入を行うこと、および、図５に示す状態で多結晶シリコン膜５３にイオン注入を行わないことがだけが実施の形態１および２と異なる点である。
【００６３】
すなわち、本実施の形態では、図５に示す状態で多結晶シリコン膜５３にイオン注入を行わない状態で、図７で示す工程を行った後、まず、図１７に示すように、ｐ型のウェル１０を露出させるようにマスク６０を形成する。その後、マスク６０を用いて、ＮチャネルＭＯＳトランジスタとなるｐ型のウェル１０に低濃度のｎ型の不純物８７、たとえばＰイオンを注入エネルギー７０ＫｅＶ、注入量２×１０13ｃｍ-2の条件で注入する。
【００６４】
次に、図１８に示すように、マスク６１を用いて、ｐ型のウェル１０および分離酸化膜７ｈ，７ｉを覆い、バイポーラトランジスタのベース電極となる多結晶シリコン膜５３に低濃度のｐ型の不純物８８、たとえばＢイオンを注入エネルギー１０ＫｅＶ、注入量１×１０13ｃｍ-2の条件で、また、ＰチャネルＭＯＳトランジスタの活性領域となるｎ型のウェル９にｐ型の不純物８９を同時に注入し、図１９に示すようなベース電極５３ａおよびｐ型のソース／ドレイン領域２２ａ，２２ｂを形成する。
【００６５】
このとき、ｎ型のコレクタウォール領域８にもｐ型の不純物が注入されることになるが、コレクタウォール領域８のｎ型の不純物濃度は、ｐ型の不純物８８の不純物濃度に比べて、比較的に大きいため、コレクタウォール領域８の導電性に大きな悪影響を与えることはない。また、コレクタウォール領域８の濃度が低く導電性に問題がある場合は、コレクタウォール領域８の上にマスク６１を形成してもよい。その後、全面にＣＶＤ酸化膜を堆積させてから、枠付けエッチングを行うことにより、ベース電極５３ａの側面にサイドウォール酸化膜２７ａ，２７ｄを、ゲート電極１３の側面にサイドウォール酸化膜１９ａ，１９ｂを、ゲート電極１５の側面にサイドウォール酸化膜１８ａ，１８ｂを形成する。
【００６６】
次に、図１９に示すように、ｐ型のウェル１０を露出するようにマスク６２を形成する。その後、ＮチャネルＭＯＳトランジスタの活性領域となるｐ型のウェル１０に高濃度のｎ型の不純物９０を注入する。次に、図２０に示すように、ＮチャネルＭＯＳトランジスタの活性領域となるｐ型のウェル１０および分離酸化膜７ｈ，７ｇをマスク６３で覆い、バイポーラトランジスタのベース電極となる多結晶シリコン膜５３に高濃度のｐ型の不純物９１を注入し、ベース電極を形成するとともに、ＰチャネルＭＯＳトランジスタの活領域となるｎ型のウェル９に高濃度のｐ型の不純物９２を注入し、図２１に示すようなｐ型のソース／ドレイン領域２２ａ，２２ｂを形成する。
【００６７】
次に、全面に層間酸化膜３０を形成し、コレクタウォール領域８、エミッタ電極２９、ベース電極２４ｂ、ｐ型のソース／ドレイン領域２２ａ、２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂのそれぞれに接続するコンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇを形成する。その後、アルミニウムをコンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇを埋込みながら層間酸化膜３０の上に形成する。次に、アルミニウムを所定のパターンにエッチングすることにより、アルミニウム配線３１，３２，３３，３４，３５，３６，３７を形成し、図２１に示すような構造の本実施の形態のＢｉＣＭＯＳ回路が完成する。
【００６８】
このように、図１８および図２０に示すように、バイポーラトランジスタのベース電極となる多結晶シリコン膜５３とＰＭＯＳトランジスタの活性領域となるｎ型のウェル９に同時に不純物を注入することにより、工程数を増加させることなく、ＬＤＤ構造を有するＰＭＯＳトランジスタ構造を形成できる。
【００６９】
（実施の形態４）
本発明の実施の形態３のＢｉＣＭＯＳ回路の構造およびその製造方法を図２２〜図２４を用いて説明する。本実施の形態のＢｉＣＭＯＳ回路の製造方法は、まず、図１に示すような状態を形成するまでは、実施の形態１と同様の工程で行う。次に、図１の状態で、図２２に示すように、全面に膜厚１５００Åのｎ型の不純物がドープされていない多結晶シリコン膜６４を堆積する。その後、多結晶シリコン膜６４の全面に不純物、たとえばＰイオンを注入エネルギー２０ＫｅＶ、注入量７×１０15ｃｍ-2の条件で注入する。
【００７０】
その後、図２３に示すように、酸化膜７ｂおよび分離酸化膜７ｆ，７ｇの一部のみ露出するように、多結晶シリコン膜６４をエッチングし、多結晶シリコン膜６４ａ，６４ｂを形成する。この後、実施の形態１と同様に、図３〜図１５で説明した工程を経て、図２４に示すような構造の本実施の形態のＢｉＣＭＯＳ回路を完成させる。
【００７１】
このような製造方法にすることにより、予めゲート電極の下層となる多結晶シリコン膜１３ｂ，１５ｂの不純物濃度を大きくすることができる。それにより、より多くの不純物がゲート電極上層に拡散することが可能となるため、ゲート電極１３，１５の上層となるの多結晶シリコン膜１３ａ，１５ａの上表面の不純物濃度を大きくすることができる。その結果、ゲート抵抗の低減およびゲート電極に接続されるアルミニウム配線３１，３２，３３，３４，３５，３６，３７のコンタクト抵抗の低減を図ることができる。
【００７２】
なお、この多結晶シリコン膜６４に不純物を注入するかわりに、予めＰがドープされた非晶質シリコン膜を堆積させてもよい。また、本実施の形態の工程は実施の形態２または３の工程に組み込んでも同様に、ゲート抵抗の低減およびゲート電極に接続される配線のコンタクト抵抗の低減を図ることができる。
【００７３】
（実施の形態５）
本発明の実施の形態３のＢｉＣＭＯＳ回路の構造およびその製造方法を図５を用いて説明する。本発明の実施の形態５のＢｉＣＭＯＳ回路の製造方法は、まず、実施の形態１と図４に示す工程までは同様の工程を行う。次に、図５に示す状態で、窒素雰囲気中８５０℃で３０分間アニールを行い、下層の多結晶シリコン膜１３ｂ，１５ｂの不純物を上層の多結晶シリコン膜１３ａ，１５ａに拡散させゲート電極１３，１５の不純物濃度を均一にする。その後、実施の形態１の図６〜図１４までと同様の工程を行うことにより、図１４に示すような構造の本実施の形態のＢｉＣＭＯＳ回路を完成させる。
【００７４】
このような工程で製造することにより、アニールする工程で、ゲート電極１３，１５の下層の多結晶シリコン膜１３ｂ，１５ｂと上層の多結晶シリコン膜１３ａ，１５ａとの不純物濃度を均一にできる。また、ゲート電極１３，１５およびベース電極となる多結晶シリコン膜５３をパターングした後でアニールを行うため、下層の多結晶シリコン膜５１ａ，５１ｂから上層の多結晶シリコン膜５２へ、本来のベース電極の導電型と反対の導電型の不純物が拡散することを防止できる。そのため、ベース電極２３ｂ，２４ｂの電気抵抗の増加を抑制できる。
【００７５】
また、ゲート電極１３，１５の上下層を構成する多結晶シリコン膜１３ａ，１３ｂ，１５ａ，１５ｂに非晶質シリコン膜を用いた場合、ゲート電極１３，１５をパターングする前にアニールすれば、大きな結晶粒界の多結晶シリコン膜に成長してしまうため、エッチング後の形状が結晶粒界を反映してしまい、寸法のばらつきが大きくなってしまう。しかしながら、本実施の形態の製造方法によれば、ゲート電極１３，１５をパターングした後に、アニールを行うため、ゲート電極１３，１５の寸法制御性の悪化は抑制される。
【００７６】
また、ｐ型のソース／ドレイン領域２２ａ，２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂを形成した後にアニールを行うと、アニールの温度や時間の条件によってはｐ型のソース／ドレイン領域２２ａ，２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂが拡散してしまう恐れがある。しがしながら、本実施の形態の製造方法によれば、ｐ型のソース／ドレイン領域２２ａ，２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂを形成する前にアニールを行うことにより、ｐ型のソース／ドレイン領域２２ａ，２２ｂおよびｎ型のソース／ドレイン領域２０ａ，２０ｂの不純物が拡散する恐れを低減できる。その結果、ＰチャネルＭＯＳおよびＮチャネルＭＯＳトランジスタの半導体特性の劣化を抑制できる。
【００７７】
（実施の形態６）
本発明の実施の形態６のＢｉＣＭＯＳ回路の構造およびその製造方法を図２５〜図２６を用いて説明する。本実施の形態のＢｉＣＭＯＳトランジスタの製造方法は、まず、図２に示す状態までは実施の形態１と同様である。次に、図２５に示すように、全面に不純物がドープされていない膜厚１０００Åの多結晶シリコン膜６５を堆積する。その後、多結晶シリコン膜の上に膜厚１０００Åのタングステンシリサイド膜６６を堆積する。
【００７８】
その後、実施の形態１の図５〜図１４までと略同様の工程を行うことにより、ＢｉＣＭＯＳ回路を完成させ、最終構造は図２６に示すような状態となる。本実施の形態の図２６に示したＢｉＣＭＯＳ回路と実施の形態１のＢｉＣＭＯＳ回路とは、ベース電極６５ａ，６５ｂとなる多結晶シリコン膜およびゲート電極１３，１５の上層を構成する多結晶シリコン膜１３ａ，１５ａの上にタングステンシリサイド膜６６ａ，６６ｂ，６６ｃ，６６ｄが形成されていることのみ異なる。
【００７９】
このような工程で製造することにより、ベース電極６５ａ，６５ｂとなる多結晶シリコン膜およびゲート電極１３，１５の上層を構成する多結晶シリコン膜１３ａ，１５ａの上にタングステンシリサイド膜６６ａ，６６ｂ，６６ｃ，６６ｄが形成されているため、ＣＭＯＳトランジスタのゲート電極１３，１５の上層となる多結晶シリコン膜１３ａ，１５ａおよびバイポーラトランジスタのベース電極６５ａ，６５ｂとなる多結晶シリコン膜の膜厚を薄くしても、ゲート電極１３，１５およびベース電極６５ａ，６５ｂのゲート抵抗およびベース抵抗を小さくでき、また、ゲート電極およびベース電極に対するアルミニウム配線３１，３２，３３，３４，３５，３６，３７のコンタクト抵抗は小さくできる。
【００８０】
（実施の形態７）
本発明の実施の形態７のＢｉＣＭＯＳ回路の製造方法を図２７〜図３０を用いて説明する。本実施の形態のＢｉＣＭＯＳ回路の製造方法は、実施の形態１と図１２に示す工程までは同様の工程を行う。次に、図１２に示す状態で、全面に不純物がドープされていない膜厚２０００Åの多結晶シリコン膜を堆積する。その後、ｎ型の不純物、たとえば、Ａｓイオンを注入エネルギー５０ＫｅＶ、注入量１×１０16ｃｍ-2の条件で注入する。次に、全面にＣＶＤ酸化膜を堆積する。その後、レジストをパターングして、図２７に示すようなエミッタ電極６８となる多結晶シリコン膜およびエミッタ電極６８の上部を覆う酸化膜６９を形成する。
【００８１】
次に、全面にＣＶＤ酸化膜を堆積する。その後、ＣＶＤ酸化膜のドライエッチングを行い、ベース電極２３ｂ，２４ｂの両端に、側壁酸化膜２７ａ，２７ｄが露出するとともに、エミッタ電極６８およびエミッタ電極６８の上部を覆う酸化膜６９の側面に側壁酸化膜２８ａ，２８ｂを形成し、図２８に示す状態となる。その後、膜厚１００Å程度のコバルトからなる金属膜をスパッタ法により堆積する。次に、ランプアニール処理を行い、金属膜をシリサイド化する。次に、ウエットエッチングにより、酸化膜上のシリサイド化していないコバルトのみを除去する。
【００８２】
次に、図２９に示すように、ランプアニール処理を行い、抵抗値の低い金属シリサイド膜７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆ，７１ｇ，７１ｈ，７１，７１ｊを形成する。その後、実施の形態１の図１４に示した工程と同様の工程を行うことにより、図３０に示すよな構造の本実施の形態のＢｉＣＭＯＳ回路を完成させる。
【００８３】
このような工程で製造することにより、ゲート電極１３，１５の表面濃度が低下しないように、ゲート電極１３，１５の上層となる多結晶シリコン膜１３ａ，１５ａを薄く形成しても、バイポーラトランジスタのベース電極６５ａ，６５ｂおよびエミッタ電極６８の表面には、金属シリサイド膜７１ｃ，７１ｄが形成されていため、ベース抵抗、エミッタ抵抗およびそのコンタクト抵抗が小さくなる。
【００８４】
また、ＣＭＯＳトランジスタのゲート電極１３，１５の上層となる多結晶シリコン膜１３ａ，１５ａの表面およびソース／ドレイン領域２２ａ，２２ｂ，２０ａ，２０ｂの表面にも、金属シリサイド膜７１ｆ，７１ｉおよび金属シリサイド膜７１ｅ，７１ｇ，７１ｈ，７１ｊが形成されているため、ゲート抵抗、シート抵抗およびそのコンタクト抵抗が小さくなる。なお、本実施の形態では、シリサイド化する金属膜はコバルトで形成したが、チタンまたはニッケルであってもよい。
【００８５】
（実施の形態８）
本発明の実施の形態８のＢｉＣＭＯＳ回路の構造およびその製造方法を図３１〜図３３を用いて説明する。本実施の形態のＢｉＣＭＯＳの回路製造方法は、まず、実施の形態１と図１２に示す工程までは同様の工程で行う。その後、多結晶シリコン膜を全面に堆積し、さらに多結晶シリコン膜の上にＣＶＤ酸化膜を形成する。
【００８６】
次に、図３１に示すように、エミッタ電極６８ａおよびエミッタ電極６８ａの上に形成される酸化膜６９ａ、分離酸化膜７ｉの上方で酸化膜６７ｂを介して形成される多結晶シリコン膜６８ｂおよび多結晶シリコン膜６８ｂの上に形成される酸化膜６９ｂを形成するようにエッチングを行う。その後、全面にＣＶＤ酸化膜をさらに堆積する。次に、マスク７３ａをマスクとして、ＣＶＤ酸化膜および酸化膜６７ｂをエッチングすることにより、図３２に示すように、エミッタ電極２９の両端に側壁酸化膜７２ｄ，７２ｅを形成するとともに、多結晶シリコン膜６８ｂの両端に側壁酸化膜７２ｂ，７２ｃを形成する。その後、マスク７３ａを除去する。
【００８７】
次に、コレクタウォール領域８、多結晶シリコン膜６５ａ，６８ａ，６５ｂ、ｐ型のソース／ドレイン領域２２ａ，２２ｂ、ｎ型のソース／ドレイン領域２０ａ，２０ｂおよびゲート電極１３，１５の上部をシリサイド化するとともに、抵抗素子となる部分の多結晶シリコン膜６８ｂの表面を間隔をおいてシリサイド化することにより、金属シリサイド膜７３ａ，７３ｂ，７３ｃ，７３ｄ，７３ｅ，７３ｆ，７３ｇ，７３ｈ，７３ｉ，７３ｊ，７３ｋ，７３ｌを形成する。その後、全面に層間酸化膜３０を堆積させた後、金属シリサイド膜７３ａ，７３ｂ，７３ｃ，７３ｄ，７３ｅ，７３ｆ，７３ｇ，７３ｈ，７３ｉ，７３ｊ，７３ｋ，７３ｌに接続するためのコンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇ，３０ｈ，３０ｉを形成する。
【００８８】
次に、コンタクトホール３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇ，３０ｈ，３０ｉにアルミニウムを埋込みながら層間酸化膜３０の上にも堆積された後、所定のパターンになるようににエッチングを行い、アルミニウム配線３１，３２，３３，３４，３５，３６，３７を形成し、図３３に示す状態とする。
【００８９】
このような工程で製造することにより、バイポーラトランジスタのエミッタ電極６８ａを形成するときに、同時に抵抗素子形成用の多結晶シリコン膜６８ｂを形成することができ、別個に抵抗素子形成用の多結晶シリコン膜６８ｂを形成する必要がない。その結果、１つの工程で２つの素子を形成できるため、コストの低減、プロセスの簡略化をはかることができる。
【００９０】
また、上記実施の形態１〜８においては、半導体基板および多結晶シリコン膜に添加はたは注入されるｎ型およびｐ型の不純物は上記のような構成としたが、ｎ型とｐ型とがまったく逆の場合においても上記と同様のＢｉＣＭＯＳ回路の製造方法の効果が得られる。
【００９１】
上記実施の形態の半導体装置の製造方法によれば、第１の半導体層をエッチングすることにより、ベース電極とゲート電極上層とを同時に形成するため、また、第２の絶縁膜を有した状態でベース電極に開口を形成するため、第１の不純物拡散領域は、その表面が損傷することはない。その結果、不純物拡散領域の損傷に起因する半導体特性およびコンタクト特性の劣化を防止し得る半導体装置を提供することが可能となる。
上記実施の形態の半導体装置の製造方法によれば、抵抗素子を構成する第２の半導体層をエミッタ電極の形成と同時に形成できるため、同一半導体基板にバイポーラトランジスタと抵抗素子とを有する半導体装置の製造方法において、工程数の低減を図ることが可能となる。
上記実施の形態の半導体装置の製造方法によれば、エミッタ電極、ベース電極、ゲート電極の上層、第１および第２の不純物拡散領域の上に金属シリサイド膜を備えているため、コンタクト配線が接続されたときのコンタクト抵抗、シート抵抗を低減させ得る半導体装置を提供できる。
上記実施の形態の半導体装置の製造方法によれば、抵抗素子に対するコンタクト配線のコンタクト抵抗の低減を図り、抵抗素子の抵抗値の制御を容易にすることが可能となる。また、ゲート電極下層からゲート電極上層へ不純物が拡散するような工程を有していても、半導体特性を向上させ得る半導体装置を提供することが可能となる。
上記実施の形態の半導体装置の製造方法によれば、ベース電極、ゲート電極上層の上に金属膜を備えているため、コンタクト配線が接続されたときのコンタクト抵抗、シート抵抗、ベース抵抗およびゲート抵抗を低減させ得る半導体装置を提供できる。
上記実施の形態の半導体装置の製造方法によれば、熱処理工程において、ゲート電極下層からゲート電極上層へ不純物が拡散するため、所定の不純物が均一な状態で分布したゲート電極を形成することでき、ゲート抵抗の低減を図ることが可能となる。その結果、工程数を減少させるために、ベース電極とゲート電極上層とを同一の半導体層で形成しても、半導体特性の劣化を防止し得る半導体装置を提供できる。
また、ゲート電極と外部ベース電極とを分離形成した後に、熱処理工程を行うため、第１の導電層から半導体層へ不純物が拡散せず、半導体特性が確保された半導体装置を提供できる。
また、熱処理工程は、通常、行われる工程であり、新たにゲート電極に不純物を注入する必要がないため、全体的に見て工程数が減少する。
上記実施の形態の半導体装置の製造方法によれば、後工程における熱拡散時に、ゲート電極下層からゲート電極上層へ不純物が拡散した後の状態での不純物濃度は、ゲート電極全体として適度な濃度で均一になるため、ゲート抵抗およびゲート電極へのコンタクト抵抗を小さくできる半導体装置を提供できる。
上記実施の形態の半導体装置の製造方法によれば、ゲート電極下層の膜厚を予め調節することにより、ベース電極とゲート電極上層となる第１の半導体層とを同一の堆積工程で行うことが可能となるため、ゲート電極とベース電極とを１つの工程で形成でき、工程数を減少させることが可能となる。
上記実施の形態の半導体装置によれば、上記の半導体装置の製造方法を用いることが可能となるため、工程数を低減させることができる。
上記実施の形態の半導体装置によれば、前述の半導体装置の製造方法を用いてベース電極とゲート電極とを同時に形成しても、バイポーラトランジスタと電界効果トランジスタとの半導体特性を制御することが可能となる。
なお、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、バイポーラトランジスタ、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタの活性領域を分離する分離酸化膜を形成した直後の断面の状態を示す図である。
【図２】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタのゲート電極の下層となる予め不純物が添加された多結晶シリコン膜を形成した直後の断面の状態を示す図である。
【図３】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタのゲート電極の下層となる多結晶シリコン膜を形成し、異なる導電型の不純物をイオン注入した直後の断面の状態を示す図である。
【図４】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜およびＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタのゲート電極の上層となる多結晶シリコン膜を形成した直後の断面の状態を示す図である。
【図５】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極を形成した直後の断面の状態を示す図である。
【図６】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜に不純物を注入した直後の断面の状態を示す図である。
【図７】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタのウェルに不純物を注入している状態の断面を示す図である。
【図８】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタのウェルに２回目の不純物を注入している状態の断面を示す図である。
【図９】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ＰチャネルＭＯＳトランジスタのウェルに不純物を注入している状態の断面を示す図である。
【図１０】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜をエッチングし、真性ベース領域が露出するように開口した直後の断面の状態を示す図である。
【図１１】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、真性ベース領域に不純物を注入している状態の断面を示す図である。
【図１２】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極の端部にサイドウォール酸化膜を形成した直後の断面の状態を示す図である。
【図１３】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、真性ベース領域に接続するエミッタ電極を形成した直後の断面の状態を示す図である。
【図１４】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、コレクタウォール領域、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図１５】 本発明の実施の形態１のＢｉＣＭＯＳ回路の製造工程において、ゲート電極上層およびゲート電極下層の膜厚を示すの断面図である。
【図１６】 本発明の実施の形態２のＢｉＣＭＯＳ回路の製造工程において、ベース電極とＰチャネルＭＯＳトランジスタのウェルに不純物を注入した直後の断面の状態を示す図である。
【図１７】 本発明の実施の形態３のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタのウェルに不純物を注入している状態の断面を示す図である。
【図１８】 本発明の実施の形態３のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜、ＰチャネルＭＯＳトランジスタのウェルに不純物を注入した直後の断面の状態を示す図である。
【図１９】 本発明の実施の形態３のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタのウェルに２回目の不純物を注入している状態の断面を示す図である。
【図２０】 本発明の実施の形態３のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜とＰチャネルＭＯＳトランジスタのソース／ドレイン領域に不純物を注入している状態の断面を示す図である。
【図２１】 本発明の実施の形態３のＢｉＣＭＯＳ回路の製造工程において、コレクタウォール領域、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図２２】 本発明の実施の形態４のＢｉＣＭＯＳ回路の製造工程において、ゲート電極の下層となる、不純物が注入された多結晶シリコン膜を堆積した直後の断面の状態を示す図である。
【図２３】 本発明の実施の形態４のＢｉＣＭＯＳ回路の製造工程において、バイポーラトランジスタの活性領域を露出させるために多結晶シリコン膜をエッチングした直後の断面の状態を示す図である。
【図２４】 本発明の実施の形態４のＢｉＣＭＯＳ回路の製造工程において、コレクタウォール領域、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図２５】 本発明の実施の形態６のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜、ゲート電極上層となる多結晶シリコン膜の上に、金属膜を形成した直後の断面の状態を示す図である。
【図２６】 本発明の実施の形態６のＢｉＣＭＯＳ回路の製造工程において、コレクタウォール領域、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図２７】 本発明の実施の形態７のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極の上に酸化膜を形成した直後の断面の状態を示す図である。
【図２８】 本発明の実施の形態７のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極の両端にサイドウォール酸化膜を形成した直後の断面の状態を示す図である。
【図２９】 本発明の実施の形態７のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極上層の上に、金属シリサイドを形成した直後の断面の状態を示す図である。
【図３０】 本発明の実施の形態７のＢｉＣＭＯＳ回路の製造工程において、コレクタウォール領域、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図３１】 本発明の実施の形態８のＢｉＣＭＯＳ回路の製造工程において、抵抗素子となる多結晶シリコン膜上の酸化膜をエミッタ電極上の酸化膜と同時に形成した直後の断面の状態を示す図である。
【図３２】 本発明の実施の形態８のＢｉＣＭＯＳ回路の製造工程において、抵抗素子上の酸化膜の上にマスクを形成した直後の断面の状態を示す図である。
【図３３】 本発明の実施の形態８のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域ならびに抵抗素子にアルミニウム配線を接続した直後の断面の状態を示す図である。
【図３４】 従来のＢｉＣＭＯＳ回路の製造工程において、バイポーラトランジスタ、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタの活性領域を分離する分離酸化膜を形成した直後の断面の状態を示す図である。
【図３５】 従来のＢｉＣＭＯＳ回路の製造工程において、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極を形成した直後の断面の状態を示す図である。
【図３６】 従来のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタのウェルに不純物を注入している状態の断面を示す図である。
【図３７】 従来のＢｉＣＭＯＳ回路の製造工程において、ＮチャネルＭＯＳトランジスタの活性領域に２回目の不純物注入を実行している状態の断面を示す図である。
【図３８】 従来のＢｉＣＭＯＳ回路の製造工程において、ＰチャネルＭＯＳトランジスタの活性領域に不純物を注入している状態の断面を示す図である。
【図３９】 従来のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜を開口した直後の断面の状態を示す図である。
【図４０】 従来のＢｉＣＭＯＳ回路の製造工程において、ベース電極となる多結晶シリコン膜の開口から不純物を注入し、真性ベース領域を形成した直後の断面の状態を示す図である。
【図４１】 従来のＢｉＣＭＯＳ回路の製造工程において、ベース電極の端部にサイドウォール酸化膜を形成した直後の断面の状態を示す図である。
【図４２】 従来のＢｉＣＭＯＳ回路の製造工程において、ベース電極に接続するエミッタ電極を形成した直後の断面の状態を示す図である。
【図４３】 従来のＢｉＣＭＯＳ回路の製造工程において、エミッタ電極、ベース電極、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのソース／ドレイン領域にアルミニウム配線を接続した直後の断面の状態を示す図である。
【符号の説明】
１ 半導体基板、２ コレクタ埋込み層、３ ｎ型の埋込み層、４ ｐ型の埋込み層、５ ｐ型下面分離層、６ ｎ型のエピタキシャル層、７ａ，７ｂ，７ｃ，７ｄ 酸化膜、７ｅ，７ｆ，７ｇ，７ｈ，７ｉ 分離酸化膜、８ コレクタウォール領域、９ ｎ型のウェル、１０ ｐ型のウェル、１１ ｐ型の分離領域、１２，１４ ゲート酸化膜、１３，１５ ゲート電極、１３ａ，１３ｂ，１５ａ，１５ｂ 多結晶シリコン膜、１７ａ，１７ｂ，２０ａ，２０ｂ，２２ａ，２２ｂ ソース／ドレイン領域、１８ａ，１８ｂ，１９ａ，１９ｂ 側壁酸化膜、２３ａ，２４ａ 酸化膜、２３ｂ，２４ｂ ベース電極、２６ａ，２６ｂ 外部ベース領域、２７ａ，２７ｂ サイドウォール酸化膜、２８ 真性ベース領域、２９ エミッタ電極、３０ 層間酸化膜、３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇ コンタクトホール、３１，３２，３３，３４，３５，３６，３７ アルミニウム配線、５１ａ，５１ｂ，５２，６４，６４ａ，６４ｂ，６５ 多結晶シリコン膜、５３，６８ ベース電極となる多結晶シリコン膜、５３ａ，６５ａ，６５ｂ，６８ａ ベース電極、５４ａ，５４ｂ，５５，５６，５７ａ，５７ｂ，５９，６０，６１，６２，６３，７３ マスク、５８ａ，５８ｂ，６７ａ，６７ｂ，６９，７２ 酸化膜、６６ 金属膜、７０ サイドウォール酸化膜、７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆ，７１ｇ，７１ｈ，７１ｉ，７１ｊ タングステンシリサイド膜。
Claims (10)
- 半導体基板上にバイポーラトランジスタと電界効果トランジスタとを設けた半導体装置の製造方法であって、
前記半導体基板の主表面から所定の深さにかけての部分が第１の活性領域となるように、該第１の活性領域となる部分の少なくとも下面側に、第１導電型のコレクタ領域を形成する工程と、
前記半導体基板の前記主表面上に素子分離絶縁膜を形成することによって、前記コレクタ領域の上に、前記バイポーラトランジスタが形成される前記第１の活性領域を、前記コレクタ領域の上方以外の領域に、前記電界効果トランジスタが形成される第１導電型の第２の活性領域を、それぞれ分離形成する工程と、
前記第１および第２の活性領域にそれぞれ第１導電型の第１の不純物層および第２の不純物層を形成する工程と、
前記第２の活性領域の前記主表面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、第１導電型の不純物が添加された第１の導電層を形成する工程と、
前記第１の活性領域の前記主表面および前記第１の導電層の上に第１の半導体層を形成する工程と、
前記第１の半導体層、前記第１の導電層、および、前記第１の絶縁膜をエッチングすることにより、前記第１の活性領域の上にベース電極となる層を形成するとともに、前記第２の活性領域の上にゲート電極上層およびゲート電極下層からなるゲート電極とゲート絶縁膜とを形成する工程と、
前記ゲート電極を熱処理し、前記ゲート電極下層から前記ゲート電極上層へ前記第１導電型の不純物を拡散させる工程と、
前記ベース電極となる層に第２導電型の不純物を注入してベース電極を形成し、前記第２の活性領域に第２導電型の不純物を注入して第１の不純物拡散領域を形成する工程と、
前記ゲート電極上層、前記ゲート電極下層、前記ゲート絶縁膜、前記ベース電極および前記第１の不純物拡散領域を第２の絶縁膜で覆う工程と、
前記第２の絶縁膜および前記ベース電極に開口を形成する工程と、
前記開口から前記第１の活性領域に第２導電型の不純物を注入し、ベース領域となる第２の不純物拡散領域を形成する工程と、
前記開口の側壁に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜および前記第２の絶縁膜の上面に沿うように、前記第２の不純物拡散領域に接触するエミッタ電極を形成する工程とを備える、半導体装置の製造方法。 - 前記エミッタ電極を形成する工程が、エミッタ電極となる層および抵抗素子となる層を有する第２の半導体層を形成する工程と、
前記第２の半導体層をエッチングすることにより、前記エミッタ電極となる層と前記抵抗素子となる層とを分離形成する工程とを含む、請求項１に記載の半導体装置の製造方法。 - 前記コレクタ領域、前記ベース電極、前記エミッタ電極、前記ゲート電極上層および前記第１の不純物拡散領域の上部のそれぞれをシリサイド化し、金属シリサイド膜を形成する工程をさらに備える、請求項１または２に記載の半導体装置の製造方法。
- 前記コレクタ領域、前記ベース電極、前記エミッタ電極、前記ゲート電極上層、および前記第１の不純物拡散領域のそれぞれの上部をシリサイド化し、金属シリサイド膜を形成するとともに、前記抵抗素子となる層も平面的に所定の間隔をおいてシリサイド化し、抵抗素子用金属シリサイド膜を形成する工程をさらに備える、請求項２に記載の半導体装置の製造方法。
- 前記ベース電極および前記ゲート電極上層の上に、金属膜を形成する工程をさらに備える、請求項１または２に記載の半導体装置の製造方法。
- 前記ゲート電極下層の膜厚をｄ2とし、前記ゲート電極上層の膜厚を
ｄ1とすると、前記ゲート電極下層となる前記第１の導電層に添加される不純物の濃度は
、１×１０20×｛（ｄ1＋ｄ2）／ｄ2｝ｃｍ-3以上である、請求項１〜５のいずれかに記載の半導体装置の製造方法。 - 前記ゲート電極下層の膜厚が、前記ゲート電極の膜厚から前記ベース電極の膜厚を引いた値である、請求項１〜６のいずれかに記載の半導体装置の製造方法。
- 前記電界効果トランジスタが、ｐチャネル電界効果トランジスタおよびｎチャネル電界効果トランジスタからなる、請求項１〜７のいずれかに記載の半導体装置の製造方法。
- 前記第１の導電層が不純物が添加された多結晶シリコン膜を有し、
前記第１の半導体層が不純物が添加されていない多結晶シリコン膜を有する、請求項１〜８のいずれかに記載の半導体装置の製造方法。 - 前記第２の半導体層が多結晶シリコン膜を有する、請求項２に記載の半導体装置の製造方法。
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