JP4396682B2 - 積層コンデンサ、および積層コンデンサの製造方法 - Google Patents

Description

本発明は、等価直列インダクタンス（ＥＳＬ）を大幅に低減した積層コンデンサと、その製造方法に係り、特にデカップリングコンデンサなどとして用いられる積層コンデンサと、その製造方法に関する。

近年、ＬＳＩなどの集積回路に供給用の電源においては低電圧化が進む一方で負荷電流は増大している。

従って、負荷電流の急激な変化に対して電源電圧の変動を許容値内に抑えることが非常に困難になっている。このため、デカップリングコンデンサ（例えば２端子構造の積層セラミックコンデンサ）が電源に接続されるようになっている。そして、負荷電流の過渡的な変動時に、この積層セラミックコンデンサからＣＰＵ等のＬＳＩに電流を供給して、電源電圧の変動を抑えるようにしている。

しかし、今日のＣＰＵの動作周波数の一層の高周波数化に伴って、負荷電流の変動はより高速且つ大きなものとなり、デカップリングコンデンサ自身が有している等価直列インダクタンス（ＥＳＬ）が、電源電圧の変動に大きく影響するようになった。

つまり、従来の積層セラミックコンデンサではＥＳＬが高いことから、負荷電流ｉの変動に伴って、上記と同様に電流電圧Ｖの変動が大きくなり易かった。

これは、負荷電流の過渡時における電圧変動が下記の式１で近似され、ＥＳＬの高低が電源電圧の変動の大きさと関係するからである。そして、この式１から、ＥＳＬの低減が電源電圧を安定化することに繋がるとも言える。

ｄＶ＝ＥＳＬ・ｄｉ／ｄｔ …式１
ここで、ｄＶは過渡時の電圧変動（Ｖ）であり、ｉは電流変動量（Ａ）であり、ｔは変動時間（秒）である。

ＥＳＬの低減を図った積層コンデンサとして、下記の特許文献１に示す積層コンデンサが知られている。この積層コンデンサによれば、寄生インダクタンスの低減を図ることができ、結果としてＥＳＬの低減を図ることができる。しかしながら、さらにＥＳＬの低減が求められている。

さらにＥＳＬを低減させた積層コンデンサとしては、多端子積層コンデンサが知られている。この多端子積層コンデンサでは、外部端子電極を多くすることにより、一つの内層用導体層の中で方向が異なる電流の流れを実現することができる。その結果、さらにＥＳＬを低減することが可能である。

しかしながら、多端子コンデンサでは、内層用導体層のパターンを複数用意する必要があったり、外部端子電極の数が多くなり、その製造コストが高くなるという課題を有している。

特許文献２においては、２端子コンデンサが示されている。この２端子コンデンサは、内層部の導体層と、積層方向において内層部を挟み込むダミー導体層とを有し、ダミー導体層同士、およびダミー導体層と端子電極とが、誘電体層中の金属粒子を介して接続されている。しかし、特許文献２の２端子コンデンサにおいては、誘電体層中の金属粒子は、端子電極の剥離を防止するためのものであり、ＥＳＬ低減の効果は充分に得られらない。
特開２００３−５１４２３号公報 特開２００６−６０１４７号公報

本発明は、このような実状に鑑みてなされ、その目的は、多端子電極とすることなく、低製造コストで、ＥＳＬを大幅に低減することができる積層コンデンサと、該積層コンデンサの製造方法を提供することである。

上記目的を達成するために、本発明に係る積層コンデンサは、
複数の誘電体層が積層されて形成される略直方体形状の誘電体素体と、
前記誘電体素体において、第１内層用導体層および第２内層用導体層が、積層方向において互いに重複するように前記誘電体層を介して交互に積層され、コンデンサの内部電極回路が形成されている内層部と、
前記誘電体素体において、前記積層方向における前記内層部の両端面の少なくともいずれかに隣接し、複数の第１外層用導体層および第２外層用導体層が、前記積層方向において互いに重複しないように前記誘電体層を介して積層されている外層部と、
前記誘電体素体の側面のうち、少なくとも、前記積層方向に対して平行な第１側面に形成され、前記第１内層用導体層および前記第１外層用導体層と接続される第１端子電極と、
前記誘電体素体の側面のうち、少なくとも、前記第１側面と対向する第２側面に形成され、前記第２内層用導体層および前記第２外層用導体層と接続される第２端子電極と、を有し、
前記外層部に位置する前記誘電体層が、該誘電体層と隣接する一対の前記第１外層用導体層あるいは一対の前記第２外層用導体層と重複する領域において、該誘電体層と隣接する一対の該第１外層用導体層同士あるいは一対の該第２外層用導体層同士を、前記積層方向において互いに接続させる複数のピンホール導体部を有する。

本発明に係る積層コンデンサにおいては、外層部において、第１外層用導体層および第２外層用導体層が、積層方向において重複しないように誘電体層を介して積層されている。よって、第１端子電極の電位が、第２端子電極に対して高い場合においては、第１端子電極から第１外層用導体層に対して、電流が分流すると共に、第２外層用導体層から第２端子電極へ向けて電流が流れ込む。一方、第２端子電極の電位が、第１端子電極に対して高い場合においては、第２端子電極から第２外層用導体層に対して、電流が分流すると共に、第１外層用導体層から第１端子電極へ向けて電流が流れ込む。このように、いずれの場合においても、端子電極から導体層へ流れる電流を分流することによって、積層コンデンサ全体のＥＳＬを軽減することができる。また、外層部が第１および第２外層用導体層をそれぞれ複数有することによって、各端子電極から外層用導体層へ電流を分流させる効果を増大させることができる。すなわち、複数の第１外層用導体層および第２外層用導体層が、並列接続された複数のインダクタ成分として機能し、積層コンデンサ全体のＥＳＬを軽減することができる。

また、外層部に位置する誘電体層が、該誘電体層と隣接する一対の第１外層用導体層同士あるいは一対の第２外層用導体層同士を、積層方向において互いに接続させる複数のピンホール導体部を有する。その結果、ピンホール導体部を介して、一対の第１外層用導体層間あるいは一対の第２外層用導体層間において、積層方向に電流が多枝にわたって分流される。さらには、外層部に位置する全第１外層用導体層間あるいは全第２外層用導体層間にわたって、電流を分流させることができる。その結果、積層コンデンサ全体のＥＳＬを更に低減することができる。

また、本発明においては、第１あるいは第２外層用導体層同士を無数のピンホール導体部によって接続することによって、全外層用導体層同士を積層方向において貫通するスルーホール導体部によって接続する場合に比べて、より多枝にわたって電流を分流させることができ、積層コンデンサ全体のＥＳＬを、より低減することができる。

すなわち、本発明に係る積層コンデンサによれば、積層コンデンサの大幅な低ＥＳＬ化が図られて、電源電圧の振動を抑制できるようになり、デカップリングコンデンサなどとして好適に用いられることができる。

好ましくは、前記ピンホール導体部のピンホール径が、１〜１０μｍである。また、好ましくは、前記ピンホール導体部のピンホール径が、ピンホール導体部を形成するためにピンホール内へ充填される導電材の粒子径よりも大きい。なお、本願発明において、ピンホール径とは、ピンホール導体部が形成された誘電体層の面方向におけるピンホール導体部の直径を意味する。

ピンホール径を、１〜１０μｍの範囲内とすることによって、ピンホール導体部の形成工程において、ピンホール内へ導電材を、充分かつ緻密に充填することができる。その結果、ピンホール導体部が誘電体層を完全に貫通する。よって、誘電体層に隣接する一対の第１外層用導体層同士あるいは一対の第２外層用導体層同士を電気的に接続でき、電流を充分に分流できる。その結果、積層コンデンサ全体のＥＳＬを低減することができる。

好ましくは、前記ピンホール導体部の総横断面積が、該ピンホール導体部が接続する前記第１外層用導体層または第２外層用導体層の総面積に対して、３０〜５０％である。なお、ピンホール導体部の総横断面積とは、１つの誘電体層に形成された複数のピンホール導体部の面積（積層方向に垂直な面方向の面積）の合計値を意味する。

ピンホール導体部の総横断面積（電流の流路断面積）を上記範囲内とすることによって、第１外層用導体層間または第２外層用導体層間で電流を充分に分流することができ、積層コンデンサ全体のＥＳＬを充分に低減できる。また、外層部の誘電体層を形成するグリーンシートの強度を充分なものとすることができる。

好ましくは、複数の前記ピンホール導体部を有する前記誘電体層の前記積層方向および該積層方向に対して垂直な平面方向において、複数の前記ピンホール導体部がランダムに配置されている。

誘電体層において無数のピンホール導体部をランダムに配置に配置することによって、外層用導体層間で電流を多枝にわたり、多様な方向へ分流させることができる。これは、ピンホール導体部に比べて寸法が大きく、数が限られるスルーホール導体部等によっては得られない作用効果である。また、誘電体層において無数のピンホール導体部をランダムに配置に配置することによって、誘電体層と、該誘電体層に隣接する第１および２外層用導体層との密着強度を向上させることができる。

好ましくは、前記第１端子電極が、前記第１側面と、前記誘電体素体の側面のうち、該第１側面に隣接し、前記積層方向に対して平行な第３および第４側面に跨がって形成され、
前記第２端子電極が、前記第２側面と、前記誘電体素体の側面のうち、該第２側面に隣接し、前記積層方向に対して平行な前記第３および第４側面に跨がって形成されている。

好ましくは、前記第１内層用導体層が、前記誘電体素体の前記第１側面と、前記第３および第４側面に跨がって引き出され、前記第１端子電極に接続される第１リード部を有し、
前記第２内層用導体層が、前記誘電体素体の前記第２側面と、前記第３および第４側面に跨がって引き出され、前記第２端子電極に接続される第２リード部を有する。

好ましくは、前記第１外層用導体層が、前記第１側面と、前記第３および第４側面に跨がって引き出され、前記第１端子電極に接続される第３リード部を有し、
前記第２外層用導体層が、前記第２側面と、前記第３および第４側面に跨がって引き出され、前記第２端子電極に接続される第４リード部を有する。

第１端子電極が、第１、第３、および第４側面の３側面に跨がって形成され、第２端子電極が、第２、第３、および第４側面に跨がって形成されている。このように、それぞれ誘電体素体の３側面に跨って形成された各端子電極に対して各導体層が接続されることによって、各端子電極と各導体層との間に流れる電流の流路断面積が大きくなる。その結果、積層コンデンサ全体のＥＳＬを軽減することができる。

好ましくは、前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第３リード部の幅をＷ３とし、
前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第４リード部の幅をＷ４とし、
前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第１端子電極の幅をＬ３とし、
前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第２端子電極の幅をＬ４とした場合に、
Ｗ３＜Ｌ３、かつ、Ｗ４＜Ｌ４である。

Ｗ３＜Ｌ３、かつ、Ｗ４＜Ｌ４とすることによって、第１および第２外層用導体層が、第３および第４側面に露出することを防止できる。

好ましくは、前記誘電体層の前記積層方向に対して垂直な方向における前記第３および第４側面の幅をＷ０とした場合に、
０．１５≦Ｗ３／Ｗ０≦０．４５、かつ、０．１５≦Ｗ４／Ｗ０≦０．４５、
である。

Ｗ３／Ｗ０、およびＷ４／Ｗ０が小さ過ぎると、各端子電極から各外層用導体層へ分流する電流が小さくなり、コンデンサのＥＳＬを充分に低減することができない。また、Ｗ３／Ｗ０、およびＷ４／Ｗ０が大き過ぎると、各外層用導体層が誘電体素子本体１２の第３または第４側面に露出したり、あるいは、対向する第１および第２外層用導体層が互いに接触する恐れがある。そこで、Ｗ３／Ｗ０、およびＷ４／Ｗ０を上記範囲内とすることによって、これらの不具合を防止し、コンデンサのＥＳＬを低減することができる。

好ましくは、前記第１内層用導体層には、前記第１側面に沿う位置で、前記第１端子電極とは接続されない第１隙間パターンが形成してある。

本発明に係る積層コンデンサでは、第１内層用導体層の第１リード部に対して第１隙間パターンが形成される。このため、第１リード部は、第１内層用導体層の本体部分から誘電体素体における第１長手方向側面と短手方向側面とが交差する二つの角部に引き出される一対の分岐リードパターンを有することになる。このため、各第１内層用導体層では、それぞれの分岐リードパターンの角部から、それぞれ対角線の角部に向かう電流の流れが形成され、それらの流れが、第１内層用導体層の本体部分で同一面内で交差することになる。

その結果、電流が交差する個所で磁界を相殺する作用が生じ、これに伴って、積層コンデンサ自体が持つ寄生インダクタンスを小さくでき、等価直列インダクタンスを低減する効果が生じる。

また、第１隙間パターンを有する第１内層用導体層と、第２内層用導体層の２種類の導体層をそれぞれ誘電体素体内に複数配置することで、静電容量が高まるだけでなく磁界を相殺する作用がさらに大きくなり、インダクタンスがより大幅に減少してＥＳＬが一層低減される。

前記第１外層用導体層には、前記第１側面に沿う位置で、前記第１端子電極とは接続されない第１外層用隙間パターンが形成してあってもよい。また、前記第２外層用導体層には、前記第２側面に沿う位置で、前記第２端子電極とは接続されない第２外層用隙間パターンが形成してあってもよい。

好ましくは、前記誘電体層の前記積層方向に対して垂直な方向における前記第１および第２側面の幅が、前記誘電体層の前記積層方向に対して垂直な方向における前記第３および第４側面の幅より大きい。

すなわち、本発明では、第１端子電極と第２端子電極とが長手方向（第１、２側面）に形成される。すなわち、第１端子電極と第２端子電極とが短手方向（第１および第２側面が対向する方向）で相互に向かい合う。その結果、端子間距離（第１端子電極と第２端子電極との距離）が短くなり、コンデンサにおける電流流路が短くなる点においても、低ＥＳＬ化を図ることができる。また、誘電体素体の長手方向の各側面に沿って、第１端子電極および第２端子電極を形成するために、第１リード部に第１隙間パターンを形成したとしても、各リード部と各端子電極との接続長さを十分に確保することができる。

好ましくは、前記第１端子電極が、前記第１側面と、前記誘電体素体の側面のうち、該第１側面に隣接し、前記積層方向に対して垂直な第５側面および／または第６側面に跨がって形成され、
前記第２端子電極が、前記第２側面と、前記誘電体素体の側面のうち、該第２側面に隣接し、前記積層方向に対して垂直な前記第５側面および／または前記第６側面に跨がって形成されている。

好ましくは、前記積層方向に対して垂直な方向において、前記第５側面および／または前記第６側面における前記第１端子電極の幅が、前記第１外層用導体層の幅より大きく、
前記積層方向に対して垂直な方向において、前記第５側面および／または前記第６側面における前記第２端子電極の幅が、前記第２外層用導体層の幅より大きい。すなわち、積層方向に対して垂直な面方向においては、第１外層用導体層の面領域が、第１端子電極の面領域によって完全に被覆され、第２外層用導体層の面領域が、第２端子電極の面領域によって完全に被覆されることが好ましい。

本願発明では、誘電体層において、第１外層用導体層および第２外層用導体層と重複する領域にのみ、ピンホール導体部が形成されている。従って、第５側面および／または第６側面において、第１端子電極の幅を、第１外層用導体層の幅より大きくすることによって、第１外層用導体層、および該第１外層用導体層と接続された全ピンホール導体部が、第１端子電極によって被覆される。同様に、第５側面および／または第６側面において、第２端子電極の幅を、第２外層用導体層の幅より大きくすることによって、第２外層用導体層、および該第２外層用導体層と接続された全ピンホール導体部が、第２端子電極によって被覆される。その結果、誘電体素体の第５側面および／または第６側面に、第１外層用導体層、第２外層用導体層、およびピンホール導体部が露出することを防止できる。したがって、積層コンデンサの製造工程において、ピンホール導体部からコンデンサ内部へ、水分、導電材等の不純物が浸入することも防止できる。

好ましくは、前記第５側面および／または前記第６側面に形成された前記第１端子電極と、前記第１外層用導体層とが、該第１端子電極と該第１外層用導体層との間に位置する前記誘電体層が有する複数の前記ピンホール導体部によって接続され、
前記第５側面および／または前記第６側面に形成された前記第２端子電極と、前記第２外層用導体層とが、該第２端子電極と該第２外層用導体層との間に位置する前記誘電体層が有する複数の前記ピンホール導体部によって接続される。

第１端子電極と、第１外層用導体層とが、複数のピンホール導体部によって接続されることによって、第１端子電極と、第１外層用導体層との間で、電流を分流することができる。同様に、第２端子電極と、第２外層用導体層とが、複数のピンホール導体部によって接続されることによって、第２端子電極と、第２外層用導体層との間で、電流を分流することができる。その結果、積層コンデンサ全体のＥＳＬを低減することができる。

本願発明に係る積層コンデンサの製造方法は、
内層用グリーンシートを形成する工程と、
前記第１内層用導体層および前記第２内層用導体層を形成する工程と、
複数のピンホールを有する外層用グリーンシートを形成する工程と、
複数の前記第１外層用導体層および前記第２外層用導体層を形成する工程と、
複数の前記ピンホールを導電材で充填して、複数の前記ピンホール導体部を形成する工程と、
複数の前記第１外層用導体層および前記第２外層用導体層を、前記積層方向において互いに重複しないように、前記外層用グリーンシートを介して積層し、外層積層部を形成する工程と、
前記第１内層用導体層および前記第２内層用導体層を、前記積層方向において互いに重複するように前記内層用グリーンシートを介して交互に積層し、内層積層部を形成する工程と、
前記内層積層部における前記内層用グリーンシートの積層方向の両端面の少なくともいずれかに積層された前記外層積層部を有する積層体を所定の寸法に切断してグリーンチップを形成する工程と、
前記グリーンチップを焼成して前記誘電体素体を形成する工程と、
前記誘電体素子本体に前記第１端子電極および前記第２端子電極を形成する工程と、を有する。

好ましくは、前記ピンホール導体部は、前記第１外層用導体層または前記第２外層用導体層を、前記外層用グリーンシートの表面に積層して形成する際に同時に形成される。たとえば外層用グリーンシートの表面に印刷法により第１外層用導体層または前記第２外層用導体層を形成する場合には、これらの導体層を形成するための導電性ペーストが外装用グリーンシートのピンホールに入り込み、ピンホール導体部が同時に形成される。すなわち、本願発明に係る積層コンデンサの製造方法においては、第１外層用導体層および第２外層用導体層の形成と、ピンホール導体部の形成とを、同時に行うこともできる。

好ましくは、前記外層積層部を形成した後に連続して前記内層積層部を形成する。さらに好ましくは、前記内層積層部を形成した後に連続して前記外層積層部を形成する。積層体を形成するためのグリーンシートの積層工程は、外層積層部と内層積層部とで、ブロックごとに区別して積層しても良いが、これらを区別しないで、連続して行うことが好ましい。

なお、本発明においては、第１内層用導体層と第２内層用導体層とは、相対的な概念であり、第１内層用導体層と第２内層用導体層とは逆であっても良い。また、その他の「第１…」および「第２…」に関しても同様である。第１外層用導体層と第２外層用導体層とについても同様である。

以下、本発明を、図面に示す実施形態に基づき説明する。
図１は、本発明の第１実施形態に係る積層コンデンサの斜視図、
図２は、図１に示す積層コンデンサの概略断面図、
図３（Ａ）および図３（Ｂ）は、それぞれ図２に示す第１内層用導体層および第２内層用導体層の平面図、
図４は、図２に示す第１外層用導体層および第２外層用導体層の平面図、
図５は、本発明の第１実施形態に係る積層コンデンサにおける、内層部の第１および第２内層用導体層、外層部の第１および第２外層用導体層、およびピンホール導体部がそれぞれ有する機能を示す回路図、
図６（Ａ）および図６（Ｂ）は、それぞれ本発明の第２実施形態に係る積層コンデンサにおける第１内層用導体層および第２内層用導体層の平面図、
図７（Ａ）〜図７（Ｄ）は、それぞれ本発明の第３実施形態に係る積層コンデンサにおける第１〜第４内層用導体層の平面図、
図８は、本発明の第４実施形態に係る積層コンデンサにおける第１および第２外層用導体層の平面図、
図９は、本発明の第５実施形態に係る積層コンデンサの斜視図、
図１０（Ａ）および図１０（Ｂ）は、それぞれ本発明の第５実施形態に係る積層コンデンサにおける第１および第２内層用導体層の平面図、図１０（Ｃ）は、本発明の第５実施形態に係る積層コンデンサにおける第１および第２外層用導体層の平面図、
図１１（Ａ）および図１１（Ｂ）は、それぞれ本発明の第６実施形態に係る積層コンデンサにおける第１および第２内層用導体層の平面図、図１１（Ｃ）および図１１（Ｄ）は、本発明の第６実施形態に係る積層コンデンサにおける第１および第２外層用導体層の平面図、
図１２は、本発明の実施例および比較例に係るインピーダンス特性を表すグラフである。

第１実施形態
（積層コンデンサ）
本発明の第１実施形態に係る積層セラミックコンデンサ（以下単に、積層コンデンサと言う）１０の全体構成について説明する。図１に示すように、積層コンデンサ１０は、誘電体層であるセラミックグリーンシートを複数枚積層した積層体を焼成することで得られた直方体状の焼結体である誘電体素体１２を有する。

誘電体素体１２は、第１側面１２Ａと、それに対向する第２側面１２Ｂを有する。また、誘電体素体１２は、第１側面１２Ａおよび第２側面１２Ｂに隣接し、誘電体層の積層方向Ｚに対して平行であり、かつ、互いに対向する第３側面１２Ｃおよび第４側面１２Ｄを有する。

本実施形態においては、好ましくは、図１に示すように、誘電体層の積層方向Ｚに対して垂直な方向（Ｘ方向）における第１側面１２Ａおよび第２側面１２Ｂの幅Ｌ０が、誘電体層の積層方向Ｚに対して垂直な方向（Ｙ方向）における第３側面１２Ｃおよび第４側面１２Ｄの幅Ｗ０より大きい。

以下、本実施形態の説明においては、第１側面１２Ａを第１長手方向側面１２Ａ、第２側面１２Ｂを第２長手方向側面１２Ｂ、第３側面１２Ｃを第３短手方向側面１２Ｃ、第４側面１２Ｄを第４短手方向側面１２Ｄ、と記す。

誘電体素体１２の外面には、第１長手方向側面１２Ａ、二つの短手方向側面１２Ｃおよび１２Ｄ、積層方向Ｚに対して垂直な第５側面１２Ｅおよび第６側面１２Ｆの５つの側面に跨がって、第１端子電極３１が形成される。また、誘電体素体１２の第２長手方向側面１２Ｂ、二つの短手方向側面１２Ｃおよび１２Ｄ、第５側面１２Ｅおよび第６側面１２Ｆの５つの側面に跨がって、第２端子電極３２が形成される。

一対の端子電極３１および３２は、相互に絶縁されるように、素体１２の対向する短手側側面１２Ｃおよび１２Ｄにおいて、Ｙ方向に沿って幅Ｗ４で離間してある。この幅Ｗ４は、好ましくは０．３〜０．５ｍｍである。

本実施形態に係る積層コンデンサ１０は、直方体（六面体形状）である誘電体素体１２の６つの側面１２Ａ〜１２Ｆの全てに、端子電極３１，３２がそれぞれ配置される２端子構造の積層コンデンサになっている。

図２は、図１に示す積層コンデンサ１０を、短手方向側面１２Ｃおよび１２Ｄに対して平行に切断した断面図である。図２に示すように、積層コンデンサ１０の第１端子電極３１および第２端子電極３２は、それぞれ、基板側電極端子１３Ａおよび１３Ｂを介して、回路基板１５上に接続される。

積層コンデンサ１０は、内層部１７および外層部１９ａおよび１９ｂを有する。外層部１９ａおよび１９ｂは、内層部１７の両端面に隣接するように位置する。

内層部１７においては、第１内層用導体層２１および第２内層用導体層２２が、積層方向Ｚにおいて互いに重複するように誘電体層１２ａを介して交互に積層され、コンデンサの内部電極回路が形成されている。本実施形態では、誘電体層１２ａに間に挟まれる形で、誘電体素体１２内に３枚ずつの第１および第２内層用導体層２１、２２が交互に配置されている。なお、これら内層用導体層２１、２２の材質としては、卑金属材料であるニッケル、ニッケル合金、銅、或いは、銅合金が考えられるだけでなく、これらの金属を主成分とする材料が考えられる。

外層部１９ａおよび１９ｂにおいては、複数の第１外層用導体層２３および第２外層用導体層２５が、積層方向Ｚにおいて互いに重複しないように誘電体層１２ａを介して積層されている。なお、これら外層用導体層２３、２５の材質としては、前述の内層用導体層２１、２２と同様のものを用いればよい。

第１端子電極３１には、第１内層用導体層２１および第１外層用導体層２３が接続されている。また、第２端子電極３２には、第２内層用導体層２２および第２外層用導体層２５が接続される。

回路基板１５側に位置する外層部１９ｂにおいては、誘電体層１２ａが、該誘電体層１２ｂと隣接する一対の第１外層用導体層２３および一対の第２外層用導体層２５と重複する領域において、複数のピンホール導体部２０を有する。この複数のピンホール導体部２０は、該誘電体層１２ａと隣接する一対の第１外層用導体層２３同士あるいは一対の第２外層用導体層２５同士を、積層方向Ｚにおいて互いに電気的に接続する。

好ましくは、第５側面１２Ｅに形成された第１端子電極３１と、第１外層用導体層２３とが、第１端子電極３１と第１外層用導体層２３との間に位置する誘電体層１２ａが有する複数のピンホール導体部２０によって接続されている。また、好ましくは、第５側面１２Ｅに形成された第２端子電極３２と、第２外層用導体層２５とが、第２端子電極３２と第２外層用導体層２５との間に位置する誘電体層が有１２ａが有する複数のピンホール導体部２０によって接続される。

第１端子電極３１と、第１外層用導体層２３とが、複数のピンホール導体部２０によって接続されることによって、第１端子電極３１と、第１外層用導体層２３との間で、電流を分流することができる。同様に、第２端子電極３２と、第２外層用導体層２５とが、複数のピンホール導体部２０によって接続されることによって、第２端子電極３２と、第２外層用導体層２５との間で、電流を分流することができる。その結果、積層コンデンサ全１０体のＥＳＬを低減することができる。

好ましくは、積層方向Ｚに対して垂直なＸ方向およびＹ方向のいずれにおいても、第５側面１２Ｅおよび第６側面１２Ｆにおける第１端子電極３１の幅が、第１外層用導体層２３の幅より大きい。すなわち、ＸＹ面方向においては、第１外層用導体層２３の面領域が、第１端子電極３１の面領域によって完全に被覆されることが好ましい。

好ましくは、積層方向Ｚに対して垂直なＸ方向およびＹ方向のいずれにおいても、第５側面１２Ｅおよび第６側面１２Ｆにおける第２端子電極３２の幅が、第２外層用導体層２５の幅より大きい。すなわち、ＸＹ面方向においては、第２外層用導体層２５の面領域が、第２端子電極３２の面領域によって完全に被覆されることが好ましい。

外層部１９ｂでは、誘電体層１２ａにおいて、第１外層用導体層２３および第２外層用導体層２５と重複する領域にのみ、ピンホール導体部２０が形成されている。従って、第５側面１２Ｅにおいて、第１端子電極３１の幅を、第１外層用導体層２３の幅より大きくすることによって、第１外層用導体層２３、および該第１外層用導体層２３と接続された全ピンホール導体部２０が、第１端子電極３１によって被覆される。同様に、第５側面１２Ｅにおいて、第２端子電極３２の幅を、第２外層用導体層２５の幅より大きくすることによって、第２外層用導体層２５、および該第２外層用導体層２５と接続された全ピンホール導体部２０が、第２端子電極３２によって被覆される。その結果、誘電体素体１２の第５側面１２Ｅおよび第６側面１２Ｆに、第１外層用導体層２３、第２外層用導体層２５、およびピンホール導体部２０が露出することを防止できる。よって、積層コンデンサ１０の製造工程において、ピンホール導体部２０からコンデンサ内部へ、水分、導電材等の不純物が浸入することを防止できる。

図３（Ａ）および図３（Ｂ）は、それぞれ図２に示す第１内層用導体層２１および第２内層用導体層２３を、積層方向Ｚから観察した平面図である。図３に示すように、第１内層用導体層２１および第２内層用導体層２２は、誘電体素体１２の長手方向Ｘに沿って細長く延びる。

図３（Ａ）の第１内層用導体層２１は、誘電体層１２ａの外形形状に合わせた形状を持ち、誘電体層１２ａの周囲端部から所定の絶縁隙間パターン４３で離れている本体部分２１ａを有する。この内層用導体層本体部分２１ａがコンデンサの一方の電極を構成する部分である。第１内層用導体層２１は、この本体部分２１ａと一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う三つの側面（第１長手方向側面１２Ａ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄ）に跨がって引き出される第１リード部２１Ｌをさらに有する。この第１リード部２１Ｌにおいて、第１内層用導体層２１と、第１端子電極３１とが接続されている。

図３（Ｂ）の第２内層用導体層２２は、誘電体層１２ａの外形形状に合わせた形状を持ち、誘電体層１２ａの周囲端部から所定の絶縁隙間パターン４４で離れている第２内層用導体層本体部分２２ａを有する。この第２内層用導体層本体部分２２ａがコンデンサの他方の電極を構成する部分である。第２内層用導体層２２は、この第２内層用導体層本体部分２２ａと一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う三つの側面（第２長手方向側面１２Ｂ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄ）に跨がって引き出される第２リード部２２Ｌをさらに有する。この第２リード部２２Ｌにおいて、第２内層用導体層２２と、第２端子電極３２とが接続されている。

図４は、図２の第１外層用導体層２３および第２外層用導体層２５を、積層方向Ｚから観察した平面図である。図４に示すように、第１外層用導体層２３および第２外層用導体層２５は、誘電体素体１２の長手方向Ｘに沿って細長く延びる。なお、本実施形態においては、図４に示すように、第１外層用導体層２３および第２外層用導体層２５は、絶縁隙間パターン４５を挟んで、積層方向Ｚに垂直な同一平面上に配置されている。よって、同一平面上に配置された第１外層用導体層２３と第２外層用導体層２５とは通電しない。

なお、第１外層用導体層２３および第２外層用導体層２５は、積層方向Ｚにおいて互いに重複しない限り、必ずしも同一平面上に位置しなくても良い。

第１外層用導体層２３は、該第１外層用導体層２３と一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う三つの側面（第１長手方向側面１２Ａ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄ）に跨がって引き出される第３リード部２３Ｌを有する。第３リード部２３Ｌにおいて、第１外層用導体層２３は、第１端子電極３１と接続されている。

第２外層用導体層２５は、該第２外層用導体層２５と一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う三つの側面（第２長手方向側面１２Ｂ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄ）に跨がって引き出される第４リード部２５Ｌを有する。第４リード部２５Ｌにおいて、第２外層用導体層２５は、第２端子電極３２と接続されている。

図４に示すように、第１外層用導体層２３および第２外層用導体層２５には、これら導体層と、隣接する誘電体層と１２ａが重複する領域において、複数のピンホール導体部２０が接続されている。

好ましくは、ピンホール導体部２０のピンホール径が、１〜１０μｍである。また、好ましくは、ピンホール導体部２０のピンホール径が、ピンホール導体部２０を形成するためにピンホール内へ充填される導電材（金属粒子）の粒子径よりも大きい。

ピンホール径を、１〜１０μｍの範囲内とすることによって、ピンホール導体部２０の形成工程において、ピンホール内へ導電材を、充分かつ緻密に充填することができる。その結果、ピンホール導体部２０が誘電体層ａを完全に貫通する。よって、誘電体層１２ａに隣接する一対の第１外層用導体層２３同士あるいは一対の第２外層用導体層２５同士を電気的に接続でき、電流を充分に分流できる。その結果、積層コンデンサ１０全体のＥＳＬを低減することができる。

好ましくは、ピンホール導体部２０の総横断面積が、該ピンホール導体部２０が接続する第１外層用導体層２３または第２外層用導体層２５の総面積に対して、３０〜５０％である。なお、ピンホール導体部２０の総横断面積とは、１つの誘電体層１２ａに形成された複数のピンホール導体部２０の面積（積層方向Ｚに垂直なＸＹ面方向の面積）の合計値を意味する。

ピンホール導体部２０の総横断面積（電流の流路断面積）を上記範囲内とすることによって、第１外層用導体層２３間または第２外層用導体層２５間で電流を充分に分流することができ、積層コンデンサ１０全体のＥＳＬを充分に低減できる。また、外層部１９ｂの誘電体層１２ａを形成する外層用グリーンシートの強度を充分なものとすることができる。

好ましくは、複数のピンホール導体部２０を有する誘電体層１２ａの積層方向およＺびＸＹ平面方向において、複数のピンホール導体部２０がランダムに配置されている。

誘電体層１２ａにおいて無数のピンホール導体部２０をランダムに配置に配置することによって、外層用導体層間で電流を多枝にわたり、多様な方向へ分流させることができる。これは、ピンホール導体部２０に比べて寸法が大きく、数が限られるスルーホール導体部（ホール径５０μｍ程度）等によっては得られない作用効果である。また、誘電体層１２ａにおいて無数のピンホール導体部２０をランダムに配置に配置することによって、誘電体層１２ａと、該誘電体層に隣接する第１、２外層用導体層２３，２５との密着強度を向上させることができる。

好ましくは、図４に示すように、短手方向Ｙにおける第３リード部２３Ｌの幅、第４リード部２５Ｌの幅、第１端子電極３１の幅、および第２端子電極３２の幅を、それぞれ、Ｗ３、Ｗ４、Ｌ３、およびＬ４とした場合に、Ｗ３＜Ｌ３、かつ、Ｗ４＜Ｌ４である。

Ｗ３＜Ｌ３、かつ、Ｗ４＜Ｌ４とすることにおって、第１外層用導体層２３および第２外層用導体層２５が、第３短手方向側面１２Ｃおよび第４短手方向側面１２Ｄに露出することを防止できる。

好ましくは、短手方向Ｙにおける第３短手方向側面１２Ｃおよび第４短手方向側面１２Ｄの幅をＷ０とした場合に、０．１５≦Ｗ３／Ｗ０≦０．４５、かつ、０．１５≦Ｗ４／Ｗ０≦０．４５である。

Ｗ３／Ｗ０、およびＷ４／Ｗ０が小さ過ぎると、各端子電極から各外層用導体層へ分流する電流が小さくなり、コンデンサのＥＳＬを低減する効果が充分には得られない。また、Ｗ３／Ｗ０、およびＷ４／Ｗ０が大き過ぎると、各外層用導体層が誘電体素体１２の側面に露出したり、あるいは、対向する第１および第２外層用導体層２３、２５が互いに接触する恐れがある。そこで、Ｗ３／Ｗ０、およびＷ４／Ｗ０を上記範囲内とすることによって、これらの不具合を防止し、積層コンデンサ１０のＥＳＬを低減することができる。

次に、本実施形態に係る積層コンデンサ１０の作用を説明する。

積層コンデンサ１０においては、図２に示すように、外層部１９ａ、１９ｂにおいて、それぞれ第１外層用導体層２３および第２外層用導体層２５が、積層方向Ｚにおいて互いに重複しないように誘電体層１２ａを介して積層されている。また、第１外層用導体層２３と、第２外層用導体層２５とは通電しない。よって、第１外層用導体層２３および第２外層用導体層２５は、コンデンサにおける内部電極としての機能（蓄電機能）を有さないダミー電極である。

ここで、例えば、第１端子電極３１の電位が、第２端子電極３２に対して高い場合においては、第１端子電極３１から第１外層用導体層２３に対して、電流が分流する。同時に、第２外層用導体層２５から第２端子電極３２へ向けて電流が流れ込む。一方、第２端子電極３２の電位が、第１端子電極３１に対して高い場合においては、第２端子電極３２から第２外層用導体層２５に対して、電流が分流する。同時に、第１外層用導体層２３から第１端子電極３１へ向けて電流が流れ込む。

本実施形態に係る積層コンデンサ１０においては、上述のいずれの場合においても、端子電極からダミー電極である各外層用導体層へ向けて、電流が分流される結果、積層コンデンサ１０全体のＥＳＬを軽減することができる。

また、積層コンデンサ１０においては、第１端子電極３１が、第１長手方向側面１２Ａ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄの３側面に跨がって形成されている。同様に、第２端子電極３２が、第２長手方向側面１２Ｂ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄの３側面に跨がって形成されている。このように、それぞれ誘電体素体１２の３側面に跨って形成された各端子電極に対して各外層用導体層が接続されることによって、各端子電極と各外層用導体層との間に流れる電流の流路断面積が大きくなる。その結果、積層コンデンサ１０全体のＥＳＬを軽減することができる。

また、外層部１９ｂに位置する誘電体層１２が、該誘電体層１２ａと隣接する一対の第１外層用導体層２３同士あるいは一対の第２外層用導体層２５同士を、積層方向Ｚにおいて互いに電気的に接続させる複数のピンホール導体部２０を有する。その結果、ピンホール導体部２０を介して、一対の第１外層用導体層２３間あるいは一対の第２外層用導体層２５間において、積層方向Ｚに電流が多枝にわたって分流される。さらには、外層部１９ｂに位置する全第１外層用導体層２３間あるいは全第２外層用導体層２５間にわたって、電流を分流させることができる。その結果、積層コンデンサ１０全体のＥＳＬを更に低減することができる。

図５は、上述した内層部１７の第１および第２内層用導体層２１、２２、および外層部１９ｂの第１および第２外層用導体層２３、２５、およびピンホール導体部２０がそれぞれ有する機能を回路図で表したものである。図５に示すように、図２に示す内層部１７は、図５に示すコンデンサ回路１７ａと、コンデンサ回路１７ａ自身が有するインダクタンス成分１７ｂとで表される。また、図２に示す外層部１９ｂにおける３つの第１外層用導体層２３は、図５に示す複数の並列接続された第１インダクタ成分２３ａとして表される。同様に、外層部１９ｂにおける３つの第２外層用導体層２５は、図５に示す複数の並列接続された第２インダクタ成分２５ａとして表される。

第１端子電極３１に第１インダクタ成分２３ａを接続させることによって、第１端子電極全体におけるインダクタンスを減少させることができる。同様に、第２端子電極３２に第２インダクタ成分２５ａを接続させることによって、第２端子電極全体におけるインダクタンスを減少させることができる。このように第１および第２端子電極３１、３２が有する端子電極全体のインダクタンスを減少させることによって、積層コンデンサ１０全体におけるＥＳＬを減少させることができる。

さらには、第１インダクタ成分２３ａに対応する複数の第１外層用導体層２３は、互いに複数のピンホール導体部２０によって接続されている。また、第２インダクタ成分２５ａに対応する複数の第２外層用導体層２５も、互いに複数のピンホール導体部２０によって接続されている。その結果、全第１外層用導体層２３間あるいは全第２外層用導体層２５間にわたって、ピンホール導体部２０を介して電流を分流させることができる。その結果、第１および第２端子電極３１、３２が有する端子電極全体のインダクタンスを減少させ、積層コンデンサ１０全体のＥＳＬを更に低減することができる。

なお、図２に示す２つの外層部１９ａ，１９ｂのうち、内層部１７を挟んで回路基板１５の反対側に位置する外層部１９ａにおいては、電流が流れない。従って、外層部１９ａはＥＳＬの低減には寄与しないので、必須ではない。

本実施形態においては、外層部１９ａ、１９ｂにおいて、第１外層用導体層２３および第２外層用導体層２５が、積層方向Ｚにおいて重複しないように誘電体層１２ａを介して積層されている。よって、第１端子電極３１から、第１外層用導体層２３に対して、電流が分流し、第２外層用導体層２５から、第２端子電極３２に対して、電流が流れ込む。あるいは、第２端子電極３２から、第２外層用導体層２５に対して、電流が分流し、第１外層用導体層２３から、第１端子電極３１に対して、電流が流れ込む。このように、端子電極から各外層用導体層へ電流を分流することによって、積層コンデンサ１０全体のＥＳＬを軽減することができる。

本実施形態においては、外層部１２ｂに位置する誘電体層１２ａが、該誘電体層１２ａと隣接する一対の第１外層用導体層２３同士あるいは一対の第２外層用導体層２５同士を、積層方向Ｚにおいて互いに接続させる複数のピンホール導体部２０を有する。その結果、ピンホール導体部２０を介して、一対の第１外層用導体層２３間あるいは一対の第２外層用導体層２５間において、積層方向Ｚに電流が多枝にわたって分流される。さらには、外層部１９ｂに位置する全第１外層用導体層２３間あるいは全第２外層用導体層２５間にわたって、電流を分流させることができる。その結果、積層コンデンサ１０全体のＥＳＬを更に低減することができる。

本実施形態においては、第１端子電極３１が、第１長手方向側面１２Ａ、第３短手方向側面１２Ｃｄ、および第４短手方向側面１２Ｄの３側面に跨がって形成され、第２端子電極３２が、第２長手方向側面１２Ｂ、第３短手方向側面１２Ｃ、および第４短手方向側面１２Ｄに跨がって形成されている。このように、それぞれ誘電体素体１２の３側面に跨って形成された各端子電極に対して各外層用導体層が接続されることによって、各端子電極と各外層用導体層との間に流れる電流の流路断面積が大きくなる。その結果、積層コンデンサ１０全体のＥＳＬを軽減することができる。

このように、本実施形態に係る積層コンデンサ１０によれば、積層コンデンサ１０の大幅な低ＥＳＬ化が図られて、電源電圧の振動を抑制できるようになり、デカップリングコンデンサなどとして好適に用いられることができる。

（積層コンデンサの製造方法）
次に、第１実施形態に係る積層コンデンサ１０の製造方法について説明する。なお、本実施形態に係る積層コンデンサ１０の製造方法は、以下に示す方法に限定されない。

内層用グリーンシートの形成
まず、支持シートの表面に、グリーンシート用スラリーを塗布して、内層用グリーンシートを形成する。内層用グリーンシートは、完成後の積層コンデンサ１０（図２）において、内層部１７における誘電体層１２ａとなる。

内層用グリーンシートの形成方法は、層を均一に形成できる方法であれば特に限定されず、ドクターブレード法、ノズルコート法などが例示される。なお、形成後のグリーンシートは、必要に応じて乾燥させる。

グリーンシート用スラリーは、主成分として、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウムなどのセラミック粉体を含む。さらには、副成分として、アルカリ土類金属、遷移金属、希土類元素、ガラス組成物などがグリーンシート用スラリーに含まれる。これらセラミック粉体および副成分と、溶剤、分散剤、可塑剤、バインダ等とを混合し、これを分散処理することによって、内層グリーンシート用スラリーを得る。

溶剤としては、特に限定されないが、グリコール類、アルコール、ケトン類、エステル類、芳香族類などが例示される。具体的には、テルピネオール、アルコール、ブチルカルビトール、アセトン、メチルエチルケトン（ＭＥＫ）、トルエン、キシレン、酢酸エチル、ステアリン酸ブチル、イソボニルアセテートなどが用いられる。

分散剤としては、特に限定されないが、マレイン酸系分散剤、ポリエチレングリコール系分散剤、アリルエーテルコポリマー分散剤が例示される。

可塑剤としては、特に限定されないが、フタル酸エステル、アジピン酸、燐酸エステル、グリコール類などが例示される。

バインダとしては、特に限定されないが、アクリル樹脂、ポリビニルブチラール等のブチラール系樹脂、ポリビニルアセタール、ポリビニルアルコール、ポリオレフィン、ポリウレタン、ポリスチレン、または、これらの共重合体からなる有機質、またはエマルジョンなどが例示される。

支持シートの材質は、剥離時の適当な柔軟性と、支持体としての剛性とを持つものであれば特に限定されないが、通常、ポリエチレンテレフタレート（ＰＥＴ）などのポリエステルフィルムなどが用いられる。

外層用グリーンシートおよびピンホールの形成
次に、支持シートの表面に、グリーンシート用スラリーを塗布して、外層用グリーンシートを形成する。外層用グリーンシートは、完成後の積層コンデンサ１０において外層部１９ｂにおける誘電体層１２ａとなる。

外層用グリーンシートの形成に用いる原材料の種類は、上述した内層用グリーンシートの場合とほぼ同様である。したがって、以下では、外層用グリーンシートの形成法と、内層用グリーンシートの形成法との相違点のみについて説明し、両者の共通点に関する説明は省略する。

外層用グリーンシートには、後工程においてピンホール導体部２０を形成するために、ピンホールを形成する。

ピンホールの形成法としては、特に限定されず、以下に示す方法が挙げられる。

例えば、グリーンシート用スラリーの主成分として、内層用グリーンシートの場合に比べて、粒径が大きく、形状が粗いセラミック粉体（チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウム等）を用いる。その結果、グリーンシートに含まれるセラミック粉体間に、微小な隙間、すなわちピンホールが形成される。

あるいは、グリーンシート用スラリーに含まれるバインダ、溶剤等の組成、これらの含有量を調整することによって、グリーンシートに意図的に欠陥（穴）を形成してもよい。この欠陥がピンホールとして機能する。

あるいは、内層用グリーンシートに比べて、外層用グリーンシートの厚さを薄くしても良い。外層用グリーンシートの厚さを薄くすることによって、グリーンシートに意図的に欠陥（穴）が形成する。この欠陥がピンホールとして機能する。

好ましくは、外層用グリーンシートに形成されるピンホール径が、１〜１０μｍである。また、好ましくは、ピンホール径が、ピンホール導体部を形成するためにピンホール内へ充填される導電材（金属粒子）の粒子径よりも大きい。

本実施形態では、ピンホール径を、１〜１０μｍの範囲内とすることによって、上述の不具合を防止し、積層コンデンサ１０全体のＥＳＬを低減することができる。

内層用導体層の形成
次に、内層用グリーンシートの表面に、内層用電極ペーストを所定のパターン状に塗布し、焼成前の第１内層用導体層２１（図３（Ａ））および第２内層用導体層２２（図３（Ｂ））を形成する。

各内層用導体層の形成方法は、層を均一に形成できる方法であれば特に限定されず、たとえば内層用電極ペーストを用いたスクリーン印刷法あるいはグラビア印刷法などの厚膜形成方法、あるいは蒸着、スパッタリングなどの薄膜法が例示される。なお、形成後の内層用導体層は、必要に応じて乾燥させる。

内層用電極ペーストは、導電材、溶剤、分散剤、可塑剤、バインダ、添加物粉末などを、ボールミルなどで混練し、スラリー化することによって得られる。

導電材としては、特に限定されないが、通常、Ｃｕ，Ｃｕ合金、Ｎｉ又はＮｉ合金等や、Ａｇ，Ａｇ−Ｐｄ合金、Ｉｎ−Ｇａ合金等を用いる。

溶剤としては、特に限定されないが、ターピネオール、ブチルカルビトール、ケロシン、アセトン、イソボニルアセテートなどが例示される。

分散剤としては、特に限定されないが、マレイン酸系分散剤、ポリエチレングリコール系分散剤、アリルエーテルコポリマー分散剤が例示される。

可塑剤としては、特に限定されないが、フタル酸エステル、アジピン酸、燐酸エステル、グリコール類などが例示される。

バインダとしては、特に限定されないが、アクリル樹脂、ポリビニルブチラール樹脂、ポリビニルアセタール樹脂、エチルセルロース樹脂などが例示される。

添加物粉末としては、グリーンシートに含まれるセラミック粉体と同じ組成を有する共材が挙げられる。共材は、焼成過程において導電材の焼結を抑制する。

外層用導体層およびピンホール導体部の形成
次に、外層用グリーンシートの表面に、外層用電極ペーストを所定のパターン状に塗布し、第１外層用導体層２３（図４）および第２外層用導体層２５（図４）を形成する。以下では、外層用導体層の形成法と内層用導体層の形成法との相違点についてのみ説明し、他の説明は省略する。

各外層用導体層の形成方法は、層を均一に形成できる方法であれば特に限定されないが、好ましくは、外層用電極ペーストを用いたスクリーン印刷法あるいはグラビア印刷法を用いる。

ピンホールを有する外層用グリーンシートに、導電材を含む外層用電極ペーストを印刷塗布することによって、第１外層用導体層２３および第２外層用導体層２５が形成されると同時に、ピンホールが外層用電極ペースト（導電材）で充填され、ピンホール導体部２０も形成される。すなわち、本実施形態に係る積層コンデンサの製造方法においては、第１外層用導体層２３および第２外層用導体層２５の形成と、ピンホール導体部２０の形成とを、同時に行うことができる。

好ましくは、外層用電極ペーストに含まれる導電材（金属粒子）の粒径が、ピンホール径よりも小さい。導電材の粒径を、ピンホール径よりも小さくすることによって、ピンホールを隙間無く充填して、外層用グリーンシート（後の誘電体層１２ａ）を完全に貫通するピンホール導体部２０を形成することができる。

なお、形成後の各外層用導体層は、必要に応じて乾燥させる。

余白パターン層の形成
なお、各グリーンシートの表面に各導体層を形成した後（またはその前）に、各グリーンシートの表面において各導体層が形成されていない余白部分に余白パターン層用ペーストを塗布して、各導体層と同じ厚さを有する余白パターン層を形成する。その結果、各導体層と、各グリーンシートとの間の段差を解消することができる。

余白パターン層は、各導体層あるいは各グリーンシートと同様の方法によって形成することができる。なお、形成後の余白パターン層は、必要に応じて乾燥させる。

余白パターン層用ペーストとしては、通常、グリーンシート用ペーストと同様のペーストを用いる。

積層体の形成
次に、第１内層用導体層２１および第２内層用導体層２２が形成された内層用グリーンシート（以下、内層積層体ユニットと記す）から、支持シートを剥離する。次に、内層積層体ユニット同士を複数積層する。積層においては、一方の内層積層体ユニットにおける内層用グリーンシートが、他方の内層積層体ユニットにおける第１内層用導体層２１および第２内層用導体層２２の表面に接するように、複数の内層積層体ユニット同士を次々と積層する。また、積層においては、第１内層用導体層２１と第２内層用導体層２２とが互いに重複するように内層用積層体ユニット同士を積層する。その結果、内層積層部が得られる。内層積層部は、完成後の積層コンデンサ１０（図２）において、内層部１７となる。

次に、第１外層用導体層２３および第２外層用導体層２５が形成された外層用グリーンシート（以下、外層積層体ユニットと記す）から、支持シートを剥離する。次に、外層積層体ユニット同士を複数積層する。積層においては、一方の外層積層体ユニットにおける外層用グリーンシートが、他方の外層積層体ユニットにおける第１外層用導体層２３および第２外層用導体層２５の表面に接するように、複数の外層積層体ユニット同士を次々と積層する。また、積層においては、第１外層用導体層２３と第２外層用導体層２５とが互いに重複しないように外層用積層体ユニット同士を積層する。その結果、外層積層部が得られる。外層積層部は、完成後の積層コンデンサ１０において、外層部１９ｂ（図２）となる。

また、外層用グリーンシートがピンホール導体部２０を有さないこと以外は、上述の外層積層部と同様の構造を有するダミー外層積層部を形成する。ダミー外層積層部は、完成後の積層コンデンサ１０において、外層部１９ａ（図２）となる。

次に、内層積層部において、積層方向Ｚに対して垂直な両端面に、外層積層部およびダミー外層積層部を積層し、さらに加熱、加圧処理を行うことによって、積層体を形成する。

グリーンチップの形成
次に、積層体を所定の寸法に切断して、グリーンチップを形成する。次に、得られたグリーンチップを固化乾燥させ後、水バレル等によって、グリーンチップを研磨し、グリーンチップの角部に丸み（Ｒ）をつける。研磨後のグリーンチップは、洗浄し、乾燥させる。

誘電体素体の形成
次にグリーンチップに対して、脱バインダ処理、焼成処理、およびアニール処理を行うことによって、誘電体素体１２（図１、２）を形成する。

次に、得られた誘電体素体１２に対して、研磨処理を行う。この研磨処理によって、誘電体素体１２の第１長手方向側面１２、第３短手方向側面１２Ｃ、および第４短手方向側面１２Ｄにおいて、焼成及び熱処理によって酸化した第１内層用導体層２１および第１外層用導体層２３の端部を除去し、酸化していない金属部分を各側面に露出させる。同様に、研磨処理によって、誘電体素体１２の第２長手方向側面１２Ｂ、第３短手方向側面１２Ｃ、および第４短手方向側面１２Ｄにおいて、焼成及び熱処理によって酸化した第２内層用導体層２２および第２外層用導体層２５の端部を除去し、酸化していない金属部分を各側面に露出させる。

研磨処理後の誘電体素体１２は、洗浄し、乾燥させる。

端子電極の形成
次に、誘電体素体１２の第１長手方向側面１２Ａ、短手方向側面１２Ｃおよび１２Ｄ、第５側面１２Ｅおよび第６側面１２Ｆの５つの側面に跨がって、第１端子電極３１を形成するる。また、誘電体素体１２の第２長手方向側面１２Ｂ、短手方向側面１２Ｃおよび１２Ｄ、第５側面１２Ｅおよび第６側面１２Ｆの５つの側面に跨がって、第２端子電極３２を形成する。

各外端子電極は、通常、下地層、中間めっき層、および外側めっき層の３層から構成される。

まず、誘電体素体１２に対して下地層を形成する。下地層は、誘電体素体１２の各側面に、電極ペースト膜（Ａｇ，Ｃｕ等）を塗布し、これに焼き付け処理を行うことで形成される。

次に、誘電体素体１２に形成された下地層の表面に中間めっき層を形成する。中間めっき層は、ＮｉまたはＮｉ合金膜等で構成され、無電解めっき法により形成される。

次に、中間めっき層の表面に、外側めっき層を形成することによって、図１、２に示す積層コンデンサ１０が完成する。なお、外側めっき層は、電解めっき法により形成され、ＳｎあるいはＳｎ合金のめっき層で構成される。

本実施形態に係る積層コンデンサの製造方法は、上述したように、ピンホールを有する外層用グリーンシートに外層用電極ペーストを印刷塗布することによって、第１外層用導体層２３および第２外層用導体層２５が形成されると同時に、ピンホールが導電材ペーストで充填され、ピンホール導体部２０も形成される。すなわち、本実施形態においては、第１外層用導体層２３および第２外層用導体層２５の形成と、ピンホール導体部２０の形成とを、同時に行うことができる。

第２実施形態
次に、本発明の第２実施形態を説明する。なお、以下では、第１実施形態と第２実施形態とに共通する事項については説明を省略し、両実施形態の相違点についてのみ説明する。

図６（Ａ）に示すように、本実施形態では、第１内層用導体層２１の第１リード部には、第１長手方向側面１２Ａに沿う中央位置で、第１端子電極３１とは接続されない第１隙間パターン４１が形成してある。このため、第１リード部は、第１内層用導体層２１の本体部分２１ａから誘電体素体１２における第１長手方向側面１２Ａと短手方向側面１２Ｃ，１２Ｄとが交差する二つの角部に引き出される一対の分岐リードパターン２１ｂを有することになる。

誘電体素体１２の短手方向Ｙの幅をＷ０とした場合に、第１リード部の分岐リードパターン２１ｂにおける短手方向Ｙの幅Ｗ１は、Ｗ１／Ｗ０の比が０．１５〜０．４５の範囲、好ましくは０．２５〜０．４０の範囲にあるように決定される。

また、誘電体素体１２の長手方向Ｘの幅をＬ０とした場合に、第１隙間パターン４１の長手方向幅をＬ１は、Ｌ１／Ｌ０の比が０．２〜０．５の範囲、好ましくは０．３〜０．４５の範囲にあるように決定される。

本実施形態では、第１隙間パターン４１は、誘電体素体１２における第１長手方向側面１２Ａの長手方向Ｘの中央位置に形成される。絶縁隙間パターン４３は、素子本体１２における第２長手方向側面１２Ｂと、短手方向側面１２Ｃ，１２Ｄに連続して跨るように形成され、その隙間パターン４３の長手方向の両端部は、第１リード部の分岐リードパターン２１ｂに接触している。本実施形態では、第１内層用導体層２１の平面パターンは、誘電体素体１２の長手方向Ｘの中間位置を通る中心線に対して線対称なパターンである。

第１隙間パターン４１の隙間幅Ｗ２は、絶縁隙間４３の隙間幅Ｗ５と同程度であり、好ましくは１００〜２００μｍ程度である。これらの電極幅Ｗ２，Ｗ５が小さすぎると、各端子電極３１または３２との絶縁性が不十分になるおそれがあり、大きすぎると、本体部分２１ａの面積を狭め、コンデンサとしての能力を低下させる恐れがある。

図６（Ｂ）に示すように、本実施形態では、第２内層用導体層２２の第２リード部には、第２長手方向側面１２Ｂに沿う中央位置で、第２端子電極３２とは接続されない第２隙間パターン４２が形成してある。このため、第２リード部は、第２内層用導体層２２の本体部分２２ａから誘電体素体１２における第２長手方向側面１２Ｂと短手方向側面１２Ｃ，１２Ｄとが交差する二つの角部に引き出される一対の分岐リードパターン２２ｂを有することになる。

この実施形態では、第２内層用導体層２２ａのパターン形状は、第１内層用導体層２１ａをＸＹ平面上で１８０度回転させたパターンであり、同様な寸法関係（Ｌ０，Ｌ１，Ｗ１，Ｗ０，Ｗ２，Ｗ５）を有する。

上述した寸法関係から、２種類の第１および第２内層用導体層２１および２２にそれぞれ形成してある分岐リードパターン２１ｂおよび２２ｂ同士は、誘電体層１２ａの積層方向Ｚに投影して相互に重ならない位置関係となっている。それぞれの本体部分２１ａ、２２ａ相互は、誘電体層１２ａの積層方向Ｚに投影して相互に重なり、誘電体層１２ａを介してコンデンサを構成している。

次に、本実施形態に係る積層コンデンサ１０の作用を説明する。

本実施形態に係る積層コンデンサ１０によれば、複数の誘電体層が積層されて直方体形状に形成される誘電体素体１２内に、それぞれ誘電体層間に挟まれる形で、二種類の内部導体層２１、２２が交互に配置されている。これら二種類の内部導体層２１、２２は、誘電体層の積層方向に投影して相互に重ならない位置関係で、それぞれ誘電体素体１２の三つの側面に跨がって引き出される構造となっている。また、二つの端子電極３１、３２が、それぞれ誘電体素体１２の三つの側面に跨がって誘電体素体１２の外側に配置されていて、二種類の内部導体層２１、２２の何れか一方に、これら二つの端子電極３１、３２がそれぞれ接続されている。

しかも本実施形態に係る積層コンデンサ１０では、第１内層用導体層２１の第１リード部に対して第１隙間パターン４１が形成される。このため、第１リード部は、第１内層用導体層２１の本体部分２１ａから誘電体素体１２における第１長手方向側面１２Ａと短手方向側面１２Ｃ，１２Ｄとが交差する二つの角部に引き出される一対の分岐リードパターン２１ｂを有することになる。このため、各第１内層用導体層２１では、それぞれの分岐リードパターン２１ｂの角部から、それぞれ対角線の角部に向かう電流の流れが形成され、それらの流れが、第１内層用導体層２１の本体部分２１ａで同一面内で交差することになる。

また同様に、各第２内層用導体層２２では、それぞれの分岐リードパターン２２ｂの角部から、それぞれ対角線の角部に向かう電流の流れが形成され、それらの流れが、第２内層用導体層２２の本体部分２２ａで同一面内で交差することになる。

その結果、電流が交差する個所で磁界を相殺する作用が生じ、これに伴って、積層コンデンサ１０自体が持つ寄生インダクタンスを小さくでき、等価直列インダクタンスを低減する効果が生じる。

また、本実施形態では、第１端子電極３１と第２端子電極３２とが短手方向Ｙで相互に向かい合うために、端子間距離が短くなり、その点でも、低ＥＳＬ化を図ることができる。また、第１および第２長手方向側面１２Ａ，１２Ｂのそれぞれに沿って、第１端子電極３１および第２端子電極３２を形成するために、各リード部に隙間パターン４１，４２を形成したとしても、各リード部の分岐リードパターン２１ｂ，２２ｂと各端子電極３１，３２との接続長さを十分に確保することができる。

さらに、本実施形態では、二種類の第１および第２内部導体層２１，２２をそれぞれ誘電体素体１２内に複数配置することで、静電容量が高まるだけでなく磁界を相殺する作用がさらに大きくなり、インダクタンスがより大幅に減少してＥＳＬが一層低減される。

第３実施形態
次に、本発明の第３実施形態を、図７（Ａ）〜図７（Ｄ）に基づき説明する。なお、以下では、第１および２実施形態と、第３実施形態とに共通する事項については説明を省略し、上述の実施形態と第３実施形態との相違点についてのみ説明する。

本実施形態では、第２実施形態における第２内部導体層２２を、図７（Ｂ）および図７（Ｄ）に示す第２内層用導体層３２２および図７（Ｄ）に示す第２内部導体層３２３の２種類に代えた以外は、第１実施形態と同様にして積層コンデンサを構成してある。

本実施形態では、図７（Ａ）に示す第２実施形態と同じ第１内層用導体層２１の下に、誘電体層１２ａを介して図７（Ｂ）に示す第２内層用導体層３２２を積層し、第２内層用導体層３２２の下に、誘電体層１２ａを介して図７（Ｃ）に示す第２実施形態と同じ第１内層用導体層２１を積層する。そして、その第１内層用導体層２１の下に、誘電体層１２ａを介して図７（Ｄ）に示す第２内部導体層３２３を積層する。その下は、上述した図７（Ａ）〜図７（Ｄ）に示す導体層２１，３２２，２１，３２３の積層の繰り返しとなる。

本実施形態では、一方の第２内層用導体層３２２は、第２実施形態における第２内部導体層の本体部分２２ａに対応する内部導体層本体部分３２２ａと、分岐リードパターン２２ｂに対応する単一のリードパターン３２２ｂとを有する。単一のリードパターン３２２ｂは、第２長手方向側面１２Ｂと第４短手方向側面１２Ｄとが交差する角部に位置する第２端子電極３２にのみ接続してある。

単一のリードパターン３２２ｂのみを形成するために、内部導体層本体部分３２２ａの周囲には、リードパターン３２２ｂ以外の部分で連続している絶縁隙間パターン３４４を形成している。

また他方の第２内部導体層３２３は、第２実施形態における第２内部導体層の本体部分２２ａに対応する内部導体層本体部分３２３ａと、分岐リードパターン２２ｂに対応する単一のリードパターン３２３ｂとを有する。単一のリードパターン３２３ｂは、第２長手方向側面１２Ｂと第３短手方向側面１２Ｃとが交差する角部に位置する第２端子電極３２にのみ接続してある。

単一のリードパターン３２３ｂのみを形成するために、内部導体層本体部分３２３ａの周囲には、リードパターン３２３ｂ以外の部分で連続している絶縁隙間パターン３４５を形成している。

本実施形態に係る積層コンデンサにおいては、第１内部導体層２１では、第２実施形態と同様な交差電流が流れることが期待できる。また、２種類の第２内層用導体層３２２および３２３では、それぞれ単一のリードパターン３２２ｂまたは３２３ｂを通る対角線上の電流の流れが実現される。２種類の第２内層用導体層３２２および３２３相互間では、電流の流れが交差する。

したがって、第２実施形態と比較すれば、第２内層用導体層３２２または３２３の各同一面内では、交差する電流が形成されないが、第１内部導体層２１では、第２実施形態と同様な交差電流が流れることが期待できる。その結果、第２実施形態よりは多少劣るが、ほぼ同様な作用効果が期待できる。

第４実施形態
次に、本発明の第４実施形態を説明する。なお、以下では、上述の実施形態と第４実施形態とに共通する事項については説明を省略し、上述の実施形態と第４実施形態との相違点についてのみ説明する。

本実施形態においては、図８に示すように、第１外層用導体層２３には、第１長手方向側面１２Ａに沿う位置で、第１端子電極３１とは接続されない第１外層用隙間パターン８０が形成してあってもよい。また、第２外層用導体層２５には、第２長手方向側面１２Ｂに沿う位置で、第２端子電極３２とは接続されない第２外層用隙間パターン８２が形成してあってもよい。

第１外層用導体層２３および第２外層用導体層２５を形成する工程においては、通常、第１外層用導体層２３および第２外層用導体層２５の電極パターンが並進対称的に多数形成された外層用電極シートを、グリーンシートを介して積層した後に切断する工程が必要となる。この積層体の切断後において、第１外層用隙間パターン８０および第２外層用隙間パターン８２が所定位置に配置されているか否かを確認することによって、個々の第１外層用導体層２３および第２外層用導体層２５が正確に切り出されたか否かを確認することができ、また積層ずれを防止できる。

このような第４実施形態においても、上述の第１実施形態と同様の作用効果を奏することができる。

第５実施形態
次に、本発明の第５実施形態を説明する。なお、以下では、第１〜４実施形態と第５実施形態とに共通する事項については説明を省略し、上述の実施形態と第５実施形態との相違点についてのみ説明する。

本実施形態においては、図９に示すように、第１端子電極３１が、第１長手方向側面１２Ａと、該第１長手方向側面１２Ａに隣接し、積層方向Ｚに対して垂直な第５側面１２Ｅおよび第６側面１２Ｆとの３側面に跨がって形成されている。また、第２端子電極３２が、第２長手方向側面１２Ｂと、該第２長手方向側面１２Ｂに隣接し、積層方向Ｚに対して垂直な第５側面１２Ｅおよび第６側面１２Ｆとの３側面に跨がって形成されている。

図１０（Ａ）に示すように、第１内層用導体層２１は、第１内層用導体層本体部分２１ａと、この本体部分２１ａと一体的に同一平面上に形成され、誘電体素体１２の第１長手方向側面１２Ａのみに引き出される第１リード部２１Ｌとを有する。この第１リード部２１Ｌを介して、第１内層用導体層２１と、第１端子電極３１とが、第１長手方向側面１２Ａにおいて接続されている。

図１０（Ｂ）に示すように、第２内層用導体層２２は、第２内層用導体層本体部分２２ａと、この本体部分２２ａと一体的に同一平面上に形成され、誘電体素体１２の第２長手方向側面１２Ｂのみに引き出される第２リード部２２Ｌとを有する。この第２リード部２２Ｌを介して、第２内層用導体層２２と、第２端子電極３２とが、第２長手方向側面１２Ｂにおいて接続されている。

図１０（Ｃ）に示すように、第１外層用導体層２３は、該第１外層用導体層２３と一体的に同一平面上に形成され、誘電体素体１２の第１長手方向側面１２Ａのみに引き出される第３リード部２３Ｌを有する。この第３リード部２３Ｌを介して、第１外層用導体層２３と、第１端子電極３１とが、第１長手方向側面１２Ａにおいて接続されている。

図１０（Ｃ）に示すように、第２外層用導体層２５は、該第２外層用導体層２５と一体的に同一平面上に形成され、誘電体素体１２の第２長手方向側面１２Ｂのみに引き出される第４リード部２５Ｌを有する。第４リード部２５Ｌを介して、第２外層用導体層２５と、第２端子電極３２とが、第２長手方向側面１２Ｂにおいて接続されている。

このような第５実施形態においても、上述の第１実施形態と同様の作用効果を奏することができる。

第６実施形態
次に、本発明の第６実施形態を説明する。なお、以下では、第１〜５実施形態と第６実施形態とに共通する事項については説明を省略し、上述の実施形態と第６実施形態との相違点についてのみ説明する。

本実施形態においては、図１１（Ａ）〜（Ｄ）に示すように、Ｘ方向における第１側面１２Ａおよび第２側面１２Ｂの幅Ｌ０が、Ｙ方向における第３側面１２Ｃおよび第４側面１２Ｄの幅Ｗ０より小さい。このような場合においても、第１実施形態とほぼ同様な作用効果が期待できる。

なお、図１１（Ｄ）に示すように、第１外層用導体層９２３には、第１側面１２Ａに沿う位置で、第１端子電極９３１とは接続されない第１外層用隙間パターン９８０が形成してあってもよい。また、第２外層用導体層９２５には、第２側面１２Ｂに沿う位置で、第２端子電極９３２とは接続されない第２外層用隙間パターン９８２が形成してあってもよい。

なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。

たとえば、本発明に係る積層コンデンサでは、内層用導体層の積層数は、特に限定されず、数十あるいは数百としても良い。また、本発明では、第１隙間パターンおよび第２隙間パターンは、必ずしも長手方向に沿って連続せず、断続的に形成しても良い。

上述した本実施形態においては、図２に示すように、誘電体素体１２が、２つの外層部１９ａ，１９ｂを有する。この２つの外層部のうち、内層部１７を挟んで回路基板１５の反対側に位置する外層部１９ａにおいては、電流が流れない。従って、外層部１９ａはＥＳＬの低減に寄与しないので、必須ではない。しかし、誘電体素体１２が外層部１９ａを有することによって、外層部１９ａと外層部１９ｂとが、内層部１７を挟んで対称的に位置する。すなわち、誘電体素体１２がバランスの取れた形状を有することができる。その結果、誘電体素体１２の焼成時に、誘電体素体１２が変形することを防止できる。また、誘電体素体１２が外層部１９ａを有することによって、図２の積層コンデンサ１０を回路基板１５に対して、上下反転させた場合でも、積層コンデンサ１０を機能させることが可能となる。

上述の実施形態においては、外層積層部および内層積層部をそれぞれ個別に作製したが、外層積層部を形成した後に連続して内層積層部を形成してもよい。さらに、内層積層部を形成した後に連続して、もう一つの外層積層部を形成してもよい。すなわち、積層体を形成するためのグリーンシートの積層工程は、外層積層部と内層積層部とで、ブロックごとに区別して積層しても良いが、これらを区別しないで、連続して行ってもよい。

次に、本発明をさらに具体的な実施例に基づき説明するが、本発明は、この実施例に限定されない。この実施例では、インピーダンスアナライザを使用して、Ｓパラメータからインピーダンスへ換算し、以下の各コンデンサ試料のＥＳＬをそれぞれ求めた。

まず、各コンデンサ試料の内容を説明する。図１に示す第１実施形態に係る２端子型積層コンデンサをサンプルEx1とした。また、ピンホール導体部２０を有さないこと以外は、サンプルEx1と同様にして製造されたコンデンサをサンプルCex1とし、各サンプルのＥＳＬをそれぞれ求めた。

そして、この結果として、各サンプルのインピーダンス特性を測定した。その結果を図１２に示す。図１２のグラフに示すように、高周波側では、サンプルEx1の方がサンプルCex1よりもインピーダンスの値は小さくなることが確認された。また、ＥＳＬを求めたところ、サンプルEx1ではＥＳＬが９８ｐＨであり、サンプルCex1では、ＥＳＬが１２２ｐＨであった。つまり、本発明の実施形態によるサンプルEx1において、ＥＳＬが大幅に低減されることが確認された。

なお、このＥＳＬは、２πｆ_ｏ＝１／√（ＥＳＬ・Ｃ）の式より求められるものであり、ｆ_ｏは自己共振周波数で、Ｃは静電容量である。

ここで用いた各試料の寸法としては、図３、４に示す寸法において、Ｌ０＝１．６ｍｍであり、Ｗ０が０．８mmであり、Ｗ１、Ｗ３、Ｗ４がそれぞれ０．２５mmであり、Ｗ５が０．１５mmであった。内層用導体層の積層数は、合計で２５層であり、静電容量は、０．１μＦであった。

図１は、本発明の第１実施形態に係る積層コンデンサの斜視図である。 図２は、図１に示す積層コンデンサの概略断面図である。 図３（Ａ）および図３（Ｂ）は、それぞれ図２に示す第１内層用導体層および第２内層用導体層の平面図である。 図４は、図２に示す第１外層用導体層および第２外層用導体層の平面図である。 本発明の第１実施形態に係る積層コンデンサにおける、内層部の第１および第２内層用導体層、外層部の第１および第２外層用導体層、ピンホール導体部がそれぞれ有する機能を示す回路図である。 図６（Ａ）および図６（Ｂ）は、それぞれ本発明の第２実施形態に係る積層コンデンサにおける第１内層用導体層および第２内層用導体層の平面図である。 図７（Ａ）〜図７（Ｄ）は、それぞれ本発明の第３実施形態に係る積層コンデンサにおける第１〜第４内層用導体層の平面図である。 図８は、本発明の第４実施形態に係る積層コンデンサにおける第１および第２外層用導体層の平面図である。 図９は、本発明の第５実施形態に係る積層コンデンサの斜視図である。 図１０（Ａ）および図１０（Ｂ）は、それぞれ本発明の第５実施形態に係る積層コンデンサにおける第１および第２内層用導体層の平面図、図１０（Ｃ）は、本発明の第５実施形態に係る積層コンデンサにおける第１および第２外層用導体層の平面図である。 図１１（Ａ）および図１１（Ｂ）は、それぞれ本発明の第６実施形態に係る積層コンデンサにおける第１および第２内層用導体層の平面図、図１１（Ｃ）および図１１（Ｄ）は、それぞれ本発明の第６実施形態に係る積層コンデンサにおける第１および第２外層用導体層の平面図である。 図１２は、本発明の実施例および比較例に係るインピーダンス特性を表すグラフである。

符号の説明

１０… 積層コンデンサ
１２… 誘電体素体
１２ａ… 誘電体層
１２Ａ… 第１（長手方向）側面
１２Ｂ… 第２（長手方向）側面
１２Ｃ… 第３（短手方向）側面
１２Ｄ… 第４（短手方向）側面
１２Ｅ… 第５側面
１２Ｆ… 第６側面
１７… 内層部
１９ａ，１９ｂ… 外層部
２０… ピンホール導体部
２１，９２１… 第１内層用導体層
２１ａ，９２１ａ… 内層用導体層本体部分
２１Ｌ… 第１リード部
２１ｂ… 分岐リードパターン
２２，９２３… 第２内層用導体層
２２ａ，９２３ａ… 内層用導体層本体部分
２２Ｌ… 第２リード部
２２ｂ… 分岐リードパターン
２３，９２３… 第１外層用導体層
２３Ｌ，９２３Ｌ… 第３リード部
２５，９２５… 第２外層用導体層
２５Ｌ，９２５Ｌ… 第４リード部
３１… 第１端子電極
３２… 第２端子電極
４１… 第１隙間パターン
４２… 第２隙間パターン
４３，４４、４５… 絶縁隙間パターン

Claims (15)

1. 複数の誘電体層が積層されて形成される略直方体形状の誘電体素体と、
   前記誘電体素体において、第１内層用導体層および第２内層用導体層が、積層方向において互いに重複するように前記誘電体層を介して交互に積層され、コンデンサの内部電極回路が形成されている内層部と、
   前記誘電体素体において、前記積層方向における前記内層部の両端面の少なくともいずれかに隣接し、複数の第１外層用導体層および第２外層用導体層が、前記積層方向において互いに重複しないように前記誘電体層を介して積層されている外層部と、
   前記誘電体素体の側面のうち、少なくとも、前記積層方向に対して平行な第１側面に形成され、前記第１内層用導体層および前記第１外層用導体層と接続される第１端子電極と、
   前記誘電体素体の側面のうち、少なくとも、前記第１側面と対向する第２側面に形成され、前記第２内層用導体層および前記第２外層用導体層と接続される第２端子電極と、を有し、
   前記外層部に位置する前記誘電体層が、該誘電体層と隣接する一対の前記第１外層用導体層あるいは一対の前記第２外層用導体層と重複する領域において、該誘電体層と隣接する一対の該第１外層用導体層同士あるいは一対の該第２外層用導体層同士を、前記積層方向において互いに接続させる複数のピンホール導体部を有し、
   前記第１端子電極が、前記第１側面と、前記誘電体素体の側面のうち、該第１側面に隣接し、前記積層方向に対して平行な第３および第４側面に跨がって形成され、
   前記第２端子電極が、前記第２側面と、前記誘電体素体の側面のうち、該第２側面に隣接し、前記積層方向に対して平行な前記第３および第４側面に跨がって形成され、
   前記第１外層用導体層が、前記第１側面と、前記第３および第４側面に跨がって引き出され、前記第１側面に沿って細長く長方形状に形成され、
   前記第２外層用導体層が、前記第２側面と、前記第３および第４側面に跨がって引き出され、前記第２側面に沿って細長く長方形状に形成され、
   前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第１外層用導体層の幅をＷ３とし、
   前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第２外層用導体層の幅をＷ４とし、
   前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第１端子電極の幅をＬ３とし、
   前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第２端子電極の幅をＬ４とした場合に、
   Ｗ３＜Ｌ３、かつ、Ｗ４＜Ｌ４であり、
   前記誘電体層の前記積層方向に対して垂直な方向における前記第３および第４側面の幅をＷ０とした場合に、
   ０．１５≦Ｗ３／Ｗ０≦０．４５、かつ、０．１５≦Ｗ４／Ｗ０≦０．４５、
   であることを特徴とする積層コンデンサ。
2. 前記ピンホール導体部のピンホール径が、１〜１０μｍであり、
   前記ピンホール導体部の総横断面積が、該ピンホール導体部が接続する前記第１外層用導体層または第２外層用導体層の面積に対して、３０〜５０％であることを特徴とする請求項１に記載の積層コンデンサ。
3. 複数の前記ピンホール導体部を有する前記誘電体層の前記積層方向および該積層方向に対して垂直な平面方向において、複数の前記ピンホール導体部がランダムに配置されていることを特徴とする請求項１または２に記載の積層コンデンサ。
4. 前記第１端子電極が、前記第１側面と、前記誘電体素体の側面のうち、該第１側面に隣接し、前記積層方向に対して垂直な第５側面および／または第６側面に跨がって形成され、
   前記第２端子電極が、前記第２側面と、前記誘電体素体の側面のうち、該第２側面に隣接し、前記積層方向に対して垂直な前記第５側面および／または前記第６側面に跨がって形成されていることを特徴とする請求項１〜３のいずれかに記載の積層コンデンサ。
5. 前記第５側面および／または前記第６側面に形成された前記第１端子電極と、前記第１外層用導体層とが、該第１端子電極と該第１外層用導体層との間に位置する前記誘電体層が有する複数の前記ピンホール導体部によって接続され、
   前記第５側面および／または前記第６側面に形成された前記第２端子電極と、前記第２外層用導体層とが、該第２端子電極と該第２外層用導体層との間に位置する前記誘電体層が有する複数の前記ピンホール導体部によって接続されることを特徴とする請求項４に記載の積層コンデンサ。
6. 前記第１内層用導体層が、前記誘電体素体の前記第１側面と、前記第３および第４側面に跨がって引き出され、前記第１端子電極に接続される第１リード部を有し、
   前記第２内層用導体層が、前記誘電体素体の前記第２側面と、前記第３および第４側面に跨がって引き出され、前記第２端子電極に接続される第２リード部を有することを特徴とする請求項１〜５のいずれかに記載の積層コンデンサ。
7. 前記積層方向に対して垂直な方向において、前記第５側面および／または前記第６側面における前記第１端子電極の幅が、前記第１外層用導体層の幅より大きく、
   前記積層方向に対して垂直な方向において、前記第５側面および／または前記第６側面における前記第２端子電極の幅が、前記第２外層用導体層の幅より大きいことを特徴とする請求項４〜６に記載の積層コンデンサ。
8. 前記第１内層用導体層には、前記第１側面に沿う位置で、前記第１端子電極とは接続されない第１隙間パターンが形成してあることを特徴とする請求項１〜７のいずれかに記載の積層コンデンサ。
9. 前記第１外層用導体層には、前記第１側面に沿う位置で、前記第１端子電極とは接続されない第１外層用隙間パターンが形成してあることを特徴とする請求項１〜８のいずれかに記載の積層コンデンサ。
10. 前記第２外層用導体層には、前記第２側面に沿う位置で、前記第２端子電極とは接続されない第２外層用隙間パターンが形成してあることを特徴とする請求項１〜９のいずれかに記載の積層コンデンサ。
11. 前記誘電体層の前記積層方向に対して垂直な方向における前記第１および第２側面の幅が、前記誘電体層の前記積層方向に対して垂直な方向における前記第３および第４側面の幅より大きいことを特徴とする請求項１〜１０のいずれかに記載の積層コンデンサ。
12. 請求項１〜１１のいずれかに記載の積層コンデンサを製造する方法であって、
    内層用グリーンシートを形成する工程と、
    前記第１内層用導体層および前記第２内層用導体層を形成する工程と、
    複数のピンホールを有する外層用グリーンシートを形成する工程と、
    複数の前記第１外層用導体層および前記第２外層用導体層を形成する工程と、
    複数の前記ピンホールを導電材で充填して、複数の前記ピンホール導体部を形成する工程と、
    複数の前記第１外層用導体層および前記第２外層用導体層を、前記積層方向において互いに重複しないように、前記外層用グリーンシートを介して積層し、外層積層部を形成する工程と、
    前記第１内層用導体層および前記第２内層用導体層を、前記積層方向において互いに重複するように前記内層用グリーンシートを介して交互に積層し、内層積層部を形成する工程と、
    前記内層積層部における前記内層用グリーンシートの積層方向の両端面の少なくともいずれかに積層された前記外層積層部を有する積層体を所定の寸法に切断してグリーンチップを形成する工程と、
    前記グリーンチップを焼成して前記誘電体素体を形成する工程と、
    前記誘電体素子本体に前記第１端子電極および前記第２端子電極を形成する工程と、を有する積層コンデンサの製造方法。
13. 前記ピンホール導体部は、前記第１外層用導体層または前記第２外層用導体層を、前記外層用グリーンシートの表面に積層して形成する際に同時に形成される請求項１２に記載の積層コンデンサの製造方法。
14. 前記外層積層部を形成した後に連続して前記内層積層部を形成することを特徴とする請求項１２または１３に記載の積層コンデンサの製造方法。
15. 前記内層積層部を形成した後に連続して前記外層積層部を形成することを特徴とする請求項１２〜１４のいずれかに記載の積層コンデンサの製造方法。

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