JP4370806B2 - Thin film transistor panel and manufacturing method thereof - Google Patents
Thin film transistor panel and manufacturing method thereof Download PDFInfo
- Publication number
- JP4370806B2 JP4370806B2 JP2003137233A JP2003137233A JP4370806B2 JP 4370806 B2 JP4370806 B2 JP 4370806B2 JP 2003137233 A JP2003137233 A JP 2003137233A JP 2003137233 A JP2003137233 A JP 2003137233A JP 4370806 B2 JP4370806 B2 JP 4370806B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- thin film
- film transistor
- line
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は薄膜トランジスタパネルおよびその製造方法に関する。
【0002】
【従来の技術】
アクティブマトリックス型液晶表示装置における薄膜トランジスタパネルには、基板上に走査ラインおよびデータラインがマトリックス状に設けられ、その各交点近傍にスイッチング素子としての薄膜トランジスタが両ラインに接続されて設けられ、それらの上に画素電極が薄膜トランジスタに接続されて設けられたものがある(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開平1−156725号公報(第1図、第4図)
【0004】
すなわち、特許文献1に記載の薄膜トランジスタパネルでは、基板上に半導体薄膜が設けられ、その上にゲート絶縁膜が設けられ、その上にゲート電極を含む走査ラインが設けられ、その上に層間絶縁膜が設けられ、その上にデータラインが半導体薄膜のドレイン領域に接続されて設けられ、その上にオーバーコート膜が設けられ、その上に画素電極が半導体薄膜のソース領域に接続されて設けられている。
【0005】
この場合、データラインは、その下の層間絶縁膜およびゲート絶縁膜にフォトリソグラフィ法により形成されたコンタクトホールを介して半導体薄膜のドレイン領域に接続されている。また、画素電極は、その下のオーバーコート膜、層間絶縁膜およびゲート絶縁膜にフォトリソグラフィ法により形成されたコンタクトホールを介して半導体薄膜のソース領域に接続されている。さらに、例えば走査ラインの接続パッドを露出させるため、少なくとも層間絶縁膜にフォトリソグラフィ法によりコンタクトホールを形成する必要がある。
【0006】
【発明が解決しようとする課題】
このように、特許文献1に記載の薄膜トランジスタパネルでは、コンタクトホールを形成するためのフォトリソグラフィ工程が少なくとも3回であるため、どちらかと言えば製造工程数が多いという問題があった。
そこで、この発明は、製造工程数を少なくすることができる薄膜トランジスタパネルおよびその製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
請求項1に記載の発明は、薄膜トランジスタのゲート電極を含む走査ライン上にゲート絶縁膜および層間絶縁膜が設けられ、前記層間絶縁膜上に静電保護リングが静電保護素子を介して前記走査ラインに接続されて設けられた薄膜トランジスタパネルにおいて、前記静電保護素子と前記走査ラインとを接続するために前記層間絶縁膜上に設けられた接続配線の一端部は前記層間絶縁膜に形成された上部コンタクトホールおよび該上部コンタクトホールを介して前記ゲート絶縁膜に形成された下部コンタクトホールを介して前記走査ラインに接続されていることを特徴とするものである。
請求項2に記載の発明は、請求項1に記載の発明において、前記層間絶縁膜上に補助容量ラインが前記静電保護リングに接続されて設けられていることを特徴とするものである。
請求項3に記載の発明は、請求項2に記載の発明において、前記静電保護リング、前記接続配線および前記補助容量ラインは同一の材料によって形成されていることを特徴とするものである。
請求項4に記載の発明は、請求項2に記載の発明において、前記ゲート絶縁膜上にデータラインが前記薄膜トランジスタのドレイン電極に接続されて設けられ、前記補助容量ラインは前記データラインと重ね合わされていることを特徴とするものである。
請求項5に記載の発明は、請求項4に記載の発明において、前記補助容量ラインの前記データラインと重ね合わされた部分の幅は前記データラインの幅よりも広くなっていることを特徴とするものである。
請求項6に記載の発明は、請求項5に記載の発明において、前記補助容量ラインは、幅が前記データラインの幅よりも広い遮光性金属からなる第1の補助容量ラインと、幅が前記第1の補助容量ラインの幅よりも広い透光性金属からなる第2の補助容量ラインとの2層構造であることを特徴とするものである。
請求項7に記載の発明は、請求項4に記載の発明において、前記層間絶縁膜上に設けられたオーバーコート膜上に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられ、該画素電極の両辺部はその両側に配置された前記補助容量ラインと重ね合わされていることを特徴とするものである。
請求項8に記載の発明は、請求項7に記載の発明において、前記ソース電極は前記ゲート絶縁膜上に設けられ、前記層間絶縁膜上に前記ソース電極と前記画素電極とを接続する別の接続配線が設けられていることを特徴とするものである。
請求項9に記載の発明は、請求項8に記載の発明において、前記別の接続配線は前記補助容量ラインと同一の材料によって形成されていることを特徴とするものである。
請求項10に記載の発明は、請求項8に記載の発明において、前記別の接続配線は透光性金属によって形成されていることを特徴とするものである。
請求項11に記載の発明は、請求項7に記載の発明において、前記ソース電極は前記ゲート絶縁膜上に設けられ、前記画素電極は前記オーバーコート膜および前記層間絶縁膜に形成されたコンタクトホールを介して前記ソース電極に接続されていることを特徴とするものである。
請求項12に記載の発明は、薄膜トランジスタのゲート電極を含む走査ライン上にゲート絶縁膜および層間絶縁膜が設けられ、前記層間絶縁膜上に静電保護リングが静電保護素子を介して前記走査ラインに接続されて設けられた薄膜トランジスタパネルの製造方法において、前記走査ラインの所定の箇所上における前記層間絶縁膜に形成された上部コンタクトホールおよび該上部コンタクトホールを介して前記ゲート絶縁膜に下部コンタクトホールを形成し、前記層間絶縁膜上に前記静電保護素子と前記走査ラインとを接続するための接続配線をその一端部を前記上部コンタクトホールおよび前記下部コンタクトホールを介して前記走査ラインに接続させて形成することを特徴とするものである。
請求項13に記載の発明は、請求項12に記載の発明において、前記層間絶縁膜上に補助容量ラインを前記静電保護リングに接続させて形成することを特徴とするものである。
請求項14に記載の発明は、請求項13に記載の発明において、前記静電保護リング、前記接続配線および前記補助容量ラインを同一の材料によって同時に形成することを特徴とするものである。
請求項15に記載の発明は、請求項13に記載の発明において、前記補助容量ラインは、前記ゲート絶縁膜上に前記薄膜トランジスタのドレイン電極に接続されて設けられたデータラインと重ね合わされるように形成することを特徴とするものである。
そして、この発明によれば、走査ラインの所定の箇所上における層間絶縁膜およびゲート絶縁膜に連続してコンタクトホールを形成し、層間絶縁膜上に静電保護素子と走査ラインとを接続するための接続配線をその一端部をコンタクトホールを介して走査ラインに接続させて形成することにより、コンタクトホール形成工程を1回減らすことができ、したがってその分だけ製造工程数を少なくすることができる。
【0008】
【発明の実施の形態】
(第1実施形態)
図1はこの発明の第1実施形態としてのアクティブマトリックス型液晶表示装置における薄膜トランジスタパネルの一部の等価回路的平面図を示す。この薄膜トランジスタパネルはガラス基板1を備えている。ガラス基板1上において一点鎖線で囲まれた領域は表示領域2となっている。
【0009】
表示領域2には、マトリックス状に配置された複数の画素電極3と、これらの画素電極3にそれぞれ接続された複数の薄膜トランジスタ4と、行方向に配置され、薄膜トランジスタ4に走査信号を供給する複数の走査ライン5と、列方向に配置され、薄膜トランジスタ4にデータ信号を供給する複数のデータライン6と、列方向に配置され、画素電極3との間で補助容量部Csを形成する複数の補助容量ライン7とが設けられている。この場合、画素電極3とその両側に配置された2本の補助容量ライン7との間でそれぞれ補助容量部Csが形成されている。
【0010】
各走査ライン5の右端部は、ガラス基板1上において表示領域2の右側に設けられた二点鎖線で示す走査用ドライバ搭載領域8内に設けられた出力側の接続パッド9に接続されている。各走査ライン5の左端部は、ガラス基板1の左端面まで延ばされている。
【0011】
各データライン6の下端部は、ガラス基板1上において表示領域2の下側に設けられた二点鎖線で示すデータ用ドライバ搭載領域10内に設けられた出力側の接続パッド11に接続されている。各データライン6の上端部は、ガラス基板1の上端面まで延ばされている。
【0012】
各補助容量ライン7の上端部および下端部は、ガラス基板1上において表示領域2の周囲に設けられた静電保護リング12の上辺部および下辺部に接続されている。ガラス基板1上において静電保護リング12の左辺部の外側には、走査ライン用静電保護素子13が当該左辺部と走査ライン5とに接続されて設けられている。ガラス基板1上において静電保護リング12の上辺部の外側には、データライン用静電保護素子14が当該上辺部とデータライン6とに接続されて設けられている。
【0013】
走査用ドライバ搭載領域8内に設けられた入力側の接続パッド15、データ用ドライバ搭載領域10内に設けられた入力側の接続パッド16および静電保護リング12に接続された接続パッド17は、ガラス基板1上の右下角部に設けられた外部接続端子18に引き回し線19を介して接続されている。
【0014】
ここで、この薄膜トランジスタパネルにおける静電対策について簡単に説明する。例えば、ガラス基板1の左端面あるいは上端面に外部から静電気が帯電すると、静電保護素子13、14が導通し、静電保護リング12、全ての走査ライン5、全てのデータライン6および全ての補助容量ライン7が同電位となり、これにより薄膜トランジスタ4が静電破壊しないようにすることができる。
【0015】
次に、図2は図1に示す薄膜トランジスタパネルの表示領域2の一部の透過平面図を示す。ここで、図2を明確にする目的で、各画素電極3の縁部に斜めの短い実線のハッチングが記入されている。
【0016】
補助容量ライン7は、幅(走査ライン5と平行な方向の長さ)がデータライン6の幅よりもある程度大きい遮光性金属からなる第1の補助容量ライン7aと、幅が第1の補助容量ライン7aの幅よりもある程度大きい透光性金属からなる第2の補助容量ライン7bとの2層構造となっている。
【0017】
補助容量ライン7はデータライン6と重ね合わされている。画素電極3の左右辺部はその左右両側のデータライン6および補助容量ライン7と重ね合わされている。画素電極3の上辺部はその前段の走査ライン5と重ね合わされている。ここで、第2の補助容量ライン7bの左側の縁部は直線となっているが、右側の縁部において薄膜トランジスタ4および走査ライン5に対応する部分は切欠部となっている。
【0018】
この場合、後で説明するが、補助容量ライン7は、厚さ方向において、すなわち、図2における紙面垂直方向において、データライン6と画素電極3との間にそれぞれ絶縁膜を介して設けられている。そして、第1の補助容量ライン7aの幅がデータライン6の幅よりもある程度大きくなっているため、走査ライン5と平行方向の位置ずれがあっても、第1の補助容量ライン7aは、データライン6が画素電極3と直接対向しないようにデータライン6を確実に覆っている。
【0019】
また、図1に示すように、補助容量ライン7はデータライン6の配置領域のほぼ全域に亘って配置されているため、補助容量ライン7は、画素電極3に対し、走査ライン5と直交する方向の位置ずれがあっても、画素電極3と確実に重なり、位置合わせずれによる補助容量の変動を確実に防止している。
【0020】
次に、図1および図2に示す薄膜トランジスタパネルの具体的な構造について説明する。まず、図3は図2のIII−III線に沿う断面図を示す。ガラス基板1の上面の所定の箇所にはクロムやアルミニウム系金属などからなるゲート電極21を含む走査ライン5(図2参照)が設けられている。ゲート電極21および走査ライン5を含むガラス基板1の上面には窒化シリコンからなるゲート絶縁膜22が設けられている。
【0021】
ゲート電極21上におけるゲート絶縁膜22の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜23が設けられている。半導体薄膜23の上面のほぼ中央部には窒化シリコンからなるチャネル保護膜24が設けられている。
【0022】
チャネル保護膜24の上面両側およびその両側における半導体薄膜23の上面にはn型アモルファスシリコンからなるオーミックコンタクト層25、26が設けられている。オーミックコンタクト層25、26の上面およびその各近傍のゲート絶縁膜22の上面の所定の箇所にはクロムやアルミニウム系金属などからなるソース電極27およびドレイン電極28が設けられている。
【0023】
そして、ゲート電極21、ゲート絶縁膜22、半導体薄膜23、チャネル保護膜24、オーミックコンタクト層25、26、ソース電極27およびドレイン電極28により、薄膜トランジスタ4が構成されている。
【0024】
ゲート絶縁膜22の上面の所定の箇所にはクロムやアルミニウム系金属などからなるデータライン6がドレイン電極28に接続されて設けられている。薄膜トランジスタ4およびデータライン6を含むゲート絶縁膜22の上面には窒化シリコンからなる層間絶縁膜29が設けられている。
【0025】
データライン6上における層間絶縁膜29の上面の所定の箇所にはクロムやアルミニウム系金属などの遮光性金属からなる第1の補助容量ライン7aとITOやZnOなどの透光性金属からなる第2の補助容量ライン7bとからなる2層構造の補助容量ライン7が設けられている。
【0026】
ソース電極27上における層間絶縁膜29の上面の所定の箇所にはクロムやアルミニウム系金属などからなる下層金属層30aとITOやZnOなどからなる上層金属層30bとからなる2層構造の接続配線30が設けられている。接続配線30は、層間絶縁膜29の所定の箇所に形成されたコンタクトホール31を介してソース電極27に接続されている。
【0027】
補助容量ライン7および接続配線30を含む層間絶縁膜29の上面には窒化シリコンからなるオーバーコート膜32が設けられている。オーバーコート膜32の上面の所定の箇所にはITOやZnOなどの透光性金属からなる画素電極3が設けられている。画素電極3は、オーバーコート膜32の所定の箇所に形成されたコンタクトホール33を介して接続配線30に接続されている。
【0028】
次に、図4は走査ライン用静電保護素子13の部分の断面図を示す。ゲート絶縁膜22の上面の所定の箇所には走査ライン用静電保護素子13が設けられている。走査ライン用静電保護素子13は、図3に示す薄膜トランジスタ4のうち、ゲート電極21を除いた場合とほぼ同じ構造であり、ソース電極27およびドレイン電極28の代わりに、一方の電極41および他方の電極42を備えている。
【0029】
層間絶縁膜29の上面の所定の箇所にはクロムやアルミニウム系金属などからなる下層金属層43aとITOやZnOなどからなる上層金属層43bとからなる2層構造の接続配線43が設けられている。接続配線43の一端部は、層間絶縁膜29の所定の箇所に形成された上部コンタクトホール44aおよび該上部コンタクトホール44aを介してゲート絶縁膜22の所定の箇所に形成された下部コンタクトホール44bからなるコンタクトホール44を介して、ガラス基板1の上面に設けられた走査ライン5の所定の箇所に接続されている。接続配線43の他端部は、層間絶縁膜29の所定の箇所に形成されたコンタクトホール45を介して一方の電極41に接続されている。
【0030】
層間絶縁膜29の上面の所定の箇所にはクロムやアルミニウム系金属などからなる下層金属層12aとITOやZnOなどからなる上層金属層12bとからなる2層構造の静電保護リング12が設けられている。静電保護リング12の所定の箇所は、層間絶縁膜29の所定の箇所に形成されたコンタクトホール46を介して他方の電極42に接続されている。
【0031】
次に、図5はデータライン用静電保護素子14の部分の断面図を示す。ゲート絶縁膜22の上面の他の所定の箇所にはデータライン用静電保護素子14が設けられている。データライン用静電保護素子14は、図4に示す走査ライン用静電保護素子13と同じ構造であり、一方の電極47および他方の電極48を備えている。
【0032】
一方の電極47は、ゲート絶縁膜22の上面に設けられたデータライン6の所定の箇所に接続されている。層間絶縁膜29の上面に設けられた静電保護リング12の所定の箇所は、層間絶縁膜29の所定の箇所に形成されたコンタクトホール49を介して他方の電極48に接続されている。
【0033】
次に、図6は各接続パッド9、11、17の部分の断面図を示す。まず、走査用ドライバ搭載領域8内の出力側の接続パッド9について説明する。接続パッド9は、ガラス基板1の上面の所定の箇所に設けられたクロムやアルミニウム系金属などからなる第1のパッド部9aと、その上の層間絶縁膜29の上面に設けられたクロムやアルミニウム系金属などからなる第2のパッド部9bおよびITOやZnOなどからなる第3のパッド部9cと、その上のオーバーコート膜32の上面に設けられたITOやZnOなどからなる第4のパッド部9dとからなっている。
【0034】
この場合、第2のパッド部9bは、層間絶縁膜29およびゲート絶縁膜22に形成されたコンタクトホール51を介して第1のパッド部9aに接続されている。第4のパッド部9dは、オーバーコート膜32に形成されたコンタクトホール52を介して第3のパッド部9cに接続されている。
【0035】
次に、データ用ドライバ搭載領域10内の出力側の接続パッド11について説明する。接続パッド11は、ゲート絶縁膜22の上面の所定の箇所に設けられたクロムやアルミニウム系金属などからなる第1のパッド部11aと、その上の層間絶縁膜29の上面に設けられたクロムやアルミニウム系金属などからなる第2のパッド部11bおよびITOやZnOなどからなる第3のパッド部11cと、その上のオーバーコート膜32の上面に設けられたITOやZnOなどからなる第4のパッド部11dとからなっている。
【0036】
この場合、第2のパッド部11bは、層間絶縁膜29に形成されたコンタクトホール53を介して第1のパッド部11aに接続されている。第4のパッド部11dは、オーバーコート膜32に形成されたコンタクトホール54を介して第3のパッド部11cに接続されている。
【0037】
次に、静電保護リング12の接続パッド17について説明する。接続パッド17は、層間絶縁膜29の上面の所定の箇所に設けられたクロムやアルミニウム系金属などからなる第1のパッド部17aおよびITOやZnOなどからなる第2のパッド部17bと、その上のオーバーコート膜32の上面に設けられたITOやZnOなどからなる第3のパッド部17cとからなっている。この場合、第3のパッド部17cは、オーバーコート膜32に形成されたコンタクトホール55を介して第2のパッド部17bに接続されている。
【0038】
次に、上記構成の薄膜トランジスタパネルの製造方法の一例について説明する。ただし、この場合、図4に示す走査ライン用静電保護素子13の部分を中心に説明する。まず、図7に示すように、ガラス基板1の上面の所定の箇所に、スパッタ法により成膜されたクロムなどからなる金属層をパターニングすることにより、走査ライン5を形成する。このとき、同時に、図3に示すゲート電極21、図6に示す接続パッド9の第1のパッド部9aを形成する。
【0039】
次に、図7に示すように、走査ライン5などを含むガラス基板1の上面にプラズマCVD法により窒化シリコンからなるゲート絶縁膜22を成膜する。次に、ゲート絶縁膜22の上面の所定の箇所にクロムなどからなる電極41、42を有する走査ライン用静電保護素子13を形成する。このとき、同時に、図3に示す薄膜トランジスタ4(ただし、ゲート電極21を除く)、図5に示すデータライン用静電保護素子14を形成する。また、クロムなどからなる電極41、42を形成すると同時に、図3および図5に示すデータライン6、図6に示す接続パッド11の第1のパッド部11aを形成する。
【0040】
次に、図7に示すように、走査ライン用静電保護素子13などを含むゲート絶縁膜22の上面にプラズマCVD法により窒化シリコンからなる層間絶縁膜29を成膜する。次に、図8に示すように、フォトリソグラフィ法により、走査ライン5の所定の箇所上における層間絶縁膜29およびゲート絶縁膜22にコンタクトホール44を形成し、また、一方の電極41の所定の箇所上における層間絶縁膜29にコンタクトホール45を形成し、さらに、他方の電極42の所定の箇所上における層間絶縁膜29にコンタクトホール46を形成する。
【0041】
この場合、エッチング液により、先ず、層間絶縁膜29に上部コンタクホール44a、コンタクホール45、コンタクホール46を同時に形成し、引き続いて、上部コンタクトホール44aを介して下部コンタクトホール44bを形成する。下部コンタクトホール44bを形成することにより、中間絶縁膜29の上面から走査ライン5に達するコンタクトホール44が形成される。上部コンタクトホール44aおよび下部コンタクトホール44bは、中間絶縁膜29およびゲート絶縁膜22が同一の材料の場合には、同一のエッチング液で形成することが可能であり、中間絶縁膜29およびゲート絶縁膜22が異なる材料の場合には、エッチング液はそれぞれに適したものを用いることができる、この際、コンタクホール45、コンタクホール46は、電極41、42により、深さ方向の浸食は抑えられている。このとき、同時に、図3に示すコンタクトホール31、図5に示すコンタクトホール49、図6に示すコンタクトホール51、53を形成する。この場合、図6に示すコンタクトホール51は、コンタクトホール44の形成と同様に、上部コンタクトホールを形成し、引き続いて上部コンタクトホールを介して下部コンタクトホールを形成するものである。
【0042】
次に、図4に示すように、各コンタクトホール44、45、46内を含む層間絶縁膜29の上面の接続配線43形成領域および静電保護リング12形成領域に、スパッタ法により成膜されたクロムなどからなる金属層をパターニングすることにより、下層金属層43a、12aを形成する。この場合、静電保護リング12用の下層金属層12aは、図1に示す表示領域2の周囲にリング状に形成する。また、このとき、同時に、図3に示す第1の補助容量ライン7a、接続配線30の下層金属層30a、図6に示す接続パッド9、11の第2のパッド部9b、11b、接続パッド17の第1のパッド部17aを形成する。
【0043】
次に、図4に示すように、下層金属層43a、12aの上面に、スパッタ法により成膜されたITOなどからなる金属層をパターニングすることにより、上層金属層43b、12bを形成する。この場合、静電保護リング12用の下層金属層12bもリング状に形成する。また、このとき、同時に、図3に示す第2の補助容量ライン7b、接続配線30の上層金属層30b、図6に示す接続パッド9、11の第3のパッド部9c、11c、接続パッド17の第2のパッド部17bを形成する。
【0044】
次に、図4に示すように、接続配線43および静電保護リング12などを含む層間絶縁膜29の上面にプラズマCVD法により窒化シリコンからなるオーバーコート膜32を成膜する。次に、図3に示すように、接続配線30の所定の箇所上におけるオーバーコート膜32にコンタクトホール33を形成する。このとき、同時に、図6に示すコンタクトホール52、54、55を形成する。
【0045】
次に、図3に示すように、コンタクトホール33内を含むオーバーコート膜32の上面の各所定の箇所に、スパッタ法により成膜されたITOなどからなる金属層をパターニングすることにより、画素電極3を形成する。このとき、同時に、図6に示す接続パッド9、11の第4のパッド部9d、11d、接続パッド17の第3のパッド部17cを形成する。かくして、この実施形態の薄膜トランジスタパネルが得られる。
【0046】
このように、上記製造方法では、例えば、図8に示すように、走査ライン5の所定の箇所上における層間絶縁膜29およびゲート絶縁膜22に連続してコンタクトホール44を形成し、次いで、図4に示すように、層間絶縁膜29の上面の所定の箇所に接続配線33の下層金属層43aをその一端部をコンタクトホール44を介して走査ライン5に接続させて形成しているので、コンタクトホール形成工程を1回減らすことができ、したがってその分だけ製造工程数を少なくすることができる。
【0047】
ちなみに、上記製造方法において、コンタクトホールを形成するためのフォトリソグラフィ工程は、層間絶縁膜29およびゲート絶縁膜22にコンタクトホールを形成するためと、オーバーコート膜32にコンタクトホールを形成するための2回である。
【0048】
これに対し、図4および図6において、ゲート絶縁膜22を成膜した後に、走査ライン5の所定の箇所上および第1のパッド部9a上におけるゲート絶縁膜22にコンタクトホールを形成し、次いで、当該コンタクトホール内およびその各近傍のゲート絶縁膜22の上面にクロムなどからなる中継電極および中継パッド部を形成し、次いで、層間絶縁膜29を成膜する場合には、コンタクトホールを形成するためのフォトリソグラフィ工程は3回である。
【0049】
ところで、上記構成の薄膜トランジスタパネルを備えたアクティブマトリックス型液晶表示装置では、データライン6と画素電極3との間に、データライン6の幅よりも広い形状を有する補助容量ライン7を設けているので、この補助容量ライン7により、データライン6と画素電極3との間に結合容量が発生するのを防止することができ、したがって垂直クロストークが発生しないようにすることができ、表示特性を向上することができる。
【0050】
また、補助容量ライン7を遮光性金属からなる第1の補助容量ライン7aとそれよりも幅広の透光性金属からなる第2の補助容量ライン7bとの2層構造としているので、第2の補助容量ライン7bの第1の補助容量ライン7aから食み出された部分と画素電極5との重合部分によっても補助容量部が形成される。しかも、当該食み出された第2の補助容量ライン7bはITOなどの透光性金属によって形成されているため、開口率に影響を与えることはない。したがって、当該食み出された第2の補助容量ライン7bの大きさや形状を適宜に選定することにより、開口率に影を与えることなく、補助容量の大きさを調整することができる。
【0051】
また、図2に示すように、画素電極3の左右辺部のみを、その左右両側に配置された補助容量ライン7と重ね合わせているため、補助容量ラインを走査ライン5に平行に配置して、この補助容量ラインから画素電極3の左右辺部に沿って延出された2つの延出部とその根元部間の補助容量ラインとからなるほぼコ字状部を画素電極3の3つの辺部に重ね合わせる場合と比較して、開口率を大きくすることができる。
【0052】
さらに、図2に示すように、走査ライン5とデータライン6との交差部分の近傍を補助容量ライン7で遮光することができるため、当該近傍を、薄膜トランジスタパネル上に対向配置される対向パネル(図示せず)に設けられた、相対的に加工精度の悪いブラックマスクで遮光する場合と比較して、開口率を大きくすることができる。また、画素電極5の上辺部をその前段の走査ライン5に重ね合わせているので、これによっても開口率を大きくすることができる。
【0053】
(第2実施形態)
図3においては、画素電極33とソース電極27とを2層構造の接続配線30を介して接続しているが、これに限定されるものではない。例えば、図9に示すこの発明の第2実施形態のように、接続配線30をITOなどからなる透光性金属層30bのみによって形成するようにしてもよい。このようにした場合には、透光性金属層30bがソース電極27と重ね合わされない部分に対応する分だけ、開口率を大きくすることができる。
【0054】
(第3実施形態)
また、図10に示すこの発明の第3実施形態のように、接続配線30を省略し、ソース電極27の所定の箇所上における層間絶縁膜29およびオーバーコート膜32にコンタクトホール61を形成し、画素電極3をこのコンタクトホール61を介してソース電極27に直接接続するようにしてもよい。このようにした場合も、開口率を大きくすることができる。
【0055】
(第4実施形態)
図11はこの発明の第4実施形態としての薄膜トランジスタパネルの図2同様の透過平面図を示す。この図11において、図2に示す場合と異なる点は、遮光性金属からなる第1の補助容量ライン7aの形成と同時に同一の遮光性金属により、薄膜トランジスタ4の半導体薄膜23(図3参照)を覆う島状の遮光層62を形成した点である。
【0056】
このようにした場合には、遮光層62で薄膜トランジスタ4の半導体薄膜23上を遮光することにより、光リークが低減し、フリッカーを少なくすることができるので、表示品位を向上することができる。また、遮光層62を第1の補助容量ライン7aの形成と同時に形成することができるため、製造工程数が増加しないようにすることができる。
【0057】
(第5実施形態)
図12はこの発明の第5実施形態としての薄膜トランジスタパネルの図11同様の透過平面図を示す。この図12において、図11に示す場合と異なる点は、遮光層62を第1の補助容量ライン7aに接続した点である。
【0058】
(その他の実施形態)
例えば、図12に示すような遮光層62を走査ライン5上において右方向に延長させて右側の第1の補助容量ライン7aに接続し、全体として格子状となるようにしてもよい。この場合、このような遮光層で薄膜トランジスタ4上、その周囲の光漏れ部および画素電極3の下辺部と走査ライン5との間の光漏れ部を覆うようにすると、光漏れ部が無くなるため、対向パネルに光漏れ防止用のブラックマスクを設ける必要はなく、開口率をかなり大きくすることができる。
【0059】
また、補助容量ライン7が全体として格子状となるため、補助容量ライン7のどこかに断線が発生しても、電流経路を確保することができ、ひいては断線不良発生の危険度を極めて小さくすることができる。
【0060】
ところで、補助容量ライン7は、第2の補助容量ライン7b上に第1の補助容量ライン7aを設けた2層構造としてもよい。また、補助容量ライン7は、第1の補助容量ライン7aと第2の補助容量ライン7bとのうちのいずれか一方のみによって形成するようにしてもよい。
【0061】
補助容量ライン7を、第1の補助容量ライン7aと第2の補助容量ライン7bとのうちのいずれか一方のみによって形成する場合には、製造工程数を考慮すると、図3に示す接続配線30、図3に示す接続配線43、図4および図5に示す静電保護リング12を1層構造とし、また、図6に示す各接続パッド9、11、17を1層少ない積層構造としてもよい。
【0062】
さらに、上記実施形態では、オーバーコート膜32をプラズマCVD法により成膜した窒化シリコン膜によって形成した場合について説明したが、これに限定されるものではない。例えば、アクリル系樹脂などを塗布することにより、オーバーコート膜32を形成するようにしてもよい。このようにした場合には、オーバーコート膜32の表面を平坦化することができるため、液晶の配向不良を低減することができる。
【0063】
【発明の効果】
以上説明したように、この発明によれば、走査ラインの所定の箇所上における層間絶縁膜およびゲート絶縁膜に連続してコンタクトホールを形成し、層間絶縁膜上に静電保護素子と走査ラインとを接続するための接続配線をその一端部をコンタクトホールを介して走査ラインに接続させて形成することにより、コンタクトホール形成工程を1回減らすことができ、したがってその分だけ製造工程数を少なくすることができる。
【図面の簡単な説明】
【図1】この発明の第1実施形態としての薄膜トランジスタパネルの一部の等価回路的平面図。
【図2】図1に示す薄膜トランジスタパネルの表示領域の一部の透過平面図。
【図3】図2のIII−III線に沿う断面図。
【図4】走査ライン用静電保護素子の部分の断面図。
【図5】データライン用静電保護素子の部分の断面図。
【図6】各接続パッドの部分の断面図。
【図7】図4に示す部分の製造に際し、当初の製造工程の断面図。
【図8】図7に続く製造工程の断面図。
【図9】この発明の第2実施形態としての薄膜トランジスタパネルの図3同様の断面図。
【図10】この発明の第3実施形態としての薄膜トランジスタパネルの図3同様の断面図。
【図11】この発明の第4実施形態としての薄膜トランジスタパネルの図2同様の透過平面図。
【図12】この発明の第5実施形態としての薄膜トランジスタパネルの図11同様の透過平面図。
【符号の説明】
1 ガラス基板
2 表示領域
3 画素電極
4 薄膜トランジスタ
5 走査ライン
6 データライン
7 補助容量ライン
7a 第1の補助容量ライン
7b 第2の補助容量ライン
9、11、17 接続パッド
12 静電保護リング
13 走査ライン用静電保護素子
14 データライン用静電保護素子
22 ゲート絶縁膜
29 層間絶縁膜
31、33、44〜46、49、51〜55 コンタクトホール
32 オーバーコート膜
43 接続配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a thin film transistor panel and a method for manufacturing the same.
[0002]
[Prior art]
In a thin film transistor panel in an active matrix liquid crystal display device, scanning lines and data lines are provided in a matrix on a substrate, and a thin film transistor as a switching element is provided near each intersection to be connected to both lines. In some cases, a pixel electrode is connected to a thin film transistor (see, for example, Patent Document 1).
[0003]
[Patent Document 1]
Japanese Patent Laid-Open No. 1-156725 (FIGS. 1 and 4)
[0004]
That is, in the thin film transistor panel described in Patent Document 1, a semiconductor thin film is provided on a substrate, a gate insulating film is provided thereon, a scanning line including a gate electrode is provided thereon, and an interlayer insulating film is provided thereon. And a data line connected to the drain region of the semiconductor thin film, an overcoat film provided thereon, and a pixel electrode connected to the source region of the semiconductor thin film thereon. Yes.
[0005]
In this case, the data line is connected to the drain region of the semiconductor thin film through a contact hole formed in the underlying interlayer insulating film and gate insulating film by photolithography. In addition, the pixel electrode is connected to the source region of the semiconductor thin film through a contact hole formed in the overcoat film, the interlayer insulating film, and the gate insulating film thereunder by photolithography. Further, for example, in order to expose the connection pad of the scanning line, it is necessary to form a contact hole at least in the interlayer insulating film by photolithography.
[0006]
[Problems to be solved by the invention]
As described above, the thin film transistor panel described in Patent Document 1 has a problem that the number of manufacturing steps is rather large because the photolithography process for forming the contact hole is performed at least three times.
SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor panel and a method for manufacturing the same that can reduce the number of manufacturing steps.
[0007]
[Means for Solving the Problems]
According to the first aspect of the present invention, a gate insulating film and an interlayer insulating film are provided on a scanning line including a gate electrode of a thin film transistor, and an electrostatic protection ring is provided on the interlayer insulating film via the electrostatic protection element. In the thin film transistor panel provided connected to a line, one end of a connection wiring provided on the interlayer insulating film for connecting the electrostatic protection element and the scanning line is formed on the interlayer insulating film Connected to the scanning line via an upper contact hole and a lower contact hole formed in the gate insulating film via the upper contact hole so is there.
According to a second aspect of the present invention, in the first aspect of the present invention, an auxiliary capacitance line is provided on the interlayer insulating film so as to be connected to the electrostatic protection ring.
According to a third aspect of the present invention, in the second aspect of the present invention, the electrostatic protection ring, the connection wiring, and the auxiliary capacitance line are formed of the same material.
According to a fourth aspect of the invention, in the second aspect of the invention, a data line is provided on the gate insulating film so as to be connected to a drain electrode of the thin film transistor, and the auxiliary capacitance line is overlapped with the data line. It is characterized by that.
According to a fifth aspect of the present invention, in the fourth aspect of the present invention, the width of the portion of the auxiliary capacitance line that overlaps the data line is wider than the width of the data line. Is.
According to a sixth aspect of the invention, in the fifth aspect of the invention, the auxiliary capacitance line has a first auxiliary capacitance line made of a light-shielding metal having a width wider than that of the data line. Transparency wider than the width of the first auxiliary capacitance line light It has a two-layer structure with a second auxiliary capacitance line made of a conductive metal.
According to a seventh aspect of the invention, there is provided the pixel electrode according to the fourth aspect, wherein a pixel electrode is provided on the overcoat film provided on the interlayer insulating film so as to be connected to a source electrode of the thin film transistor. The both sides of the auxiliary capacitor line are overlapped with the auxiliary capacitance lines arranged on both sides thereof.
The invention according to
The invention according to
According to a tenth aspect of the present invention, in the invention according to the eighth aspect, the another connection wiring is transparent. light It is characterized by being formed of a conductive metal.
According to an eleventh aspect of the present invention, in the invention according to the seventh aspect, the source electrode is provided on the gate insulating film, and the pixel electrode is a contact hole formed in the overcoat film and the interlayer insulating film. It is connected to the source electrode via
According to a twelfth aspect of the present invention, a gate insulating film and an interlayer insulating film are provided on a scanning line including a gate electrode of a thin film transistor, and an electrostatic protection ring is provided on the interlayer insulating film via the electrostatic protection element. In a method of manufacturing a thin film transistor panel connected to a line, an upper contact hole formed in the interlayer insulating film on a predetermined portion of the scanning line and a lower contact with the gate insulating film through the upper contact hole A hole is formed, and a connection wiring for connecting the electrostatic protection element and the scanning line is connected to the scanning line on the interlayer insulating film via the upper contact hole and the lower contact hole. It is characterized by forming.
According to a thirteenth aspect of the present invention, in the twelfth aspect of the present invention, an auxiliary capacitance line is formed on the interlayer insulating film by being connected to the electrostatic protection ring.
According to a fourteenth aspect of the present invention, in the invention according to the thirteenth aspect, the electrostatic protection ring, the connection wiring, and the auxiliary capacitance line are simultaneously formed of the same material.
According to a fifteenth aspect of the invention, in the invention of the thirteenth aspect, the auxiliary capacitance line is provided on the gate insulating film and connected to the drain electrode of the thin film transistor. This It is formed so as to overlap with the data line.
According to the present invention, the contact hole is continuously formed in the interlayer insulating film and the gate insulating film on the predetermined portion of the scanning line, and the electrostatic protection element and the scanning line are connected on the interlayer insulating film. The connection wiring is formed by connecting one end thereof to the scanning line through the contact hole, so that the contact hole forming process can be reduced once, and accordingly, the number of manufacturing processes can be reduced accordingly.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is an equivalent circuit plan view of a part of a thin film transistor panel in an active matrix type liquid crystal display device as a first embodiment of the present invention. The thin film transistor panel includes a glass substrate 1. A region surrounded by an alternate long and short dash line on the glass substrate 1 is a
[0009]
In the
[0010]
The right end of each
[0011]
The lower end of each
[0012]
The upper end portion and the lower end portion of each
[0013]
An input
[0014]
Here, an electrostatic countermeasure in the thin film transistor panel will be briefly described. For example, when static electricity is externally charged to the left end surface or upper end surface of the glass substrate 1, the
[0015]
Next, FIG. 2 shows a transmission plan view of a part of the
[0016]
The
[0017]
[0018]
In this case, as will be described later, the
[0019]
Further, as shown in FIG. 1, since the
[0020]
Next, a specific structure of the thin film transistor panel shown in FIGS. 1 and 2 will be described. First, FIG. 3 shows a sectional view taken along line III-III in FIG. A scanning line 5 (see FIG. 2) including a
[0021]
A semiconductor
[0022]
Ohmic contact layers 25 and 26 made of n-type amorphous silicon are provided on both sides of the upper surface of the channel
[0023]
The
[0024]
A
[0025]
A predetermined portion of the upper surface of the
[0026]
A
[0027]
An
[0028]
Next, FIG. 4 shows a cross-sectional view of the scanning line
[0029]
A
[0030]
An
[0031]
Next, FIG. 5 shows a cross-sectional view of the data line
[0032]
One
[0033]
Next, FIG. 6 shows a sectional view of a portion of each
[0034]
In this case, the
[0035]
Next, the
[0036]
In this case, the
[0037]
Next, the
[0038]
Next, an example of a manufacturing method of the thin film transistor panel having the above configuration will be described. However, in this case, the description will be focused on the scanning line
[0039]
Next, as shown in FIG. 7, a
[0040]
Next, as shown in FIG. 7, an
[0041]
In this case, first, the
[0042]
Next, as shown in FIG. 4, a film was formed by sputtering in the
[0043]
Next, as shown in FIG. 4, upper metal layers 43b and 12b are formed by patterning a metal layer made of ITO or the like formed by sputtering on the upper surfaces of the
[0044]
Next, as shown in FIG. 4, an
[0045]
Next, as shown in FIG. 3, the pixel electrode is formed by patterning a metal layer made of ITO or the like formed by sputtering at each predetermined position on the upper surface of the
[0046]
Thus, in the above manufacturing method, for example, as shown in FIG. 8, the
[0047]
Incidentally, in the above manufacturing method, the photolithography process for forming the contact holes is performed in order to form contact holes in the
[0048]
On the other hand, in FIG. 4 and FIG. 6, after forming the
[0049]
By the way, in the active matrix type liquid crystal display device having the thin film transistor panel having the above configuration, the
[0050]
Further, the
[0051]
Further, as shown in FIG. 2, since only the left and right side portions of the
[0052]
Further, as shown in FIG. 2, the vicinity of the intersection of the
[0053]
(Second Embodiment)
In FIG. 3, the
[0054]
(Third embodiment)
Further, as in the third embodiment of the present invention shown in FIG. 10, the
[0055]
(Fourth embodiment)
FIG. 11 is a transmission plan view similar to FIG. 2 of a thin film transistor panel as a fourth embodiment of the present invention. 11 differs from the case shown in FIG. 2 in that the semiconductor
[0056]
In such a case, light leakage can be reduced and flicker can be reduced by shielding the semiconductor
[0057]
(Fifth embodiment)
FIG. 12 is a transmission plan view similar to FIG. 11 of a thin film transistor panel as a fifth embodiment of the present invention. 12 is different from the case shown in FIG. 11 in that the
[0058]
(Other embodiments)
For example, a
[0059]
In addition, since the
[0060]
By the way, the
[0061]
In the case where the
[0062]
Furthermore, in the above embodiment, the case where the
[0063]
【The invention's effect】
As described above, according to the present invention, contact holes are continuously formed in the interlayer insulating film and the gate insulating film on a predetermined portion of the scanning line, and the electrostatic protection element and the scanning line are formed on the interlayer insulating film. By forming the connection wiring for connecting the one end of the connection wiring to the scanning line through the contact hole, the contact hole forming process can be reduced once, and therefore the number of manufacturing processes is reduced accordingly. be able to.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit plan view of a part of a thin film transistor panel as a first embodiment of the present invention;
FIG. 2 is a transmission plan view of a part of a display region of the thin film transistor panel shown in FIG.
3 is a cross-sectional view taken along line III-III in FIG.
FIG. 4 is a cross-sectional view of a scanning line electrostatic protection element portion.
FIG. 5 is a cross-sectional view of a data line electrostatic protection element portion;
FIG. 6 is a cross-sectional view of a portion of each connection pad.
7 is a cross-sectional view of an initial manufacturing process in manufacturing the portion shown in FIG. 4;
FIG. 8 is a cross-sectional view of the manufacturing process following FIG. 7;
FIG. 9 is a sectional view similar to FIG. 3 of a thin film transistor panel as a second embodiment of the invention.
FIG. 10 is a cross-sectional view similar to FIG. 3 of a thin film transistor panel as a third embodiment of the invention.
FIG. 11 is a transmission plan view similar to FIG. 2 of a thin film transistor panel as a fourth embodiment of the invention.
FIG. 12 is a transmission plan view similar to FIG. 11 of a thin film transistor panel as a fifth embodiment of the invention.
[Explanation of symbols]
1 Glass substrate
2 display area
3 Pixel electrode
4 Thin film transistor
5 scan lines
6 data lines
7 Auxiliary capacity line
7a First auxiliary capacity line
7b Second auxiliary capacity line
9, 11, 17 Connection pad
12 Electrostatic protective ring
13 Electrostatic protective element for scan line
14 Electrostatic protective elements for data lines
22 Gate insulation film
29 Interlayer insulation film
31, 33, 44-46, 49, 51-55 Contact hole
32 Overcoat film
43 Connection wiring
Claims (15)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003137233A JP4370806B2 (en) | 2003-05-15 | 2003-05-15 | Thin film transistor panel and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003137233A JP4370806B2 (en) | 2003-05-15 | 2003-05-15 | Thin film transistor panel and manufacturing method thereof |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009167346A Division JP4506899B2 (en) | 2009-07-16 | 2009-07-16 | Thin film transistor panel and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004341186A JP2004341186A (en) | 2004-12-02 |
JP4370806B2 true JP4370806B2 (en) | 2009-11-25 |
Family
ID=33526945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003137233A Expired - Lifetime JP4370806B2 (en) | 2003-05-15 | 2003-05-15 | Thin film transistor panel and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4370806B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102375275A (en) * | 2010-08-05 | 2012-03-14 | 三星电子株式会社 | Display device |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4817718B2 (en) | 2005-05-27 | 2011-11-16 | シャープ株式会社 | Display device substrate and liquid crystal display device including the same |
JP4492528B2 (en) * | 2005-12-02 | 2010-06-30 | カシオ計算機株式会社 | Liquid crystal display |
WO2010029885A1 (en) * | 2008-09-12 | 2010-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US8373814B2 (en) * | 2009-07-14 | 2013-02-12 | Samsung Display Co., Ltd. | Display panel and display panel device including the transistor connected to storage capacitor |
KR101739574B1 (en) * | 2009-07-14 | 2017-05-25 | 삼성디스플레이 주식회사 | Display panel and display panel device inclduing the same |
KR102057299B1 (en) * | 2009-07-31 | 2019-12-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and manufacturing method thereof |
WO2011027676A1 (en) * | 2009-09-04 | 2011-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
KR101746198B1 (en) | 2009-09-04 | 2017-06-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device and electronic device |
US9064962B2 (en) | 2010-12-09 | 2015-06-23 | Sharp Kabushiki Kaisha | Thin film transistor array substrate |
TW202430006A (en) * | 2012-11-28 | 2024-07-16 | 日商半導體能源研究所股份有限公司 | Display device |
-
2003
- 2003-05-15 JP JP2003137233A patent/JP4370806B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102375275A (en) * | 2010-08-05 | 2012-03-14 | 三星电子株式会社 | Display device |
CN102375275B (en) * | 2010-08-05 | 2016-09-07 | 三星显示有限公司 | Display device |
Also Published As
Publication number | Publication date |
---|---|
JP2004341186A (en) | 2004-12-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4831716B2 (en) | Active matrix liquid crystal display device | |
US6028652A (en) | Array substrate for display device and manufacturing method thereof | |
KR101055011B1 (en) | Active matrix substrate and liquid crystal display device having the same | |
KR0178832B1 (en) | A liquid crystal display device | |
US5907379A (en) | In-plane switching liquid crystal display having high aperture ratio | |
JP2009223245A (en) | Liquid crystal display device | |
US5742365A (en) | Liquid crystal display device and method for manufacturing the same in which a light shielding layer is over the gate electrode or a gate electrode is in a trench | |
US20070126942A1 (en) | Liquid crystal display device having crosstalk preventing structure | |
JP2004247533A (en) | Active matrix panel | |
JPH05313197A (en) | Active matrix substrate | |
KR100838185B1 (en) | an array panel and a liquid crystal display using by it, and fabricating method of the same | |
JP4370806B2 (en) | Thin film transistor panel and manufacturing method thereof | |
JP2018138961A (en) | Liquid crystal display panel and liquid crystal display | |
JP2000187242A (en) | Liquid crystal display device and production thereof | |
JP4102925B2 (en) | Active matrix type liquid crystal display device | |
JP4114409B2 (en) | Display device | |
JPH1010581A (en) | Display device | |
KR100848108B1 (en) | liquid crystal display, thin film transistor array plate and method for fabricating the plate | |
JP2001092378A (en) | Active matrix substrate | |
JP2007334082A (en) | Thin film transistor panel and liquid crystal display | |
JP4506899B2 (en) | Thin film transistor panel and manufacturing method thereof | |
KR100493380B1 (en) | Method for manufacturing liquid crystal display device | |
KR100303440B1 (en) | Liquid crystal display of in-plane switching mode | |
JPH11295760A (en) | Array substrate for display device and manufacture thereof | |
JPH10161102A (en) | Liquid crystal display device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060208 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060405 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060420 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080519 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090311 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090519 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090716 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090811 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090824 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4370806 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |