JP4355114B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に大容量のダイナミック型ＲＡＭ（ランダムアクセスメモリ）やダイナミック型ＲＡＭを搭載したシステムＬＳＩにおいてその更なる高集積化、大規模化、低コスト化及び低消費電力化に有効な技術に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置として、互いに直交して配置される複数のワード線及びビット線と、これ等のワード線及びビット線にマトリックス状に接続された多数のメモリセルを含むメモリセルアレイを構成要素とするダイナミック型ＲＡＭ等がある。近年、ダイナミック型ＲＡＭ等の高集積化、大規模化は目覚ましく、これを更に推進するための種々の技術が開発されつつある。
【０００３】
半導体記憶装置において、チップ面積の増大はチップコスト増大に大きく関わるため、如何にチップレイアウトを効率的に行ってチップ面積の縮小を図っていくかという課題は半導体記憶装置の開発における最も重要な課題の一つである。特に、メモリセルのレイアウトピッチに依存した回路であるセンスアンプ、サブワードドライバー等のメモリセル周辺回路は、メモリセルと同様に同一の回路を多数配列して構成されるために、チップ面積に占める割合が非常に高い。
【０００４】
しかし、小面積化、低消費電力化、高速動作化は互いに相反するものである。例えば、ビット線対を高速にプリチャージするためにビット線プリチャージ・イコライズトランジスタをシェアドスイッチトランジスタの両側、即ち、メモリセル側とセンスアンプ側にも配置すると、この高速動作化のためにレイアウト面積は益々増大する傾向となる。
【０００５】
半導体記憶装置において、メモリセルに蓄えられたデータは、ビット線を介して読み出され、センスアンプにより増幅される。図４は、センスアンプとそれに付随するシェアドスイッチ回路、メモリセルブロック内プリチャージ・イコライズ回路、センスアンプブロック内ビット線プリチャージ・イコライズ回路、及びコラムスイッチ回路の回路図を示す。同図において、１はラッチ型のセンスアンプであり、メモリセルよりビット線対ＢＩＴ、ＸＢＩＴに読み出されたデータを増幅する機能を有する。２はコラムスイッチ回路であり、ビット線対ＢＩＴ、ＸＢＩＴとデータ線ＤＱ、ＸＤＱとを接続し、前記センスアンプ１により増幅されたデータをビット線対からデータ線対に転送する役割を果たす。３及び４はメモリセル内のビット線対とセンスアンプブロック内のビット線対とを接続するシェアドスイッチ回路、５はセンスアンプ１内のビット線ＢＩＴ、ＸＢＩＴを相互に短絡してイコライズすると共に所定電位にプリチャージするセンスアンプ内ビット線プリチャージ・イコライズ回路、６及び７は各々メモリセルブロック内のビット線（ＢＩＴＬ、ＸＢＩＴＬ）、（ＢＩＴＲ、ＸＢＩＴＲ）を短絡してイコライズすると共に所定電位にプリチャージするメモリセルブロック内ビット線プリチャージ・イコライズ回路である。
【０００６】
前記図４のように構成された半導体記憶装置について、以下、その動作を説明する。先ず、メモリセルに蓄えられたデータの読み出し動作について説明する。メモリセルブロック内プリチャージ・イコライズ回路６、７及びセンスアンプ内ビット線プリチャージ・イコライズ回路５により、メモリセルブロック内とセンスアンプブロック内のビット線のイコライズ及びプリチャージが行われて、メモリセルからのデータを読み出すための準備としてビット線対の電位を同じ電位とする。その後、読み出しを行うメモリセル側と反対側のシェアドスイッチ３又は４をＯＮからＯＦＦに制御する（例えば、データを読み出すメモリセルがビット線ＢＩＴＲに接続されている場合にはシェアドスイッチ３をＯＦＦに制御する。）そして、ビット線に接続されたメモリセルのゲートであるワード線を活性化させ、メモリセルキャパシタに蓄えられた蓄積電荷をビット線ＢＩＴＲに転送する。シェアドスイッチ回路４はＯＮのままであり、メモリセルよりビット線ＢＩＴＲに読み出されたデータは、シェアドスイッチ４を介してセンスアンプ内ビット線ＢＩＴに読み出される。その後、センスアンプ内ビット線対ＢＩＴ、ＸＢＩＴに読み出された微小電位差がセンスアンプ１のＯＮ動作により増幅される。
【０００７】
続いて、コラムスイッチ回路２がコラム選択信号ＹによりＯＮ状態に制御されて、ビット線対ＢＩＴ、ＸＢＩＴとデータ線対ＤＱ、ＸＤＱとが接続され、センスアンプ内ビット線対ＢＩＴ、ＸＢＩＴ上に増幅されたデータがデータ線ＤＱ、ＸＤＱに転送される。
【０００８】
その後、スタンバイ状態にするため、メモリセルトランジスタのゲート電極であるワード線の電位を引き下げてメモリセルトランジスタをＯＦＦ状態にし、蓄積電荷を保持した後、センスアンプ１をＯＦＦ状態にする。そして、ＯＦＦしていた側のシェアドスイッチ３をＯＮに制御すると共に、プリチャージ・イコライズ回路５、６、７を再びＯＮ状態に制御して、ビット線のイコライズとプリチャージとを行い、メモリセルからのデータを読み出すための準備としてビット線対ＢＩＴＬ、ＸＢＩＴＬ、ＢＩＴ、ＸＢＩＴ、ＢＩＴＲ、ＸＢＩＴＲの電位を同一電位とする。
【０００９】
図７は、半導体記憶装置のレイアウトを示す従来例であり、前記図４に示したセンスアンプブロック内の回路構成のうち、２個のシェアドスイッチ回路４と２個のメモリセルブロック内ビット線プリチャージ・イコライズ回路７との一般的なトランジスタレイアウト配置図を示す。シェアドスイッチ回路３とメモリセルブロック内ビット線プリチャージ・イコライズ回路５のレイアウト配置も、このトランジスタ配置と同様のレイアウトとなる。図７において、１０はＭＯＳトランジスタの拡散領域、１１はＭＯＳトランジスタのゲート電極、１３は素子分離領域を表す。
【００１０】
図７に示す従来のレイアウト図では、シェアドスイッチ回路４とメモリセルブロック内ビット線プリチャージ・イコライズ回路７とは別々の拡散領域上に形成され、各トランジスタ素子の拡散領域の間には素子分離領域１３が形成される。従って、センスアンプブロックにおいて、１個のシェアドスイッチ回路４と１個のメモリセルブロック内ビット線イコライズ回路７だけで、３個の拡散領域をレイアウトしなければならない。図７の従来のレイアウト図では、センスアンプ内ビット線プリチャージ・イコライズ回路７の拡散領域とシェアドスイッチ回路４の拡散領域とにおいて、配線へのコンタクトが向かい合っている。コンタクトを取る拡散領域では、ゲート電極とコンタクトとの分離、コンタクトと拡散領域とのオーバラップマージン等を取る必要があり、広い拡散領域が必要であり、また、拡散領域間で素子分離領域１３を確保する必要がある。
【００１１】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体記憶装置のトランジスタレイアウト配置では、シェアドスイッチトランジスタとプリチャージトランジスタとのレイアウトにおいて、ゲート電極とコンタクトとの分離、コンタクトと拡散領域とのオーバラップの距離、及び２つの拡散領域間で素子分離領域を各々確保しなければならないため、センスアンプブロックのレイアウト面積が大きくなってしまう欠点がある。小さい面積で素子分離領域を形成することは半導体プロセス上困難であり、今後の大規模集積回路で要求される小さい面積のセンスアンプブロック内に前記従来の構成で各機能回路をレイアウトすることは困難である。
【００１２】
その結果、前述のように多数のセンスアンプを配置する半導体記憶装置では、チップ面積の増大及びチップコスト増大を招く。従って、メモリセルと同様に同一回路が多数配列されるセンスアンプのレイアウト面積を削減することは、チップサイズの削減に大きく貢献し、コストの削減に対して大きな効果を発揮するため、センスアンプ内のレイアウト面積の削減は半導体記憶装置の設計、開発における最も重要な課題の一つである。
【００１３】
本発明は前記従来の問題点を解決するものであり、その目的は、センスアンプブロック内のシェアドスイッチ回路及びプリチャージ回路が小さい面積内に効率良くレイアウトされた半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、シェアドスイッチ回路を構成するシェアドスイッチトランジスタの拡散領域と、ビット線プリチャージ・イコライズ回路を構成するプリチャージトランジスタやイコライズトランジスタの拡散領域とを共用化して、面積の削減を図ることとする。
【００１５】
即ち、請求項１記載の発明の半導体記憶装置は、ビット線に接続されるメモリセルが複数個並んだメモリセルアレイと、前記ビット線の１対毎に設けられたセンスアンプが複数個並んだセンスアンプ列と、前記ビット線対のプリチャージを行うプリチャージトランジスタが複数個並んだプリチャージトランジスタ列と、前記ビット線対をイコライズするイコライズトランジスタが複数個並んだイコライズトランジスタ列と、前記ビット線対を対応するセンスアンプに接続するシェアドスイッチトランジスタが複数個並んだシェアドスイッチトランジスタ列とを備え、前記イコライズトランジスタの一方の拡散領域とこのイコライズトランジスタに対応するシェアドスイッチトランジスタの一方の拡散領域とは共通化されていると共に、前記イコライズトランジスタの他方の拡散領域とこのイコライズトランジスタに対応するプリチャージトランジスタの一方の拡散領域とは共通化されていることを特徴とする。
【００１６】
請求項２記載の発明は、請求項１記載の半導体記憶装置において、前記プリチャージトランジスタの他方の拡散領域は他のプリチャージトランジスタの他方の拡散領域と共通化されていることを特徴とする。
【００１７】
請求項３記載の発明は、請求項２記載の半導体記憶装置において、前記プリチャージトランジスタと他のプリチャージトランジスタとで共通化された拡散領域は、前記センスアンプ列と同一方向に延び、前記プリチャージトランジスタの共通化された拡散領域は、１個のコンタクトを介して、金属配線層に配置されるプリチャージ電位供給用の配線と接続されることを特徴とする。
【００１８】
請求項４記載の発明の半導体記憶装置は、ビット線に接続されるメモリセルが複数個並んだメモリセルアレイと、前記ビット線の１対毎に設けられたセンスアンプが複数個並んだセンスアンプ列と、前記ビット線対のプリチャージを行うプリチャージトランジスタが複数個並んだプリチャージトランジスタ列と、前記ビット線対をイコライズするイコライズトランジスタが複数個並んだイコライズトランジスタ列と、前記ビット線対を対応するセンスアンプに接続するシェアドスイッチトランジスタが複数個並んだシェアドスイッチトランジスタ列とを備え、前記イコライズトランジスタの一方の拡散領域とこのイコライズトランジスタに対応するシェアドスイッチトランジスタの一方の拡散領域とは共通化されており、前記シェアドトランジスタのゲート電極と、このシェアドトランジスタに対応するイコライズトランジスタ及びプリチャージトランジスタの各ゲート電極は、同一方向に延びて配置されていることを特徴とする。
【００１９】
請求項５記載の発明は、請求項４記載の半導体記憶装置において、前記イコライズトランジスタの他方の拡散領域とこのイコライズトランジスタに対応するプリチャージトランジスタの一方の拡散領域とは共通化されていることを特徴とする。
【００２０】
請求項６記載の発明は、請求項４記載の半導体記憶装置において、前記プリチャージトランジスタの他方の拡散領域は他のプリチャージトランジスタの他方の拡散領域と共通化されていることを特徴とする。
【００２１】
請求項７記載の発明は、請求項４〜６の何れか１項に記載の半導体記憶装置において、前記プリチャージトランジスタと前記シェアドスイッチトランジスタとでは、ゲート酸化膜厚が異なることを特徴とする。
【００２２】
請求項８記載の発明は、請求項４〜６の何れか１項に記載の半導体記憶装置において、前記プリチャージトランジスタの閾値電圧は、前記シェアドスイッチトランジスタの閾値電圧よりも低いことを特徴とする。
【００２３】
請求項９記載の発明は、請求項４〜６の何れか１項に記載の半導体記憶装置において、前記プリチャージトランジスタのゲート長は、前記シェアドスイッチトランジスタのゲート長よりも短いことを特徴とする。
【００２４】
請求項１０記載の発明は、請求項４〜６の何れか１項に記載の半導体記憶装置において、前記イコライズトランジスタのゲート長は、前記プリチャージトランジスタのゲート長よりも短いことを特徴とする。
【００２５】
請求項１１記載の発明は、請求項４〜６の何れか１項に記載の半導体記憶装置において、前記イコライズトランジスタをＯＮした後、前記プリチャージトランジスタがＯＮすること特徴とする。
【００２６】
請求項１２記載の発明の半導体記憶装置は、ビット線に接続されるメモリセルが複数個並んだメモリセルアレイと、前記ビット線の１対毎に設けられたセンスアンプが複数個並んだセンスアンプ列と、前記ビット線対のプリチャージを行うプリチャージトランジスタが複数個並んだプリチャージトランジスタ列と、前記ビット線対を対応するセンスアンプに接続するシェアドスイッチトランジスタが複数個並んだシェアドスイッチトランジスタ列とを備え、前記プリチャージトランジスタの一方の拡散領域とこのプリチャージトランジスタに対応するシェアドスイッチトランジスタの一方の拡散領域とは共通化されていると共に、前記プリチャージトランジスタの他方の拡散領域は、他のプリチャージトランジスタの他の拡散領域と共通化されており、前記プリチャージトランジスタと他のプリチャージトランジスタとで共通化された拡散領域は、前記センスアンプ列と同一方向に延び、前記プリチャージトランジスタの共通化された拡散領域は、１個のコンタクトを介して、金属配線層に配置されるプリチャージ電位供給用の配線と接続され、前記コンタクトは、前記プリチャージトランジスタのゲート電極の端部近傍に配置され、前記プリチャージトランジスタのゲート電極は、前記コンタクト付近で前記コンタクトを迂回するように屈曲していることを特徴とする。
【００２７】
請求項１３記載の発明の半導体記憶装置は、ビット線に接続されるメモリセルが複数個並んだメモリセルアレイと、前記ビット線の１対毎に設けられたセンスアンプが複数個並んだセンスアンプ列と、前記ビット線対のプリチャージを行うプリチャージトランジスタが複数個並んだプリチャージトランジスタ列と、前記ビット線対をイコライズするイコライズトランジスタが複数個並んだイコライズトランジスタ列と、前記ビット線対を対応するセンスアンプに接続するシェアドスイッチトランジスタが複数個並んだシェアドスイッチトランジスタ列とを備え、前記イコライズトランジスタの一方の拡散領域とこのイコライズトランジスタに対応するシェアドスイッチトランジスタの一方の拡散領域とは共通化されていると共に、前記プリチャージトランジスタの他方の拡散領域は他のプリチャージトランジスタの他方の拡散領域と共通化されており、前記プリチャージトランジスタと他のプリチャージトランジスタとで共通化された拡散領域は、前記センスアンプ列と同一方向に延び、前記プリチャージトランジスタの共通化された拡散領域は、１個のコンタクトを介して、金属配線層に配置されるプリチャージ電位供給用の配線と接続され、前記コンタクトは、前記プリチャージトランジスタのゲート電極の端部近傍に配置され、前記プリチャージトランジスタのゲート電極は、前記コンタクト付近で前記コンタクトを迂回するように屈曲していることを特徴とする。
【００２８】
以上により、請求項１〜６記載の発明の半導体集積回路では次の作用を奏する。即ち、ビット線に読み出されたデータをセンスアンプにより増幅する構成をとる半導体記憶装置、例えばＤＲＡＭ等の半導体メモリやこの半導体メモリを搭載したシステムＬＳＩ、特に大容量の半導体記憶装置では、ビット線１対又は２対に対して１対のセンスアンプがレイアウト配置されており、半導体チップ上に多数のセンスアンプが配置されている。このため、センスアンプ面積が半導体記憶装置に占める割合が大きい。従って、センスアンプに付随した回路のレイアウト面積を削減することは、半導体記憶装置のチップサイズの削減に効果的である。このセンスアンプの面積削減のため、センスアンプの左右のビット線対に対して１個のセンスアンプがレイアウト配置されるシェアドセンスアンプ方式が一般的に採用されるが、このシェアドセンスアンプ方式では、ビット線２対に対して１個のセンスアンプ当てとなって、センスアンプの個数を半減でき、センスアンプの面積を大幅に削減可能である。しかし、シェアドセンスアンプ方式では、センスアンプの両側に位置する２対のビット線でセンスアンプ１個を共用するため、一方のビット線対をセンスアンプに接続する際には他方のビット線対を切り離す必要上、メモリセルに接続されたビット線対とセンスアンプとの間に、この切り離し機能を持つスイッチの役割を果たすトランジスタ（シェアドスイッチトランジスタ）が必要となる。このシェアドスイッチトランジスタは、ビット線１本に対して１個配置する必要があり、センスアンプ１個当たりでは４個必要となる。このように、シェアドスイッチトランジスタはビット線と同じ数だけ配置する必要があるため、非常に多くの数となり、レイアウト面積も大きくなる。ここで、メモリセルに蓄えられたデータをビット線に読み出す前に、ビット線対の電位を同一電位にしておくプリチャージ動作を行うが、このプリチャージ動作のためにセンスアンプ内にプリチャージ電位を供給するプリチャージトランジスタが配置される。このプリチャージ動作を高速化するため、メモリセル側のビット線にもプリチャージトランジスタが配置されることが多い。
【００２９】
ここで、請求項１〜６記載の発明の半導体記憶装置では、シェアドセンスアンプ方式において、ビット線の電位の同一にするイコライズトランジスタを設ける場合に、シェアドスイッチトランジスタとイコライズトランジスタとの間で拡散領域を共通化したので、シェアドスイッチトランジスタの拡散領域とイコライズトランジスタの拡散領域との間に素子分離領域を設ける必要がないので、レイアウト面積が有効に削減される。
【００３０】
特に、請求項１記載の発明では、イコライズトランジスタの他方の拡散領域とプリチャージトランジスタの一方の拡散領域とが共通化されるので、イコライズトランジスタとプリチャージトランジスタとの拡散領域間に素子分離領域を設ける必要がなく、レイアウト面積がより一層に削減される。
【００３１】
また、請求項２記載の発明では、複数のプリチャージトランジスタの拡散領域が共通化されるので、プリチャージ電位供給用の金属配線から複数のプリチャージトランジスタの拡散領域への接続コンタクト数を削減できる。その結果、複数のプリチャージトランジスタにおいて、ゲート電極とコンタクトとの分離、コンタクトと拡散領域とのオーバラップマージン等を取る必要がなくなって、大きな拡散領域が不必要となり、更には拡散領域間で素子分離領域を確保する必要がなくなるので、レイアウト面積の大幅な削減が可能である。
【００３２】
請求項３記載の発明では、プリチャージ電位供給用の金属配線から、複数のプリチャージトランジスタで共通化された拡散領域への接続コンタクトを１箇所だけ確保すれば良いので、レイアウト面積の削減に効果的である。
【００３３】
また、請求項１２及び１３記載の発明では、プリチャージ電位供給用の金属配線をプリチャージトランジスタの拡散領域に接続する接続コンタクトがプリチャージトランジスタのゲート電極の端部近傍に配置されるものの、このゲート電極の端部が前記接続コンタクトを迂回するように折曲しているので、この接続コンタクトとゲート電極との離隔が確保され、接続コンタクトを配置する領域を別途必要とすることがない。しかも、前記接続コンタクトは２個のプリチャージトランジスタ間の空き領域に設けることが可能であるので、センスアンプブロックを拡大する必要がなく、面積を縮小できる。
【００３４】
また、請求項７記載の発明では次の作用を奏する。シェアドスイッチトランジスタのゲート電位は一般的にセンスアンプの電源電位よりも高く、またプリチャージ電位はセンスアンプ電源電位の約半分の電位であって、プリチャージトランジスタのゲート電位はシェアドスイッチトランジスタのゲート電位ほど高く設定する必要はない。この関係から、プリチャージトランジスタとシェアドスイッチトランジスタとではゲート酸化膜にかかる電圧は前者の方が低く、前者のゲート酸化膜厚を薄くできる。以上のことから、プリチャージトランジスタのゲート酸化膜厚をシェアドスイッチトランジスタの酸化膜厚よりも薄く設定できるので、プリチャージトランジスタに流れる電流量を増加させることができ、プリチャージ動作の高速化を図ることができる。
【００３５】
更に、請求項８記載の発明では、プリチャージトランジスタの閾値電圧がシェアドスイッチトランジスタの閾値電圧よりも低いので、プリチャージトランジスタの電流量が増加して、プリチャージ動作の高速化を図ることができる。ここで、プリチャージトランジスタの閾値電圧を低く設定すると、プリチャージトランジスタのＯＦＦ時のＯＦＦ電流は増加するが、半導体記憶装置の待機時にはプリチャージトランジスタは常にＯＮ状態であるので、待機時電流が大きくなり過ぎる問題は生じない。また、半導体記憶装置の動作時も、センスアンプで増幅されたデータが壊れるほどの電流は流れないので、半導体記憶装置の誤動作の問題はない。
【００３６】
加えて、請求項９記載の発明では、プリチャージトランジスタのゲート長がシェアドスイッチトランジスタのゲート長よりも短く設定されているので、プリチャージトランジスタの電流量が増加して、プリチャージ動作の高速化を図ることができる。ここで、プリチャージトランジスタのゲート長を多少短く設定すると、プリチャージトランジスタのＯＦＦ時のＯＦＦ電流は増加するが、前述のように待機時電流や回路誤動作等の問題は生じない。
【００３７】
更に加えて、請求項１０記載の発明では次の作用を奏する。即ち、プリチャージ動作時には、プリチャージトランジスタがＯＮして、高レベル電位と低レベル電位とに各々振幅していた１対の２本のビット線に充放電が始まる。ここで、プリチャージトランジスタがＯＮするタイミングについて説明すると、低レベル電位のビット線に接続されたプリチャージトランジスタは、ソース電位が低レベルであるので、閾値電圧が低く、ＯＮするゲート電位が低く、早くＯＮし始め、またトランジスタ電流量も多い。一方、高レベル電位のビット線に接続されたプリチャージトランジスタは、ソース電位がプリチャージレベルであるので、閾値電圧が高く、ＯＮするゲート電位が高く、ＯＮするのが遅れ、またトランジスタ電流量も少ない。このため、イコライズトランジスタによってビット線対が短絡されても、高レベル電位のビット線から低レベルのビット線に電流が流れるよりも、早くＯＮするプリチャージトランジスタを経て低レベル電位のビット線にプリチャージ電源から電流が供給される割合が大きく、プリチャージ電源からの消費電流が大きくなってしまう。しかし、イコライズトランジスタのゲート長がプリチャージトランジスタのゲート長よりも短いので、イコライズトランジスタに流れる電流量は多くなる。従って、プリチャージによるビット線の充放電動作の割合が減って、イコライズ動作によるビット線対の電位の同一レベル化の割合が増え、その結果、プリチャージ電源からの消費電流が減って、低消費電力化が可能となる。
【００３８】
また、請求項１１記載の発明では、プリチャージ動作時には、先にイコライズトランジスタがＯＮしてビット線対の電位の同一レベル化が行われ、その後にプリチャージトランジスタがＯＮしてプリチャージ電位への充放電が行われるので、プリチャージ電源からの消費電流が減って、低消費電力化が図られる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００４０】
（第１の実施の形態）
図１は、本発明のダイナミック型ＲＡＭ（半導体記憶装置）又はこのダイナミック型ＲＡＭを搭載したシステムＬＳＩ上のＤＲＡＭコアのブロック配置図を示す。先ず、このダイナミック型ＲＡＭの構成及び動作の概要について説明する。尚、図１の各ブロックを構成する回路素子において、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタの総称とする）は、単結晶シリコンのような１個の半導体基板上に形成される。以下の図において、端子及び信号線の名称は、特に明記しない限り、これ等の端子又は信号線を介して伝達される信号又はその配線等の名称として重複使用される。また、以下の回路図において、ＭＯＳトランジスタのゲート部が太線で示されていれば、そのＭＯＳトランジスタはＰチャンネル型ＭＯＳトランジスタを、ゲート部が細線で示されていればＮチャンネルＭＯＳトランジスタを示す。
【００４１】
図１において、ダイナミック型ＲＡＭは、基本構成要素として４個の大メモリセルブロックＭＢ０〜ＭＢ３を有し、これ等に隣接してメインワード線駆動回路ブロックＭＷＤＢ０〜ＭＷＤＢ３が配置される。大メモリセルブロックＭＢ０〜ＭＢ３は各々、概述すると、格子状に配置された１２８個のサブメモリセルアレイを含み、これ等のサブメモリアレイの各々は、格子状配置されたダイナミック型メモリセルを含むメモリセルブロックと、単位サブワード線駆動回路を含むサブワード線駆動回路と、このサブワード線駆動回路に接続されてメインワード線選択信号を発生するメインワード線発生回路と、センスアンプ列と、センスアンプ電源を供給するセンスアンプドライバーとを備える。前記サブメモリセルアレイと、その両横にサブワード線駆動回路回路を、その上下にセンスアンプ列を配置し、サブメモリブロックとする。サブワード線駆動回路とセンスアンプ列との交点に前記センスアンプドライバーが配置される。そして、このメモリセルと周辺回路とを含んだサブメモリブロックを格子状に配置する。また、マトリックス状に配置された１２８個のサブメモリセルアレイの上層には、メインワード線駆動回路により発生されるメインワード線が配置される。
【００４２】
以下、本実施の形態のダイナミック型ＲＡＭのチップレイアウトの概要について説明する。尚、レイアウトに関する以下の説明では、対応する配置図の位置関係をもってチップ等の各配置面における上下左右を表す。
【００４３】
図１において、ダイナミック型ＲＡＭは、Ｐ型半導体基板ＰＳＵＢ上に製造されたものを例として説明する。また、このダイナミック型ＲＡＭは、いわゆるＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）形態を採り、インナーリードと半導体基板ＰＳＵＢとを結合するためのボンディングパッドと、アドレス入力バッファやデータ出力バッファやその他の制御回路等を含む周辺回路ＰＣとは、半導体基板ＰＳＵＢの縦横の中央線に沿って十字状に配置される。更に、半導体基板ＰＳＵＢの左上部には大メモリセルブロックＭＢ０が、右上部には大メモリセルブロックＭＢ１が各々配置され、その左下部には大メモリセルブロックＭＢ２が、右下部には大メモリセルブロックＭＢ３が各々配置される。また、各大メモリセルブロックＭＢ０〜ＭＢ３に隣接してメインワード線駆動回路ＭＷＤＢ０〜ＭＷＤＢ３が配置される。本実施の形態では、メインワード線駆動回路ＭＷＤＢ０〜ＭＷＤＢ３は、各大メモリセルブロックＭＢ０〜ＭＢ３の半導体基板ＰＳＵＢにおける外側に配置される。前記大メモリセルブロックＭＢ０〜ＭＢ３の数及びメインワード線駆動回路ＭＷＤＢ０〜ＭＷＤＢ３の位置は特に制限されない。また、周辺回路ＰＣは十字型に配置されているが、これも特に制限されない。そのため、ＬＯＣ構造についても特に制限されず、ダイナミック型ＲＡＭを搭載したシステムＬＳＩにおけるメモリコアでは特にボンディングパッドを持たず、同一半導体基板上に配置されたロジック回路部と接続されていても良い。
【００４４】
図２は、前記図１のダイナミック型ＲＡＭに含まれる大メモリセルブロックＭＢ０の内部構成のブロック図を示す。図３は、図２に示した大メモリセルブロックＭＢ０を構成する隣接する４個のサブメモリセルアレイＳＭＡ２４、ＳＭＡ２５、ＳＭＡ３４、ＳＭＡ３６及びその周辺回路の部分的なブロック図を示す。図４、図５及び図６は、各々、構成の異なるセンスアンプブロックの回路図を示す。図７は、従来のシェアドスイッチトランジスタ及びプリチャージ・イコライズトランジスタのレイアウト配置図を示す。図８、図９、図１０及び図１１は、本実施の形態におけるシェアドスイッチトランジスタ及びプリチャージトランジスタのレイアウト配置図を示す。
【００４５】
これ等の図を下に、本実施の形態のダイナミック型ＲＡＭを構成する大メモリセルブロックＭＢ０及びサブメモリセルアレイのブロック構成と、サブメモリセルアレイを構成するメモリセル及びその周辺回路の具体的構成、動作、及びその特徴ついて説明する。尚、大メモリセルブロックに関する説明は、大メモリブロックＭＢ０を例に進めるが、その他の大メモリブロックＭＢ１〜ＭＢ３については、これと同一構成であるので、その説明を省略する。また、サブメモリセルアレイ並びにメモリセル及び周辺回路に関する以下の説明は、サブメモリアレイＳＭＡ２４、ＳＭＡ２５、ＳＭＡ３４、ＳＭＡ３５を例に進めるが、その他のサブメモリセルアレイＳＭＡ００〜ＳＭＡＦ７についてもこれと同一構成であるので、その説明を省略する。
【００４６】
図２の大メモリセルブロックＭＢ０において、サブメモリセルアレイは、１６×８のマトリックス状に配置された１２８個のサブメモリセルアレイＳＭＡ００〜ＳＭＡＦにより構成される。また、それ等のサブメモリセルアレイの周辺部には、図面におけるその上下にサブワード線駆動回路ＳＷＬＢ００〜ＳＷＬＢＦ８が、その左右にセンスアンプ列ＳＡＢ００〜ＳＡＢＧ７が配置される。また、これ等のサブワード線駆動回路とセンスアンプ列の交点には各々センスアンプドライバーＳＤＲ００〜ＳＤＲＧ８が配置される。また、この大メモリセルブロックＭＢ０に、外部ロウアドレスに基づいて選択されたメインワード線駆動回路ＭＷＤＢに基づいてメインワード線が選択されてサブワード線駆動回路ＳＷＬＢが選択され、各交点のセンスアンプドライバーＳＤＲ００〜ＳＤＲＧ８によりセンスアンプ列内の各センスアンプを駆動する。
【００４７】
次に、図２においてハッチングを付して示した４個の隣接するサブメモリセルアレイＳＭＡ２４、ＳＭＡ２５、ＳＭＡ３４、ＳＭＡ３５とそれ等の周辺回路のブロック構成を図３に示し、説明する。ここで、サブメモリアレイＳＭＡ００〜ＳＭＡＦ７は、図３のサブメモリアレイＳＭＡ２４に代表して示されるように、サブメモリセルアレイＳＭＡ２４の下側及び上側にサブワード線駆動回路ＳＷＬＢ２４及びＳＷＬＢ２５が設けられ、サブメモリセルアレイＳＭＡ２４の左側及び右側にセンスアンプ列ＳＡＢ３４及びＳＡＢ２４が配置される。同様に、サブメモリセルアレイＳＭＡ２５の下上にサブワード線駆動回路ＳＷＬＢ２５及びＳＷＬＢ２６が、左右にセンスアンプ列ＳＡＢ３５及びＳＡＢ２５が各々配置され、サブメモリセルアレイＳＭＡ３４の下上にサブワード線駆動回路ＳＷＬＢ３４及びＳＷＬＢ３５が、左右にセンスアンプ列ＳＡＢ４４及びＳＡＢ３４が配置され、サブメモリセルアレイＳＭＡ３５の下上にサブワード線駆動回路ＳＷＬＢ３５及びＳＷＬＢ３６が、左右にセンスアンプ列ＳＡＢ４５及びＳＡＢ３５が設けられる。また、このサブワード線駆動回路とセンスアンプ列との交差点の領域にはセンスアンプドライバーが配置される。例えば図３に示すように、２個のサブワード線駆動回路ＳＷＬＢ２５、ＳＷＬＢ３５の間で且つ２個のセンスアンプ列ＳＡＢ３４、ＳＡＢ３５の間に位置する交差点の部分には、センスアンプドライバーＳＤＲ３５が配置される。
【００４８】
図３はサブメモリセルアレイＳＭＡ２４、ＳＭＡ２５、ＳＭＡ３４、ＳＭＡ３５周辺のブロック構成を示す。サブメモリセルアレイＳＭＡ２４には、図の垂直方向に平行してサブワード線が配置される。同図では、４対のビット線対（ＢＩＴＲ０、ＸＢＩＴＲ０）、（ＢＩＴＲ１、ＸＢＩＴＲ１）、（ＢＩＴＬ０、ＸＢＩＴＬ０）、（ＢＩＴＬ１、ＸＢＩＴＬ１）を示している。ここでは、ビット線本数は特に制限されないが、本実施の形態では２５６組のビット線対（ＢＩＴＲ０、ＸＢＩＴＲ０）〜（ＢＩＴＲ１２７、ＸＢＩＴＲ１２７）、（ＢＩＴＬ０、ＸＢＩＴＬ０）〜（ＢＩＴＬ１２７、ＸＢＩＴＬ１２７）が配置された場合について述べる。（尚、反転信号にはその符号の始めにＸを付して表す。このサブメモリセルアレイは、図示していないが、図の水平方向に平行して配置される５１２本のサブワード線と、垂直方向に平行して配置される２５６組のビット線対とを含む。このワード線及びビット線の数については特に制限されない。これ等のサブワード線及びビット線の交点には、情報蓄積キャパシタ及びアドレス選択用ＭＯＳトランジスタからなる５１２×２５６個のダイナミック型メモリセルがマトリックス状に配置される。これにより、各サブメモリセルアレイＳＭＡ００〜ＳＭＡＦ７は、いわゆる１２８キロビットのダイナミック型の記憶容量を有する。また、大メモリセルブロックＭＢ０〜ＭＢ３は、各々、１２８キロ×１２８、つまり１６メガビットの記憶容量を有し、ダイナミック型ＲＡＭは１６メガ×４、つまり６４メガビットの記憶容量を有する。
【００４９】
図３において、サブメモリセルアレイＳＭＡ２５とサブメモリセルアレイＳＭＡ３５の間に挟まれるセンスアンプ列ＳＡＢ３５を構成するセンスアンプＳＡ３０は、サブメモリセルアレイＳＭＡ２５のビット線ＢＩＴＲ０、ＸＢＩＴＲ０に接続されると共に、サブメモリセルアレイＳＭＡ３５のビット線ＢＩＴＬ０、ＸＢＩＴＬ０に接続される。同様に、センスアンプ列ＳＡＢ３５を構成するセンスアンプＳＡ３１は、サブメモリセルアレイＳＭＡ２５のビット線ＢＩＴＲ１、ＸＢＩＴＲ１に接続されると共に、サブメモリセルアレイＳＭＡ３５のビット線ＢＩＴＬ１、ＸＢＩＴＬ１に接続される。
【００５０】
また、２個のサブワード線駆動回路ＳＷＬＢ３５、ＳＷＬＢ２５の間で且つ２個のセンスアンプ列ＳＡＢ３５、ＳＡＢ３４の間の交点の領域には、センスアンプドライバーＳＤＲ３５が配置される。このセンスアンプドライバーＳＤＲ３５により発生されたセンスアンプ駆動信号ＳＡＮ３、ＳＡＰ３は、前記センスアンプＳＡ３０、ＳＡ３１を含むセンスアンプ列ＳＡＢ３５内の全てのセンスアンプに入力される。また、本実施の形態では、各ビット線１本当たり１２８個のメモリセルが接続されている。
【００５１】
次に、各センスアンプの構成及び動作について説明する。各センスアンプＳＡにはセンスアンプ駆動信号線ＳＡＮ、ＳＡＰと、ビット線対ＢＩＴ、ＸＢＩＴが接続される。ここで、サブメモリセルアレイＳＡＭ２５内のサブワード線が活性化された際に、サブメモリセルアレイＳＡＭ２５内のビット線ＢＩＴＲに接続されたメモリセルのデータが読み出される場合の動作を述べる。サブメモリセルアレイＳＡＭ２５内サブワード線が活性化されると、ビット線ＢＩＴＲに接続されたメモリセルに蓄積されたデータがこのビット線ＢＩＴＲに読み出され、ビット線ＢＩＴＲの電位は微小に変化する。メモリセルに蓄えられたデータが高レベルのときは、ビット線ＢＩＴＲの電位はプリチャージ電位よりも微小に高く、メモリセルに蓄えられたデータが低レベルのときは、ビット線ＢＩＴＲの電位はプリチャージ電位よりも微小に低くなる。一方、反転信号側のビット線ＸＢＩＴＲの電位はプリチャージ電位のまま保持される。その後、センプアンプドライバーＳＤＲ２５、ＳＤＲ３５よりセンスアンプ駆動信号ＳＡＮ２、ＳＡＮ３、ＳＡＰ２、ＳＡＰ３が発生され、センスアンプ列ＳＡＢ２５、ＳＡＢ３５内の全てのセンスアンプが動作し、センスアンプ内のビット線の増幅を行う。
【００５２】
図４にセンスアンプブロック内の回路構成を示す。同図において、１はセンスアンプ、２はセンスアンプ内ビット線ＢＩＴ、ＸＢＩＴに伝達されたデータをデータ線ＤＱ、ＸＤＱに転送するためのコラムスイッチ回路である。３はセンスアンプ内ビット線ＢＩＴ、ＸＢＩＴとその左方に位置するメモリセル側ビット線ＢＩＴＬ、ＸＢＩＴＬとを切り離すためのシェアドスイッチ回路、４は同様にセンスアンプ内ビット線ＢＩＴ、ＸＢＩＴとその右方に位置するメモリセル側ビット線ＢＩＴＲ、ＸＢＩＴＲとを切り離すためのシェアドスイッチ回路であって、これ等両シェアドスイッチ回路３、４は各々２個のシェアドトランジスタ（３ａ、３ｂ）、（４ａ、４ｂ）から成る。また、図４において、５はセンスアンプ内ビット線プリチャージ・イコライズ回路６、７はメモリセルブロック内ビット線プリチャージ・イコライズ回路であって、各々、２個のプリチャージトランジスタ（５ａ、５ｂ）、（６ａ、６ｂ）、（７ａ、７ｂ）と、１個のイコライズトランジスタ５ｃ、６ｃ、７ｃとを備える。
【００５３】
ここで、上述したセンスアンプによるデータ増幅動作について図４の回路図を用いて詳細に説明する。先ず、メモリセルブロック内プリチャージ・イコライズ回路６、７及びセンスアンプ内ビット線プリチャージ・イコライズ回路５により、メモリセルブロック内ビット線ＢＩＴＬ、ＸＢＩＴＬ、ＢＩＴＲ、ＸＢＩＴＲとセンスアンプブロック内のビット線ＢＩＴ、ＸＢＩＴのイコライズ及びプリチャージが行われ、メモリセルからデータを読み出すための準備としてビット線対の電位を同一電位にする。その際、全てのビット線の電位をプリチャージ電位にする。
【００５４】
その後、読み出しを行うメモリセル側とは反対のシェアドスイッチをＯＮからＯＦＦにする。図３を用いて説明したように、データを読み出すメモリセルがビット線ＢＩＴＲに接続されているときは、シェアドスイッチ回路３をＯＦＦする。そして、ビット線に接続されたメモリセルのゲートであるサブワード線を活性化させ、メモリセルキャパシタに蓄えられた蓄積電荷をビット線に転送する。上述のように、サブメモリセルＳＡＭ２５内サブワード線が活性化されて、ビット線ＢＩＴＲに接続されたメモリセルに蓄積されたデータがビット線ＢＩＴＲに読み出される。これにより、ビット線ＢＩＴＲの電位は微小に変化し、反転信号側のビット線ＸＢＩＴＲの電位はプリチャージ電位のまま保たれるので、この２本のビット線ＢＩＴＲ、ＸＢＩＴＲ間に微小電位差が生じる。ここで、シェアドスイッチ回路４はＯＮ状態を保持するが、メモリセル側ビット線ＢＩＴＲ、ＸＢＩＴＲとセンスアンプ内ビット線ＢＩＴ、ＸＢＩＴとの間の電位転送を速くしたり、センスアンプ１により増幅した電位を完全に伝達するために、シェアドスイッチ回路３、４を構成するトランジスタのゲート電圧としては昇圧した電位を用いることが多い。続いて、メモリセルよりビット線ＢＩＴＲに読み出されたデータは、シェアドスイッチ回路４を介してメモリセルブロック内ビット線ＢＩＴＲからセンスアンプ内ビット線ＢＩＴに読み出される。このため、センスアンプ内ビット線ＢＩＴも微小にプリチャージ電位より高く又は低くなり、反転信号側のセンスアンプ内ビット線ＸＢＩＴはプリチャージ電位に保持される。その後、センスアンプ内ビット線対ＢＩＴ、ＸＢＩＴに読み出された微小電位差は、センスアンプドライバーより発生されたセンスアンプ駆動信号ＳＡＮ、ＳＡＰによりセンスアンプ１が動作して、増幅され始める。
【００５５】
その後、センスアンプ内ビット線対ＢＩＴ、ＸＢＩＴで増幅されたデータは、コラム選択信号Ｙでコラムスイッチ回路２をＯＮ状態にすることにより、ビット線対ＢＩＴ、ＸＢＩＴとデータ線対ＤＱ、ＸＤＱとが接続され、ビット線対ＢＩＴ、ＸＢＩＴのデータがデータ線対ＤＱ、ＸＤＱに転送され、外部に読み出される。
【００５６】
データの読み出しが終了すると、待機時状態にするため、メモリセルトランジスタのゲート電極であるワード線の電位を引き下げ、メモリセルトランジスタをＯＦＦ状態にし、蓄積電荷を保持した後、センスアンプ１をＯＦＦ状態にする。そして、ＯＦＦしていた側のシェアドスイッチ回路３をＯＮさせ、プリチャージ・イコライズ回路５、６、７のトランジスタを再びＯＮさせて、ビット線対のイコライズ及びプリチャージが行われ、その後のメモリセルからのデータの読み出しのための準備としてビット線対（ＢＩＴＬ、ＸＢＩＴＬ）、（ＢＩＴ、ＸＢＩＴ）、（ＢＩＴＲ、ＸＢＩＴＲ）の電位を同一電位にする。
【００５７】
図５は、前記図４とは構成の異なるセンスアンプブロックの回路図を示す。同図は、図４のメモリセルブロック内ビット線プリチャージ・イコライズ回路６、７をプリチャージトランジスタ（６ａ、６ｂ）、（７ａ、７ｂ）のみで構成し、イコライズトランジスタ６ｃ、７ｃを設けない構成としたものであって、既述したプリチャージ・イコライズ動作を図５のプリチャージトランジスタ（６ａ、６ｂ）、（７ａ、７ｂ）のみで行うようにしたものである。
【００５８】
図６も、図４に示したセンスアンプブロックとは構成の異なる回路図を示す。同図のメモリセルブロック内ビット線プリチャージ・イコライズ回路１０、１１では、１個のプリチャージトランジスタ１０ａ、１１ａと、２個のイコライズトランジスタ（１０ｂ、１０ｃ）、（１１ｂ、１１ｃ）とを設け、それ等の接続関係を図４のメモリセルブロック内ビット線プリチャージ・イコライズ回路６、７とは異なる構成としたものであって、既述したプリチャージ・イコライズ動作を図６の回路構成で可能としたものである。
【００５９】
以下、図８を用いて本実施の形態におけるレイアウト配置について説明する。既述のように、図７の従来のレイアウト配置のようなトランジスタレイアウト配置をとると、シェアドスイッチトランジスタとプリチャージトランジスタのレイアウトにおいて、ゲート電極とコンタクトとの分離、コンタクトと拡散領域とのオーバラップの距離、２つの拡散領域間で素子分離領域を確保しなければならないため、センスアンプブロックのレイアウト面積が大きくなってしまう。小さい面積で素子分離領域を形成することは、半導体プロセス上困難があり、今後の大規模半導体記憶装置で要求される小さい面積のセンスアンプブロック内に前記従来の構成で各機能回路をレイアウトすることは困難である。
【００６０】
そこで、図５に示したセンスアンプブロックの２組について、２個のシェアドスイッチ回路４と２個のメモリセルブロック内ビット線プリチャージ回路７とを図８のようなレイアウト配置にする。同図のレイアウト配置では、ビット線のピッチに合わせて、シェアドスイッチ信号ＳＨをゲート入力として、４個のシェアドスイッチトランジスタ（４ａが２個と４ｂが２個）が上下方向に配置される。これ等のシェアドスイッチトランジスタ４ａ、４ｂ、４ａ、４ｂは、共通ゲート電極４ｇの両側に拡散領域１０ａ、１０ｂを有し、この拡散領域１０ａ、１０ｂが各々ソース及びドレインとして２本のビット線（ＢＩＴ０、ＢＩＴＲ０）、（ＸＢＩＴ０、ＸＢＩＴＲ０）、（ＢＩＴ１、ＢＩＴＲ１）、（ＸＢＩＴ１、ＸＢＩＴＲ１）と接続されている。
【００６１】
また、プリチャージ信号ＰＲをゲート入力として、４個のメモリセルブロック内プリチャージトランジスタ（７ａが２個と７ｂが２個）が上下方向に配置される。これ等のプリチャージトランジスタ７ａ、７ｂは、ゲート電極７ｇの両側に共通拡散領域１０ｃと、拡散領域１０ｂとを有する。拡散領域１０ｂは、前記シェアドスイッチトランジスタ４ａ、４ｂの一方の拡散領域１０ｂと共用化されている。プリチャージトランジスタ７ａ、７ｂの共通拡散領域１０ｃは、１個のコンタクト７ｃを介してプリチャージ電位ＶＰＲＥを持つ金属配線１６に接続される。この金属配線１６は、上層の金属配線層に配置される。シェアドスイッチ信号ＳＨが入力されるゲート電極４ｇとプリチャージ信号ＰＲが入力されるゲート電極７ｇとは、サブワード線の延びる方向と同一方向（図で上下方向）に相互に並行に配置される。尚、図８において、１５はメモリセルプレート電極、１４はこのメモリセルプレート電極１５と金属配線１６との干渉を防止する配線間分離領域である。
【００６２】
このように図８のレイアウト配置とすることにより、図７の従来例と比較して明らかなように、シェアドスイッチトランジスタ４ａ、４ｂとプリチャージトランジスタ７ａ、７ｂとの間では、隣接する拡散領域１０ｂが共用化されているので、従来の図７に示した素子間分離１３をとる必要がなく、面積の大幅な縮小が可能である。よって、図５に示したセンスアンプブロック回路内のシェアドスイッチ回路４及びメモリセルブロック内プリチャージ回路７の面積を大幅に削減できるので、半導体チップのサイズを大幅に削減することが可能である。
【００６３】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置について、図面を参照しながら説明する。図９は本実施の形態に係る半導体記憶装置のレイアウト図を示す。図９も図５に示したセンスアンプブロック回路を２個備えた部分において、シェアドスイッチ回路４とメモリセルブロック内ビット線プリチャージ回路７とのレイアウト配置を示す。前記第１の実施の形態である図８のレイアウト配置では、配線間分離領域１４が必要となり、面積縮小を妨げてしまう。これは、図８において、メモリセルブロック内プリチャージトランジスタはサブメモリセルアレイの横に配置されるため、サブメモリセルアレイのプレート電極である配線層と隣り合わせになる構成となる。しかし、サブメモリセルアレイのプレート電極である配線層と先のＶＰＲＥの金属配線とは構造上高さが近くなる場合がある。そのため、非常に近接すると、サブメモリセルアレイのプレート電極である配線層とＶＰＲＥの金属配線とが電気的に短絡してしまう可能性がある。従って、図８の配線間分離領域１４が必要となる。そこで、本実施の形態では、この配線間分離領域１３による面積増加をなくす構成を提案する。
【００６４】
本実施の形態では、図８の第１の実施の形態と同様にビット線ピッチにあわせて、シェアドスイッチ信号ＳＨをゲート入力として、シェアドスイッチトランジスタを４個配置する。これ等のシェアドスイッチトランジスタは、ＢＩＴ０−ＢＩＴＲ０、ＸＢＩＴ０−ＸＢＩＴＲ０、ＢＩＴ１−ＢＩＴＲ１、ＸＢＩＴ１−ＸＢＩＴＲ１を各々ソース−ドレインとしたトランジスタとして上下方向に配置する。また、これも図７と同様にプリチャージ信号ＰＲをゲート入力として、シェアドスイッチトランジスタの片側の拡散領域であるＢＩＴＲ０、ＸＢＩＴＲ０、ＢＩＴＲ１、ＸＢＩＴＲ１を共通の拡散領域としてメモリセルブロック内プリチャージトランジスタを上下方向に配置する。このとき、シェアドスイッチ信号ＳＨとプリチャージ信号ＰＲのゲート電極はサブワード線と同方向である図の上下方向に並行に配置する。
【００６５】
本実施の形態の特徴点は、メモリセルブロック内ビット線プリチャージ・イコライズ回路７の２個のプリチャージトランジスタ７ａ、７ｂの共通拡散領域１０を、他のメモリセルブロック内ビット線プリチャージ・イコライズ回路７の２個のプリチャージトランジスタ７ａ、７ｂへ延ばし、このプリチャージトランジスタ７ａ、７ｂの共通拡散領域と共通化している。同図では、隣接する２個のメモリセルブロック内ビット線プリチャージ・イコライズ回路７の４個のプリチャージトランジスタ（７ａ、７ｂ）、（７ａ、７ｂ）で共通拡散領域１０ｃを共用化したが、拡散領域を共通化するプリチャージトランジスタの数はより多くてもよい。これ等の複数の拡散領域を共通化したプリチャージトランジスタ７ａ、７ｂはプリチャージ電位ＶＰＲＥを共通拡散領域だけで供給する。最近のプロセス構造では、シリサイドやサリサイド等のように金属配線よりは高抵抗であるが拡散領域よりは低抵抗な物質を拡散領域表面に形成させる。これにより、プリチャージ電位ＶＰＲＥを供給する金属配線が不要となる。よって、メモリセルプレート電極１５との配線間分離領域１４が不要になり、センスアンプブロックをメモリセルプレート電極１５に対して近接してレイアウト配置することが可能になる。
【００６６】
このように、図９のようなレイアウト配置によれば、図８との比較でも明らかなように、サブメモリセルアレイのプレート電極１５とプリチャージ電位ＶＰＲＥを供給する金属配線間の分離領域１４を設ける必要がなく、面積の縮小が可能となる。よって、図５に示したセンスアンプブロック回路内のシェアドスイッチ回路４及びメモリセルブロック内プリチャージ回路７の面積を大幅に削減できるので、半導体チップのサイズを大幅に削減することが可能である。
【００６７】
（第３の実施の形態）
次に、本発明の第３の実施の形態の半導体記憶装置を説明する。本実施の形態の半導体記憶装置は、図９に示した第２の実施の形態のセンスアンプブロックのレイアウト配置において、更にプリチャージ電位ＶＰＲＥ供給用の金属配線を配置する場合に、この金属配線と共通拡散領域とを接続するコンタクトの適切な配置を提案するものである。
【００６８】
図１０に本実施の形態を示す。同図では、シェアドスイッチ回路４とメモリセルブロック内ビット線プリチャージ回路９が各々２個ずつで構成されており、１０は拡散領域、１１はゲート電極、１５はメモリセルプレート電極、１６は金属配線を示す。第３の実施の形態である図１０では、シェアドスイッチトランジスタを４個とメモリセルブロック内ビット線のプリチャージトランジスタ４個を、図９と同様のレイアウト配置構成をとる。そして、共通化したプリチャージ電位の拡散領域１０ｃに対して、プリチャージ電位ＶＰＲＥ供給の金属配線からの電位供給コンタクトを配置しても金属配線の分離領域確保のための面積増のないレイアウト構成を提案する。
【００６９】
即ち、図中下端に位置するプリチャージトランジスタ７ｂにおいて、そのゲート電極７ｇの下端は右方向に凸型に屈曲して形成される。また、下端に位置するシェアドスイッチトランジスタ４ｂにおいて、そのゲート電極４ｇの下端も左方向に凸型に屈曲して形成される。このシェアドスイッチトランジスタ４ｂのゲート電極とプリチャージトランジスタ７ｂのゲート電極７ｇとの両屈曲部分で囲まれる部分に拡散領域１０ｄを形成し、この拡散領域１０ｄを４個のプリチャージトランジスタ７ａ、７ｂ、７ａ、７ｂの共通拡散領域１０ｃに接続する。そして、前記拡散領域１０ｄにおいて、プリチャージ電位ＶＰＲＥ供給用の金属配線１６とこの拡散領域１０ｄとを接続するコンタクト１０ｅを配置する。これにより、金属配線１６のコンタクト１０ｅをゲート電極４ｇ、７ｇから距離をとる必要があってもコンタクト１０ｅの領域を確保することができる。この構成により、プリチャージ電位ＶＰＲＥ供給用の金属配線１６をメモリセルプレート電極１５に近づけることなくレイアウトできるので、面積縮小が可能である。
【００７０】
尚、プリチャージトランジスタ７ａ、７ｂのゲート電極７ｇを屈曲させたために、コンタクト１０ｅを配置した拡散領域１０からプリチャージトランジスタ７ａ、７ｂの共通拡散領域１０ｃについて新たにトランジスタが形成されるが、プリチャージトランジスタ７ａ、７ｂと同じゲート電極７ｇを有して同一ゲート電位であるので、ＯＮ、ＯＦＦのタイミングが同一となり、問題は生じない。
【００７１】
(第４の実施の形態)
続いて、本発明の第４の実施の形態を説明する。既述した本発明の第１及び第２の実施の形態におけるセンスアンプブロックのレイアウト配置に対して上述のようなレイアウト構成をとると、プリチャージトランジスタのゲート幅がメモリセルピッチに依存してしまう。そのため、プリチャージトランジスタの電流量が減ってしまい、メモリセル側ビット線のプリチャージ動作にかかる時間が遅延してしまう。そこで、本発明の第４の実施の形態に係る半導体記憶装置は、プリチャージトランジスタの電流量を増加させる構成を提案するものである。
【００７２】
本実施の形態を図５及び図９を用いて説明する。通常、シェアドスイッチ信号ＳＨをゲート入力としたシェアドスイッチトランジスタは、センスアンプにより増幅されたビット線対ＢＩＴ０、ＸＢＩＴ０、ＢＩＴ１、ＸＢＩＴ１の電位をメモリセルブロック内ビット線ＢＩＴＲ０、ＸＢＩＴＲ０、ＢＩＴＲ１、ＸＢＩＴＲ１に完全に伝えるために、通常、そのシェアドスイッチゲートＳＨの電位をセンスアンプの電源電位ＳＡＰよりも高く設定している。一方、プリチャージ電位ＶＰＲＥは、通常、センスアンプの電源電位の約半分の電位に設定されており、プリチャージ電位ＶＰＲＥをメモリセルブロック内ビット線ＢＩＴＲ０、ＸＢＩＴＲ０、ＢＩＴＲ１、ＸＢＩＴＲ１に伝えるには、プリチャージトランジスタのゲート電位ＰＲはシェアドスイッチトランジスタのゲート電位ＳＨほど高める必要はない。従って、シェアドスイッチトランジスタの高レベル時のゲート電位よりも、プリチャージトランジスタの高レベル時のゲート電位を低くすることが可能である。プリチャージトランジスタの高レベル時のゲート電位が低いため、プリチャージトランジスタのゲート酸化膜にかかる電圧は、シェアドスイッチトランジスタのゲート酸化膜にかかる電圧よりも低くなる。
【００７３】
以上のことから、本実施の形態では、プリチャージトランジスタ７ａ、７ｂのゲート電極７ｇの酸化膜厚をシェアドスイッチトランジスタ４ａ、４ｂのゲート電極４ｇの酸化膜厚よりも薄く設定している。トランジスタのゲート酸化膜厚を薄くすると、一般的にトランジスタの電流量は増加する。このように、プリチャージトランジスタ７ａ、７ｂのゲート酸化膜厚を薄膜化すれば、プリチャージトランジスタ７ａ、７ｂの電流量を増加させることができ、プリチャージ動作に要する時間を短縮することができ、プリチャージ動作の高速化を図ることが可能となる。ここで、シェアドスイッチトランジスタ４ａ、４ｂのゲート電極４ｇとプリチャージトランジスタ７ａ、７ｂのゲート電極７ｇとは図９の上下方向に並列に配線されるので、各々のトランジスタの酸化膜厚も図９の上下方向に並列に異なる膜厚とすることが可能である。
【００７４】
(第５の実施の形態)
更に、本発明の第５の実施の形態に係る半導体記憶装置を説明する。本十審緒形態は、前記第４の実施の形態と同様の目的を異なる方法で実現するものである。上述のように第１及び第２の実施の形態でのセンスアンプブロックのレイアウト構成をとると、メモリセル側ビット線のプリチャージ動作が遅延してしまう。そこで、プリチャージトランジスタ７ａ、７ｂの電流量を増加させる構成を提案するものである。
【００７５】
本実施の形態を図５及び図９を用いて説明する。通常、プリチャージトランジスタ７ａ、７ｂの閾値電圧をシェアドスイッチトランジスタ４ａ、４ｂの閾値電圧よりも低くすると、プリチャージトランジスタ７ａ、７ｂの電流量は増加し、プリチャージ動作の高速化が図られる。トランジスタの閾値電圧を変える方法として、閾値電圧の制御注入を変更する等で実現できる。そのため、閾値電圧を変更したいトランジスタのゲート電極周りに異なる閾値電圧制御注入を行い得るレイアウト配置となっている必要がある。シェアドスイッチトランジスタ４ａ、４ｂのゲート電極４ｇとプリチャージトランジスタ７ａ、７ｂのゲート電極７ｇとは、図９の上下方向に並列に配線されているので、各トランジスタの閾値電圧制御注入領域も、図９の上下方向に並列に位置した異なる閾値電圧制御注入とすることが可能である。
【００７６】
ここで、トランジスタの閾値電圧を下げると、トランジスタのＯＦＦ時の電流（ＯＦＦ電流）が増加してしまう。回路によっては、このＯＦＦ電流により、待機時電流が大きく過ぎ、又は回路の誤動作を招く可能性がある。しかし、プリチャージトランジスタ７ａ、７ｂのＯＦＦ電流が大きくなり過ぎたとしても、既述の通り、プリチャージトランジスタ７ａ、７ｂは待機時では常にＯＮ状態にあるので、待機時電流の問題は生じない。また、回路動作時であっても、センスアンプ１で増幅されたデータを壊してしまうほどの大きな電流は発生しないので、問題とならない。
【００７７】
よって、本実施の形態では、プリチャージトランジスタ７ａ、７ｂの閾値電圧をシェアドスイッチトランジスタ４ａ、４ｂの閾値電圧よりも低くするので、待機時電流や回路の誤動作等の問題を生じさせることなく、プリチャージ動作の高速化を図ることが可能である。
【００７８】
(第６の実施の形態)
続いて、本発明の第６の実施の形態に係る半導体記憶装置を説明する。本実施の形態は、前記第４の実施の形態と同様の目的を異なる方法で実現するものである。既述のように第１及び第２の実施の形態におけるセンスアンプブロックのレイアウト構成では、メモリセル側ビット線のプリチャージ動作に遅延が生じてしまうために、本実施の形態では、プリチャージトランジスタの電流量を増加させる構成を提案するものである。
【００７９】
図５及び図９を用いて本実施の形態を説明する。通常、プリチャージトランジスタの７ａ、７ｂのゲート長をシェアドスイッチトランジスタ４ａ、４ｂのゲート長よりも短くすると、プリチャージトランジスタ７ａ、７ｂの電流量は増加し、プリチャージ動作の高速化を図ることができる。ここで、ゲート酸化膜厚が厚いと、閾値電圧の制御等が困難となるため、トランジスタのゲート長をむやみに短くすることはできない。しかし、上述のように、プリチャージトランジスタ７ａ、７ｂのゲート酸化膜厚を薄くすることが可能である。従って、本実施の形態では、図５及び図９のシェアドスイッチトランジスタ４ａ、４ｂのゲート電極４ｇのゲート長をシェアドスイッチトランジスタ４ａ、４ｂのゲート電極４ｇのゲート長よりも短くする。シェアドスイッチトランジスタ４ａ、４ｂのゲート電極４ｇとプリチャージトランジスタ７ａ、７ｂのゲート電極７ｇとは図９の上下方向に並列に配線されていて、各トランジスタの閾値電圧制御注入領域も図９の上下方向に並列に異なる酸化膜厚であるので、異なるゲート長とすることが可能である。
【００８０】
ここで、トランジスタのゲート長を短くすると、第５の実施の形態と同様に、トランジスタのＯＦＦ時のＯＦＦ電流が増加してしまうが、上述したようにプリチャージトランジスタ７ａ、７ｂは待機時には常時ＯＮ状態であるので、待機時電流の問題は生じない。また、回路動作時であっても、センスアンプ１で増幅されたデータを壊してしまうほどの大きな電流は発生しないので、問題とならない。
【００８１】
よって、本実施の形態では、プリチャージトランジスタ７ａ、７ｂのゲート長をシェアドスイッチトランジスタ４ａ、４ｂのゲート長よりも短くするので、待機時電流や回路誤動作等の問題の発生を招くことなく、プリチャージ動作の高速化を図ることが可能である。
【００８２】
（第７の実施の形態）
続いて、本発明の第７の実施の形態に係る半導体記憶装置を説明する。同図は本実施の形態に係る半導体記憶装置のレイアウト配置であって、図６に示したメモリセルブロック内ビット線プリチャージ・イコライズ回路１１に２個のイコライズトランジスタを有する場合のレイアウト配置を示す。
【００８３】
本実施の形態に係る半導体記憶装置について、図面を参照しながら説明する。図１１も図６におけるセンスアンプブロック回路２個のうち、シェアドスイッチ回路４とメモリセルブロック内ビット線プリチャージ・イコライズ回路１１とのレイアウト配置を示す。図１１のレイアウト配置図は、シェアドスイッチ回路４とメモリセルブロック内ビット線プリチャージ回路１１とが各々２個ずつで構成されており、１０は拡散領域、１１はゲート電極、１５はメモリセルプレート電極を示す。
【００８４】
既述の通り、プリチャージ動作の高速化のため、メモリセル側ビット線にプリチャージトランジスタを配置することが多いが、より動作の高速化とプリチャージ動作による消費電流の低減を図るために、メモリセル側ビット線にもビット線同士を短絡するイコライズ動作を行うイコライズトランジスタを設けることもある。そこで、本実施の形態では、このイコライズトランジスタを設けた場合の面積増加を少なく制限する構成を提案する。
【００８５】
本実施の形態である図１１では、図８の第１の実施の形態と同様に、ビット線のピッチに合わせて、シェアドスイッチ信号ＳＨをゲート入力として、４個のシェアドスイッチトランジスタ（４ａが２個と４ｂが２個）が上下方向に配置される。これ等のシェアドスイッチトランジスタ４ａ、４ｂ、４ａ、４ｂは、共通ゲート電極４ｇの両側に拡散領域１０ａ、１０ｂを有し、この拡散領域１０ａ、１０ｂが各々ソース及びドレインとして２本のビット線（ＢＩＴ０、ＢＩＴＲ０）、（ＸＢＩＴ０、ＸＢＩＴＲ０）、（ＢＩＴ１、ＢＩＴＲ１）、（ＸＢＩＴ１、ＸＢＩＴＲ１）と接続されている。
【００８６】
また、イコライズ信号ＥＱをゲート入力として、４個のメモリセルブロック内イコライズトランジスタ（１１ｂが２個と１１ｃが２個）が上下方向に配置される。これ等のイコライズトランジスタ１１ｂ、１１ｃは、ゲート電極１１ｇの両側に共通拡散領域１１ｅと、拡散領域１０ｂとを有する。拡散領域１０ｂは、前記シェアドスイッチトランジスタ４ａ、４ｂの一方の拡散領域１０ｂと共用化されている。本実施の形態では、イコライズトランジスタ１１ｂ、１１ｃの一方の拡散領域１０ｂを共用化するシェアドトランジスタの個数は４個であるが、本発明はこれに限定されず、多数個であっても良い。
【００８７】
また、前記イコライズトランジスタ１１ｂ、１１ｃと並行にプリチャージトランジスタ１１ａが配置される。このプリチャージトランジスタ１１ａは、ゲート電極１３の両側に拡散領域１１ｆ、１１ｅとを有し、一方の拡散領域１１ｅはイコライズトランジスタ１１ｂ、１１ｃの共通拡散領域１１ｅと共用化されている。プリチャージトランジスタ１１ａの他方の拡散領域１１ｆは、他のメモリセルブロック内ビット線プリチャージ・イコライズ回路１１のプリチャージトランジスタ１１ａへの方向に延びてその拡散領域と共通化されている。これ等の拡散領域を共通化したプリチャージトランジスタ１１ａ、１１ａは、プリチャージ電位ＶＰＲＥが拡散領域１１ｆだけで供給される。これにより、プリチャージ電位ＶＢＰＲＥ供給用の金属配線が不要となる。従って、メモリセルプレート電極１５に対してセンスアンプブロックを近接して配置できるレイアウトが可能である。シェアドスイッチ信号ＳＨが入力されるゲート電極４ｇとイコライズ信号ＥＱが入力されるゲート電極１１ｇとプリチャージ信号ＰＲが入力されるゲート電極７ｇとは、サブワード線の延びる方向と同一方向（図で上下方向）に相互に並行に配置される。
【００８８】
このように、図１１に示したレイアウト配置により、シェアドスイッチトランジスタ４ａ、４ｂの拡散領域とイコライズトランジスタ１１ｂ、１１ｃの拡散領域との間の素子間分離を設ける必要がなく、大幅な面積の縮小が可能となる。更に、イコライズトランジスタ１１ｂ、１１ｃの拡散領域とプリチャージスイッチトランジスタ１１ａの拡散領域との間の素子間分離を設ける必要がなく、より一層の面積縮小が可能である。よって、図６のセンスアンプブロック回路内のシェアドスイッチ回路４及びメモリセルブロック内プリチャージ・イコライズ回路１１の面積を大幅に削減でき、半導体チップのサイズを大幅に削減することが可能である。
【００８９】
（第８の実施の形態）
本発明の第８の実施の形態に係る半導体記憶装置を図１１を参照しながら説明する。前記第１の実施の形態のようなセンスアンプブロックのレイアウト構成をとると、プリチャージ動作時には、プリチャージトランジスタ７ａ、７ｂがＯＮし、高レベルと低レベルに振幅したビット線に充放電を始める。ここで、プリチャージトランジスタがＯＮするタイミングについて述べる。低レベルのビット線に接続されたプリチャージトランジスタ（例えば７ａ）はソース電位が低レベルであるため、閾値電圧が低く、ＯＮするゲート電位が低く、早くＯＮし始め、またトランジスタ電流量も多い。一方、高レベルのビット線に接続されたプリチャージトランジスタ（例えば７ｂ）はソース電位がプリチャージレベルであるため、閾値電圧が高く、ＯＮするゲート電位が高く、遅れてＯＮし、またトランジスタ電流量も少ない。そのため、イコライズトランジスタ４ａ、４ｂによりビット線対を短絡したのみの場合に比べて、プリチャージ電源からの消費電流が大きくなってしまい。低消費電量化の妨げとなる。本実施の形態では、プリチャージ電源からの消費電流を減らして、低消費電力化が可能な構成を提案するものである。
【００９０】
即ち、本実施の形態では、図１１に示したイコライズトランジスタ１１ｂ、１１ｃのゲート電極１１ｇのゲート長よりもプリチャージトランジスタ１１ａ、１１ａのゲート電極１３のゲート長ＰＲを長く、イコライズトランジスタ１１ｂ、１１ｃの電流量を多くする。これにより、プリチャージトランジスタ１１ａを用いたプリチャージ電位のビット線への充放電動作の割合を減らし、イコライズ動作によるビット線対電位の同一レベル化の割合を増やして、プリチャージ電源からの消費電流を減らすことができるので、低消費電力化が可能となる。
【００９１】
(第９の実施の形態)
次に、本発明の第９の実施の形態に係る半導体記憶装置を説明する。本実施の形態は、前記第８の実施の形態と同様の目的を異なる方法で実現するものである。上述のように第１実施の形態におけるセンスアンプブロックのレイアウト構成をとると、プリチャージ電源からの消費電流は、イコライズトランジスタ４ａ、４ｂによりビット線対を短絡したのみの場合に比べて大きく、低消費電量化の妨げとなるため、本実施の形態では、プリチャージ電源からの消費電流を減らして、低消費電力化が可能な構成を提案する。
【００９２】
即ち、本実施の形態では、図１１におけるイコライズトランジスタ１１ｂ、１１ｃを最初にＯＮさせ、その後、所定時間の経過を待ってプリチャージトランジスタ１１ａ、１１ａがＯＮする動作とする構成をとる。従って、本実施の形態では、第８の実施の形態と同様に、先にイコライズトランジスタ１１ｂ、１１ｃをＯＮしてビット線対の電位の同一レベル化が行われ、その後にビット線対へのプリチャージ電位への充放電が行われるので、プリチャージトランジスタ１１ａ、１１ａによるプリチャージ動作での消費電流が低減され、低消費電力化を図ることができる。
【００９３】
（第１０の実施の形態）
最後に、本発明の実施の形態に係る半導体記憶装置を図９を参照しながら説明する。構成は既に第２の実施の形態において説明した通りである。
【００９４】
上述のように第１の実施の形態である図８の構成では、配線間分離領域１４が必要となり、面積縮小を妨げてしまうため、本実施の形態では、この配線間分離領域１４による面積増加をなくす構成を採用すると共に、イコライズトランジスタ４ａ、４ｂによりビット線対を短絡したのみの場合に比べてプリチャージ電源からの消費電流が大きくなるのを抑制して、低消費電力化が可能な構成を提案する。
【００９５】
即ち、図９に示したように、プリチャージトランジスタ７ａ、７ｂの拡散領域１０ｃが他のプリチャージトランジスタ７ａ、７ｂの拡散領域としてセンスアンプ列内で共通化された構成をとる。更に、図３のセンスアンプドライバーＳＤＲを配置した場所、即ち、センスアンプ列とサブワードドライバー列との交点には、プリチャージトランジスタ７ａ、７ｂの拡散領域１０ｃとプリチャージ電位ＶＰＲＥ供給用の金属配線とを接続するコンタクト（図示せず）を配置して、プリチャージ電位ＶＰＲＥを供給する構成とする。これにより、センスアンプ列内にプリチャージ電位ＶＰＲＥ供給用の金属配線を配置する必要がなくなるので、メモリセルプレート電極１５との配線間分離領域を設ける必要がなくなり、面積の縮小が可能である。更に、拡散領域１０ｃ上のシリサイドやサリサイドにより、プリチャージ電位の供給、拡散に適度な抵抗が入ることになり、実質的にプリチャージトランジスタ７ａ、７ｂがイコライズトランジスタとしての役割を果たすので、プリチャージによるビット線の充放電動作の割合が減り、イコライズ動作によるビット線対電位の同一レベル化の割合が増える。従って、プリチャージ電源からの消費電流を減らすことができ、低消費電力化が可能となる。
【００９６】
尚、本実施の形態では、サブワード線の構成の例を示したが、階層ワード線構成ではなくワード線裏打ち領域を持った半導体記憶装置であっても既述の構成は採用可能である。即ち、ワード線裏打ち領域とセンスアンプ列との交点にプリチャージ電位供給用の金属配線をプリチャージトランジスタの拡散領域に接続するコンタクトを配置する構成とすることにより、同様の効果を得ることができる。
【００９７】
【発明の効果】
以上説明したように、請求項１〜１３記載の発明の半導体記憶装置によれば、シェアドスイッチトランジスタ、プリチャージトランジスタ又はイコライズトランジスタを備えたセンスアンプブロックを持つ場合に、ゲート電極と接続コンタクトとの分離や接続コンタクトと拡散領域とのオーバラップの距離、及び拡散領域間で素子分離領域を設ける必要をなくしたので、大幅なレイアウト面積の縮小が可能である。従って、センスアンプブロックを多数有する半導体記憶装置のチップサイズを大幅に削減することができると共に、コストの削減に対して大きな効果を発揮することができる。
【００９８】
特に、請求項７、８及び９記載の発明では、前記効果に加えて、プリチャージトランジスタに流れる電流量を増加させて、プリチャージ動作の高速化を図ることができる。
【００９９】
更に、請求項１０及び１１記載の発明では、ビット線対のプリチャージ時には、プリチャージトランジスタによるビット線の充放電動作の割合を減らすと共に、イコライズ動作によるビット線対の電位の同一レベル化の割合を増やしたので、プリチャージ電源からビット線に流れる消費電流を減少させて、低消費電力化を図ることが可能である。
【図面の簡単な説明】
【図１】 ダイナミック型ＲＡＭのブロック配置図である。
【図２】 同ダイナミック型ＲＡＭに備える大メモリセルブロック構成図である。
【図３】 同ダイナミック型ＲＡＭに備えるサブメモリセルアレイ周辺を示すブロック図である。
【図４】 同サブメモリセルアレイ周辺に含まれるセンスアンプブロックの回路構成の一例を示す図である。
【図５】 同センスアンプブロックの回路構成の他の一例を示すである。
【図６】 同センスアンプブロックの回路構成の別の一例を示すである。
【図７】 従来の半導体記憶装置のレイアウト図である。
【図８】 本発明の第１の実施の形態の半導体記憶装置のレイアウト図である。
【図９】 本発明の第２の実施の形態の半導体記憶装置のレイアウト図である。
【図１０】 本発明の第３の実施の形態の半導体記憶装置のレイアウト図である。
【図１１】 本発明の第７の実施の形態の半導体記憶装置のレイアウト図である。
【符号の説明】
ＭＢ０〜ＭＢ３ 大メモリセルブロック
ＭＷＤＢ メインワード線駆動回路
ＳＭＡ００〜ＳＭＡＦ７ サブメモリセルアレイ
ＳＷＬＢ００〜ＳＷＬＢＦ８ サブワード線駆動回路
ＳＡＢ００〜ＳＡＢＧ７ センスアンプ列
ＳＤＲ００〜ＳＤＲＧ８ 交差点部
１ センスアンプ
２ コラムスイッチ
３、４ シェアドスイッチ回路
４ａ、４ｂ シェアドスイッチトランジスタ
５、 センスアンプ内ビット線
プリチャージ・イコライズ回路
６、７、１１ メモリセルブロック内
ビット線プリチャージ・イコライズ回路
７ａ、７ｂ、１１ａ プリチャージトランジスタ
１１ｂ、１１ｃ イコライズトランジスタ
１２ ゲート電極−配線接続領域
１３ 素子分離領域
１４ 配線間分離領域
１６ 金属配線
１７ メモリセル内ビット線プリチャージ回路

Claims (13)

1. ビット線に接続されるメモリセルが複数個並んだメモリセルアレイと、
   前記ビット線の１対毎に設けられたセンスアンプが複数個並んだセンスアンプ列と、
   前記ビット線対のプリチャージを行うプリチャージトランジスタが複数個並んだプリチャージトランジスタ列と、
   前記ビット線対をイコライズするイコライズトランジスタが複数個並んだイコライズトランジスタ列と、
   前記ビット線対を対応するセンスアンプに接続するシェアドスイッチトランジスタが複数個並んだシェアドスイッチトランジスタ列とを備え、
   前記イコライズトランジスタの一方の拡散領域とこのイコライズトランジスタに対応するシェアドスイッチトランジスタの一方の拡散領域とは共通化されていると共に、
   前記イコライズトランジスタの他方の拡散領域とこのイコライズトランジスタに対応するプリチャージトランジスタの一方の拡散領域とは共通化されている
   ことを特徴とする半導体記憶装置。
2. 前記プリチャージトランジスタの他方の拡散領域は他のプリチャージトランジスタの他方の拡散領域と共通化されている
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記プリチャージトランジスタと他のプリチャージトランジスタとで共通化された拡散領域は、前記センスアンプ列と同一方向に延び、
   前記プリチャージトランジスタの共通化された拡散領域は、１個のコンタクトを介して、金属配線層に配置されるプリチャージ電位供給用の配線と接続される
   ことを特徴とする請求項２記載の半導体記憶装置。
4. ビット線に接続されるメモリセルが複数個並んだメモリセルアレイと、
   前記ビット線の１対毎に設けられたセンスアンプが複数個並んだセンスアンプ列と、
   前記ビット線対のプリチャージを行うプリチャージトランジスタが複数個並んだプリチャージトランジスタ列と、
   前記ビット線対をイコライズするイコライズトランジスタが複数個並んだイコライズトランジスタ列と、
   前記ビット線対を対応するセンスアンプに接続するシェアドスイッチトランジスタが複数個並んだシェアドスイッチトランジスタ列とを備え、
   前記イコライズトランジスタの一方の拡散領域とこのイコライズトランジスタに対応するシェアドスイッチトランジスタの一方の拡散領域とは共通化されており、
   前記シェアドトランジスタのゲート電極と、このシェアドトランジスタに対応するイコライズトランジスタ及びプリチャージトランジスタの各ゲート電極は、同一方向に延びて配置されている
   ことを特徴とする半導体記憶装置。
5. 前記イコライズトランジスタの他方の拡散領域とこのイコライズトランジスタに対応するプリチャージトランジスタの一方の拡散領域とは共通化されている
   ことを特徴とする請求項４記載の半導体記憶装置。
6. 前記プリチャージトランジスタの他方の拡散領域は他のプリチャージトランジスタの他方の拡散領域と共通化されている
   ことを特徴とする請求項４記載の半導体記憶装置。
7. 前記プリチャージトランジスタと前記シェアドスイッチトランジスタとでは、ゲート酸化膜厚が異なる
   ことを特徴とする請求項４〜６の何れか１項に記載の半導体記憶装置。
8. 前記プリチャージトランジスタの閾値電圧は、前記シェアドスイッチトランジスタの閾値電圧よりも低い
   ことを特徴とする請求項４〜６の何れか１項に記載の半導体記憶装置。
9. 前記プリチャージトランジスタのゲート長は、前記シェアドスイッチトランジスタのゲート長よりも短い
   ことを特徴とする請求項４〜６の何れか１項に記載の半導体記憶装置。
10. 前記イコライズトランジスタのゲート長は、前記プリチャージトランジスタのゲート長よりも短い
    ことを特徴とする請求項４〜６の何れか１項に記載の半導体記憶装置。
11. 前記イコライズトランジスタをＯＮした後、前記プリチャージトランジスタがＯＮする
    こと特徴とする請求項４〜６の何れか１項に記載の半導体記憶装置。
12. ビット線に接続されるメモリセルが複数個並んだメモリセルアレイと、
    前記ビット線の１対毎に設けられたセンスアンプが複数個並んだセンスアンプ列と、
    前記ビット線対のプリチャージを行うプリチャージトランジスタが複数個並んだプリチャージトランジスタ列と、
    前記ビット線対を対応するセンスアンプに接続するシェアドスイッチトランジスタが複数個並んだシェアドスイッチトランジスタ列とを備え、
    前記プリチャージトランジスタの一方の拡散領域とこのプリチャージトランジスタに対応するシェアドスイッチトランジスタの一方の拡散領域とは共通化されていると共に、
    前記プリチャージトランジスタの他方の拡散領域は、他のプリチャージトランジスタの他の拡散領域と共通化されており、
    前記プリチャージトランジスタと他のプリチャージトランジスタとで共通化された拡散領域は、前記センスアンプ列と同一方向に延び、
    前記プリチャージトランジスタの共通化された拡散領域は、１個のコンタクトを介して、金属配線層に配置されるプリチャージ電位供給用の配線と接続され、
    前記コンタクトは、前記プリチャージトランジスタのゲート電極の端部近傍に配置され、
    前記プリチャージトランジスタのゲート電極は、前記コンタクト付近で前記コンタクトを迂回するように屈曲している
    ことを特徴とする半導体記憶装置。
13. ビット線に接続されるメモリセルが複数個並んだメモリセルアレイと、
    前記ビット線の１対毎に設けられたセンスアンプが複数個並んだセンスアンプ列と、
    前記ビット線対のプリチャージを行うプリチャージトランジスタが複数個並んだプリチャージトランジスタ列と、
    前記ビット線対をイコライズするイコライズトランジスタが複数個並んだイコライズトランジスタ列と、
    前記ビット線対を対応するセンスアンプに接続するシェアドスイッチトランジスタが複数個並んだシェアドスイッチトランジスタ列とを備え、
    前記イコライズトランジスタの一方の拡散領域とこのイコライズトランジスタに対応するシェアドスイッチトランジスタの一方の拡散領域とは共通化されていると共に、
    前記プリチャージトランジスタの他方の拡散領域は他のプリチャージトランジスタの他方の拡散領域と共通化されており、
    前記プリチャージトランジスタと他のプリチャージトランジスタとで共通化された拡散領域は、前記センスアンプ列と同一方向に延び、
    前記プリチャージトランジスタの共通化された拡散領域は、１個のコンタクトを介して、金属配線層に配置されるプリチャージ電位供給用の配線と接続され、
    前記コンタクトは、前記プリチャージトランジスタのゲート電極の端部近傍に配置され、
    前記プリチャージトランジスタのゲート電極は、前記コンタクト付近で前記コンタクトを迂回するように屈曲している
    ことを特徴とする半導体記憶装置。

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