JP2003017582A

JP2003017582A - 半導体記憶装置

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Publication number: JP2003017582A
Application number: JP2001195943A
Authority: JP
Inventors: Akinori Shibayama; 晃徳柴山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-06-28
Filing date: 2001-06-28
Publication date: 2003-01-17
Anticipated expiration: 2021-06-28
Also published as: JP4355114B2

Abstract

(57)【要約】【課題】半導体記憶装置において、センスアンプブロ
ックのレイアウト面積を縮小化する。【解決手段】シェアドスイッチ回路を構成する２個の
シェアドスイッチトランジスタが持つ２つの拡散領域１
０ａ、１０ｂのうち一方の拡散領域１０ｂは、ビット線
プリチャージ回路を構成する２個のプリチャージトラン
ジスタの一方の拡散領域１０ｂとして共用される。前記
プリチャージトランジスタの他方の拡散領域１０ｃは、
センスアンプ列と同一方法に延びて、隣接する他のプリ
チャージトランジスタの拡散領域１０ｃとして共用され
る。従って、素子分離領域を設ける必要がなく、センス
アンプブロックのレイアウト面積を縮小化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に大容量のダイナミック型ＲＡＭ（ランダムアク
セスメモリ）やダイナミック型ＲＡＭを搭載したシステ
ムＬＳＩにおいてその更なる高集積化、大規模化、低コ
スト化及び低消費電力化に有効な技術に関する。

【０００２】

【従来の技術】従来、半導体記憶装置として、互いに直
交して配置される複数のワード線及びビット線と、これ
等のワード線及びビット線にマトリックス状に接続され
た多数のメモリセルを含むメモリセルアレイを構成要素
とするダイナミック型ＲＡＭ等がある。近年、ダイナミ
ック型ＲＡＭ等の高集積化、大規模化は目覚ましく、こ
れを更に推進するための種々の技術が開発されつつあ
る。

【０００３】半導体記憶装置において、チップ面積の増
大はチップコスト増大に大きく関わるため、如何にチッ
プレイアウトを効率的に行ってチップ面積の縮小を図っ
ていくかという課題は半導体記憶装置の開発における最
も重要な課題の一つである。特に、メモリセルのレイア
ウトピッチに依存した回路であるセンスアンプ、サブワ
ードドライバー等のメモリセル周辺回路は、メモリセル
と同様に同一の回路を多数配列して構成されるために、
チップ面積に占める割合が非常に高い。

【０００４】しかし、小面積化、低消費電力化、高速動
作化は互いに相反するものである。例えば、ビット線対
を高速にプリチャージするためにビット線プリチャージ
・イコライズトランジスタをシェアドスイッチトランジ
スタの両側、即ち、メモリセル側とセンスアンプ側にも
配置すると、この高速動作化のためにレイアウト面積は
益々増大する傾向となる。

【０００５】半導体記憶装置において、メモリセルに蓄
えられたデータは、ビット線を介して読み出され、セン
スアンプにより増幅される。図４は、センスアンプとそ
れに付随するシェアドスイッチ回路、メモリセルブロッ
ク内プリチャージ・イコライズ回路、センスアンプブロ
ック内ビット線プリチャージ・イコライズ回路、及びコ
ラムスイッチ回路の回路図を示す。同図において、１は
ラッチ型のセンスアンプであり、メモリセルよりビット
線対ＢＩＴ、ＸＢＩＴに読み出されたデータを増幅する
機能を有する。２はコラムスイッチ回路であり、ビット
線対ＢＩＴ、ＸＢＩＴとデータ線ＤＱ、ＸＤＱとを接続
し、前記センスアンプ１により増幅されたデータをビッ
ト線対からデータ線対に転送する役割を果たす。３及び
４はメモリセル内のビット線対とセンスアンプブロック
内のビット線対とを接続するシェアドスイッチ回路、５
はセンスアンプ１内のビット線ＢＩＴ、ＸＢＩＴを相互
に短絡してイコライズすると共に所定電位にプリチャー
ジするセンスアンプ内ビット線プリチャージ・イコライ
ズ回路、６及び７は各々メモリセルブロック内のビット
線（ＢＩＴＬ、ＸＢＩＴＬ）、（ＢＩＴＲ、ＸＢＩＴ
Ｒ）を短絡してイコライズすると共に所定電位にプリチ
ャージするメモリセルブロック内ビット線プリチャージ
・イコライズ回路である。

【０００６】前記図４のように構成された半導体記憶装
置について、以下、その動作を説明する。先ず、メモリ
セルに蓄えられたデータの読み出し動作について説明す
る。メモリセルブロック内プリチャージ・イコライズ回
路６、７及びセンスアンプ内ビット線プリチャージ・イ
コライズ回路５により、メモリセルブロック内とセンス
アンプブロック内のビット線のイコライズ及びプリチャ
ージが行われて、メモリセルからのデータを読み出すた
めの準備としてビット線対の電位を同じ電位とする。そ
の後、読み出しを行うメモリセル側と反対側のシェアド
スイッチ３又は４をＯＮからＯＦＦに制御する（例え
ば、データを読み出すメモリセルがビット線ＢＩＴＲに
接続されている場合にはシェアドスイッチ３をＯＦＦに
制御する。）そして、ビット線に接続されたメモリセル
のゲートであるワード線を活性化させ、メモリセルキャ
パシタに蓄えられた蓄積電荷をビット線ＢＩＴＲに転送
する。シェアドスイッチ回路４はＯＮのままであり、メ
モリセルよりビット線ＢＩＴＲに読み出されたデータ
は、シェアドスイッチ４を介してセンスアンプ内ビット
線ＢＩＴに読み出される。その後、センスアンプ内ビッ
ト線対ＢＩＴ、ＸＢＩＴに読み出された微小電位差がセ
ンスアンプ１のＯＮ動作により増幅される。

【０００７】続いて、コラムスイッチ回路２がコラム選
択信号ＹによりＯＮ状態に制御されて、ビット線対ＢＩ
Ｔ、ＸＢＩＴとデータ線対ＤＱ、ＸＤＱとが接続され、
センスアンプ内ビット線対ＢＩＴ、ＸＢＩＴ上に増幅さ
れたデータがデータ線ＤＱ、ＸＤＱに転送される。

【０００８】その後、スタンバイ状態にするため、メモ
リセルトランジスタのゲート電極であるワード線の電位
を引き下げてメモリセルトランジスタをＯＦＦ状態に
し、蓄積電荷を保持した後、センスアンプ１をＯＦＦ状
態にする。そして、ＯＦＦしていた側のシェアドスイッ
チ３をＯＮに制御すると共に、プリチャージ・イコライ
ズ回路５、６、７を再びＯＮ状態に制御して、ビット線
のイコライズとプリチャージとを行い、メモリセルから
のデータを読み出すための準備としてビット線対ＢＩＴ
Ｌ、ＸＢＩＴＬ、ＢＩＴ、ＸＢＩＴ、ＢＩＴＲ、ＸＢＩ
ＴＲの電位を同一電位とする。

【０００９】図７は、半導体記憶装置のレイアウトを示
す従来例であり、前記図４に示したセンスアンプブロッ
ク内の回路構成のうち、２個のシェアドスイッチ回路４
と２個のメモリセルブロック内ビット線プリチャージ・
イコライズ回路７との一般的なトランジスタレイアウト
配置図を示す。シェアドスイッチ回路３とメモリセルブ
ロック内ビット線プリチャージ・イコライズ回路５のレ
イアウト配置も、このトランジスタ配置と同様のレイア
ウトとなる。図７において、１０はＭＯＳトランジスタ
の拡散領域、１１はＭＯＳトランジスタのゲート電極、
１３は素子分離領域を表す。

【００１０】図７に示す従来のレイアウト図では、シェ
アドスイッチ回路４とメモリセルブロック内ビット線プ
リチャージ・イコライズ回路７とは別々の拡散領域上に
形成され、各トランジスタ素子の拡散領域の間には素子
分離領域１３が形成される。従って、センスアンプブロ
ックにおいて、１個のシェアドスイッチ回路４と１個の
メモリセルブロック内ビット線イコライズ回路７だけ
で、３個の拡散領域をレイアウトしなければならない。
図７の従来のレイアウト図では、センスアンプ内ビット
線プリチャージ・イコライズ回路７の拡散領域とシェア
ドスイッチ回路４の拡散領域とにおいて、配線へのコン
タクトが向かい合っている。コンタクトを取る拡散領域
では、ゲート電極とコンタクトとの分離、コンタクトと
拡散領域とのオーバラップマージン等を取る必要があ
り、広い拡散領域が必要であり、また、拡散領域間で素
子分離領域１３を確保する必要がある。

【００１１】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体記憶装置のトランジスタレイアウト配置で
は、シェアドスイッチトランジスタとプリチャージトラ
ンジスタとのレイアウトにおいて、ゲート電極とコンタ
クトとの分離、コンタクトと拡散領域とのオーバラップ
の距離、及び２つの拡散領域間で素子分離領域を各々確
保しなければならないため、センスアンプブロックのレ
イアウト面積が大きくなってしまう欠点がある。小さい
面積で素子分離領域を形成することは半導体プロセス上
困難であり、今後の大規模集積回路で要求される小さい
面積のセンスアンプブロック内に前記従来の構成で各機
能回路をレイアウトすることは困難である。

【００１２】その結果、前述のように多数のセンスアン
プを配置する半導体記憶装置では、チップ面積の増大及
びチップコスト増大を招く。従って、メモリセルと同様
に同一回路が多数配列されるセンスアンプのレイアウト
面積を削減することは、チップサイズの削減に大きく貢
献し、コストの削減に対して大きな効果を発揮するた
め、センスアンプ内のレイアウト面積の削減は半導体記
憶装置の設計、開発における最も重要な課題の一つであ
る。

【００１３】本発明は前記従来の問題点を解決するもの
であり、その目的は、センスアンプブロック内のシェア
ドスイッチ回路及びプリチャージ回路が小さい面積内に
効率良くレイアウトされた半導体記憶装置を提供するこ
とにある。

【００１４】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、シェアドスイッチ回路を構成するシェ
アドスイッチトランジスタの拡散領域と、ビット線プリ
チャージ・イコライズ回路を構成するプリチャージトラ
ンジスタやイコライズトランジスタの拡散領域とを共用
化して、面積の削減を図ることとする。

【００１５】即ち、請求項１記載の発明の半導体記憶装
置は、ビット線に接続されるメモリセルが複数個並んだ
メモリセルアレイと、前記ビット線の１対毎に設けられ
たセンスアンプが複数個並んだセンスアンプ列と、前記
ビット線対のプリチャージを行うプリチャージトランジ
スタが複数個並んだプリチャージトランジスタ列と、前
記ビット線対を対応するセンスアンプに接続するシェア
ドスイッチトランジスタが複数個並んだシェアドスイッ
チトランジスタ列とを備え、前記プリチャージトランジ
スタの一方の拡散領域とこのプリチャージトランジスタ
に対応するシェアドスイッチトランジスタの一方の拡散
領域とは共通化されていることを特徴とする。

【００１６】請求項２記載の発明は、前記請求項１記載
の半導体記憶装置において、前記プリチャージトランジ
スタの他方の拡散領域は、他のプリチャージトランジス
タの他の拡散領域と共通化されていることを特徴とす
る。

【００１７】請求項３記載の発明は、前記請求項１又は
２記載の半導体記憶装置において、前記シェアドトラン
ジスタのゲート電極とこのシェアドトランジスタに対応
するプリチャージトランジスタのゲート電極とは、同一
方向に延びて配置されていることを特徴とする。

【００１８】請求項４記載の発明の半導体記憶装置は、
ビット線に接続されるメモリセルが複数個並んだメモリ
セルアレイと、前記ビット線の１対毎に設けられたセン
スアンプが複数個並んだセンスアンプ列と、前記ビット
線対のプリチャージを行うプリチャージトランジスタが
複数個並んだプリチャージトランジスタ列と、前記ビッ
ト線対をイコライズするイコライズトランジスタが複数
個並んだイコライズトランジスタ列と、前記ビット線対
を対応するセンスアンプに接続するシェアドスイッチト
ランジスタが複数個並んだシェアドスイッチトランジス
タ列とを備え、前記イコライズトランジスタの一方の拡
散領域とこのイコライズトランジスタに対応するシェア
ドスイッチトランジスタの一方の拡散領域とは共通化さ
れていることを特徴とする。

【００１９】請求項５記載の発明は、前記請求項４記載
の半導体記憶装置において、前記イコライズトランジス
タの他方の拡散領域とこのイコライズトランジスタに対
応するプリチャージトランジスタの一方の拡散領域とは
共通化されていることを特徴とする。

【００２０】請求項６記載の発明は、前記請求項４記載
の半導体記憶装置において、前記プリチャージトランジ
スタの他方の拡散領域は他のプリチャージトランジスタ
の他方の拡散領域と共通化されていることを特徴とす
る。

【００２１】請求項７記載の発明は、前記請求項４、５
又は６記載の半導体記憶装置において、前記シェアドト
ランジスタのゲート電極と、このシェアドトランジスタ
に対応するイコライズトランジスタ及びプリチャージト
ランジスタの各ゲート電極は、同一方向延びて配置され
ていることを特徴とする。

【００２２】請求項８記載の発明は、前記請求項２又は
６記載の半導体記憶装置において、前記プリチャージト
ランジスタと他のプリチャージトランジスタとで共通化
された拡散領域は、前記センスアンプ列と同一方向に延
び、前記プリチャージトランジスタの共通化された拡散
領域は、１個のコンタクトを介して、金属配線層に配置
されるプリチャージ電位供給用の配線と接続されること
を特徴とする。

【００２３】請求項９記載の発明は、前記請求項８記載
の半導体記憶装置において、前記コンタクトは、前記プ
リチャージトランジスタのゲート電極の端部近傍に配置
され、前記プリチャージトランジスタのゲート電極は、
前記コンタクト付近で前記コンタクトを迂回するように
屈曲していることを特徴とする。

【００２４】請求項１０記載の発明は、前記請求項１、
２、４又は７記載の半導体記憶装置において、前記プリ
チャージトランジスタと前記シェアドスイッチトランジ
スタとでは、ゲート酸化膜厚が異なることを特徴とす
る。

【００２５】請求項１１記載の発明は、前記請求項１、
２、４又は７記載の半導体記憶装置において、前記プリ
チャージトランジスタの閾値電圧は、前記シェアドスイ
ッチトランジスタの閾値電圧よりも低いことを特徴とす
る。

【００２６】請求項１２記載の発明は、前記請求項１、
２、４又は７記載の半導体記憶装置において、前記プリ
チャージトランジスタのゲート長は、前記シェアドスイ
ッチトランジスタのゲート長よりも短いことを特徴とす
る。

【００２７】請求項１３記載の発明は、前記請求項４又
は７記載の半導体記憶装置において、前記イコライズト
ランジスタのゲート長は、前記プリチャージトランジス
タのゲート長よりも短いことを特徴とする。

【００２８】請求項１４記載の発明は、前記請求項４又
は７記載の半導体記憶装置において、前記イコライズト
ランジスタをＯＮした後、前記プリチャージトランジス
タがＯＮすること特徴とする。

【００２９】請求項１５記載の発明は、前記請求項１又
は４記載の半導体記憶装置において、前記プリチャージ
トランジスタと他のプリチャージトランジスタとで共用
化する拡散領域は、前記センスアンプ列とワード線駆動
回路との交点の位置において、金属配線層に配置された
プリチャージ電位供給用の配線と接続されることを特徴
とする。

【００３０】請求項１６記載の発明は、前記請求項１又
は４記載の半導体記憶装置において、前記プリチャージ
トランジスタと他のプリチャージトランジスタとで共用
化する拡散領域は、前記センスアンプ列とワード線裏打
ち領域との交点の位置において、金属配線層に配置され
たプリチャージ電位供給用の配線と接続されることを特
徴とする。

【００３１】請求項１７記載の発明の半導体記憶装置
は、ビット線に接続されるメモリセルが複数個並んだメ
モリセルアレイと、前記ビット線の１対毎に設けられた
センスアンプが複数個並んだセンスアンプ列と、前記ビ
ット線対のプリチャージを行うプリチャージトランジス
タが複数個並んだプリチャージトランジスタ列と、前記
ビット線対を対応するセンスアンプに接続するシェアド
スイッチトランジスタが複数個並んだシェアドスイッチ
トランジスタ列とを備え、前記各ビット線対には前記プ
リチャージトランジスタ列の対応するプリチャージトラ
ンジスタが直接接続されて、プリチャージ電源から各プ
リチャージトランジスタを介して対応するビット線対が
プリチャージされることを特徴とする。

【００３２】以上により、請求項１〜３記載の発明の半
導体集積回路では次の作用を奏する。即ち、ビット線に
読み出されたデータをセンスアンプにより増幅する構成
をとる半導体記憶装置、例えばＤＲＡＭ等の半導体メモ
リやこの半導体メモリを搭載したシステムＬＳＩ、特に
大容量の半導体記憶装置では、ビット線１対又は２対に
対して１対のセンスアンプがレイアウト配置されてお
り、半導体チップ上に多数のセンスアンプが配置されて
いる。このため、センスアンプ面積が半導体記憶装置に
占める割合が大きい。従って、センスアンプに付随した
回路のレイアウト面積を削減することは、半導体記憶装
置のチップサイズの削減に効果的である。このセンスア
ンプの面積削減のため、センスアンプの左右のビット線
対に対して１個のセンスアンプがレイアウト配置される
シェアドセンスアンプ方式が一般的に採用されるが、こ
のシェアドセンスアンプ方式では、ビット線２対に対し
て１個のセンスアンプ当てとなって、センスアンプの個
数を半減でき、センスアンプの面積を大幅に削減可能で
ある。しかし、シェアドセンスアンプ方式では、センス
アンプの両側に位置する２対のビット線でセンスアンプ
１個を共用するため、一方のビット線対をセンスアンプ
に接続する際には他方のビット線対を切り離す必要上、
メモリセルに接続されたビット線対とセンスアンプとの
間に、この切り離し機能を持つスイッチの役割を果たす
トランジスタ（シェアドスイッチトランジスタ）が必要
となる。このシェアドスイッチトランジスタは、ビット
線１本に対して１個配置する必要があり、センスアンプ
１個当たりでは４個必要となる。このように、シェアド
スイッチトランジスタはビット線と同じ数だけ配置する
必要があるため、非常に多くの数となり、レイアウト面
積も大きくなる。ここで、メモリセルに蓄えられたデー
タをビット線に読み出す前に、ビット線対の電位を同一
電位にしておくプリチャージ動作を行うが、このプリチ
ャージ動作のためにセンスアンプ内にプリチャージ電位
を供給するプリチャージトランジスタが配置される。こ
のプリチャージ動作を高速化するため、メモリセル側の
ビット線にもプリチャージトランジスタが配置されるこ
とが多い。

【００３３】ここで、請求項１〜３記載の発明では、シ
ェアドスイッチトランジスタの拡散領域とプリチャージ
トランジスタの拡散領域とが共通化されているので、シ
ェアドスイッチトランジスタの拡散領域とプリチャージ
トランジスタの拡散領域との間に素子分離領域を設ける
必要がなく、センスアンプブロックのレイアウト面積が
大幅に削減される。従って、センスアンプブロックが多
数配置されるＤＲＡＭやシステムＬＳＩ等のレイアウト
面積が効果的に削減される。

【００３４】特に、請求項２記載の発明では、複数のプ
リチャージトランジスタ間で拡散領域を共通化したの
で、プリチャージ電位供給用の金属配線から複数のプリ
チャージトランジスタの拡散領域への接続コンタクト数
を削減できる。その結果、複数のプリチャージトランジ
スタにおいて、ゲート電極とコンタクトとの分離、コン
タクトと拡散領域とのオーバラップマージン等を取る必
要がなくなって、大きな拡散領域が不必要となり、更に
は拡散領域間で素子分離領域を確保する必要がなくなる
ので、大幅なレイアウト面積の削減が可能である。

【００３５】また、請求項４〜７記載の発明の半導体記
憶装置では、シェアドセンスアンプ方式において、ビッ
ト線の電位の同一にするイコライズトランジスタを設け
る場合に、シェアドスイッチトランジスタとイコライズ
トランジスタとの間で拡散領域を共通化したので、シェ
アドスイッチトランジスタの拡散領域とイコライズトラ
ンジスタの拡散領域との間に素子分離領域を設ける必要
がないので、レイアウト面積が有効に削減される。

【００３６】特に、請求項５記載の発明では、イコライ
ズトランジスタの他方の拡散領域とプリチャージトラン
ジスタの一方の拡散領域とが共通化されるので、イコラ
イズトランジスタとプリチャージトランジスタとの拡散
領域間に素子分離領域を設ける必要がなく、レイアウト
面積がより一層に削減される。

【００３７】また、請求項６記載の発明では、複数のプ
リチャージトランジスタの拡散領域が共通化されるの
で、プリチャージ電位供給用の金属配線から複数のプリ
チャージトランジスタの拡散領域への接続コンタクト数
を削減できる。その結果、複数のプリチャージトランジ
スタにおいて、ゲート電極とコンタクトとの分離、コン
タクトと拡散領域とのオーバラップマージン等を取る必
要がなくなって、大きな拡散領域が不必要となり、更に
は拡散領域間で素子分離領域を確保する必要がなくなる
ので、レイアウト面積の大幅な削減が可能である。

【００３８】請求項８記載の発明では、プリチャージ電
位供給用の金属配線から、複数のプリチャージトランジ
スタで共通化された拡散領域への接続コンタクトを１箇
所だけ確保すれば良いので、レイアウト面積の削減に効
果的である。

【００３９】また、請求項９記載の発明では、プリチャ
ージ電位供給用の金属配線をプリチャージトランジスタ
の拡散領域に接続する接続コンタクトがプリチャージト
ランジスタのゲート電極の端部近傍に配置されるもの
の、このゲート電極の端部が前記接続コンタクトを迂回
するように折曲しているので、この接続コンタクトとゲ
ート電極との離隔が確保され、接続コンタクトを配置す
る領域を別途必要とすることがない。しかも、前記接続
コンタクトは２個のプリチャージトランジスタ間の空き
領域に設けることが可能であるので、センスアンプブロ
ックを拡大する必要がなく、面積を縮小できる。

【００４０】また、請求項１０記載の発明では次の作用
を奏する。シェアドスイッチトランジスタのゲート電位
は一般的にセンスアンプの電源電位よりも高く、またプ
リチャージ電位はセンスアンプ電源電位の約半分の電位
であって、プリチャージトランジスタのゲート電位はシ
ェアドスイッチトランジスタのゲート電位ほど高く設定
する必要はない。この関係から、プリチャージトランジ
スタとシェアドスイッチトランジスタとではゲート酸化
膜にかかる電圧は前者の方が低く、前者のゲート酸化膜
厚を薄くできる。以上のことから、プリチャージトラン
ジスタのゲート酸化膜厚をシェアドスイッチトランジス
タの酸化膜厚よりも薄く設定できるので、プリチャージ
トランジスタに流れる電流量を増加させることができ、
プリチャージ動作の高速化を図ることができる。

【００４１】更に、請求項１１記載の発明では、プリチ
ャージトランジスタの閾値電圧がシェアドスイッチトラ
ンジスタの閾値電圧よりも低いので、プリチャージトラ
ンジスタの電流量が増加して、プリチャージ動作の高速
化を図ることができる。ここで、プリチャージトランジ
スタの閾値電圧を低く設定すると、プリチャージトラン
ジスタのＯＦＦ時のＯＦＦ電流は増加するが、半導体記
憶装置の待機時にはプリチャージトランジスタは常にＯ
Ｎ状態であるので、待機時電流が大きくなり過ぎる問題
は生じない。また、半導体記憶装置の動作時も、センス
アンプで増幅されたデータが壊れるほどの電流は流れな
いので、半導体記憶装置の誤動作の問題はない。

【００４２】加えて、請求項１２記載の発明では、プリ
チャージトランジスタのゲート長がシェアドスイッチト
ランジスタのゲート長よりも短く設定されているので、
プリチャージトランジスタの電流量が増加して、プリチ
ャージ動作の高速化を図ることができる。ここで、プリ
チャージトランジスタのゲート長を多少短く設定する
と、プリチャージトランジスタのＯＦＦ時のＯＦＦ電流
は増加するが、前述のように待機時電流や回路誤動作等
の問題は生じない。

【００４３】更に加えて、請求項１３記載の発明では次
の作用を奏する。即ち、プリチャージ動作時には、プリ
チャージトランジスタがＯＮして、高レベル電位と低レ
ベル電位とに各々振幅していた１対の２本のビット線に
充放電が始まる。ここで、プリチャージトランジスタが
ＯＮするタイミングについて説明すると、低レベル電位
のビット線に接続されたプリチャージトランジスタは、
ソース電位が低レベルであるので、閾値電圧が低く、Ｏ
Ｎするゲート電位が低く、早くＯＮし始め、またトラン
ジスタ電流量も多い。一方、高レベル電位のビット線に
接続されたプリチャージトランジスタは、ソース電位が
プリチャージレベルであるので、閾値電圧が高く、ＯＮ
するゲート電位が高く、ＯＮするのが遅れ、またトラン
ジスタ電流量も少ない。このため、イコライズトランジ
スタによってビット線対が短絡されても、高レベル電位
のビット線から低レベルのビット線に電流が流れるより
も、早くＯＮするプリチャージトランジスタを経て低レ
ベル電位のビット線にプリチャージ電源から電流が供給
される割合が大きく、プリチャージ電源からの消費電流
が大きくなってしまう。しかし、イコライズトランジス
タのゲート長がプリチャージトランジスタのゲート長よ
りも短いので、イコライズトランジスタに流れる電流量
は多くなる。従って、プリチャージによるビット線の充
放電動作の割合が減って、イコライズ動作によるビット
線対の電位の同一レベル化の割合が増え、その結果、プ
リチャージ電源からの消費電流が減って、低消費電力化
が可能となる。

【００４４】また、請求項１４記載の発明では、プリチ
ャージ動作時には、先にイコライズトランジスタがＯＮ
してビット線対の電位の同一レベル化が行われ、その後
にプリチャージトランジスタがＯＮしてプリチャージ電
位への充放電が行われるので、プリチャージ電源からの
消費電流が減って、低消費電力化が図られる。

【００４５】更に、請求項１５及び１６記載の発明で
は、センスアンプ列とワード線駆動回路との交点の位
置、又はセンスアンプ列とワード線裏打ち領域との交点
の位置に、プリチャージ電位供給用の金属配線をプリチ
ャージトランジスタの拡散領域に接続する接続コンタク
トが配置されるので、プリチャージトランジスタの拡散
領域での接続コンタクトの数が削減される。従って、ゲ
ート電極と接続コンタクトとの分離、接続コンタクトと
拡散領域とのオーバラップマージン等を設ける必要がな
くなり、広い拡散領域が不必要となると共に、拡散領域
間で素子分離領域を確保する必要がなくなり、レイアウ
ト面積の大幅な削減が可能となる。しかも、プリチャー
ジ電源からビット線への電流の供給経路に抵抗が入っ
て、実質的にプリチャージトランジスタがイコライズト
ランジスタの役割を果たすので、プリチャージトランジ
スタによるビット線対の充放電動作の割合が減って、イ
コライズ動作によるビット線対の電位の同一レベル化の
割合が増える。従って、プリチャージ電源からの消費電
流が減って、低消費電力化が可能となる。

【００４６】加えて、請求項１７記載の発明では、シェ
アドスイッチトランジスタの拡散層とプリチャージトラ
ンジスタの拡散層とを共通化できるので、従来のように
この両トランジスタの拡散層間に素子分離領域を設ける
必要がない。しかも、複数のプリチャージトランジスタ
の拡散層を共通化できるので、プリチャージ電位を持つ
金属配線からこの共通拡散層への接続コンタクトを削減
でき、従ってゲート電極とコンタクトとの分離、コンタ
クトと活性化領域とのオーバラップマージンなどを取る
必要がなくなり、広い活性化領域が不必要となる。更
に、拡散領域間で素子分離領域を確保する必要がない。
よって、大幅なレイアウト面積の削減が可能となる。

【００４７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。

【００４８】（第１の実施の形態）図１は、本発明のダ
イナミック型ＲＡＭ（半導体記憶装置）又はこのダイナ
ミック型ＲＡＭを搭載したシステムＬＳＩ上のＤＲＡＭ
コアのブロック配置図を示す。先ず、このダイナミック
型ＲＡＭの構成及び動作の概要について説明する。尚、
図１の各ブロックを構成する回路素子において、ＭＯＳ
トランジスタ（絶縁ゲート型電界効果トランジスタの総
称とする）は、単結晶シリコンのような１個の半導体基
板上に形成される。以下の図において、端子及び信号線
の名称は、特に明記しない限り、これ等の端子又は信号
線を介して伝達される信号又はその配線等の名称として
重複使用される。また、以下の回路図において、ＭＯＳ
トランジスタのゲート部が太線で示されていれば、その
ＭＯＳトランジスタはＰチャンネル型ＭＯＳトランジス
タを、ゲート部が細線で示されていればＮチャンネルＭ
ＯＳトランジスタを示す。

【００４９】図１において、ダイナミック型ＲＡＭは、
基本構成要素として４個の大メモリセルブロックＭＢ０
〜ＭＢ３を有し、これ等に隣接してメインワード線駆動
回路ブロックＭＷＤＢ０〜ＭＷＤＢ３が配置される。大
メモリセルブロックＭＢ０〜ＭＢ３は各々、概述する
と、格子状に配置された１２８個のサブメモリセルアレ
イを含み、これ等のサブメモリアレイの各々は、格子状
配置されたダイナミック型メモリセルを含むメモリセル
ブロックと、単位サブワード線駆動回路を含むサブワー
ド線駆動回路と、このサブワード線駆動回路に接続され
てメインワード線選択信号を発生するメインワード線発
生回路と、センスアンプ列と、センスアンプ電源を供給
するセンスアンプドライバーとを備える。前記サブメモ
リセルアレイと、その両横にサブワード線駆動回路回路
を、その上下にセンスアンプ列を配置し、サブメモリブ
ロックとする。サブワード線駆動回路とセンスアンプ列
との交点に前記センスアンプドライバーが配置される。
そして、このメモリセルと周辺回路とを含んだサブメモ
リブロックを格子状に配置する。また、マトリックス状
に配置された１２８個のサブメモリセルアレイの上層に
は、メインワード線駆動回路により発生されるメインワ
ード線が配置される。

【００５０】以下、本実施の形態のダイナミック型ＲＡ
Ｍのチップレイアウトの概要について説明する。尚、レ
イアウトに関する以下の説明では、対応する配置図の位
置関係をもってチップ等の各配置面における上下左右を
表す。

【００５１】図１において、ダイナミック型ＲＡＭは、
Ｐ型半導体基板ＰＳＵＢ上に製造されたものを例として
説明する。また、このダイナミック型ＲＡＭは、いわゆ
るＬＯＣ（ＬｅａｄＯｎＣｈｉｐ）形態を採り、イン
ナーリードと半導体基板ＰＳＵＢとを結合するためのボ
ンディングパッドと、アドレス入力バッファやデータ出
力バッファやその他の制御回路等を含む周辺回路ＰＣと
は、半導体基板ＰＳＵＢの縦横の中央線に沿って十字状
に配置される。更に、半導体基板ＰＳＵＢの左上部には
大メモリセルブロックＭＢ０が、右上部には大メモリセ
ルブロックＭＢ１が各々配置され、その左下部には大メ
モリセルブロックＭＢ２が、右下部には大メモリセルブ
ロックＭＢ３が各々配置される。また、各大メモリセル
ブロックＭＢ０〜ＭＢ３に隣接してメインワード線駆動
回路ＭＷＤＢ０〜ＭＷＤＢ３が配置される。本実施の形
態では、メインワード線駆動回路ＭＷＤＢ０〜ＭＷＤＢ
３は、各大メモリセルブロックＭＢ０〜ＭＢ３の半導体
基板ＰＳＵＢにおける外側に配置される。前記大メモリ
セルブロックＭＢ０〜ＭＢ３の数及びメインワード線駆
動回路ＭＷＤＢ０〜ＭＷＤＢ３の位置は特に制限されな
い。また、周辺回路ＰＣは十字型に配置されているが、
これも特に制限されない。そのため、ＬＯＣ構造につい
ても特に制限されず、ダイナミック型ＲＡＭを搭載した
システムＬＳＩにおけるメモリコアでは特にボンディン
グパッドを持たず、同一半導体基板上に配置されたロジ
ック回路部と接続されていても良い。

【００５２】図２は、前記図１のダイナミック型ＲＡＭ
に含まれる大メモリセルブロックＭＢ０の内部構成のブ
ロック図を示す。図３は、図２に示した大メモリセルブ
ロックＭＢ０を構成する隣接する４個のサブメモリセル
アレイＳＭＡ２４、ＳＭＡ２５、ＳＭＡ３４、ＳＭＡ３
６及びその周辺回路の部分的なブロック図を示す。図
４、図５及び図６は、各々、構成の異なるセンスアンプ
ブロックの回路図を示す。図７は、従来のシェアドスイ
ッチトランジスタ及びプリチャージ・イコライズトラン
ジスタのレイアウト配置図を示す。図８、図９、図１０
及び図１１は、本実施の形態におけるシェアドスイッチ
トランジスタ及びプリチャージトランジスタのレイアウ
ト配置図を示す。

【００５３】これ等の図を下に、本実施の形態のダイナ
ミック型ＲＡＭを構成する大メモリセルブロックＭＢ０
及びサブメモリセルアレイのブロック構成と、サブメモ
リセルアレイを構成するメモリセル及びその周辺回路の
具体的構成、動作、及びその特徴ついて説明する。尚、
大メモリセルブロックに関する説明は、大メモリブロッ
クＭＢ０を例に進めるが、その他の大メモリブロックＭ
Ｂ１〜ＭＢ３については、これと同一構成であるので、
その説明を省略する。また、サブメモリセルアレイ並び
にメモリセル及び周辺回路に関する以下の説明は、サブ
メモリアレイＳＭＡ２４、ＳＭＡ２５、ＳＭＡ３４、Ｓ
ＭＡ３５を例に進めるが、その他のサブメモリセルアレ
イＳＭＡ００〜ＳＭＡＦ７についてもこれと同一構成で
あるので、その説明を省略する。

【００５４】図２の大メモリセルブロックＭＢ０におい
て、サブメモリセルアレイは、１６×８のマトリックス
状に配置された１２８個のサブメモリセルアレイＳＭＡ
００〜ＳＭＡＦにより構成される。また、それ等のサブ
メモリセルアレイの周辺部には、図面におけるその上下
にサブワード線駆動回路ＳＷＬＢ００〜ＳＷＬＢＦ８
が、その左右にセンスアンプ列ＳＡＢ００〜ＳＡＢＧ７
が配置される。また、これ等のサブワード線駆動回路と
センスアンプ列の交点には各々センスアンプドライバー
ＳＤＲ００〜ＳＤＲＧ８が配置される。また、この大メ
モリセルブロックＭＢ０に、外部ロウアドレスに基づい
て選択されたメインワード線駆動回路ＭＷＤＢに基づい
てメインワード線が選択されてサブワード線駆動回路Ｓ
ＷＬＢが選択され、各交点のセンスアンプドライバーＳ
ＤＲ００〜ＳＤＲＧ８によりセンスアンプ列内の各セン
スアンプを駆動する。

【００５５】次に、図２においてハッチングを付して示
した４個の隣接するサブメモリセルアレイＳＭＡ２４、
ＳＭＡ２５、ＳＭＡ３４、ＳＭＡ３５とそれ等の周辺回
路のブロック構成を図３に示し、説明する。ここで、サ
ブメモリアレイＳＭＡ００〜ＳＭＡＦ７は、図３のサブ
メモリアレイＳＭＡ２４に代表して示されるように、サ
ブメモリセルアレイＳＭＡ２４の下側及び上側にサブワ
ード線駆動回路ＳＷＬＢ２４及びＳＷＬＢ２５が設けら
れ、サブメモリセルアレイＳＭＡ２４の左側及び右側に
センスアンプ列ＳＡＢ３４及びＳＡＢ２４が配置され
る。同様に、サブメモリセルアレイＳＭＡ２５の下上に
サブワード線駆動回路ＳＷＬＢ２５及びＳＷＬＢ２６
が、左右にセンスアンプ列ＳＡＢ３５及びＳＡＢ２５が
各々配置され、サブメモリセルアレイＳＭＡ３４の下上
にサブワード線駆動回路ＳＷＬＢ３４及びＳＷＬＢ３５
が、左右にセンスアンプ列ＳＡＢ４４及びＳＡＢ３４が
配置され、サブメモリセルアレイＳＭＡ３５の下上にサ
ブワード線駆動回路ＳＷＬＢ３５及びＳＷＬＢ３６が、
左右にセンスアンプ列ＳＡＢ４５及びＳＡＢ３５が設け
られる。また、このサブワード線駆動回路とセンスアン
プ列との交差点の領域にはセンスアンプドライバーが配
置される。例えば図３に示すように、２個のサブワード
線駆動回路ＳＷＬＢ２５、ＳＷＬＢ３５の間で且つ２個
のセンスアンプ列ＳＡＢ３４、ＳＡＢ３５の間に位置す
る交差点の部分には、センスアンプドライバーＳＤＲ３
５が配置される。

【００５６】図３はサブメモリセルアレイＳＭＡ２４、
ＳＭＡ２５、ＳＭＡ３４、ＳＭＡ３５周辺のブロック構
成を示す。サブメモリセルアレイＳＭＡ２４には、図の
垂直方向に平行してサブワード線が配置される。同図で
は、４対のビット線対（ＢＩＴＲ０、ＸＢＩＴＲ０）、
（ＢＩＴＲ１、ＸＢＩＴＲ１）、（ＢＩＴＬ０、ＸＢＩ
ＴＬ０）、（ＢＩＴＬ１、ＸＢＩＴＬ１）を示してい
る。ここでは、ビット線本数は特に制限されないが、本
実施の形態では２５６組のビット線対（ＢＩＴＲ０、Ｘ
ＢＩＴＲ０）〜（ＢＩＴＲ１２７、ＸＢＩＴＲ１２
７）、（ＢＩＴＬ０、ＸＢＩＴＬ０）〜（ＢＩＴＬ１２
７、ＸＢＩＴＬ１２７）が配置された場合について述べ
る。（尚、反転信号にはその符号の始めにＸを付して表
す。このサブメモリセルアレイは、図示していないが、
図の水平方向に平行して配置される５１２本のサブワー
ド線と、垂直方向に平行して配置される２５６組のビッ
ト線対とを含む。このワード線及びビット線の数につい
ては特に制限されない。これ等のサブワード線及びビッ
ト線の交点には、情報蓄積キャパシタ及びアドレス選択
用ＭＯＳトランジスタからなる５１２×２５６個のダイ
ナミック型メモリセルがマトリックス状に配置される。
これにより、各サブメモリセルアレイＳＭＡ００〜ＳＭ
ＡＦ７は、いわゆる１２８キロビットのダイナミック型
の記憶容量を有する。また、大メモリセルブロックＭＢ
０〜ＭＢ３は、各々、１２８キロ×１２８、つまり１６
メガビットの記憶容量を有し、ダイナミック型ＲＡＭは
１６メガ×４、つまり６４メガビットの記憶容量を有す
る。

【００５７】図３において、サブメモリセルアレイＳＭ
Ａ２５とサブメモリセルアレイＳＭＡ３５の間に挟まれ
るセンスアンプ列ＳＡＢ３５を構成するセンスアンプＳ
Ａ３０は、サブメモリセルアレイＳＭＡ２５のビット線
ＢＩＴＲ０、ＸＢＩＴＲ０に接続されると共に、サブメ
モリセルアレイＳＭＡ３５のビット線ＢＩＴＬ０、ＸＢ
ＩＴＬ０に接続される。同様に、センスアンプ列ＳＡＢ
３５を構成するセンスアンプＳＡ３１は、サブメモリセ
ルアレイＳＭＡ２５のビット線ＢＩＴＲ１、ＸＢＩＴＲ
１に接続されると共に、サブメモリセルアレイＳＭＡ３
５のビット線ＢＩＴＬ１、ＸＢＩＴＬ１に接続される。

【００５８】また、２個のサブワード線駆動回路ＳＷＬ
Ｂ３５、ＳＷＬＢ２５の間で且つ２個のセンスアンプ列
ＳＡＢ３５、ＳＡＢ３４の間の交点の領域には、センス
アンプドライバーＳＤＲ３５が配置される。このセンス
アンプドライバーＳＤＲ３５により発生されたセンスア
ンプ駆動信号ＳＡＮ３、ＳＡＰ３は、前記センスアンプ
ＳＡ３０、ＳＡ３１を含むセンスアンプ列ＳＡＢ３５内
の全てのセンスアンプに入力される。また、本実施の形
態では、各ビット線１本当たり１２８個のメモリセルが
接続されている。

【００５９】次に、各センスアンプの構成及び動作につ
いて説明する。各センスアンプＳＡにはセンスアンプ駆
動信号線ＳＡＮ、ＳＡＰと、ビット線対ＢＩＴ、ＸＢＩ
Ｔが接続される。ここで、サブメモリセルアレイＳＡＭ
２５内のサブワード線が活性化された際に、サブメモリ
セルアレイＳＡＭ２５内のビット線ＢＩＴＲに接続され
たメモリセルのデータが読み出される場合の動作を述べ
る。サブメモリセルアレイＳＡＭ２５内サブワード線が
活性化されると、ビット線ＢＩＴＲに接続されたメモリ
セルに蓄積されたデータがこのビット線ＢＩＴＲに読み
出され、ビット線ＢＩＴＲの電位は微小に変化する。メ
モリセルに蓄えられたデータが高レベルのときは、ビッ
ト線ＢＩＴＲの電位はプリチャージ電位よりも微小に高
く、メモリセルに蓄えられたデータが低レベルのとき
は、ビット線ＢＩＴＲの電位はプリチャージ電位よりも
微小に低くなる。一方、反転信号側のビット線ＸＢＩＴ
Ｒの電位はプリチャージ電位のまま保持される。その
後、センプアンプドライバーＳＤＲ２５、ＳＤＲ３５よ
りセンスアンプ駆動信号ＳＡＮ２、ＳＡＮ３、ＳＡＰ
２、ＳＡＰ３が発生され、センスアンプ列ＳＡＢ２５、
ＳＡＢ３５内の全てのセンスアンプが動作し、センスア
ンプ内のビット線の増幅を行う。

【００６０】図４にセンスアンプブロック内の回路構成
を示す。同図において、１はセンスアンプ、２はセンス
アンプ内ビット線ＢＩＴ、ＸＢＩＴに伝達されたデータ
をデータ線ＤＱ、ＸＤＱに転送するためのコラムスイッ
チ回路である。３はセンスアンプ内ビット線ＢＩＴ、Ｘ
ＢＩＴとその左方に位置するメモリセル側ビット線ＢＩ
ＴＬ、ＸＢＩＴＬとを切り離すためのシェアドスイッチ
回路、４は同様にセンスアンプ内ビット線ＢＩＴ、ＸＢ
ＩＴとその右方に位置するメモリセル側ビット線ＢＩＴ
Ｒ、ＸＢＩＴＲとを切り離すためのシェアドスイッチ回
路であって、これ等両シェアドスイッチ回路３、４は各
々２個のシェアドトランジスタ（３ａ、３ｂ）、（４
ａ、４ｂ）から成る。また、図４において、５はセンス
アンプ内ビット線プリチャージ・イコライズ回路６、７
はメモリセルブロック内ビット線プリチャージ・イコラ
イズ回路であって、各々、２個のプリチャージトランジ
スタ（５ａ、５ｂ）、（６ａ、６ｂ）、（７ａ、７ｂ）
と、１個のイコライズトランジスタ５ｃ、６ｃ、７ｃと
を備える。

【００６１】ここで、上述したセンスアンプによるデー
タ増幅動作について図４の回路図を用いて詳細に説明す
る。先ず、メモリセルブロック内プリチャージ・イコラ
イズ回路６、７及びセンスアンプ内ビット線プリチャー
ジ・イコライズ回路５により、メモリセルブロック内ビ
ット線ＢＩＴＬ、ＸＢＩＴＬ、ＢＩＴＲ、ＸＢＩＴＲと
センスアンプブロック内のビット線ＢＩＴ、ＸＢＩＴの
イコライズ及びプリチャージが行われ、メモリセルから
データを読み出すための準備としてビット線対の電位を
同一電位にする。その際、全てのビット線の電位をプリ
チャージ電位にする。

【００６２】その後、読み出しを行うメモリセル側とは
反対のシェアドスイッチをＯＮからＯＦＦにする。図３
を用いて説明したように、データを読み出すメモリセル
がビット線ＢＩＴＲに接続されているときは、シェアド
スイッチ回路３をＯＦＦする。そして、ビット線に接続
されたメモリセルのゲートであるサブワード線を活性化
させ、メモリセルキャパシタに蓄えられた蓄積電荷をビ
ット線に転送する。上述のように、サブメモリセルＳＡ
Ｍ２５内サブワード線が活性化されて、ビット線ＢＩＴ
Ｒに接続されたメモリセルに蓄積されたデータがビット
線ＢＩＴＲに読み出される。これにより、ビット線ＢＩ
ＴＲの電位は微小に変化し、反転信号側のビット線ＸＢ
ＩＴＲの電位はプリチャージ電位のまま保たれるので、
この２本のビット線ＢＩＴＲ、ＸＢＩＴＲ間に微小電位
差が生じる。ここで、シェアドスイッチ回路４はＯＮ状
態を保持するが、メモリセル側ビット線ＢＩＴＲ、ＸＢ
ＩＴＲとセンスアンプ内ビット線ＢＩＴ、ＸＢＩＴとの
間の電位転送を速くしたり、センスアンプ１により増幅
した電位を完全に伝達するために、シェアドスイッチ回
路３、４を構成するトランジスタのゲート電圧としては
昇圧した電位を用いることが多い。続いて、メモリセル
よりビット線ＢＩＴＲに読み出されたデータは、シェア
ドスイッチ回路４を介してメモリセルブロック内ビット
線ＢＩＴＲからセンスアンプ内ビット線ＢＩＴに読み出
される。このため、センスアンプ内ビット線ＢＩＴも微
小にプリチャージ電位より高く又は低くなり、反転信号
側のセンスアンプ内ビット線ＸＢＩＴはプリチャージ電
位に保持される。その後、センスアンプ内ビット線対Ｂ
ＩＴ、ＸＢＩＴに読み出された微小電位差は、センスア
ンプドライバーより発生されたセンスアンプ駆動信号Ｓ
ＡＮ、ＳＡＰによりセンスアンプ１が動作して、増幅さ
れ始める。

【００６３】その後、センスアンプ内ビット線対ＢＩ
Ｔ、ＸＢＩＴで増幅されたデータは、コラム選択信号Ｙ
でコラムスイッチ回路２をＯＮ状態にすることにより、
ビット線対ＢＩＴ、ＸＢＩＴとデータ線対ＤＱ、ＸＤＱ
とが接続され、ビット線対ＢＩＴ、ＸＢＩＴのデータが
データ線対ＤＱ、ＸＤＱに転送され、外部に読み出され
る。

【００６４】データの読み出しが終了すると、待機時状
態にするため、メモリセルトランジスタのゲート電極で
あるワード線の電位を引き下げ、メモリセルトランジス
タをＯＦＦ状態にし、蓄積電荷を保持した後、センスア
ンプ１をＯＦＦ状態にする。そして、ＯＦＦしていた側
のシェアドスイッチ回路３をＯＮさせ、プリチャージ・
イコライズ回路５、６、７のトランジスタを再びＯＮさ
せて、ビット線対のイコライズ及びプリチャージが行わ
れ、その後のメモリセルからのデータの読み出しのため
の準備としてビット線対（ＢＩＴＬ、ＸＢＩＴＬ）、
（ＢＩＴ、ＸＢＩＴ）、（ＢＩＴＲ、ＸＢＩＴＲ）の電
位を同一電位にする。

【００６５】図５は、前記図４とは構成の異なるセンス
アンプブロックの回路図を示す。同図は、図４のメモリ
セルブロック内ビット線プリチャージ・イコライズ回路
６、７をプリチャージトランジスタ（６ａ、６ｂ）、
（７ａ、７ｂ）のみで構成し、イコライズトランジスタ
６ｃ、７ｃを設けない構成としたものであって、既述し
たプリチャージ・イコライズ動作を図５のプリチャージ
トランジスタ（６ａ、６ｂ）、（７ａ、７ｂ）のみで行
うようにしたものである。

【００６６】図６も、図４に示したセンスアンプブロッ
クとは構成の異なる回路図を示す。同図のメモリセルブ
ロック内ビット線プリチャージ・イコライズ回路１０、
１１では、１個のプリチャージトランジスタ１０ａ、１
１ａと、２個のイコライズトランジスタ（１０ｂ、１０
ｃ）、（１１ｂ、１１ｃ）とを設け、それ等の接続関係
を図４のメモリセルブロック内ビット線プリチャージ・
イコライズ回路６、７とは異なる構成としたものであっ
て、既述したプリチャージ・イコライズ動作を図６の回
路構成で可能としたものである。

【００６７】以下、図８を用いて本実施の形態における
レイアウト配置について説明する。既述のように、図７
の従来のレイアウト配置のようなトランジスタレイアウ
ト配置をとると、シェアドスイッチトランジスタとプリ
チャージトランジスタのレイアウトにおいて、ゲート電
極とコンタクトとの分離、コンタクトと拡散領域とのオ
ーバラップの距離、２つの拡散領域間で素子分離領域を
確保しなければならないため、センスアンプブロックの
レイアウト面積が大きくなってしまう。小さい面積で素
子分離領域を形成することは、半導体プロセス上困難が
あり、今後の大規模半導体記憶装置で要求される小さい
面積のセンスアンプブロック内に前記従来の構成で各機
能回路をレイアウトすることは困難である。

【００６８】そこで、図５に示したセンスアンプブロッ
クの２組について、２個のシェアドスイッチ回路４と２
個のメモリセルブロック内ビット線プリチャージ回路７
とを図８のようなレイアウト配置にする。同図のレイア
ウト配置では、ビット線のピッチに合わせて、シェアド
スイッチ信号ＳＨをゲート入力として、４個のシェアド
スイッチトランジスタ（４ａが２個と４ｂが２個）が上
下方向に配置される。これ等のシェアドスイッチトラン
ジスタ４ａ、４ｂ、４ａ、４ｂは、共通ゲート電極４ｇ
の両側に拡散領域１０ａ、１０ｂを有し、この拡散領域
１０ａ、１０ｂが各々ソース及びドレインとして２本の
ビット線（ＢＩＴ０、ＢＩＴＲ０）、（ＸＢＩＴ０、Ｘ
ＢＩＴＲ０）、（ＢＩＴ１、ＢＩＴＲ１）、（ＸＢＩＴ
１、ＸＢＩＴＲ１）と接続されている。

【００６９】また、プリチャージ信号ＰＲをゲート入力
として、４個のメモリセルブロック内プリチャージトラ
ンジスタ（７ａが２個と７ｂが２個）が上下方向に配置
される。これ等のプリチャージトランジスタ７ａ、７ｂ
は、ゲート電極７ｇの両側に共通拡散領域１０ｃと、拡
散領域１０ｂとを有する。拡散領域１０ｂは、前記シェ
アドスイッチトランジスタ４ａ、４ｂの一方の拡散領域
１０ｂと共用化されている。プリチャージトランジスタ
７ａ、７ｂの共通拡散領域１０ｃは、１個のコンタクト
７ｃを介してプリチャージ電位ＶＰＲＥを持つ金属配線
１６に接続される。この金属配線１６は、上層の金属配
線層に配置される。シェアドスイッチ信号ＳＨが入力さ
れるゲート電極４ｇとプリチャージ信号ＰＲが入力され
るゲート電極７ｇとは、サブワード線の延びる方向と同
一方向（図で上下方向）に相互に並行に配置される。
尚、図８において、１５はメモリセルプレート電極、１
４はこのメモリセルプレート電極１５と金属配線１６と
の干渉を防止する配線間分離領域である。

【００７０】このように図８のレイアウト配置とするこ
とにより、図７の従来例と比較して明らかなように、シ
ェアドスイッチトランジスタ４ａ、４ｂとプリチャージ
トランジスタ７ａ、７ｂとの間では、隣接する拡散領域
１０ｂが共用化されているので、従来の図７に示した素
子間分離１３をとる必要がなく、面積の大幅な縮小が可
能である。よって、図５に示したセンスアンプブロック
回路内のシェアドスイッチ回路４及びメモリセルブロッ
ク内プリチャージ回路７の面積を大幅に削減できるの
で、半導体チップのサイズを大幅に削減することが可能
である。

【００７１】（第２の実施の形態）本発明の第２の実施
の形態に係る半導体記憶装置について、図面を参照しな
がら説明する。図９は本実施の形態に係る半導体記憶装
置のレイアウト図を示す。図９も図５に示したセンスア
ンプブロック回路を２個備えた部分において、シェアド
スイッチ回路４とメモリセルブロック内ビット線プリチ
ャージ回路７とのレイアウト配置を示す。前記第１の実
施の形態である図８のレイアウト配置では、配線間分離
領域１４が必要となり、面積縮小を妨げてしまう。これ
は、図８において、メモリセルブロック内プリチャージ
トランジスタはサブメモリセルアレイの横に配置される
ため、サブメモリセルアレイのプレート電極である配線
層と隣り合わせになる構成となる。しかし、サブメモリ
セルアレイのプレート電極である配線層と先のＶＰＲＥ
の金属配線とは構造上高さが近くなる場合がある。その
ため、非常に近接すると、サブメモリセルアレイのプレ
ート電極である配線層とＶＰＲＥの金属配線とが電気的
に短絡してしまう可能性がある。従って、図８の配線間
分離領域１４が必要となる。そこで、本実施の形態で
は、この配線間分離領域１３による面積増加をなくす構
成を提案する。

【００７２】本実施の形態では、図８の第１の実施の形
態と同様にビット線ピッチにあわせて、シェアドスイッ
チ信号ＳＨをゲート入力として、シェアドスイッチトラ
ンジスタを４個配置する。これ等のシェアドスイッチト
ランジスタは、ＢＩＴ０−ＢＩＴＲ０、ＸＢＩＴ０−Ｘ
ＢＩＴＲ０、ＢＩＴ１−ＢＩＴＲ１、ＸＢＩＴ１−ＸＢ
ＩＴＲ１を各々ソース−ドレインとしたトランジスタと
して上下方向に配置する。また、これも図７と同様にプ
リチャージ信号ＰＲをゲート入力として、シェアドスイ
ッチトランジスタの片側の拡散領域であるＢＩＴＲ０、
ＸＢＩＴＲ０、ＢＩＴＲ１、ＸＢＩＴＲ１を共通の拡散
領域としてメモリセルブロック内プリチャージトランジ
スタを上下方向に配置する。このとき、シェアドスイッ
チ信号ＳＨとプリチャージ信号ＰＲのゲート電極はサブ
ワード線と同方向である図の上下方向に並行に配置す
る。

【００７３】本実施の形態の特徴点は、メモリセルブロ
ック内ビット線プリチャージ・イコライズ回路７の２個
のプリチャージトランジスタ７ａ、７ｂの共通拡散領域
１０を、他のメモリセルブロック内ビット線プリチャー
ジ・イコライズ回路７の２個のプリチャージトランジス
タ７ａ、７ｂへ延ばし、このプリチャージトランジスタ
７ａ、７ｂの共通拡散領域と共通化している。同図で
は、隣接する２個のメモリセルブロック内ビット線プリ
チャージ・イコライズ回路７の４個のプリチャージトラ
ンジスタ（７ａ、７ｂ）、（７ａ、７ｂ）で共通拡散領
域１０ｃを共用化したが、拡散領域を共通化するプリチ
ャージトランジスタの数はより多くてもよい。これ等の
複数の拡散領域を共通化したプリチャージトランジスタ
７ａ、７ｂはプリチャージ電位ＶＰＲＥを共通拡散領域
だけで供給する。最近のプロセス構造では、シリサイド
やサリサイド等のように金属配線よりは高抵抗であるが
拡散領域よりは低抵抗な物質を拡散領域表面に形成させ
る。これにより、プリチャージ電位ＶＰＲＥを供給する
金属配線が不要となる。よって、メモリセルプレート電
極１５との配線間分離領域１４が不要になり、センスア
ンプブロックをメモリセルプレート電極１５に対して近
接してレイアウト配置することが可能になる。

【００７４】このように、図９のようなレイアウト配置
によれば、図８との比較でも明らかなように、サブメモ
リセルアレイのプレート電極１５とプリチャージ電位Ｖ
ＰＲＥを供給する金属配線間の分離領域１４を設ける必
要がなく、面積の縮小が可能となる。よって、図５に示
したセンスアンプブロック回路内のシェアドスイッチ回
路４及びメモリセルブロック内プリチャージ回路７の面
積を大幅に削減できるので、半導体チップのサイズを大
幅に削減することが可能である。

【００７５】（第３の実施の形態）次に、本発明の第３
の実施の形態の半導体記憶装置を説明する。本実施の形
態の半導体記憶装置は、図９に示した第２の実施の形態
のセンスアンプブロックのレイアウト配置において、更
にプリチャージ電位ＶＰＲＥ供給用の金属配線を配置す
る場合に、この金属配線と共通拡散領域とを接続するコ
ンタクトの適切な配置を提案するものである。

【００７６】図１０に本実施の形態を示す。同図では、
シェアドスイッチ回路４とメモリセルブロック内ビット
線プリチャージ回路９が各々２個ずつで構成されてお
り、１０は拡散領域、１１はゲート電極、１５はメモリ
セルプレート電極、１６は金属配線を示す。第３の実施
の形態である図１０では、シェアドスイッチトランジス
タを４個とメモリセルブロック内ビット線のプリチャー
ジトランジスタ４個を、図９と同様のレイアウト配置構
成をとる。そして、共通化したプリチャージ電位の拡散
領域１０ｃに対して、プリチャージ電位ＶＰＲＥ供給の
金属配線からの電位供給コンタクトを配置しても金属配
線の分離領域確保のための面積増のないレイアウト構成
を提案する。

【００７７】即ち、図中下端に位置するプリチャージト
ランジスタ７ｂにおいて、そのゲート電極７ｇの下端は
右方向に凸型に屈曲して形成される。また、下端に位置
するシェアドスイッチトランジスタ４ｂにおいて、その
ゲート電極４ｇの下端も左方向に凸型に屈曲して形成さ
れる。このシェアドスイッチトランジスタ４ｂのゲート
電極とプリチャージトランジスタ７ｂのゲート電極７ｇ
との両屈曲部分で囲まれる部分に拡散領域１０ｄを形成
し、この拡散領域１０ｄを４個のプリチャージトランジ
スタ７ａ、７ｂ、７ａ、７ｂの共通拡散領域１０ｃに接
続する。そして、前記拡散領域１０ｄにおいて、プリチ
ャージ電位ＶＰＲＥ供給用の金属配線１６とこの拡散領
域１０ｄとを接続するコンタクト１０ｅを配置する。こ
れにより、金属配線１６のコンタクト１０ｅをゲート電
極４ｇ、７ｇから距離をとる必要があってもコンタクト
１０ｅの領域を確保することができる。この構成によ
り、プリチャージ電位ＶＰＲＥ供給用の金属配線１６を
メモリセルプレート電極１５に近づけることなくレイア
ウトできるので、面積縮小が可能である。

【００７８】尚、プリチャージトランジスタ７ａ、７ｂ
のゲート電極７ｇを屈曲させたために、コンタクト１０
ｅを配置した拡散領域１０からプリチャージトランジス
タ７ａ、７ｂの共通拡散領域１０ｃについて新たにトラ
ンジスタが形成されるが、プリチャージトランジスタ７
ａ、７ｂと同じゲート電極７ｇを有して同一ゲート電位
であるので、ＯＮ、ＯＦＦのタイミングが同一となり、
問題は生じない。

【００７９】(第４の実施の形態)続いて、本発明の第４
の実施の形態を説明する。既述した本発明の第１及び第
２の実施の形態におけるセンスアンプブロックのレイア
ウト配置に対して上述のようなレイアウト構成をとる
と、プリチャージトランジスタのゲート幅がメモリセル
ピッチに依存してしまう。そのため、プリチャージトラ
ンジスタの電流量が減ってしまい、メモリセル側ビット
線のプリチャージ動作にかかる時間が遅延してしまう。
そこで、本発明の第４の実施の形態に係る半導体記憶装
置は、プリチャージトランジスタの電流量を増加させる
構成を提案するものである。

【００８０】本実施の形態を図５及び図９を用いて説明
する。通常、シェアドスイッチ信号ＳＨをゲート入力と
したシェアドスイッチトランジスタは、センスアンプに
より増幅されたビット線対ＢＩＴ０、ＸＢＩＴ０、ＢＩ
Ｔ１、ＸＢＩＴ１の電位をメモリセルブロック内ビット
線ＢＩＴＲ０、ＸＢＩＴＲ０、ＢＩＴＲ１、ＸＢＩＴＲ
１に完全に伝えるために、通常、そのシェアドスイッチ
ゲートＳＨの電位をセンスアンプの電源電位ＳＡＰより
も高く設定している。一方、プリチャージ電位ＶＰＲＥ
は、通常、センスアンプの電源電位の約半分の電位に設
定されており、プリチャージ電位ＶＰＲＥをメモリセル
ブロック内ビット線ＢＩＴＲ０、ＸＢＩＴＲ０、ＢＩＴ
Ｒ１、ＸＢＩＴＲ１に伝えるには、プリチャージトラン
ジスタのゲート電位ＰＲはシェアドスイッチトランジス
タのゲート電位ＳＨほど高める必要はない。従って、シ
ェアドスイッチトランジスタの高レベル時のゲート電位
よりも、プリチャージトランジスタの高レベル時のゲー
ト電位を低くすることが可能である。プリチャージトラ
ンジスタの高レベル時のゲート電位が低いため、プリチ
ャージトランジスタのゲート酸化膜にかかる電圧は、シ
ェアドスイッチトランジスタのゲート酸化膜にかかる電
圧よりも低くなる。

【００８１】以上のことから、本実施の形態では、プリ
チャージトランジスタ７ａ、７ｂのゲート電極７ｇの酸
化膜厚をシェアドスイッチトランジスタ４ａ、４ｂのゲ
ート電極４ｇの酸化膜厚よりも薄く設定している。トラ
ンジスタのゲート酸化膜厚を薄くすると、一般的にトラ
ンジスタの電流量は増加する。このように、プリチャー
ジトランジスタ７ａ、７ｂのゲート酸化膜厚を薄膜化す
れば、プリチャージトランジスタ７ａ、７ｂの電流量を
増加させることができ、プリチャージ動作に要する時間
を短縮することができ、プリチャージ動作の高速化を図
ることが可能となる。ここで、シェアドスイッチトラン
ジスタ４ａ、４ｂのゲート電極４ｇとプリチャージトラ
ンジスタ７ａ、７ｂのゲート電極７ｇとは図９の上下方
向に並列に配線されるので、各々のトランジスタの酸化
膜厚も図９の上下方向に並列に異なる膜厚とすることが
可能である。

【００８２】(第５の実施の形態)更に、本発明の第５の
実施の形態に係る半導体記憶装置を説明する。本十審緒
形態は、前記第４の実施の形態と同様の目的を異なる方
法で実現するものである。上述のように第１及び第２の
実施の形態でのセンスアンプブロックのレイアウト構成
をとると、メモリセル側ビット線のプリチャージ動作が
遅延してしまう。そこで、プリチャージトランジスタ７
ａ、７ｂの電流量を増加させる構成を提案するものであ
る。

【００８３】本実施の形態を図５及び図９を用いて説明
する。通常、プリチャージトランジスタ７ａ、７ｂの閾
値電圧をシェアドスイッチトランジスタ４ａ、４ｂの閾
値電圧よりも低くすると、プリチャージトランジスタ７
ａ、７ｂの電流量は増加し、プリチャージ動作の高速化
が図られる。トランジスタの閾値電圧を変える方法とし
て、閾値電圧の制御注入を変更する等で実現できる。そ
のため、閾値電圧を変更したいトランジスタのゲート電
極周りに異なる閾値電圧制御注入を行い得るレイアウト
配置となっている必要がある。シェアドスイッチトラン
ジスタ４ａ、４ｂのゲート電極４ｇとプリチャージトラ
ンジスタ７ａ、７ｂのゲート電極７ｇとは、図９の上下
方向に並列に配線されているので、各トランジスタの閾
値電圧制御注入領域も、図９の上下方向に並列に位置し
た異なる閾値電圧制御注入とすることが可能である。

【００８４】ここで、トランジスタの閾値電圧を下げる
と、トランジスタのＯＦＦ時の電流（ＯＦＦ電流）が増
加してしまう。回路によっては、このＯＦＦ電流によ
り、待機時電流が大きく過ぎ、又は回路の誤動作を招く
可能性がある。しかし、プリチャージトランジスタ７
ａ、７ｂのＯＦＦ電流が大きくなり過ぎたとしても、既
述の通り、プリチャージトランジスタ７ａ、７ｂは待機
時では常にＯＮ状態にあるので、待機時電流の問題は生
じない。また、回路動作時であっても、センスアンプ１
で増幅されたデータを壊してしまうほどの大きな電流は
発生しないので、問題とならない。

【００８５】よって、本実施の形態では、プリチャージ
トランジスタ７ａ、７ｂの閾値電圧をシェアドスイッチ
トランジスタ４ａ、４ｂの閾値電圧よりも低くするの
で、待機時電流や回路の誤動作等の問題を生じさせるこ
となく、プリチャージ動作の高速化を図ることが可能で
ある。

【００８６】(第６の実施の形態)続いて、本発明の第６
の実施の形態に係る半導体記憶装置を説明する。本実施
の形態は、前記第４の実施の形態と同様の目的を異なる
方法で実現するものである。既述のように第１及び第２
の実施の形態におけるセンスアンプブロックのレイアウ
ト構成では、メモリセル側ビット線のプリチャージ動作
に遅延が生じてしまうために、本実施の形態では、プリ
チャージトランジスタの電流量を増加させる構成を提案
するものである。

【００８７】図５及び図９を用いて本実施の形態を説明
する。通常、プリチャージトランジスタの７ａ、７ｂの
ゲート長をシェアドスイッチトランジスタ４ａ、４ｂの
ゲート長よりも短くすると、プリチャージトランジスタ
７ａ、７ｂの電流量は増加し、プリチャージ動作の高速
化を図ることができる。ここで、ゲート酸化膜厚が厚い
と、閾値電圧の制御等が困難となるため、トランジスタ
のゲート長をむやみに短くすることはできない。しか
し、上述のように、プリチャージトランジスタ７ａ、７
ｂのゲート酸化膜厚を薄くすることが可能である。従っ
て、本実施の形態では、図５及び図９のシェアドスイッ
チトランジスタ４ａ、４ｂのゲート電極４ｇのゲート長
をシェアドスイッチトランジスタ４ａ、４ｂのゲート電
極４ｇのゲート長よりも短くする。シェアドスイッチト
ランジスタ４ａ、４ｂのゲート電極４ｇとプリチャージ
トランジスタ７ａ、７ｂのゲート電極７ｇとは図９の上
下方向に並列に配線されていて、各トランジスタの閾値
電圧制御注入領域も図９の上下方向に並列に異なる酸化
膜厚であるので、異なるゲート長とすることが可能であ
る。

【００８８】ここで、トランジスタのゲート長を短くす
ると、第５の実施の形態と同様に、トランジスタのＯＦ
Ｆ時のＯＦＦ電流が増加してしまうが、上述したように
プリチャージトランジスタ７ａ、７ｂは待機時には常時
ＯＮ状態であるので、待機時電流の問題は生じない。ま
た、回路動作時であっても、センスアンプ１で増幅され
たデータを壊してしまうほどの大きな電流は発生しない
ので、問題とならない。

【００８９】よって、本実施の形態では、プリチャージ
トランジスタ７ａ、７ｂのゲート長をシェアドスイッチ
トランジスタ４ａ、４ｂのゲート長よりも短くするの
で、待機時電流や回路誤動作等の問題の発生を招くこと
なく、プリチャージ動作の高速化を図ることが可能であ
る。

【００９０】（第７の実施の形態）続いて、本発明の第
７の実施の形態に係る半導体記憶装置を説明する。同図
は本実施の形態に係る半導体記憶装置のレイアウト配置
であって、図６に示したメモリセルブロック内ビット線
プリチャージ・イコライズ回路１１に２個のイコライズ
トランジスタを有する場合のレイアウト配置を示す。

【００９１】本実施の形態に係る半導体記憶装置につい
て、図面を参照しながら説明する。図１１も図６におけ
るセンスアンプブロック回路２個のうち、シェアドスイ
ッチ回路４とメモリセルブロック内ビット線プリチャー
ジ・イコライズ回路１１とのレイアウト配置を示す。図
１１のレイアウト配置図は、シェアドスイッチ回路４と
メモリセルブロック内ビット線プリチャージ回路１１と
が各々２個ずつで構成されており、１０は拡散領域、１
１はゲート電極、１５はメモリセルプレート電極を示
す。

【００９２】既述の通り、プリチャージ動作の高速化の
ため、メモリセル側ビット線にプリチャージトランジス
タを配置することが多いが、より動作の高速化とプリチ
ャージ動作による消費電流の低減を図るために、メモリ
セル側ビット線にもビット線同士を短絡するイコライズ
動作を行うイコライズトランジスタを設けることもあ
る。そこで、本実施の形態では、このイコライズトラン
ジスタを設けた場合の面積増加を少なく制限する構成を
提案する。

【００９３】本実施の形態である図１１では、図８の第
１の実施の形態と同様に、ビット線のピッチに合わせ
て、シェアドスイッチ信号ＳＨをゲート入力として、４
個のシェアドスイッチトランジスタ（４ａが２個と４ｂ
が２個）が上下方向に配置される。これ等のシェアドス
イッチトランジスタ４ａ、４ｂ、４ａ、４ｂは、共通ゲ
ート電極４ｇの両側に拡散領域１０ａ、１０ｂを有し、
この拡散領域１０ａ、１０ｂが各々ソース及びドレイン
として２本のビット線（ＢＩＴ０、ＢＩＴＲ０）、（Ｘ
ＢＩＴ０、ＸＢＩＴＲ０）、（ＢＩＴ１、ＢＩＴＲ
１）、（ＸＢＩＴ１、ＸＢＩＴＲ１）と接続されてい
る。

【００９４】また、イコライズ信号ＥＱをゲート入力と
して、４個のメモリセルブロック内イコライズトランジ
スタ（１１ｂが２個と１１ｃが２個）が上下方向に配置
される。これ等のイコライズトランジスタ１１ｂ、１１
ｃは、ゲート電極１１ｇの両側に共通拡散領域１１ｅ
と、拡散領域１０ｂとを有する。拡散領域１０ｂは、前
記シェアドスイッチトランジスタ４ａ、４ｂの一方の拡
散領域１０ｂと共用化されている。本実施の形態では、
イコライズトランジスタ１１ｂ、１１ｃの一方の拡散領
域１０ｂを共用化するシェアドトランジスタの個数は４
個であるが、本発明はこれに限定されず、多数個であっ
ても良い。

【００９５】また、前記イコライズトランジスタ１１
ｂ、１１ｃと並行にプリチャージトランジスタ１１ａが
配置される。このプリチャージトランジスタ１１ａは、
ゲート電極１３の両側に拡散領域１１ｆ、１１ｅとを有
し、一方の拡散領域１１ｅはイコライズトランジスタ１
１ｂ、１１ｃの共通拡散領域１１ｅと共用化されてい
る。プリチャージトランジスタ１１ａの他方の拡散領域
１１ｆは、他のメモリセルブロック内ビット線プリチャ
ージ・イコライズ回路１１のプリチャージトランジスタ
１１ａへの方向に延びてその拡散領域と共通化されてい
る。これ等の拡散領域を共通化したプリチャージトラン
ジスタ１１ａ、１１ａは、プリチャージ電位ＶＰＲＥが
拡散領域１１ｆだけで供給される。これにより、プリチ
ャージ電位ＶＢＰＲＥ供給用の金属配線が不要となる。
従って、メモリセルプレート電極１５に対してセンスア
ンプブロックを近接して配置できるレイアウトが可能で
ある。シェアドスイッチ信号ＳＨが入力されるゲート電
極４ｇとイコライズ信号ＥＱが入力されるゲート電極１
１ｇとプリチャージ信号ＰＲが入力されるゲート電極７
ｇとは、サブワード線の延びる方向と同一方向（図で上
下方向）に相互に並行に配置される。

【００９６】このように、図１１に示したレイアウト配
置により、シェアドスイッチトランジスタ４ａ、４ｂの
拡散領域とイコライズトランジスタ１１ｂ、１１ｃの拡
散領域との間の素子間分離を設ける必要がなく、大幅な
面積の縮小が可能となる。更に、イコライズトランジス
タ１１ｂ、１１ｃの拡散領域とプリチャージスイッチト
ランジスタ１１ａの拡散領域との間の素子間分離を設け
る必要がなく、より一層の面積縮小が可能である。よっ
て、図６のセンスアンプブロック回路内のシェアドスイ
ッチ回路４及びメモリセルブロック内プリチャージ・イ
コライズ回路１１の面積を大幅に削減でき、半導体チッ
プのサイズを大幅に削減することが可能である。

【００９７】（第８の実施の形態）本発明の第８の実施
の形態に係る半導体記憶装置を図１１を参照しながら説
明する。前記第１の実施の形態のようなセンスアンプブ
ロックのレイアウト構成をとると、プリチャージ動作時
には、プリチャージトランジスタ７ａ、７ｂがＯＮし、
高レベルと低レベルに振幅したビット線に充放電を始め
る。ここで、プリチャージトランジスタがＯＮするタイ
ミングについて述べる。低レベルのビット線に接続され
たプリチャージトランジスタ（例えば７ａ）はソース電
位が低レベルであるため、閾値電圧が低く、ＯＮするゲ
ート電位が低く、早くＯＮし始め、またトランジスタ電
流量も多い。一方、高レベルのビット線に接続されたプ
リチャージトランジスタ（例えば７ｂ）はソース電位が
プリチャージレベルであるため、閾値電圧が高く、ＯＮ
するゲート電位が高く、遅れてＯＮし、またトランジス
タ電流量も少ない。そのため、イコライズトランジスタ
４ａ、４ｂによりビット線対を短絡したのみの場合に比
べて、プリチャージ電源からの消費電流が大きくなって
しまい。低消費電量化の妨げとなる。本実施の形態で
は、プリチャージ電源からの消費電流を減らして、低消
費電力化が可能な構成を提案するものである。

【００９８】即ち、本実施の形態では、図１１に示した
イコライズトランジスタ１１ｂ、１１ｃのゲート電極１
１ｇのゲート長よりもプリチャージトランジスタ１１
ａ、１１ａのゲート電極１３のゲート長ＰＲを長く、イ
コライズトランジスタ１１ｂ、１１ｃの電流量を多くす
る。これにより、プリチャージトランジスタ１１ａを用
いたプリチャージ電位のビット線への充放電動作の割合
を減らし、イコライズ動作によるビット線対電位の同一
レベル化の割合を増やして、プリチャージ電源からの消
費電流を減らすことができるので、低消費電力化が可能
となる。

【００９９】(第９の実施の形態)次に、本発明の第９の
実施の形態に係る半導体記憶装置を説明する。本実施の
形態は、前記第８の実施の形態と同様の目的を異なる方
法で実現するものである。上述のように第１実施の形態
におけるセンスアンプブロックのレイアウト構成をとる
と、プリチャージ電源からの消費電流は、イコライズト
ランジスタ４ａ、４ｂによりビット線対を短絡したのみ
の場合に比べて大きく、低消費電量化の妨げとなるた
め、本実施の形態では、プリチャージ電源からの消費電
流を減らして、低消費電力化が可能な構成を提案する。

【０１００】即ち、本実施の形態では、図１１における
イコライズトランジスタ１１ｂ、１１ｃを最初にＯＮさ
せ、その後、所定時間の経過を待ってプリチャージトラ
ンジスタ１１ａ、１１ａがＯＮする動作とする構成をと
る。従って、本実施の形態では、第８の実施の形態と同
様に、先にイコライズトランジスタ１１ｂ、１１ｃをＯ
Ｎしてビット線対の電位の同一レベル化が行われ、その
後にビット線対へのプリチャージ電位への充放電が行わ
れるので、プリチャージトランジスタ１１ａ、１１ａに
よるプリチャージ動作での消費電流が低減され、低消費
電力化を図ることができる。

【０１０１】（第１０の実施の形態）最後に、本発明の
実施の形態に係る半導体記憶装置を図９を参照しながら
説明する。構成は既に第２の実施の形態において説明し
た通りである。

【０１０２】上述のように第１の実施の形態である図８
の構成では、配線間分離領域１４が必要となり、面積縮
小を妨げてしまうため、本実施の形態では、この配線間
分離領域１４による面積増加をなくす構成を採用すると
共に、イコライズトランジスタ４ａ、４ｂによりビット
線対を短絡したのみの場合に比べてプリチャージ電源か
らの消費電流が大きくなるのを抑制して、低消費電力化
が可能な構成を提案する。

【０１０３】即ち、図９に示したように、プリチャージ
トランジスタ７ａ、７ｂの拡散領域１０ｃが他のプリチ
ャージトランジスタ７ａ、７ｂの拡散領域としてセンス
アンプ列内で共通化された構成をとる。更に、図３のセ
ンスアンプドライバーＳＤＲを配置した場所、即ち、セ
ンスアンプ列とサブワードドライバー列との交点には、
プリチャージトランジスタ７ａ、７ｂの拡散領域１０ｃ
とプリチャージ電位ＶＰＲＥ供給用の金属配線とを接続
するコンタクト（図示せず）を配置して、プリチャージ
電位ＶＰＲＥを供給する構成とする。これにより、セン
スアンプ列内にプリチャージ電位ＶＰＲＥ供給用の金属
配線を配置する必要がなくなるので、メモリセルプレー
ト電極１５との配線間分離領域を設ける必要がなくな
り、面積の縮小が可能である。更に、拡散領域１０ｃ上
のシリサイドやサリサイドにより、プリチャージ電位の
供給、拡散に適度な抵抗が入ることになり、実質的にプ
リチャージトランジスタ７ａ、７ｂがイコライズトラン
ジスタとしての役割を果たすので、プリチャージによる
ビット線の充放電動作の割合が減り、イコライズ動作に
よるビット線対電位の同一レベル化の割合が増える。従
って、プリチャージ電源からの消費電流を減らすことが
でき、低消費電力化が可能となる。

【０１０４】尚、本実施の形態では、サブワード線の構
成の例を示したが、階層ワード線構成ではなくワード線
裏打ち領域を持った半導体記憶装置であっても既述の構
成は採用可能である。即ち、ワード線裏打ち領域とセン
スアンプ列との交点にプリチャージ電位供給用の金属配
線をプリチャージトランジスタの拡散領域に接続するコ
ンタクトを配置する構成とすることにより、同様の効果
を得ることができる。

【０１０５】

【発明の効果】以上説明したように、請求項１〜１７記
載の発明の半導体記憶装置によれば、シェアドスイッチ
トランジスタ、プリチャージトランジスタ又はイコライ
ズトランジスタを備えたセンスアンプブロックを持つ場
合に、ゲート電極と接続コンタクトとの分離や接続コン
タクトと拡散領域とのオーバラップの距離、及び拡散領
域間で素子分離領域を設ける必要をなくしたので、大幅
なレイアウト面積の縮小が可能である。従って、センス
アンプブロックを多数有する半導体記憶装置のチップサ
イズを大幅に削減することができると共に、コストの削
減に対して大きな効果を発揮することができる。

【０１０６】特に、請求項１０、１１及び１２記載の発
明では、前記効果に加えて、プリチャージトランジスタ
に流れる電流量を増加させて、プリチャージ動作の高速
化を図ることができる。

【０１０７】更に、請求項１３及び１４記載の発明で
は、ビット線対のプリチャージ時には、プリチャージト
ランジスタによるビット線の充放電動作の割合を減らす
と共に、イコライズ動作によるビット線対の電位の同一
レベル化の割合を増やしたので、プリチャージ電源から
ビット線に流れる消費電流を減少させて、低消費電力化
を図ることが可能である。

【０１０８】加えて、請求項１５及び１６記載の発明で
は、ゲート電極と接続コンタクトとの分離、接続コンタ
クトと拡散領域とのオーバラップマージン等を設ける必
要や、拡散領域間で素子分離領域を確保する必要をなく
して、レイアウト面積の大幅な削減が可能となると共
に、ビット線対のプリチャージ動作時には、プリチャー
ジトランジスタによるビット線対の充放電動作の割合を
減らして、プリチャージ電源からビット線に流れる消費
電流を削減でき、低消費電力化が可能である。

【０１０９】また、請求項１７記載の発明では、複数の
プリチャージトランジスタの拡散層を共通化できるの
で、プリチャージ電位を持つ金属配線からこの共通拡散
層への接続コンタクトを削減でき、広い活性化領域を不
必要にできる。

【図面の簡単な説明】

【図１】ダイナミック型ＲＡＭのブロック配置図であ
る。

【図２】同ダイナミック型ＲＡＭに備える大メモリセル
ブロック構成図である。

【図３】同ダイナミック型ＲＡＭに備えるサブメモリセ
ルアレイ周辺を示すブロック図である。

【図４】同サブメモリセルアレイ周辺に含まれるセンス
アンプブロックの回路構成の一例を示す図である。

【図５】同センスアンプブロックの回路構成の他の一例
を示すである。

【図６】同センスアンプブロックの回路構成の別の一例
を示すである。

【図７】従来の半導体記憶装置のレイアウト図である。

【図８】本発明の第１の実施の形態の半導体記憶装置の
レイアウト図である。

【図９】本発明の第２の実施の形態の半導体記憶装置の
レイアウト図である。

【図１０】本発明の第３の実施の形態の半導体記憶装置
のレイアウト図である。

【図１１】本発明の第７の実施の形態の半導体記憶装置
のレイアウト図である。

【符号の説明】

ＭＢ０〜ＭＢ３大メモリセルブロックＭＷＤＢメインワード線駆動回路ＳＭＡ００〜ＳＭＡＦ７サブメモリセルアレイＳＷＬＢ００〜ＳＷＬＢＦ８サブワード線駆動回路ＳＡＢ００〜ＳＡＢＧ７センスアンプ列ＳＤＲ００〜ＳＤＲＧ８交差点部１センスアンプ２コラムスイッチ３、４シェアドスイッチ回路４ａ、４ｂシェアドスイッチトラン
ジスタ５、センスアンプ内ビット線
プリチャージ・イコライズ回路６、７、１１メモリセルブロック内ビ
ット線プリチャージ・イコライズ回路７ａ、７ｂ、１１ａプリチャージトランジス
タ１１ｂ、１１ｃイコライズトランジスタ１２ゲート電極−配線接続領
域１３素子分離領域１４配線間分離領域１６金属配線１７メモリセル内ビット線プ
リチャージ回路

Claims

【特許請求の範囲】

【請求項１】ビット線に接続されるメモリセルが複数
個並んだメモリセルアレイと、前記ビット線の１対毎に設けられたセンスアンプが複数
個並んだセンスアンプ列と、前記ビット線対のプリチャージを行うプリチャージトラ
ンジスタが複数個並んだプリチャージトランジスタ列
と、前記ビット線対を対応するセンスアンプに接続するシェ
アドスイッチトランジスタが複数個並んだシェアドスイ
ッチトランジスタ列とを備え、前記プリチャージトランジスタの一方の拡散領域とこの
プリチャージトランジスタに対応するシェアドスイッチ
トランジスタの一方の拡散領域とは共通化されているこ
とを特徴とする半導体記憶装置。
【請求項２】前記プリチャージトランジスタの他方の
拡散領域は、他のプリチャージトランジスタの他の拡散
領域と共通化されていることを特徴とする請求項１記載
の半導体記憶装置。
【請求項３】前記シェアドトランジスタのゲート電極
とこのシェアドトランジスタに対応するプリチャージト
ランジスタのゲート電極とは、同一方向に延びて配置さ
れていることを特徴とする請求項１又は２記載の半導体
記憶装置。
【請求項４】ビット線に接続されるメモリセルが複数
個並んだメモリセルアレイと、前記ビット線の１対毎に設けられたセンスアンプが複数
個並んだセンスアンプ列と、前記ビット線対のプリチャージを行うプリチャージトラ
ンジスタが複数個並んだプリチャージトランジスタ列
と、前記ビット線対をイコライズするイコライズトランジス
タが複数個並んだイコライズトランジスタ列と、前記ビット線対を対応するセンスアンプに接続するシェ
アドスイッチトランジスタが複数個並んだシェアドスイ
ッチトランジスタ列とを備え、前記イコライズトランジスタの一方の拡散領域とこのイ
コライズトランジスタに対応するシェアドスイッチトラ
ンジスタの一方の拡散領域とは共通化されていることを
特徴とする半導体記憶装置。
【請求項５】前記イコライズトランジスタの他方の拡
散領域とこのイコライズトランジスタに対応するプリチ
ャージトランジスタの一方の拡散領域とは共通化されて
いることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】前記プリチャージトランジスタの他方の
拡散領域は他のプリチャージトランジスタの他方の拡散
領域と共通化されていることを特徴とする請求項４記載
の半導体記憶装置。
【請求項７】前記シェアドトランジスタのゲート電極
と、このシェアドトランジスタに対応するイコライズト
ランジスタ及びプリチャージトランジスタの各ゲート電
極は、同一方向に延びて配置されていることを特徴とす
る請求項４、５又は６記載の半導体記憶装置。
【請求項８】前記プリチャージトランジスタと他のプ
リチャージトランジスタとで共通化された拡散領域は、
前記センスアンプ列と同一方向に延び、前記プリチャージトランジスタの共通化された拡散領域
は、１個のコンタクトを介して、金属配線層に配置され
るプリチャージ電位供給用の配線と接続されることを特
徴とする請求項２又は６記載の半導体記憶装置。
【請求項９】前記コンタクトは、前記プリチャージト
ランジスタのゲート電極の端部近傍に配置され、前記プリチャージトランジスタのゲート電極は、前記コ
ンタクト付近で前記コンタクトを迂回するように屈曲し
ていることを特徴とする請求項８記載の半導体記憶装
置。
【請求項１０】前記プリチャージトランジスタと前記
シェアドスイッチトランジスタとでは、ゲート酸化膜厚
が異なることを特徴とする請求項１、２、４又は７記載
の半導体記憶装置。
【請求項１１】前記プリチャージトランジスタの閾値
電圧は、前記シェアドスイッチトランジスタの閾値電圧
よりも低いことを特徴とする請求項１、２、４又は７記
載の半導体記憶装置。
【請求項１２】前記プリチャージトランジスタのゲー
ト長は、前記シェアドスイッチトランジスタのゲート長
よりも短いことを特徴とする請求項１、２、４又は７記
載の半導体記憶装置。
【請求項１３】前記イコライズトランジスタのゲート
長は、前記プリチャージトランジスタのゲート長よりも
短いことを特徴とする請求項４又は７記載の半導体記憶
装置。
【請求項１４】前記イコライズトランジスタをＯＮし
た後、前記プリチャージトランジスタがＯＮすること特
徴とする請求項４又は７記載の半導体記憶装置。
【請求項１５】前記プリチャージトランジスタと他の
プリチャージトランジスタとで共用化する拡散領域は、
前記センスアンプ列とワード線駆動回路との交点の位置
において、金属配線層に配置されたプリチャージ電位供
給用の配線と接続されることを特徴とする請求項１又は
４記載の半導体記憶装置。
【請求項１６】前記プリチャージトランジスタと他の
プリチャージトランジスタとで共用化する拡散領域は、
前記センスアンプ列とワード線裏打ち領域との交点の位
置において、金属配線層に配置されたプリチャージ電位
供給用の配線と接続されることを特徴とする請求項１又
は４記載の半導体記憶装置。
【請求項１７】ビット線に接続されるメモリセルが複
数個並んだメモリセルアレイと、前記ビット線の１対毎に設けられたセンスアンプが複数
個並んだセンスアンプ列と、前記ビット線対のプリチャージを行うプリチャージトラ
ンジスタが複数個並んだプリチャージトランジスタ列
と、前記ビット線対を対応するセンスアンプに接続するシェ
アドスイッチトランジスタが複数個並んだシェアドスイ
ッチトランジスタ列とを備え、前記各ビット線対には前記プリチャージトランジスタ列
の対応するプリチャージトランジスタが直接接続され
て、プリチャージ電源から各プリチャージトランジスタ
を介して対応するビット線対がプリチャージされること
を特徴とする半導体記憶装置。